KR100586531B1 - Method for settlement of etching time of pattern by pattern density - Google Patents

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Abstract

본 발명은 기판의 패턴 밀도에 따라 피식각층의 식각 시간을 조절하여 기판 전면에 걸쳐 균일한 크기의 패턴을 형성할 수 있는 패턴 밀도에 따른 패턴 식각 시간 설정 방법에 관한 것으로서,The present invention relates to a method for setting a pattern etching time according to a pattern density capable of forming a pattern having a uniform size over the entire surface of the substrate by adjusting the etching time of the layer to be etched according to the pattern density of the substrate.

본 발명에 따른 패턴 밀도에 따른 패턴 식각 시간 설정 방법은 반도체 기판 상에 형성되는 피식각층이 상기 기판 전체 면적에서 차지하는 비율인 패턴 밀도를 산출하는 단계;와, 상기 패턴 밀도 대비 CD 바이어스의 관계를 파악하는 단계;와, 상기 패턴 밀도가 10∼15% 보다 높으면 통상의 식각 시간보다 긴 시간의 식각 시간을 적용하고 상기 패턴 밀도가 10∼15% 보다 낮으면 통상의 식각 시간보다 짧은 시간을 적용하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method for setting a pattern etching time according to a pattern density, the method comprising: calculating a pattern density which is a ratio of an etched layer formed on a semiconductor substrate to the entire area of the substrate; And, if the pattern density is higher than 10 to 15%, applying an etching time longer than the normal etching time, and if the pattern density is lower than 10 to 15%, applying a time shorter than the normal etching time. Characterized in that comprises a.

패턴 밀도, CD 바이어스Pattern Density, CD Bias

Description

패턴 밀도에 따른 패턴 식각 시간 설정 방법{Method for settlement of etching time of pattern by pattern density} {Method for settlement of etching time of pattern by pattern density}             

도 1a 내지 1c는 일반적인 게이트 패턴 형성 공정을 설명하기 위한 공정 단면도.1A to 1C are cross-sectional views illustrating a general gate pattern forming process.

도 2는 기판의 패턴 밀도에 따른 패턴의 CD 바이어스 변화를 나타낸 그래프.2 is a graph showing the CD bias change of the pattern according to the pattern density of the substrate.

도 3은 특정의 패턴 밀도를 갖는 영역에서의 패턴에 대한 CD 바이어스 값을 기판 전체의 패턴 밀도에 대비하여 나타낸 그래프.3 is a graph showing the CD bias value for a pattern in a region having a specific pattern density compared to the pattern density of the entire substrate.

도 4는 본 발명에 따른 패턴 밀도에 따른 패턴 식각 시간 설정 방법을 설명하기 위한 순서도.Figure 4 is a flow chart for explaining a pattern etching time setting method according to the pattern density according to the present invention.

본 발명은 패턴 밀도에 따른 패턴 식각 시간 설정 방법에 관한 것으로서, 보다 상세하게는 기판의 패턴 밀도에 따라 피식각층의 식각 시간을 조절하여 기판 전면에 걸쳐 균일한 크기의 패턴을 형성할 수 있는 패턴 밀도에 따른 패턴 식각 시간 설정 방법에 관한 것이다.The present invention relates to a method for setting a pattern etching time according to a pattern density, and more particularly, to adjust a etching time of an etched layer according to a pattern density of a substrate, thereby forming a pattern of a uniform size over the entire surface of the substrate. It relates to a pattern etching time setting method according to.

반도체 기판 상에 특정의 패턴을 형성하기 위해서는 포토리소그래피 공정이 필수적이다. 상기 포토리소그래피 공정은 감광막의 도포, 노광 및 현상 등의 단위 공정으로 구성되는데 특정 형상의 감광막 패턴을 형성하기 위해 1차적으로 적용되는 것이 상기 노광 공정이다. 즉, 음성(negative) 또는 양성(positive)의 감광막을 선택적으로 노광함으로써 필요한 형상의 감광막 패턴을 형성할 수 있게 된다. 노광 공정은 회로 이미지가 전사되어 있는 포토 마스크에 광원을 쪼여 상기 포토 마스크를 통과한 빛으로 감광막을 선택적으로 노광하는 공정으로서, 이 때 상기 노광 공정에 사용되는 광원은 파장에 따라 g-라인, I-라인, DUV(Deep Ultra Violet)로 구분된다.A photolithography process is essential to form a specific pattern on a semiconductor substrate. The photolithography process is composed of a unit process such as application, exposure, and development of a photoresist film, which is primarily applied to form a photoresist pattern having a specific shape. That is, by selectively exposing a negative or positive photoresist film, it is possible to form a photoresist pattern of a required shape. The exposure step is a step of selectively exposing the photoresist with light passing through the photo mask by splitting the light source onto the photo mask on which the circuit image is transferred, wherein the light source used in the exposure step is g-line, I depending on the wavelength. -Line, divided into DUV (Deep Ultra Violet).

반도체 소자의 고집적화에 의해 설계 룰(design rule)이 미세화되고 이에 따라, 0.35㎛ 이하의 선폭을 갖는 반도체 소자의 제조에는 상기 g-라인, I-라인 노광은 부적절하며 그보다 파장이 짧은 DUV 노광이 적용되고 있다.Due to the high integration of semiconductor devices, design rules are refined, and thus g-line and I-line exposures are inadequate and DUV exposures having shorter wavelengths are applied to manufacturing semiconductor devices having a line width of 0.35 μm or less. It is becoming.

한편, DUV 노광에는 폴리 설폰(poly sulfone)계 물질을 포함하는 DUV 감광막이 사용되는데, 이러한 DUV 감광막을 투과하여 피식각층에 도달된 빛은 다시 하부층에 의해 반사 및 산란되는 특성이 있다. 반사 및 산란된 빛은 원하지 않는 부위의 감광막을 노광시키는 문제를 유발한다. 종래 기술에 있어서 이러한 원치 않는 노광을 방지하기 위해 감광막과 피식각층 예를 들어, 게이트 전극 형성 물질 사이에 하부 반사방지막(Bottom Anti-Reflective Coating)을 형성시킨다. Meanwhile, a DUV photosensitive film including a poly sulfone-based material is used for DUV exposure, and the light reaching the etched layer through the DUV photosensitive film is reflected and scattered by the lower layer again. Reflected and scattered light causes a problem of exposing a photoresist film of an unwanted area. In the prior art, a bottom anti-reflective coating is formed between the photoresist and the etched layer, for example the gate electrode forming material, to prevent such unwanted exposure.

이와 같은 하부 반사방지막을 이용한 게이트 전극 형성 공정을 도면을 참조 하여 설명하면 다음과 같다. 도 1a 내지 1c는 일반적인 게이트 패턴 형성 공정을 설명하기 위한 공정 단면도이다.The gate electrode forming process using the lower anti-reflection film will now be described with reference to the drawings. 1A to 1C are cross-sectional views illustrating a general gate pattern forming process.

먼저, 도 1a에 도시한 바와 같이 반도체 기판(101) 상에 게이트 절연막(102), 게이트 패턴을 위한 도전층(103), 하부 반사방지막(104) 및 감광막(105)을 순차적으로 적층한다. 그런 다음, 도 1b에 도시한 바와 같이 포토리소그래피 공정을 이용하여 게이트 패턴 형성 영역에 상응하는 감광막 패턴(105a)을 형성한다. 이어, 도 1c에 도시한 바와 같이 상기 감광막 패턴(105a)을 식각 마스크로 이용하여 노출된 하부 반사방지막(104) 및 도전층(103)을 순차적으로 식각, 제거하여 게이트 패턴(103a)을 형성한다. 여기서, 상기 하부 반사방지막(104) 및 도전층(103)의 식각은 상기 하부 반사방지막(104)을 식각(Main etch)한 다음, 상기 도전층(103)에 대해 과식각(BARC overetch)하는 방식으로 진행한다. 즉, 상기 과식각 식각은 상기 도전층(103)의 식각 시간을 말하며 이하, 상기 과식각 시간을 BOE (BARC Overetch Time) 시간이라 명하기로 한다. First, as shown in FIG. 1A, a gate insulating film 102, a conductive layer 103 for a gate pattern, a lower antireflection film 104, and a photosensitive film 105 are sequentially stacked on the semiconductor substrate 101. Then, as illustrated in FIG. 1B, a photosensitive film pattern 105a corresponding to the gate pattern formation region is formed by using a photolithography process. Subsequently, as illustrated in FIG. 1C, the lower anti-reflection film 104 and the conductive layer 103 are sequentially etched and removed using the photoresist pattern 105a as an etch mask to form a gate pattern 103a. . Here, the etching of the lower anti-reflection film 104 and the conductive layer 103 is performed by etching the lower anti-reflection film 104 (Main etch) and then overetching the conductive layer 103. Proceed to That is, the overetching etching refers to the etching time of the conductive layer 103, and the overetching time will be referred to as a BOE (BARC Overetch Time) time.

종래의 기술에 있어서, 반도체 기판 상에 소정의 패턴 예를 들어, 게이트 패턴 형성 공정을 진행할 때 상기 기판 전면에 대해 상기 BOE 시간을 일률적으로 적용하였다. 한편, 반도체 기판 상에는 게이트 패턴, 금속 배선층 등이 형성되는데 상기 게이트 패턴의 예를 들면, 레이아웃의 기준으로 기판 전체의 면적 대비 상기 게이트 패턴이 차지하는 면적을 패턴 밀도로 하며, 상기 게이트 패턴, 금속 배선층 또는 액티브 영역 등 각 층에 따라 상기 패턴 밀도는 다양하게 설계된다. In the prior art, the BOE time is uniformly applied to the entire surface of the substrate when a predetermined pattern, for example, a gate pattern forming process, is performed on a semiconductor substrate. On the other hand, a gate pattern, a metal wiring layer, or the like is formed on the semiconductor substrate. For example, the area of the gate pattern to the area of the substrate as a reference of the layout is set as the pattern density, and the gate pattern, the metal wiring layer or the like. The pattern density is variously designed according to each layer such as an active region.

상기 패턴 밀도의 다소에 따라 광학근접효과(Optical Proximity Effect, OPC) 및 마이크로 로딩 효과(Microloading effect)에 의해 패턴의 CD가 변화되어 패턴 불균일을 야기한다. 상기 패턴 밀도와 CD 바이어스(bias)와의 관계를 살펴보면 다음과 같다. 여기서, CD 바이어스란 감광막 패턴의 CD와 상기 감광막 패턴을 사용하여 패터닝된 패턴의 CD 사이의 차이를 말한다. 도 2에 도시한 바와 같이 일반적으로 패턴 밀도가 높을수록 즉, 패턴 사이의 간격이 좁아질수록 상기 CD 바이어스는 감소한다. According to the pattern density somewhat, the CD of the pattern is changed by the optical proximity effect (OPC) and the microloading effect to cause pattern nonuniformity. Looking at the relationship between the pattern density and the CD bias (bias) as follows. Here, CD bias refers to the difference between the CD of the photoresist pattern and the CD of the pattern patterned using the photoresist pattern. As shown in FIG. 2, in general, the higher the pattern density, that is, the narrower the gap between the patterns, the lower the CD bias.

한편, 복합 칩 등의 반도체 소자는 패턴 밀도가 상대적으로 높은 영역과 패턴 밀도가 상대적으로 낮은 영역이 존재한다. 이와 같이 패턴 밀도의 차이가 있는 영역을 동시에 패터닝하게 되면 패턴 밀도가 상대적으로 낮은 영역은 광학근접효과에 의해 패턴 밀도가 높은 영역에 비해 패턴이 작게 패터닝되는 현상이 발생된다. 도 3은 반도체 기판 전체의 패턴 밀도에 따라 특정의 패턴 밀도를 갖는 패턴 밀도가 낮은 영역을 패터닝하는 경우 상기 패턴 밀도가 낮은 영역의 패턴에서 발생하는 CD 바이어스를 나타내고 있다. 도 3에 도시한 바와 같이 패턴 밀도가 높아질수록 상기 패턴 밀도가 낮은 영역에 패터닝되는 패턴들의 CD 바이어스를 커짐을 알 수 있다. On the other hand, semiconductor devices such as composite chips have regions where the pattern density is relatively high and where the pattern density is relatively low. When patterning areas having different pattern densities at the same time, patterns having a smaller pattern density are patterned smaller than areas having high pattern densities due to optical proximity effects. FIG. 3 illustrates a CD bias generated in a pattern of a region having a low pattern density when patterning a region having a low pattern density having a specific pattern density according to the pattern density of the entire semiconductor substrate. As shown in FIG. 3, as the pattern density increases, the CD bias of the patterns patterned in the region having the low pattern density increases.

상기 CD 바이어스가 커진다는 것은 광학근접효과가 심화된다는 것을 의미하고 상기 광학근접효과가 심화된다는 것은 감광막 패턴의 크기가 정상적인 크기보다 작게 형성된다는 것을 의미한다. 상기 감광막 패턴의 크기가 작게 형성되면 피식각 층 예를 들어, 게이트 패턴을 위한 도전층의 식각시 식각 가스가 정상적으로 공급되지 못하여 상기 피식각층을 정상적으로 식각하지 못하는 마이크로 로딩 효과가 발생하게 된다. 이와 같이 동일한 식각 시간 즉, BOE 시간을 적용하더라도 상대적으로 패턴 밀도가 낮은 영역은 마이크로 로딩 효과 등에 의해 피식각층이 완벽히 식각되지 못하고 잔류하는 문제점이 야기된다.The increase in the CD bias means that the optical proximity effect is intensified, and the intensification of the optical proximity effect means that the size of the photoresist pattern is smaller than the normal size. If the size of the photoresist pattern is small, a micro loading effect may occur in which the etching gas is not normally supplied when the etching layer, for example, the conductive layer for the gate pattern, is not supplied normally. Thus, even if the same etching time, that is, the BOE time is applied, a relatively low pattern density region causes a problem that the etched layer cannot be completely etched due to the micro loading effect.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 기판의 패턴 밀도에 따라 피식각층의 식각 시간을 조절하여 기판 전면에 걸쳐 균일한 크기의 패턴을 형성할 수 있는 패턴 밀도에 따른 패턴 식각 시간 설정 방법을 제공하는데 목적이 있다.
The present invention has been made to solve the above problems, by adjusting the etching time of the etched layer according to the pattern density of the substrate pattern etching time according to the pattern density that can form a pattern of uniform size over the entire surface of the substrate The purpose is to provide a setting method.

상기의 목적을 달성하기 위한 본 발명에 따른 패턴 밀도에 따른 패턴 식각 시간 설정 방법은 반도체 기판 상에 형성되는 피식각층이 상기 기판 전체 면적에서 차지하는 비율인 패턴 밀도를 산출하는 단계;와, 상기 패턴 밀도 대비 CD 바이어스의 관계를 파악하는 단계;와, 상기 패턴 밀도가 10∼15% 보다 높으면 통상의 식각 시간보다 긴 시간의 식각 시간을 적용하고 상기 패턴 밀도가 10∼15% 보다 낮으면 통상의 식각 시간보다 짧은 시간을 적용하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method for setting a pattern etching time according to a pattern density, the method comprising: calculating a pattern density which is a ratio of an etched layer formed on a semiconductor substrate to the entire area of the substrate; and the pattern density Determining a relationship between contrast CD bias; and, when the pattern density is higher than 10 to 15%, an etching time of longer than a normal etching time is applied, and when the pattern density is lower than 10 to 15%, a normal etching time is applied. Characterized in that it comprises a step of applying a shorter time.

본 발명의 특징에 따르면, 패턴 밀도에 따른 CD 바이어스를 고려하여 패턴 밀도가 10∼15% 보다 높을 경우에는 통상의 BOE 시간보다 길게 BOE 시간을 적용하 여 식각 공정을 진행하고, 패턴 밀도가 10∼15% 보다 낮은 경우에는 통상의 BOE 시간보다 짧게 BOE 시간을 적용함으로써 기판 전면에 걸쳐 균일한 패턴 크기를 얻을 있게 된다.According to a feature of the present invention, when the pattern density is higher than 10 to 15% in consideration of the CD bias according to the pattern density, the etching process is performed by applying the BOE time longer than the normal BOE time, and the pattern density is 10 to If it is lower than 15%, a uniform pattern size is obtained over the entire surface of the substrate by applying the BOE time shorter than the normal BOE time.

이하, 도면을 참조하여 본 발명에 따른 패턴 밀도에 따른 패턴 식각 시간 설정 방법을 상세히 설명하기로 한다. 도 4는 본 발명에 따른 패턴 밀도에 따른 패턴 식각 시간 설정 방법을 설명하기 위한 순서도이다. Hereinafter, a pattern etching time setting method according to the pattern density according to the present invention will be described in detail with reference to the drawings. 4 is a flowchart illustrating a method for setting a pattern etching time according to the pattern density according to the present invention.

먼저, 도 4에 도시한 바와 같이 반도체 기판 상에 형성되는 특정 패턴층 예를 들어, 게이트 패턴 또는 금속 배선층이 기판 전체 면적에서 차지하는 비율 즉, 패턴 밀도를 산출한다. 그런 다음, 상기 패턴 밀도에 따른 CD(Critical Dimension) 바이어스(bias) 값을 파악한다(S402). 상기 패턴 밀도에 따른 CD 바이어스 값은 도 2 및 도 3을 참조한다. 도 2의 그래프를 참고하면 기판 상에 일정 간격을 두고 패턴이 형성된 경우로서 기판의 패턴 밀도가 5∼15% 사이에서는 CD 바이어스 값의 변동이 심하지 않으나 패턴 밀도가 15% 이상인 경우에는 CD 바이어스 값이 급격히 떨어짐을 알 수 있다. 한편, 도 3의 그래프를 참조하면 특정의 패턴 밀도를 갖는 영역에서의 패턴에 대한 CD 바이어스 값을 기판 전체의 패턴 밀도에 대비하여 나타낸 것으로서, 기판의 패턴 밀도가 5∼10% 사이에서는 상기 특정의 패턴 밀도를 갖는 영역에서의 패턴에 대한 CD 바이어스 값이 큰 변화를 보이지 않으나 10% 이상인 경우에는 CD 바이어스 값이 크게 증가함을 알 수 있다. First, as shown in FIG. 4, the ratio of the specific pattern layer formed on the semiconductor substrate, for example, the gate pattern or the metal wiring layer, to the entire area of the substrate, that is, the pattern density, is calculated. Thereafter, a CD (Critical Dimension) bias value is determined according to the pattern density (S402). CD bias values according to the pattern density refer to FIGS. 2 and 3. Referring to the graph of FIG. 2, when the pattern is formed at a predetermined interval on the substrate, the CD bias value does not fluctuate significantly between 5-15% of the pattern density of the substrate, but when the pattern density is 15% or more, the CD bias value is increased. It can be seen that the fall sharply. Meanwhile, referring to the graph of FIG. 3, CD bias values for patterns in a region having a specific pattern density are shown in comparison with the pattern density of the entire substrate. Although the CD bias value for the pattern in the region having the pattern density does not show a large change, it can be seen that the CD bias value increases greatly when it is 10% or more.

상기 도 2와 도 3의 기판의 패턴 밀도에 따른 CD 바이어스 관계를 인지한 상 태에서, 특정 패턴에 대한 식각 공정을 실시한다. 본 발명의 실시예에서는 게이트 패턴 형성 공정을 예로 설명하기로 한다. 상기 게이트 패턴 이외에 금속 배선층 형성 공정에도 적용할 수 있음은 물론이다. 참고로, 상기 게이트 패턴 형성 공정은 상기 도 1a 내지 1c의 공정 단면도를 참조하기로 한다. In the state of recognizing the CD bias relationship according to the pattern density of the substrate of FIGS. 2 and 3, an etching process for a specific pattern is performed. In the embodiment of the present invention, a gate pattern forming process will be described as an example. Of course, the present invention can be applied to a metal wiring layer forming process in addition to the gate pattern. For reference, the gate pattern forming process may be referred to the process cross-sectional views of FIGS. 1A to 1C.

반도체 기판(101) 상에 게이트 절연막(102), 게이트 패턴을 위한 도전층(103), 하부 반사방지막(BARC)(104) 및 감광막(105)을 순차적으로 적층한다. 그런 다음, 포토리소그래피 공정을 이용하여 게이트 패턴 형성 영역에 상응하는 감광막 패턴(105a)을 형성하고, 상기 감광막 패턴(105a)을 식각 마스크로 이용하여 노출된 하부 반사방지막(104) 및 도전층(103)을 순차적으로 식각한다. 이 때, 상기 하부 반사방지막(104)의 식각 후 상기 도전층(103)의 식각하는데 소요되는 시간은 전술한 바와 같이 BOE 시간이라 칭한다. The gate insulating film 102, the conductive layer 103 for the gate pattern, the lower antireflection film (BARC) 104, and the photoresist film 105 are sequentially stacked on the semiconductor substrate 101. Then, the photoresist pattern 105a corresponding to the gate pattern formation region is formed using a photolithography process, and the lower anti-reflection film 104 and the conductive layer 103 are exposed using the photoresist pattern 105a as an etching mask. ) Is sequentially etched. In this case, the time required to etch the conductive layer 103 after etching the lower anti-reflection film 104 is referred to as a BOE time as described above.

상기 BOE 시간을 설정함에 있어서, 상기 도 2 및 도 3의 패턴 밀도에 따른 CD 바이어스 관계를 고려한다(S402). 한편, 기판 전면에 걸쳐 균일한 패턴 크기를 얻기 위해서는 적절한 CD 바이어스를 유지해야 하며 적절한 CD 바이어스를 결정하기 위해서는 패턴 밀도에 따른 BOE 시간을 설정해야 한다. 도 2 및 도 3을 참조하면 패턴 밀도가 10∼15% 인 경우를 기준으로 하여 패턴 밀도가 10∼15% 보다 낮을 경우에는 통상의 BOE 시간보다 짧은 BOE 시간을 적용하고, 패턴 밀도가 10∼15% 보다 높은 경우에는 통상의 BOE 시간보다 긴 BOE 시간을 적용하여(S403) 식각 공정을 진행한다(S404).In setting the BOE time, the CD bias relationship according to the pattern density of FIGS. 2 and 3 is considered (S402). On the other hand, in order to obtain a uniform pattern size over the entire substrate, an appropriate CD bias must be maintained and a BOE time according to the pattern density must be set to determine the appropriate CD bias. Referring to FIGS. 2 and 3, when the pattern density is lower than 10-15% based on the case where the pattern density is 10-15%, a BOE time shorter than the normal BOE time is applied, and the pattern density is 10-15. If higher than%, the BOE time longer than the normal BOE time is applied (S403) and the etching process is performed (S404).

본 발명에 따른 패턴 밀도에 따른 패턴 식각 시간 설정 방법은 다음과 같은 효과가 있다.The pattern etching time setting method according to the pattern density according to the present invention has the following effects.

패턴 밀도에 따른 CD 바이어스를 고려하여 패턴 밀도가 10∼15% 보다 높을 경우에는 통상의 BOE 시간보다 길게 BOE 시간을 적용하여 식각 공정을 진행하고, 패턴 밀도가 10∼15% 보다 낮은 경우에는 통상의 BOE 시간보다 짧게 BOE 시간을 적용함으로써 기판 전면에 걸쳐 균일한 패턴 크기를 얻을 있게 된다.
In consideration of the CD bias according to the pattern density, when the pattern density is higher than 10 to 15%, the etching process is applied by applying the BOE time longer than the normal BOE time, and when the pattern density is lower than 10 to 15%, Applying the BOE time shorter than the BOE time results in a uniform pattern size across the substrate.

Claims (1)

반도체 기판 상에 형성되는 피식각층이 상기 기판 전체 면적에서 차지하는 비율인 패턴 밀도를 산출하는 단계;Calculating a pattern density which is a ratio of an etched layer formed on a semiconductor substrate to the entire area of the substrate; 상기 패턴 밀도 대비 CD 바이어스의 관계를 파악하는 단계;Determining a relationship between the CD density and the CD bias; 상기 패턴 밀도가 10∼15% 보다 높으면 통상의 식각 시간보다 긴 시간의 식각 시간을 적용하고 상기 패턴 밀도가 10∼15% 보다 낮으면 통상의 식각 시간보다 짧은 시간을 적용하는 단계를 포함하여 이루어지는 것을 특징으로 하는 패턴 밀도에 따른 패턴 식각 시간 설정 방법.If the pattern density is higher than 10 to 15% applying an etching time of longer than the normal etching time and if the pattern density is lower than 10 to 15% comprising the step of applying a time shorter than the normal etching time Pattern etching time setting method according to the pattern density characterized in that.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161680A (en) * 1993-12-03 1995-06-23 Fujitsu Ltd Etching method and device
KR20030056834A (en) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 Method for forming metal line of semiconductor device
KR20030088800A (en) * 2002-05-15 2003-11-20 아남반도체 주식회사 Method of manufacturing for semiconductor device using emission intensity measurement of plasma and plasma processing system using the same
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161680A (en) * 1993-12-03 1995-06-23 Fujitsu Ltd Etching method and device
KR20030056834A (en) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 Method for forming metal line of semiconductor device
KR20030088800A (en) * 2002-05-15 2003-11-20 아남반도체 주식회사 Method of manufacturing for semiconductor device using emission intensity measurement of plasma and plasma processing system using the same
KR20040057829A (en) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 Method for patterning metal line of semiconductor divice

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