KR890005717Y1 - A rectangular wave eliminating circuit of communication satellite receiver - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래 위성 수신장치의 삼각파제거회로.1 is a triangle wave elimination circuit of a conventional satellite receiver.
제2도는 본 고안에 따른 블럭도.2 is a block diagram according to the present invention.
제3도는 제2도의 블러도의 일실실예의 구체회로도.3 is a concrete circuit diagram of one embodiment of the blur of FIG.
제4(a)도, 제4(b)도는 삼각파에 실린 합성영상신호와 삼각파가 제거된 합성영상신호를 나타낸 파형도.4 (a) and 4 (b) are waveform diagrams showing a composite video signal loaded on a triangle wave and a composite video signal from which the triangle wave is removed.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 동기분리회로 20 : 위상반전회로10: synchronous separation circuit 20: phase inversion circuit
30 : 동기증폭회로 40 : 페디스탈레벨조정회로30: synchronous amplifier circuit 40: pedestal level adjustment circuit
50 : 출력회로50: output circuit
본 고안은 위성수신장치의 삼각파제거회로에 관한 것으로 특히 합성신호의 페디스탈레벨(pedestal level)을 조정하여 삼각파를 제거하는 위성수신장치의 삼각파제거회로에 관한 것이다.The present invention relates to a triangular wave elimination circuit of a satellite receiver, and more particularly, to a triangular wave elimination circuit of a satellite receiver which removes triangular waves by adjusting a pedestal level of a composite signal.
통상적으로 위성통신 시스템에서는 영상신호(Video Signal)를 송신하는데 있어서 에너지확산을 위해 영상신호를 삼각파에 실어 송신한다.In general, a satellite communication system transmits a video signal on a triangular wave for energy diffusion in transmitting a video signal.
따라서 수신측에서는 삼각파에 포함되어 입력되는 영상신호를 검파한후 일정한 영상신호로서 사용하기 위해서는 삼각파를 제거하여 영상신호의 직류레벨을 일정하게 하여야 하였다.Therefore, in order to detect the video signal included in the triangular wave and use it as a constant video signal, the receiving side has to remove the triangular wave to make the DC level of the video signal constant.
한편 영상신호의 직류 레벨을 일정하기 위한 종래의 삼각파 제거회로는 제1도에 도시된 바와 같이 트랜지스터(Q1) (Q2), 저항(R1-R2), 캐패시터(C1-C2), 다이오드(D1)으로 구성된다.On the other hand, the conventional triangular wave elimination circuit for maintaining the DC level of the image signal has a transistor Q 1 (Q 2 ), resistors R 1 -R 2 , and capacitors C 1 -C 2 as shown in FIG. 1. ) And a diode D 1 .
이때 상기 삼각파제거회로는 트랜지스터(Q1)의 에미터측으로 삼각파의 합성영상신호가 출력하여 캐패시터(C1)와 다이오드(D1)의 캐소드 측에 입력되며, 상기 캐패시터(C1)의 충, 방전으로 인해 다이오드(D1) 애노우드측의 순간전압을 일정하게 유지시키어 직류 레벨을 일정하게 함으로서 트랜지스터(Q2)의 에미터로 소정의 직류 레벨을 출력하여 왔다.The charge of the triangular wave removing circuits to the composite video signal of the triangular wave output side of the emitter of the transistor (Q 1) is input to the cathode side of the capacitor (C 1) and a diode (D 1), the capacitor (C 1), Due to the discharge, a predetermined DC level has been outputted to the emitter of the transistor Q 2 by keeping the instantaneous voltage at the diode D 1 anode side constant to make the DC level constant.
그러나 상기 회로는 다이오드를 사용하여 직류 레벨을 일정하게 하는 방식으로서 속도가 늦은 문제가 있는 동시에 삼각파를 완전히 제거하기가 매우 어려웠다.However, the circuit uses a diode to make the DC level constant, and at the same time, there is a problem of slow speed, and it is very difficult to completely remove the triangle wave.
따라서 본 고안의 목적은 합성영상신호의 페디스탈레벨을 조정하여 삼각파를 제거하는 위성수신장치의 삼각파 제거회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a triangular wave removal circuit of a satellite receiver for removing triangular waves by adjusting a pedestal level of a composite video signal.
상기 목적을 달성하기 위한 본 고안은 삼각파에 실린 부극성의 합성영상신호중 동기펄스신호만 분리하여 출력하는 분리회로와, 삼각파에 실린 부극성의 합성영상신호를 입력하여 위상반전한후 정극성의 합성영상신호를 출력하는 위상반전회로와, 상기 동기 분리회로에서 출력되는 동기펄스신호를 입력하여 동기 펄스신호를 증폭하여 출력하는 동기증폭회로와, 상기 위상반전회로에서 출력되는 정극성의 합성영상신호와 동기증폭회로에서 출력되는 동기펄스신호를 입력하여 합성영상신호의 페리스탈레벨을 일정하게 유지시키며 삼각파를 제거하는 동시에 소정의 신호를 출력하는 페스탈레벨조정회로와, 상기 페디스탈레벨조정회롱서 출력되는 소정의 신호를 입력하여 일정한 신호를 출력하는 출력회로로 구성함을 특징으로 한다.In order to achieve the above object, the present invention provides a separation circuit for separating and outputting only a synchronous pulse signal among negative composite video signals loaded on a triangular wave, and inputting a negative composite video signal loaded on a triangular wave to reverse the phase and then synthesizing the positive composite video. A phase inverting circuit for outputting a signal, a synchronous amplifying circuit for amplifying and outputting a synchronous pulse signal by inputting a synchronous pulse signal output from the synchronous separation circuit, and a composite image signal and a synchronous amplifying signal output from the phase inverting circuit A pedestal level adjusting circuit for inputting a synchronous pulse signal output from the circuit to maintain a constant level of the synthesized video signal, removing a triangular wave and outputting a predetermined signal, and a predetermined output of the pedestal level adjusting circuit. It is characterized by consisting of an output circuit for outputting a constant signal by inputting the signal of.
이하 본 고안은 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 고안에 따른블럭도로서 단자(100)으로 입력되는 신호 즉 삼각파에 실린 부극성의 합성영상신호를 입력하여 동기펄스신호만 분리하여 출력하는 동기분리회로(10)와, 단자(100)으로 부터 입력되는 신호 즉 삼각파에 실린 부극성의 합성영상신호를 입력하여 부극성의 영상신호를 위상반전하여 출력하는 위상반전회로(20)와, 상기동기분리회로(10)에서 출력되는 동기펄스신호를 입력하여 동기펄스신호를 증폭 출력하는 동기증폭회로(30)와, 상기 위상반전회로(20)에서 출력되는 정극성의 합성영상신호와 동기증폭회로(30)에서 출력되는 증폭된 동기펄스신호를 입력하여 정극성 합성영상신호의 페디스탈레벨을 영("0") 전위로 유지하며 삼각파를 제거하는 동시에 소정의 신호를 출력하는 페디스탈레벨 조정회로(40)와, 상기 페디스탈레벨조정회로(40)에서 출력되는 소정신호를 일력하여 일정신호를 출력하는 출력회로(50)로 구성된다.FIG. 1 is a block diagram according to the present invention, and a sync separation circuit 10 for inputting a signal input to the terminal 100, that is, a negative composite video signal loaded on a triangular wave, to separate and output only a sync pulse signal, and a terminal 100. A phase inversion circuit 20 for inputting a signal input from the signal, i.e., a negative composite video signal loaded on a triangular wave, and inverting the phase of the negative video signal, and outputting the synchronous pulse output from the synchronous separation circuit 10. A synchronous amplification circuit 30 which inputs a signal to amplify and outputs a synchronous pulse signal, and a positive composite image signal output from the phase inversion circuit 20 and an amplified synchronous pulse signal output from the synchronous amplification circuit 30. A pedestal level adjustment circuit 40 for inputting and maintaining a pedestal level of the positive composite video signal at zero ("0") potential and removing a triangular wave and outputting a predetermined signal; To 40) Output an output circuit 50 for outputting a predetermined signal to a predetermined signal ilryeok.
따라서 삼각파에 실린 부극성의 합성영상신호가 단자(100)으로 입력되면, 상기 신호는 동기분리회로(10)와 위상반전회로(20)에 각각 입력된다.Therefore, when the negative composite video signal loaded on the triangular wave is input to the terminal 100, the signal is input to the synchronous separation circuit 10 and the phase inversion circuit 20, respectively.
이때 상기 합성영상신호를 입력한 동기분리회로(10)는 동기펄스신호만을 분리하여 동기증폭회로(30)로 출력하며, 위상반전회로(20)는 입력되는 북극성의 합성영상신호를 위상반전하여 정극성의 합성영상신호로서 출력한다.At this time, the synchronous separation circuit 10 inputting the composite video signal separates only the synchronous pulse signal and outputs it to the synchronous amplification circuit 30, and the phase inversion circuit 20 inverts the phase of the input polar composite video signal to the positive electrode. Output as a composite video signal of sex.
또한 동기펄스 신호만을 입력한 동기증폭회로(30)는 입력된 동기 펄스신호를 직류 증폭하여 동기펄스신호를 페디스탈레벨조정회로(4)로 출력한다.In addition, the synchronous amplification circuit 30 which inputs only the synchronous pulse signal amplifies the input synchronous pulse signal by DC and outputs the synchronous pulse signal to the pedestal level adjusting circuit 4.
한편 동기증폭회로(30)에서 출력되는 동기펄스를 입력한 페디스탈레베조정회로(40)는 위상반전회로(20)에서 출력되는 신호 즉 삼각파에 실린 정극성의 합성영상신호를 입력하여 입력된 동기펄스로서 합성영상신호의 페디스탈레벨을 영("0")전위로 유지시킨다.On the other hand, the pedestal level control circuit 40 inputs the synchronous pulses output from the synchronous amplification circuit 30, and inputs the signal output from the phase inversion circuit 20, that is, the synchronous pulse input by inputting a positive composite video signal carried on a triangular wave. As a result, the pedestal level of the composite video signal is maintained at zero ("0") potential.
따라서 삼각파의 합성영상신호는 일정한 소정의 직류 신호로서 출력회로(50)로 출력된다.Therefore, the composite video signal of the triangular wave is output to the output circuit 50 as a predetermined predetermined DC signal.
이때 상기 페디스탈레벨조정회로(40)에서 출력되는 신호 즉 삼각파가 제거된 영상신호입력한 출력회로(50)는 일정한 신호로 단자(200)를 통해 출력한다.At this time, the signal output from the pedestal level adjusting circuit 40, that is, the image signal inputted from the triangular wave input circuit 50 is output through the terminal 200 as a constant signal.
따라서 삼각파의 합성영상신호는 일정한 직류레벨의 영상신호로 삼각파가 되어 출력하게 된다.Therefore, the composite video signal of the triangular wave is output as a triangular wave as a video signal of a constant DC level.
제3도는 제2도 블럭도의 일실시예의 구체회로도로서 저항(R7-R14), 캐패시터(C1, C3, C4), 트랜지스터(Q3-Q5), 구성된 회로가 동기분리회로(10)에 대응하고, 저항(R1-R6), 캐패시터(C2), 트랜지스터(Q1-Q2)로 구성된 회로가 위상반전회로(20)에 대응하며, 저항(R16-R21), 캐패시터(C5-C6), 트랜지스터(Q7-Q8)로 구성된 회로가 동기증폭회로(30)에 대응하고, 저항(R22-R23), 캐패시터(C7-C8), 코일(L1), 트랜지스터(Q9)로 구성된 회로가 페디스탈레벨조정회로(40)에 대응하며, 저항(R24-R26), 캐패시터(C9), 트랜지스터(Q10)으로 구성된 회로가 출력회로(50)에 대응한다.3 is a detailed circuit diagram of one embodiment of the block diagram of FIG. 2, in which resistors R 7 -R 14 , capacitors C 1 , C 3 , and C 4 , transistors Q 3 -Q 5 , and circuits synchronously separated from each other. Corresponding to the circuit 10, a circuit composed of resistors R 1- R 6 , capacitors C 2 , and transistors Q 1- Q 2 corresponds to the phase inversion circuit 20, and resistors R 16- . A circuit composed of R 21 , capacitors C 5 -C 6 , and transistors Q 7 -Q 8 corresponds to the synchronous amplifier circuit 30, and resistors R 22- R 23 , and capacitors C 7 -C8. ), A circuit composed of a coil (L 1 ) and a transistor (Q 9 ) corresponds to the pedestal level adjustment circuit 40, and includes a resistor (R 24 -R 26 ), a capacitor (C 9 ), and a transistor (Q 10 ). The configured circuit corresponds to the output circuit 50.
한편 제4(a)도는 삼각파에 실린 합성영상신호이며 제4(b)도는 삼각파가 제거된 일정직규레벨의 합성 영상 신호이다.On the other hand, Figure 4 (a) is a composite video signal carried on a triangular wave and Figure 4 (b) is a composite video signal of a constant normal level with the triangular wave removed.
따라서 삼각파에 실린 부극성의 합성영상신호가 단자(100)으로 입력되면, 상기 신호는 결합 캐패시터(C1)으로 입력되는 동시에 저항(R1-R3)로 구성된 저항회로에 입력된다.Therefore, when the negative composite video signal loaded on the triangular wave is input to the terminal 100, the signal is input to the coupling capacitor C 1 and to the resistance circuit composed of resistors R 1- R 3 .
한편 캐패시터(C1)으로 입력된 부극성의 합성연상신호는 직류성분이 제거되어 저항(R7-R9), 캐패시터(C3)의 회로를 통하여 트랜지스터(Q3)의 베이스(Base)에입력된다.On the other hand, the negative composite associative signal input to the capacitor C 1 is removed from the DC component to the base of the transistor Q 3 through the circuits of the resistors R 7- R 9 and the capacitor C 3 . Is entered.
이때 상기 트랜지스터(Q3)는 결햅 캐패시터(C1)에 의해서 직류전류가 차단됨으로 베이스(Base)에는 바이어스(Bias)가 걸리지 않게 되고 이로인해 베이스에 입력신호가 없을 경우에는 콜렉터 전류는 흐르지 않게 된다.At this time, since the direct current is blocked by the binding hap capacitor C 1 , the transistor Q 3 does not apply a bias to the base, and thus, the collector current does not flow when there is no input signal in the base. .
따라서 결합 개패시터(C1)을 통하여 제4(a)도와 같은 삼각파에 실린 부극성과 합성영상신호가 입력되면 동기 펄스기기만 트랜지스터(Q3)의 베이스에 순방향 바이어스가 됨으로서 콜렉터전류는 흐르게되며 이로 인해 트랜지스터(Q3)는 포화된다.Therefore, when the negative polarity and the composite video signal loaded on the triangular wave as shown in FIG. 4 (a) are input through the coupling capacitor C 1 , only the synchronous pulse device is forward biased to the base of the transistor Q 3 , so that the collector current flows. Transistor Q 3 is therefore saturated.
또한편 상기 트랜지스터(Q3)가 포화상태에 이르면 트랜지스터(Q3)의 내부 저항이 충분이 적어져 베이스 전류는 순간적으로 증가하게 되며, 상기 베이스전류에 의하여 결합 캐패시터(C1)에 베이스에 대해 역바이어스인 극성 전압이 충전된다.In addition, Pt said transistor (Q 3) is turned reaches a saturation less internal resistance of the transistor (Q 3) sufficient base current is increased for a short period, with respect to the base to the coupling capacitor (C 1) by the base current The reverse biased polarity voltage is charged.
이때 결햅 캐패시터(C1)에 충전된 전압은 베이스에 역바이어스 전압으로서 입력됨으로써 동기펄스 기간이외에는 트랜지스터(Q3)을 컷 오프(Cut OFF)하여 영산신호가 에미터쪽에 나타나지 않게된다.At this time, the voltage charged in the binding hap capacitor C 1 is input to the base as a reverse bias voltage, so that the transistor Q 3 is cut off (except the synchronous pulse period) so that the zero signal does not appear on the emitter side.
따라서 트랜지스터(Q3)에 의해 합성영상신호중 동기펄스만이 에미터로 출력되어 트랜지스터(Q4)의 베이스에 입력된다.Therefore, only the composite video sync pulses sinhojung by a transistor (Q 3) is output to the emitter is input to the base of the transistor (Q 4).
그러므로 베이스로 하이레벨의 동기펄스를 입력한 트랜지스터(Q4)는 오프되며 저항(R13)을 통해 입력되는 콜렉터 전압은 트랜지스터(Q3)에 에미터 전압과 극성이 반대인 전압 즉 로우레벨전압으로서 트랜지스터(Q5)의 베이스에 입력된다.Therefore, the transistor Q 4 that inputs the high level sync pulse to the base is turned off, and the collector voltage input through the resistor R 13 is a voltage having a polarity opposite to the emitter voltage to the transistor Q 3 , that is, a low level voltage. a is input to the base of the transistor (Q 5).
한편 상기 트랜지스터(Q4)의 콜렉터에서 출력되는 로우레벨의 동기펄스를 베이스 입력신호로 입력한 트랜지스터(Q5)는 오프되며 에미터에 접속된 저항(R14-R15), 캐패시터(C1)에 의해 로우레벨의 전압을 트랜지스터(Q6)의 베이스에 입력시키게 된다.On the other hand, the transistor (Q 4) as a base input signal is a synchronization pulse of a low level is output from a collector transistor (Q 5) input is off the resistor (R 14 -R 15) connected to the emitter of the capacitor (C 1 The low level voltage is input to the base of the transistor Q 6 .
또한편 상기 트랜지스터(Q6)는 베이스에 로우레벨의 동기 펄스가 입력시에만 컷 오프(Cut OFF)되며 로우 레벨의 동기 펄스가 입력되지 않을 경우에는 콜렉터의 전압은 베이스전압과 극성이 반대인 전압이 출력되어 콜레터 단자로 직류증폭된 동기 펄스를 출력하게되며 저항(R16-R17), 캐패시터(C5)에 의해 트랜지스터(Q7)의 베이스에 하이레벨의 동기펄스가 입력된다.On the other hand, the transistor Q 6 is cut off only when a low level sync pulse is input to the base, and when the low level sync pulse is not input, the collector voltage is a voltage whose polarity is opposite to that of the base voltage. The output pulse outputs the synchronous pulse DC-amplified to the collet terminal, and the high level synchronous pulse is input to the base of the transistor Q 7 by the resistors R 16 -R 17 and the capacitor C 5 .
이때 하이레벨의 동기 펄스 베이스로 입력한 트랜지스터(Q7)은 오프되어 에미터 단자에는 저항(R18)에 의한 하이레벨의 펄스가 증폭 출력된다.At this time, the transistor Q 7 input to the high level sync pulse base is turned off, and the high level pulse by the resistor R 18 is amplified and output to the emitter terminal.
또한 상기 트랜지스터(Q7)에서 출력된 하일레벨의 동기 펄스는 캐패시터(C6), 저항(R19)에 의해서 트랜지스터(Q8)의 베이스에 입력되어지며, 이로 인해서 트랜지스터(Q8)의 콜렉터 단자에는 로우레벨의 동기 펄스가 출력된다.In addition, the high-level sync pulse output from the transistor Q 7 is input to the base of the transistor Q 8 by the capacitor C 6 and the resistor R 19 , and thus, the collector of the transistor Q 8 . A low level sync pulse is output to the terminal.
그러므로 트랜지스터(Q9)는 저항(R20-R22), 캐패시터(C7)에 의해서 상기 트랜지스터(Q8)의 콜렉터 단자에서 출력된 로우레벨의 동기펄스를 베이스로 입력한다.Therefore, the transistor Q 9 inputs the low level sync pulse output from the collector terminal of the transistor Q 8 by the resistors R 20 -R 22 and the capacitor C 7 to the base.
한편 저항(R1-R3)을 통해 제3(a)도와 같이 감각파에 실린 부극성의 합성영상신호를 베이스로 입력한 트랜지스터(Q1)는 부극성의 합성영상신호를 트랜지스터(Q2)의 베이스로 출력시킨다.The resistance (R 1 -R 3) of claim 3 (a) sub-transistor (Q 1) a composite video signal input to the base of the polarity carried on gamgakpa is negative the composite video signal to the transistor (Q 2) as a help through Output to the base of.
이때 부극성의 합성영상신호를 입력한 트랜지스터(Q2)는 입력된 영상신호를 위상반전하여 정극성의 합성영상 신호로서 콜렉터 단자로 출력하여 캐패시터(C2)를 통해 캐패시터(C8), 저항(R23), 코일(L1)을 병렬로 접속하여 구성된 공지 회로의 입력단(K) 점에 입력시킨다.At this time, the transistor Q 2 , which inputs the negative composite video signal, phase-inverts the input video signal and outputs the positive composite video signal to the collector terminal as the positive composite video signal, through the capacitor C 2 , through the capacitor C 8 , and the resistor ( R 23 ) and the coil L 1 are connected in parallel to the input terminal K of a known circuit.
또한 상기 캐패시터(C8), 저항(R23), 코일(L1)으로 구성된 병렬공진회로를 동기펄스만이 통과될수 있도록 회로정수를 구성하면(K)점으로 입력되는 정극성의 합성영상신호 중 동기 펄스만이 트렌지스터(Q9)의 콜렉터단자로 입력된다.In addition, if the circuit constant is configured so that only the synchronous pulses can pass through the parallel resonant circuit composed of the capacitor C 8 , the resistor R 23 , and the coil L 1 , the positive composite video signal is inputted as a point (K). Only the sync pulse is input to the collector terminal of transistor Q 9 .
따라서 상기트랜지스터(Q9)는 전술한 바와같이 베이스에 로우레벨의 동기펄스가 입력되어 도통되는 순간마다 콜렉터 단자에 입력되는 동기펄스의 전위를 "0"전위로 떨어뜨리고 이로 인해(K)점의 전위도 영("0")전위를 유지하게 된다.Therefore, as described above, the transistor Q 9 drops the potential of the sync pulse input to the collector terminal to the zero potential as the low level sync pulse is input to the base, and thus, (K) point. The potential also maintains a zero ("0") potential.
즉 캐패시터(C8), 저항(R23), 코일(L1)으로 구성된 병렬공진회로의 입력단(K)점에 동기 펄스가 출력되는 순간에(K)점이 영("0")전위를 유지하게 됨으로 제4도(A-a)의 삼각파에 실린(A-b)의 합성신호가 제4(b)도와 같이 삼각파가 제거된 영상신호로 저항(R24)에 입력된다.That is, the point (K) maintains a zero ("0") potential at the instant of the synchronization pulse output to the input terminal (K) of the parallel resonant circuit composed of the capacitor (C 8 ), the resistor (R 23 ) and the coil (L 1 ). As a result, the composite signal of Ab loaded on the triangular wave of FIG. 4Aa is input to the resistor R 24 as an image signal from which the triangular wave is removed as shown in FIG.
다시 말해서 로우레벨의 동기펄스가 트랜지스터(Q9)을 도통시키는 순간마다(K)점으로 입력되는 합성영상신호 페디스탈레벨(pedestal level)을 영("0")전위로 조정함으로서 삼각파에 실린 영상신호는 삼각파가 제거되어 일정한 직류레벨의 영상신호로서 출력되어 진다.In other words, the image loaded on the triangular wave by adjusting the pedestal level of the composite video signal inputted at the point (K) every time the low-level sync pulse conducts the transistor Q 9 to zero ("0") potential. The signal is output as a video signal of a constant DC level with the triangle wave removed.
한편 삼각파가 제거된 영상신호는 저항(R24-R25)에 의해 트랜지스터(Q10)의 베이스에 입력되어 진다.Meanwhile, the image signal from which the triangular wave is removed is input to the base of the transistor Q 10 by the resistors R 24 -R 25 .
따라서 트랜지스터(Q10)에 입력된 영상신호는 에미터에 접속된 저항(R26), 캐패시터(C9)에 의해서 일정한 직류 레벨의 영상신호로 단자(200)을 통하여 출력한다.Therefore, the video signal input to the transistor Q 10 is output through the terminal 200 as a video signal of a constant DC level by the resistor R 26 and the capacitor C 9 connected to the emitter.
상술한 바와 같이 본 고안은 합성영상신호의 동기신호를 분리증폭하고 증폭된 동기펄스를 이용하여 합성영상신호의 페디스탈레벨을 영("0")전위로 유지시키어 삼각파를 제거함으로서 속도가 빠르고 영상신호의 직류레벨을 일정하는 동시에 삼각파를 완전히 제거할수 있는 잇점이 있다.As described above, the present invention separates and amplifies the sync signal of the composite video signal and maintains the pedestal level of the composite video signal at zero ("0") potential by using the amplified sync pulse to remove the triangular wave so that the image is fast and fast. This has the advantage that the triangular wave can be completely removed while maintaining the DC level of the signal.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019860006839U KR890005717Y1 (en) | 1986-05-17 | 1986-05-17 | A rectangular wave eliminating circuit of communication satellite receiver |
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| KR2019860006839U KR890005717Y1 (en) | 1986-05-17 | 1986-05-17 | A rectangular wave eliminating circuit of communication satellite receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR870019276U KR870019276U (en) | 1987-12-28 |
| KR890005717Y1 true KR890005717Y1 (en) | 1989-08-25 |
Family
ID=19251785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019860006839U KR890005717Y1 (en) | 1986-05-17 | 1986-05-17 | A rectangular wave eliminating circuit of communication satellite receiver |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR890005717Y1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100337385B1 (en) * | 2000-02-08 | 2002-05-22 | 전창오 | Connector latch assembly |
-
1986
- 1986-05-17 KR KR2019860006839U patent/KR890005717Y1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100337385B1 (en) * | 2000-02-08 | 2002-05-22 | 전창오 | Connector latch assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| KR870019276U (en) | 1987-12-28 |
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