JPH0453065Y2 - - Google Patents

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JPH0453065Y2
JPH0453065Y2 JP1986028568U JP2856886U JPH0453065Y2 JP H0453065 Y2 JPH0453065 Y2 JP H0453065Y2 JP 1986028568 U JP1986028568 U JP 1986028568U JP 2856886 U JP2856886 U JP 2856886U JP H0453065 Y2 JPH0453065 Y2 JP H0453065Y2
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Description

【考案の詳細な説明】 [産業上の利用分野] 本考案は、例えば、オーデイオ機器、テレビ受
信機等において、その入力信号に雑音が入つた
時、これを除去するため、ゲートがオフとするよ
うに構成した検知回路等の後段に設けられるゲー
ト回路に関するものである。
[Detailed description of the invention] [Industrial application field] The present invention is a device for, for example, audio equipment, television receivers, etc., in which when noise enters the input signal, the gate is turned off in order to remove the noise. The present invention relates to a gate circuit provided at a subsequent stage of a detection circuit or the like configured as described above.

[従来の技術] 第1図は従来のゲート回路を示すもので、1は
入力端子、2は出力端子、3,4,5はエミツタ
フオロワトランジスタ(増幅回路)、6はスイツ
チング用トランジスタ、7はレベル保持用コンデ
ンサで、入力端子1に印加された入力信号はエミ
ツタフオロワトランジスタ3を介してスイツチン
グトランジスタ6に加えられる。雑音がない場
合、トランジスタ6からの入力信号はエミツタフ
オロワトランジスタ4,5を介して出力端子2に
出力される。
[Prior Art] Fig. 1 shows a conventional gate circuit, where 1 is an input terminal, 2 is an output terminal, 3, 4, and 5 are emitter follower transistors (amplification circuits), 6 is a switching transistor, 7 is a level holding capacitor, and the input signal applied to the input terminal 1 is applied to the switching transistor 6 via the emitter follower transistor 3. When there is no noise, the input signal from transistor 6 is outputted to output terminal 2 via emitter follower transistors 4 and 5.

以上において、入力端子1に雑音(パルス性雑
音)が入つた場合には、雑音のない場合はトラン
ジスタ3を経由して入力信号を出力端子側に通過
させているスイツチングトランジスタ6に対し、
図のような負のパルス信号を加えることによりこ
のトランジスタ6の動作をオフとなして雑音入力
は出力端子側に出力されないようになつている。
In the above, when noise (pulse noise) enters the input terminal 1, the switching transistor 6, which passes the input signal to the output terminal side via the transistor 3 when there is no noise,
By applying a negative pulse signal as shown in the figure, the operation of this transistor 6 is turned off so that the noise input is not outputted to the output terminal side.

[考案が解決しようとする課題] しかし、このような従来のゲート回路は、入力
電位はトランジスタ3,6,4,5と移る段階に
おいてその直流電位レベルが変り、出力端子2に
おいてその値は入力端子1とはかなりずれた値と
なつてしまう欠点がある。これは上記各トランジ
スタ、抵抗、コンデンサによりローパスフイルタ
が形成されることにより夫々の入力信号に周波数
変動が生じるので保持されるレベルが変動するた
めである。またスイツチングトランジスタ6がオ
ンの時、このスイツチングトランジスタ6のエミ
ツタとコレクタ間の内部抵抗rSとレベル保持用コ
ンデンサ7の容量Cとで形成されるrSC時定数回
路により、特に高周波入力信号の場合に出力信号
の遅延が生じ、更に等価的にトーパスフイルタと
なるために低周波成分のみが通過してしまう。こ
れらのために周波数特性が悪化するという欠点が
ある。
[Problem to be solved by the invention] However, in such a conventional gate circuit, the DC potential level changes at the stage where the input potential moves from transistors 3, 6, 4, and 5, and the value at output terminal 2 changes from the input There is a drawback that the value deviates considerably from that of terminal 1. This is because a low-pass filter is formed by each of the transistors, resistors, and capacitors, which causes frequency fluctuations in each input signal, which causes fluctuations in the level held. Furthermore, when the switching transistor 6 is on, the rSC time constant circuit formed by the internal resistance rS between the emitter and collector of the switching transistor 6 and the capacitance C of the level holding capacitor 7 reduces the In the case of a signal, a delay occurs in the output signal, and furthermore, since it equivalently functions as a top-pass filter, only low frequency components pass through. These have the drawback of deteriorating frequency characteristics.

本考案の目的は上記ゲート回路において、雑音
を除去すると共に、その入出力信号のレベル及び
位相を略同一にしてスイツチングを安定化するこ
とにある。
The object of the present invention is to eliminate noise in the gate circuit and to stabilize switching by making the levels and phases of the input and output signals substantially the same.

[課題を解決するための手段] インピーダンス変換手段を介して加えられる入
力信号に雑音成分が含まれている時、該雑音成分
に応じた所定の制御信号によりオフとすることに
より該雑音成分を除去するスイツチング手段と、
上記スイツチング手段のオフ直前の出力信号レベ
ルを保持するレベル保持手段と、を有するゲート
回路において、2入力信号の差成分信号を出力
し、その出力が前記インピーダンス変換手段に与
えられる差動増幅手段と、前記差動増幅手段の一
方の入力と出力との間に設けられ、前記レベル保
持手段により保持されたレベルの信号を上記スイ
ツチング手段のオン時に上記差動増幅手段の一方
の入力に負帰還出力する負帰還手段と、前記スイ
ツチング手段のスイツチング動作時に前記差動増
幅手段からの出力信号のレベルを調整する第1の
リミツタ手段と、前記スイツチング手段の入力側
と前記レベル保持手段の出力側との間に設けら
れ、前記スイツチング手段のスイツチング動作時
に前記インピーダンス変換手段の出力信号のレベ
ルを調整する第2のリミツタ手段と、を備え、入
出力の信号レベル及び位相を略同一にして前記ス
イツチング手段のオンオフ時の雑音を低減するこ
とを特徴とする。
[Means for solving the problem] When the input signal applied through the impedance conversion means includes a noise component, the noise component is removed by turning off the signal using a predetermined control signal corresponding to the noise component. a switching means for
a level holding means for holding the output signal level immediately before the switching means is turned off; , is provided between one input and the output of the differential amplification means, and outputs a negative feedback signal at the level held by the level holding means to one input of the differential amplification means when the switching means is turned on. a first limiter means for adjusting the level of the output signal from the differential amplifying means during a switching operation of the switching means; and an input side of the switching means and an output side of the level holding means. a second limiter means provided between the impedance converting means and the second limiter means for adjusting the level of the output signal of the impedance converting means during the switching operation of the switching means; It is characterized by reducing noise when turning on and off.

[作用] 本考案にかかるゲート回路は、雑音がない場
合、スイツチング手段はオンであり、入力信号は
差動増幅手段の一方の入力に与えられ、その他方
の入力には、負帰還手段からの信号が与えられ、
その差分信号はインピーダンス変換手段、スイツ
チング手段、レベル保持手段を介して出力され
る。雑音が入力信号に入つていると、スイツチン
グ手段はオフとなり、レベル保持手段で保持され
たオフ直前のレベルの信号が出力され、また負帰
還手段もオフとなる。この時、リミツタ手段は差
分信号のレベルを調整し、スイツチング手段のゲ
ート作用を安定化させる。
[Function] In the gate circuit according to the present invention, when there is no noise, the switching means is on, the input signal is given to one input of the differential amplification means, and the other input is supplied with the signal from the negative feedback means. a signal is given,
The difference signal is outputted via impedance conversion means, switching means, and level holding means. If noise is present in the input signal, the switching means is turned off, and the signal at the level immediately before turning off held by the level holding means is output, and the negative feedback means is also turned off. At this time, the limiter means adjusts the level of the differential signal and stabilizes the gate action of the switching means.

[実施例] 以下図面に示す本考案の一実施例を説明する。[Example] An embodiment of the present invention shown in the drawings will be described below.

第2図は本考案によるゲート回路の一実施例
で、1は入力端子、2は出力端子、R1〜R6は抵
抗、7はレベル保持用コンデンサ、6,8〜18
はトランジスタである。トランジスタ8および9
は差動増幅器を構成し、トランジスタ8のベース
に抵抗R3を介して入力端子1が、またトランジ
スタ9のベースに抵抗R4を介して出力端子1が、
夫々接続される。トランジスタ11,12及びト
ランジスタ14,15は夫々インピーダンス変換
用エミツタフオロワ増幅回路を形成し、各々ゲー
ト用スイツチング手段としてのスイツチングトラ
ンジスタ6の前段と後段のコンデンサ7とに接続
され、差動増幅器(トランジスタ8,9)の出力
端子と差動増幅器を構成している他方のトランジ
スタ9のベースとの間に抵抗R4を介して接続さ
れ負帰還回路を構成している。トランジスタ8,
9からなる差動増幅器において、トランジスタ9
のコレクタにはトランジスタ10で形成される能
動負荷を接続し、トランジスタ9のコレクタから
夫々の入力の差分信号の増幅出力を得る。この場
合差動増幅器の電圧利得は大きな値を得ることが
できるが、その出力インピーダンスも非常に高く
なる。従つて、このインピーダンスを低インピー
ダンスに変換するためにトランジスタ11,12
のダーリントン接続のインピーダンス変換用エミ
ツタフオロワ増幅回路を介してスイツチングトラ
ンジスタ6に信号を与える。また差動増幅器の出
力(トランジスタのコレクタ)とトランジスタ6
のコレクタには、トランジスタ16,17,18
からなるリミツタ回路が接続されている。
Figure 2 shows an embodiment of the gate circuit according to the present invention, where 1 is an input terminal, 2 is an output terminal, R 1 to R 6 are resistors, 7 is a level holding capacitor, 6, 8 to 18
is a transistor. transistors 8 and 9
constitutes a differential amplifier, with input terminal 1 connected to the base of transistor 8 via resistor R3 , and output terminal 1 connected to the base of transistor 9 via resistor R4 .
are connected to each other. The transistors 11 and 12 and the transistors 14 and 15 each form an emitter follower amplifier circuit for impedance conversion, and are connected to a capacitor 7 at the front stage and the rear stage of the switching transistor 6 as gate switching means, respectively, and are connected to a differential amplifier (transistor 8 , 9) and the base of the other transistor 9 constituting the differential amplifier are connected via a resistor R4 to constitute a negative feedback circuit. transistor 8,
9, the transistor 9
An active load formed by a transistor 10 is connected to the collector of the transistor 9, and an amplified output of the differential signal of each input is obtained from the collector of the transistor 9. In this case, the differential amplifier can obtain a large voltage gain, but its output impedance also becomes very high. Therefore, transistors 11 and 12 are used to convert this impedance to low impedance.
A signal is given to the switching transistor 6 through the Darlington-connected emitter follower amplifier circuit for impedance conversion. Also, the output of the differential amplifier (collector of the transistor) and the transistor 6
The collector of transistors 16, 17, 18
A limiter circuit consisting of is connected.

いま、雑音がなくスイツチングトランジスタ6
がオン動作している状態を考えると、入力端子1
からトランジスタ8のベースに入つてきた入力信
号は、トランジスタ9のベースとコレクタ間に接
続されているトランジスタ11,12,6,1
4,15を含む前記負帰還回路が形成されるた
め、R3=R4とすることにより差動増幅器の利得
が1となつて出力端子2に出力信号となつて現れ
る。
Switching transistor 6 without noise now
Considering the state where is on, input terminal 1
The input signal that enters the base of transistor 8 from
Since the negative feedback circuit including 4 and 15 is formed, by setting R 3 =R 4 , the gain of the differential amplifier becomes 1, which appears as an output signal at the output terminal 2.

これにより入力と出力の直流電位をほとんど等
しくすることができ、またスイツチングトランジ
スタ6のエミツタとコレクタ間の内部抵抗rSとレ
ベル保持用コンデンサ7の容量Cとによる影響も
防ぐことができ、入力信号に高周波が入つてきて
も出力信号の遅延はわずかとすることができる。
This makes it possible to make the input and output DC potentials almost equal, and also to prevent the effects of the internal resistance r S between the emitter and collector of the switching transistor 6 and the capacitance C of the level holding capacitor 7, Even if high frequencies are introduced into the signal, the delay in the output signal can be minimized.

次に入力信号に雑音が入つてきた場合、スイツ
チングトランジスタ6を制御するトランジスタ1
3のベースに図のような正パルスを印加すると、
ゲート回路はオフ動作に切り換わる。すなわち、
まずトランジスタ13のベースが正電位となれば
このトランジスタが動作することにより次段のス
イツチングトランジスタ6のベースとコレクタ間
はほぼ同電位となるため、このトランジスタ6の
ベースバイアス電流は0とされるのでカツトオフ
となつて非導通となる。このときコンデンサ7は
カツトオフとなる直前の直流電位を保持している
ので、この電位の信号がトランジスタ14,15
を経由して出力信号となつて現れる。
Next, when noise enters the input signal, transistor 1 that controls switching transistor 6
When applying a positive pulse as shown in the figure to the base of 3,
The gate circuit switches to off operation. That is,
First, when the base of the transistor 13 becomes a positive potential, this transistor operates and the base and collector of the next stage switching transistor 6 become almost at the same potential, so the base bias current of this transistor 6 becomes 0. Therefore, it becomes cut-off and becomes non-conductive. At this time, since the capacitor 7 holds the DC potential immediately before cut-off, the signal of this potential is transmitted to the transistors 14 and 15.
It appears as an output signal via .

一方、スイツチングトランジスタ6のカツトオ
フによつて上記差動増幅器のトランジスタ9の入
力側の負帰還回路が断たれることになり、差動増
幅器の利得が裸利得まで増大して入力信号がスイ
ツチングトランジスタ6を通過してゲート作用が
なくなるおそれが生じる。つまり、差動増幅器を
構成している一方のトランジスタ8に加わつた入
力信号(雑音)は上述のように大幅に増幅されて
差動増幅器の出力側に出てくる結果、トランジス
タ11,12を通過してトランジスタ6に伝わ
る。
On the other hand, by cutting off the switching transistor 6, the negative feedback circuit on the input side of the transistor 9 of the differential amplifier is cut off, and the gain of the differential amplifier increases to the bare gain, and the input signal is switched off. There is a possibility that the gate effect will be lost after passing through the transistor 6. In other words, the input signal (noise) applied to transistor 8, which constitutes the differential amplifier, is greatly amplified as described above and comes out to the output side of the differential amplifier, passing through transistors 11 and 12. and is transmitted to transistor 6.

ここでトランジスタ6及び13の等価回路は、
第3図のように示せるので、トランジスタ6に伝
わつてきた信号電位(トランジスタ12のエミツ
タ電位)が(VBE+トランジスタ14のベース電
位)より大きいと信号はトランジスタ6を通過し
てしまいゲート回路はゲート作用がなくなること
になる。これを防止するために、トランジスタ1
6,17,18からなる電流リミツタ回路が用い
られる。スイツチングトランジスタ6のコレク
タ・エミツタ間電圧VCEはトランジスタ6のベー
ス電流が流れている場合、通常ほぼ0Vとなりト
ランジスタ6はオンとなる。従つてトランジスタ
14,15によるダーリントン接続のエミツタフ
オロワ増幅回路のトランジスタ14のベースとト
ランジスタ15のエミツタ間の電位差はトランジ
スタ16のベースとトランジスタ17のエミツタ
間の電位差と等しい。この状態においてトランジ
スタ17のエミツタ電流が非常に小さくなるよう
にトランジスタ16,17のBBE(ベース・エミ
ツタ間電圧)−IC(コレクタ電流)特性を設定す
る。これによりトランジスタ6がオンの時、トラ
ンジスタ16,17及び18はほぼカツトオフ状
態になる。トランジスタ6のベース電流が0にな
ると、そのエミツタ・コレクタ間がオフとなつて
レベル保持用コンデンサ7でその直前の電圧が保
持される。この時、トランジスタ12のエミツタ
電圧が高くなると、トランジスタ16のベースと
トランジスタ17のエミツタ間の電位差が大きく
なり、トランジスタ17のエミツタ電流が流れ、
トランジスタ12のエミツタ電流を下げるように
動作すると共に、トランジスタ17のコレクタ電
流がトランジスタ18のベースに流れ込み、トラ
ンジスタ18のコレクタ電流が増大し、トランジ
スタ11のベース電圧を大きく引き下げる。
Here, the equivalent circuit of transistors 6 and 13 is:
As shown in Figure 3, if the signal potential transmitted to transistor 6 (emitter potential of transistor 12) is greater than (V BE + base potential of transistor 14), the signal passes through transistor 6 and the gate circuit This will eliminate the gate effect. To prevent this, transistor 1
A current limiter circuit consisting of 6, 17 and 18 is used. The collector-emitter voltage V CE of the switching transistor 6 normally becomes approximately 0V when the base current of the transistor 6 is flowing, and the transistor 6 is turned on. Therefore, the potential difference between the base of transistor 14 and the emitter of transistor 15 in the Darlington-connected emitter follower amplifier circuit including transistors 14 and 15 is equal to the potential difference between the base of transistor 16 and the emitter of transistor 17. In this state, the B BE (base-emitter voltage)-IC (collector current) characteristics of the transistors 16 and 17 are set so that the emitter current of the transistor 17 becomes extremely small. As a result, when transistor 6 is on, transistors 16, 17 and 18 are substantially cut off. When the base current of the transistor 6 becomes 0, the emitter-collector circuit is turned off, and the level holding capacitor 7 holds the previous voltage. At this time, when the emitter voltage of the transistor 12 increases, the potential difference between the base of the transistor 16 and the emitter of the transistor 17 increases, and the emitter current of the transistor 17 flows.
It operates to lower the emitter current of transistor 12, and the collector current of transistor 17 flows into the base of transistor 18, increasing the collector current of transistor 18 and greatly lowering the base voltage of transistor 11.

この場合、トランジスタ11のベースにおいて
はトランジスタ12のエミツタよりインピーダン
スが高いため、トランジスタ18によるリミツタ
動作が行ないやすくなる。リミツタ動作が強すぎ
てトランジスタ12のエミツタ電圧が下がりすぎ
ると、トランジスタ16のベースとトランジスタ
17のエミツタとの間の電位差が小さくなり、ト
ランジスタ17のエミツタ電流が減少してトラン
ジスタ12のエミツタ電圧が適当なレベルに設定
される。従つて、トランジスタ16がオフとなつ
た時、そのエミツタ・コレクタ間電圧は第3図に
示すVBEより高くなることは完全に信号が遮断さ
れる。
In this case, since the base of the transistor 11 has a higher impedance than the emitter of the transistor 12, the limiter operation by the transistor 18 is facilitated. If the limiter operation is too strong and the emitter voltage of transistor 12 drops too much, the potential difference between the base of transistor 16 and the emitter of transistor 17 becomes small, the emitter current of transistor 17 decreases, and the emitter voltage of transistor 12 becomes appropriate. set to a certain level. Therefore, when the transistor 16 is turned off, its emitter-collector voltage becomes higher than V BE shown in FIG. 3, and the signal is completely cut off.

結果的にトランジスタ13がオンの時はトラン
ジスタ6はどのような信号状態でもカツトオフを
保持することができる。トランジスタ6が通常の
ようにオンの時はトランジスタ16,17,18
はオフとなるので上述のリミツタ動作は行なわれ
ない。
Consequently, when transistor 13 is on, transistor 6 can remain cut off under any signal state. When transistor 6 is normally on, transistors 16, 17, 18
is off, so the above-mentioned limiter operation is not performed.

[考案の効果] 以上説明して明らかなように本考案によれば、
入力信号に雑音が入つた場合、スイツチング手段
によりゲート動作をオフさせるようなゲート回路
において、オン時に入出力の直流電位はほぼ等し
くなるので、入力信号に高周波が入つてきても出
力信号の遅延を防止でき、またオフ時にもリミツ
タ手段によりゲート作用を安定化させることがで
きる。
[Effect of the invention] As is clear from the above explanation, according to the invention,
In gate circuits that use switching means to turn off the gate operation when noise enters the input signal, the input and output DC potentials are approximately equal when on, so even if high frequencies enter the input signal, there is no delay in the output signal. Furthermore, even when the gate is off, the gate action can be stabilized by the limiter means.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図及び第2図は夫々従来及び本考案の一実
施例を示す回路図、第3図は第2図の一部の等価
回路を示す回路図である。 1……入力端子、2……出力端子、7……コン
デンサ、3,4,5,6,8,9,10,11,
12,13,14,15,16,17,18……
トランジスタ、R1,R2,R3,R4,R5,R6……抵
抗。
1 and 2 are circuit diagrams showing a conventional circuit and an embodiment of the present invention, respectively, and FIG. 3 is a circuit diagram showing a partial equivalent circuit of FIG. 2. 1...Input terminal, 2...Output terminal, 7...Capacitor, 3, 4, 5, 6, 8, 9, 10, 11,
12, 13, 14, 15, 16, 17, 18...
Transistor, R 1 , R 2 , R 3 , R 4 , R 5 , R 6 ...Resistance.

Claims (1)

【実用新案登録請求の範囲】 (1) インピーダンス変換手段を介して加えられる
入力信号に雑音成分が含まれている時、該雑音
成分に応じた所定の制御信号によりオフとする
ことにより該雑音成分を除去するスイツチング
手段と、 上記スイツチング手段のオフ直前の出力信号
レベルを保持するレベル保持手段と、 を有するゲート回路において、 2入力信号の差成分信号を出力し、その出力
が前記インピーダンス変換手段に与えられる差
動増幅手段と、 前記差動増幅手段の一方の入力と出力との間
に設けられ、 前記レベル保持手段により保持されたレベル
の信号を上記スイツチング手段のオン時に上記
差動増幅手段の一方の入力に負帰還出力する負
帰還手段と、 前記スイツチング手段のスイツチング動作時
に前記差動増幅手段からの出力信号のレベルを
調整する第1のリミツタ手段と、 前記スイツチング手段の入力側と前記レベル
保持手段の出力側との間に設けられ、前記スイ
ツチング手段のスイツチング動作時に前記イン
ピーダンス変換手段の出力信号のレベルを調整
する第2のリミツタ手段と、 を備え、入出力の信号レベル及び位相を略同一
にして前記スイツチング手段のオンオフ時の雑
音を低減することを特徴とするゲート回路。 (2) 前記インピーダンス変換手段は、エミツタフ
オロワ増幅部により構成されたことを特徴とす
る実用新案登録請求の範囲第1項記載のゲート
回路。 (3) 前記差動増幅手段の2つの入力に夫々略同一
値の抵抗を接続することによりその増幅度を略
1にすることを特徴とする実用新案登録請求の
範囲第1項記載のゲート回路。
[Claims for Utility Model Registration] (1) When the input signal applied via the impedance conversion means contains a noise component, the noise component can be turned off by a predetermined control signal corresponding to the noise component. a switching means for removing the switching means; and a level holding means for holding the output signal level immediately before the switching means is turned off; the gate circuit outputs a difference component signal between two input signals, and the output is sent to the impedance conversion means. provided between the given differential amplifying means and one input and output of the differential amplifying means, and transmitting a signal at a level held by the level holding means to the differential amplifying means when the switching means is turned on. negative feedback means for outputting negative feedback to one input; first limiter means for adjusting the level of the output signal from the differential amplifier means during switching operation of the switching means; a second limiter means provided between the output side of the holding means and adjusting the level of the output signal of the impedance conversion means during the switching operation of the switching means; A gate circuit characterized in that the switching means is the same and reduces noise when the switching means is turned on and off. (2) The gate circuit according to claim 1, wherein the impedance conversion means is constituted by an emitter follower amplifier section. (3) The gate circuit according to claim 1 of the utility model registration, characterized in that the amplification degree is made approximately 1 by connecting resistors of approximately the same value to the two inputs of the differential amplifying means, respectively. .
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5199957A (en) * 1975-02-28 1976-09-03 Mitsubishi Electric Corp
JPS54139455A (en) * 1978-04-21 1979-10-29 Clarion Co Ltd Gate circuit

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