KR890005716A - (1-7)rll 코드된 기입데이타 페칭 회로 - Google Patents

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KR890005716A KR1019880012102A KR880012102A KR890005716A KR 890005716 A KR890005716 A KR 890005716A KR 1019880012102 A KR1019880012102 A KR 1019880012102A KR 880012102 A KR880012102 A KR 880012102A KR 890005716 A KR890005716 A KR 890005716A
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후미아끼 나가꾸라
히로유끼 마세
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Abstract

내용 없음

Description

(1-7)RLL 코드된 기입데이타 페칭회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 제1실시예의 기본구성도.
제6a 내지 6l도는 제5도의 신호파형도.

Claims (8)

  1. 기입 클록신호(WCLK)의 기본주파수(1f)의 3배인 주파수(3f)를 갖는 3배 주파수 클록신호(VF03F)를 발생하는 3배 주파수 클록신호 발생회로(12) ; 입력으로서 상기 3배 주파수 클록신호 발생회로로부터 상기 3배 주파수 클록신호를 수신하여, 서로 120°위상차를 갖는 3클록신호(VF01FA, VF01FB, VF01FC) 및 상기 3배 주파수 클록신호를 반으로 분할하여 형성된 제1주파수 분할신호(VF3/2F)를 발생하는 시스템 클록신호 발생회로(15) ; 상기 시스템 클록 발생회로로부터 기입게이트신호(WGT), 상기 기입 클록신호(WCLK) 및 상기 3클록신호(VF01FA, VF01FB, VF01FC)를 수신하여, 상기 기입 게이트 신호의 발생직후에 상기 기입 클록신호의 변경시에 상기 3클록신호중 적어도 1클록신호와 동기하는 페칭 클록신호(FCLK)를 발생하는 페칭 클록 발생회로(16) ; 기입 클록신호에 의해 상기 기입데이타(WDAT)에 동기화 및 페칭동작을 한번 수행하며, 상기 페칭 클록신호(FCLK)에 의해 동기 및 페치된 기입데이타에 동기화 및 페칭동작을 더 수행하는 동기 및 페칭회로(13) ; 및 상기 시스템 클록 발생회로에서의 제1주파수 분할신호(VF3/2F)에 근거하여 상기 동기 및 페칭회로로부터 상기 동기 및 페치된 기입데이타에 RLL 인코딩을 수행하는 RLL 인코딩회로를 구성되는 것을 특징으로 하는 RLL 코드된 기입데이타 페칭회로.
  2. 제1항에 있어서, 상기 3배 주파수 클록신호 발생회로(12)는 상기 서보헤드로부터의 신호의 위상을 동기하게 하는 위상동기회로(123)를 가지며 3배 주파수 신호를 출력하는 것을 특징으로 하는 RLL 코드된 기입데이타 페칭회로.
  3. 제2항에 있어서, 상기 시스템 클록회로(15)는 제1AND 게이트(152A), 제2AND 게이트(152B), 제3AND 게이트(153A), 제4AND 게이트(153B), 제5AND 게이트(153C), 제1 OR 게이트(154A), 제2 OR 게이트(154B), 제1D 플롭플롭(151), 제2D 플롭플롭(155), 제3D 플롭플롭(156), 및 시프트 트랜지스터(157)로 구성되며, 상기 3배 주파수 클록신호(VF03F)는 상기 제1D 플립플롭의 클록단자에 입력되며, 상기 플립플롭의 부출력단자는 상기 플립플롭의 지연 입력단자에 접속되며, 반으로 분할된 3배 주파수 클록신호로 구성된 상기 제1주파수 분할신호(VF03/2F)는 상기 플립플롭의 정출력단자로부터 출력되며, 상기 3배 주파수 클록신호는 상기 제2 및 제3D 플립플롭 및 상기 시프트 트랜지스터의 클록단자에 입력되며, 제1AND 게이트(152A)의 입력은 제1D 플립플롭의 부출력단자 및 제3D 플립플롭의 정출력단자에 접속되며, 제2AND 게이트(152B)의 입력은 제1D 플립플롭의 정단자 및 제3D 플립플롭의 부단자에 접속되며, 제3AND 게이트(153A)의 입력은 제1 및 제2AND 게이트의 출력단자 및 제2D 플립플롭의 부단자에 접속되며, 제4AND 게이트(153B)의 입력은 제2 및 제3D 플립플롭의 부단자에 접속되며, 제5AND(153C)의 입력은 제2 및 제3D 플립플롭 정단자에 접속되며, 제1 OR 게이트(154A)의 입력은 제3AND게이트의 출력단자 및 제2D 플립플롭의부단자에 접속되며, 제2 OR 게이트(154B)의 입력은 제4 및 제5AND 게이트의 출력단자에 접속되며, 제1 OR 게이트의 출력은 제2D 플립플롭의 지연 입력게이트에 접속되며, 제2 OR 게이트의 출력은 제3D 플립플롭의 지연 입력단자에 접속되며, 상기 3클록신호의 제1 클록신호(F01FA)는 제2D 플립플롭의 정출력단자로부터 출력되며, 상기 제1클록신호는 상기 시프트 트랜지스터에 가해지며, 상기 시프트 트랜지스터에 가해진 상기 3배 주파수 클록신호로부터 연속적으로 120° 지연된 제2 및 제3클록신호(VF01FB, VF01FC)가 출력되는 것을 특징으로 하는 RLL 코드된 기입데이타 페칭회로.
  4. 제2항에 있어서, 상기 3클록신호(VF01FA, VF01FB, VF01FC)는 아래표의 출력 레벨 상태에 있으며, 상기 페칭 클록 발생회로(16)는 아래표에 한정된 3클록신호의 하나에 근거하여 상기 페칭 클록신호(FCLK)를 발생하는 것을 특징으로 하는 RLL 코드된 기입데이타 페칭회로.
  5. 제4항에 있어서, 상기 동기 및 페칭회로(13)는 상기 기입 클록신호(WCLK)가 가해지는 클록단자 및 상기 기입데이타(WDAT)가 가해지는 지연 입력단자를 가지며, 상기 기입 클록신호에 따라서 상기 기입데이타를 래치하는 제4D 플립플롭(131), 및 상기 D 플립플롭의 정출력단자가 지연 입력단자에 접속되며, 상기 페칭 클록단자(FCLK)가 가해지는 클록단자를 가지며, 상기 페칭 클록에 따라서 제4D 플립플롭으로부터의 출력을 래치하는 제5D 플립플롭을 갖는 것을 특징으로 하는 RLL 코드된 기입데이타 페칭회로.
  6. 제1항에 있어서, 상기 시스템 클록신호(15a)는 상기 3배 주파수 클록신호(VF03F)를 수신하고, 120°위상차가 있는 3클록신호(VF01FA, VF01FB, VF01FC)를 발생하고, 상기 기본주파수의 1/6내에 의하여 3클록신호중 하나를 지연시켜서 형성되는 클록신호(DF01FX)를 더 발생할 수 있는 것을 특징으로 하는 RLL 코드된 기입데이타 페칭회로.
  7. 제6항에 있어서, 상기 시스템 클록신호(15a)는 제1AND 게이트(152A), 제2AND 게이트(152B), 제3AND 게이트(153A), 제4AND 게이트(153B), 제5AND 게이트(153C), 제1 OR 게이트(154A), 제2 OR 게이트(154B), 제1D 플립플롭(151), 제2D 플롭플롭(155), 제3D 플롭플롭(156), 및 시프트 트랜지스터(157), 및 제6D 플립플롭(152)으로 구성되며, 상기 3배 주파수 클록신호(VF03F)는 상기 제1D 플립플롭의 클록단자에 입력되며, 상기 플립플롭의 부출력단자는 상기 플립플롭의 지연 입력단자에 접속되며, 반으로 분할된 3배 주파수 클록신호로 구성된 상기 제1주파수 분할신호(VF03/2F)는 상기 플립플롭 정출력단자로부터 출력되며, 상기 3배 주파수 클록신호는 상기 제2 및 제3D 플립플롭의 클록단자 및 상기 시프트 트랜지스터에 입력되며, 제1AND 게이트(152A)의 입력은 제1D 플립플롭의 부출력단자 및 제3D 플립플롭의 정출력단자에 접속되며, 제2AND 게이트(152B)의 입력은 제1D 플립플롭의 정단자 및 제3D 플립플롭의 부단자에 접속되며, 제3AND 게이트(153A)의 입력은 제1 및 제2AND 게이트의 출력단자 및 제2D 플립플롭의 부단자에 접속되며, 제4AND 게이트(153B)의 입력은 제2 및 제3D 플립플롭의 부단자에 접속되며, 제5AND 게이트(153C)의 입력은 제2 및 제3D 플립플롭의 정단자에 접속되며, 제1 OR 게이트(154A)의 입력은 제3AND 게이트의 출력단자 및 제2D 플립플롭의 부단자에 접속되며, 제2 OR 게이트(154B)의 입력은 제4 및 제5AND 게이트의 출력단자에 접속되며, 제1 OR 게이트의 출력은 제2D 플립플롭의 지연 입력게이트에 접속되며, 제2 OR 게이트의 출력은 제3D 플립플롭의 지연 입력단자에 접속되며, 상기 3클록신호의 제1 클록신호(F01FA) 는 제2D 플립플롭의 정출력단자로부터 출력되며, 상기 제1 클록신호는 상기 시프트 트랜지스터에 인가되며, 상기 시프트 트랜지스터에 가해진 상기 3배 주파수 클록신호로부터 연속적으로 120°지연된 제2 및 제3 클록신호(VF01FB, VF01FC)는 출력되며, 제1 내지 제3클록신호중 하나는 제6D 플립플롭의 지연 입력단자에 가해지며, 상기 3배 주파수 클록신호(VF03F)의 반전 신호는 클록단자에 가해지며, 기본주파수의 1/6범위내에서 지연된 제1 내지 제3클록신호중 하나로 구성된 클록신호가 출력되는 것을 특징으로 하는 RLL 코드된 기입데이타 페칭회로.
  8. 디스크장치의 서보헤드(221)로부터의 신호에 근거하여 기입 클록신호(WCLK)의 기본주파수(1f)의 3배인 주파수(3f)를 갖는 3배 주파수 클록신호(VF03F)를 발생하는 3배 주파수 클록신호 발생회로(14) ; 상기 3배 주파수 클록신호 발생회로에서 상기 3배 주파수 클록신호(VF03F)를 발생하며, 상기 기입 클록신호의 기본주파수의 절반인 주파수를 가지며 상기 3배 주파수 클록신호의 3배 주파수의 클록에 의해 각각 연속적으로 시프트된 3기준 클록신호, 상기 3배 주파수 클록신호를 반으로 분할하여 형성된 제1 주파수 분할 클록신호(VF3/2F) 및 상기 제1 주파수 분할 클록신호를 반전하여 형성된 제2 주파수 분할 클록신호, 및 상기 기본주파수의 절반인 주파수를 가지며 2비트 펄스폭을 가지며 상기 3배 주파수 클록(VF03F)의 1클록에 의해 각각 연속적으로 시프트된 6동기 클록신호(VF1/2FA1, VF1/2FB0, VF1/2FC4, VF1/3FA6, VF1/2FB7, VF1/2FC3)를 발생하는 시스템 클록신호 발생회로(15) ; 기입 게이트 신호(WGT), 상기 기입 클록신호(WCLK) 상기 시스템 클록신호 발생회로로부터의 상기 3기준 클록신호 및 상기 6클록신호를 수신하여, 상기 기본주파수의 절반인 주파수(f/2)를 가지며 상기 기입 게이트 신호의 발생직후 상기 기입 클록신호의 변화시에 상기 3기준 클록신호의 상태에 따라 상기 6동기 클록신호중 적어도 하나와 동기하는 로드신호(LOAD) 및 기본주파수의 1.5배인 주파수를 가지며 3기준 클록신호의 상태에 따라 제1 혹은 제2 주파수 분할 클록신호의 하나와 동기하는 인코딩 클록신호(ENCOD3/2F)를 발생하는 동기신호 발생회로(16) ; 상기 기입데이타(WDAT) 및 상기 기입 클록신호(WCLK)를 수신하고, 상기 기입데이타를 기입 클록과 위상에 있어서, 동기하게하고, 각각 1비트 시프트된 2비트 단위의 4데이타(X1,X2,Y1,Y2)를 출력하는 데이타 시프트회로(12) ; 상기 데이타 시프트회로의 상기 4데이타를 수신하여, 이들에게 RLL 인코딩을 수행하는 RLL 인코딩회로 ; 및 동기신호 발생회로에서 상기 로드신호 및 상기 인코딩 클록신호를 수신하여 상기 RLL 인코딩회로로부터의 병렬코드데이타 출력(Z1,Z2,Z3)을 상기 인코딩 클록신호와 동기하는 3비트 단위 코드데이타(CODE DATA)로 직렬 포매트로 변환하는 동기회로(17)로 구성되는 것을 특징으로 하는 RLL 코드된 기입데이타 페칭회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880012102A 1987-09-18 1988-09-19 (1-7)rll 코드된 기입데이타 페칭회로 KR920000398B1 (ko)

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