KR890005287B1

KR890005287B1 - 속성제어회로

Info

Publication number: KR890005287B1
Application number: KR1019870005220A
Authority: KR
Inventors: 박석원
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1987-05-26
Filing date: 1987-05-26
Publication date: 1989-12-20
Also published as: KR880014460A

Abstract

내용 없음.

Description

속성제어회로

제 1 도는 속성데이터를 처리하는 제어회로와 그 주변회로를 도시한 블럭 구성도.

제2a도, 제2b도, 제2c도는 이 발명의 회로도이다.

이 발명은 속성(Attribute)데이터 제어회로에 관한 것으로, 더욱 상세하게는 CRT모니터에 속성문자 또는 화면의 상태를 디스플레이되게 제어하는 회로에 관한 것이다.

일반적으로, 속성데이터를 처리하는 회로는 제 1 도에 도시한 바와같이, 메인시스템의 중앙처리장치와 CRT제어기(도면에 도시되어 있지 않음)에서 출력되는 어드레스 신호를 멀티플렉싱하는 어드레스 논리부(ACL)와, 이 어드레스 논리부(ACL)의 출력어드레스 신호를 인가하여 대응되는 문자 어드레스 데이터를 발생시키는 문자데이터램(CRAM)과, 문자 어드레스 데이터를 인가하여 문자발생신호를 출력하는 문자발생기(CG)와, 상기한 어드레스논리부(ACL)로부터의 출력어드레스 신호를 인가하여 대응되는 속성어드레스 데이터를 발생시키는 속성데이터램(ARAM)과, 속성어드레스 데이터를 인가하여 속성발생신호를 출력하는 속성데이터제어부(AG), 및 상기 문자 발생신호와 속성발생신호를 믹싱하여 직렬로 신호를 모니터로 전송시키는 비데오믹서(VM)로 구성되어 있다.

따라서, 속성데이터가 모니터로 전송되어 디스플레이 되려면, 어드레스논리부(ACL)의 출력어드레스신호가 속성데이터램(ARAM)에 인가됨에 따라 발생되는 속성어드레스 데이터는 속성데이터제어부(AG)에 인가되고, 이에 의해 발생되는 속성발생신호는 비데오믹서(VM)를 통해 모니터에 인가되므로써 속성데이터가 디스플레이 된다.

종래, 상기한 속성데이터제어부(AG)는 ACR(Attribute Configuration RAM)을 구성하여 속성발생신호를 출력하였기 때문에 ACR의 액세스타임(Access Time)이 최소한 100n sec가 되어 최종 속성데이터를 발생시키기 위해서는 100 sec이상이 걸린다.

이 때문에, ACR을 사용한 종래의 속성데이터 제어부를 이용하여 시스템을 구축하면, 40MHz이상의 고주파를 사용하는 시스템에서는 문자당 클럭이 100n sec 또는 그 이상의 주기를 갖는 경우에는 타이밍이 맞지 않아 상기 속성데이터제어부를 이용하지 못하는 결점이 있었다.

또한, 상기한 ACR에서 출력되는 속성데이터가 8비트신호로서, 터미널전체에서 필요한 속성의 수가 12매 이상이면 상기 8비트를 제외한 4비트 메모리의 속성데이타로 고정되어 출력되어 속성데이터 선택적용시에 제한되는 결점이 있었다.

따라서, 이 발명의 목적은 상기한 결점을 해결하기 위해 속성데이터제어부를 ACR대신에 레지스터와 멀티플렉서를 사용하여 구성하므로써 액세스타임을 10-15n sec정도로 줄이고, 레지스터에서 로드되는 멀티플렉서의 입력선택값에 의해 고정되는 2개의 속성데이터를 제외하고 다른 10개의 속성데이터중 6개의 속성을 선택해서 출력할 수 있는 속성제어회로를 제공하는데 있다.

이하 제 2 도를 참조하여 이 발명의 실시예를 상세히 설명한다.

이 발명의 회로는, 중앙처리장치(이하 CPU라 함)를 통해서 출력되는 데이터와 인에이블(Enable)제어신호를 인가하는 레지스터(RG1-RG5)와, 이 레지스터의 출력신호는 선택단자에 인가하고 속성데이터램에서의 출력신호는 입력단자를 통해 인가하도록 하는 멀티플렉서(MX1-MX11), 및 제어신호를 출력하는 앤드게이트(G1, G2)로 이루어진다.

상기 구성은 제2a도, 제2b도, 제2c도에 도시되어 있다.

제2a도에서, CPU의 출력 데이터는 데이터버스를 통해 레지스터(RG1-RG4)에 인가되고, 8비트 데이터중 3비트는 레지스터(RG5)에 인가되게 연결된다.

그리고, 속성데이터램(ARAM)에서 출력되는 6비트의 속성어드레스데이터와 상기한 레지스터(RG1-RG5)에서 출력되는 속성데이터를 인가하는 멀티플렉서(MX1-MX11)의 회로구성은 제2b도와 제 2 도에 도시되어 있다.

속성어드레스데이터의 8비트 가운데 나머지 2비트(D6), (D7)은 앤드게이트(G1), (G2)에 각각 인가된다.

제2b도에서 속성어드레스데이터(D0-D5)는 입력단에, 그리고 레지스터(RG1)에서 출력되는 신호중 3비트의 블랭크(Blank) 속성데이터(S0-S2)는 선택단자를 통해 인가되게 연결한 멀티플렉서(MX1)는 블랭크 속성신호(Blank)를 출력한다. 이하 모두 마찬가지로 속성어드레스데이터(D0-D5)외에, 레지스터(RG1)의 블링크(Blink) 속성데이터(S0-S2)가 선택단자를 통해 인가되게 연결한 멀티플렉서(MX2)는 블링크속성신호(Blink)를 출력하며, 레지스터(RG2)의 리버스(Reverse) 속성데이터(S0-S2)가 인가되는 멀티플렉서(MX3)는 리버스속성신호(Reverse)를 출력한다.

또 멀티플렉서(MX4)는 레지스터(RG1, RG2)의 언더라인속성데이터(S0-S2)가 인가되어 언더라인 속성신호(UL)를, 멀티플렉서(MX5)는 레지스터(RG2)의 하이인텐시티 속성데이터(S0-S2)가 인가되어 하이인텐시티 속성신호(HI)를, 멀티플렉서(MX6)는 레지스터(RG3)의 로우 인텐시티 속성신호(LI)가 인가되어 로우인텐시티 속성신호(LI)를 각각 출력하도록 연결된다.

제2c도에서는, 상기의 멀티플렉서 구성과 마찬가지로 MX7은 문자의 톱속성신호(TOP)를 출력하고, MX8은 문자의 보텀속성신호(Bottom)를 출력하며, MX9는 문자를 2배 높이로 출력하게 하는 더블 하이트속성신호(D/H)를 출력하며, MX10은 문자를 2배 넓이로 출력하게 하는 더블와이드속성신호(D/W)를 출력하며, M11은 제어신호(ACS)를 출력하도록 연결되어 있다.

그리고, 상기한 멀티플렉서(MX1-MX11)의 모든 입력단(D6, D7)에는 각각 하이전압과 접지가 연결되어 있어, 멀티플렉서의 최종 출력 속성신호가 비데오 믹서(VM)에 인가되게 구성되어 있다.

또한, 속성어드레스데이터(D6, D7)가 각각 인가되는 앤드게이트(G1, G2)는 각 다른 입력단에 인가되는 제어신호인 프로텍트 비트(Protect Bit) 신호(PB)와 인에이블필드 속성(Enable Field Attribute)신호(F/A)를 논리곱하여 출력되게 연결되어 있다.

상기한 멀티플렉서(MX11)에서 출력되는 속성데이터(ACS)는 CRT터미널에 디스플레이되는 폰트(Font)선택신호이고, 프로텍트비트신호(PB)는 화면상의 일정영역에 문자가 디스플레이되지 않도록 제한하는 신호이며, 인에이블 필드 속성신호(F/A)는 화면상에서 전화면 또는 일부 라인상에만 문자가 디스플레이되도록 제어하는 신호이다.

이와같은 구성을 갖는 이 발명의 회로동작을 설명한다.

CPU에서 출력되는 데이타를 인가하는 레지스터(RG1-RG5)는 인에이블신호(CS1-CS5)에 의해 각각 인에이블되어 데이터를 저장하고, 이들 레지스터(RG1-RG5)에 저장된 데이터가 멀티플렉서(MX1-MX11)의 선택단자에 인가되어서 멀티플렉서(MX1-MX11)는 입력단을 통해 입력되는 속성데이터램의 속성어드레스데이터(D0-D5)를 선택해서 출력시킨다.

즉, 멀티플렉서가 선택단자에 인가되는 속성데이터(S0-S2)에 따라 속성어드레스데이터(D0-D5)를 선택하는 기능 테이블은 아래 표 1 과 같다.

[표 1]

상기 표 1에서 속성데이터(S0-S2)가 모두 논리 "1"일때에는 항상 인에이블되는 속성어드레스데이터(D7)가 출력되고, 속성데이터가 S0=0, S1=1, S2=1일때에는 항상 디스에이블되는 속성어드레스데이터(D6)가 출력된다.

만일, 터미널의 8비트에 해당하는 속성데이터의 세트가 아래 표 2와 같다면,

[표 2]

레지스터(RG1-RG5)에서 출력되는 신호는 표 3과 같게 된다.

[표 3]

만일, 다른 기종의 터미널에서 상기 표 2에서의 속성데이터비트(Bit 0)가 ACS의 속성데이터로 지정되어 있다면, 레지스터(RG5)의 출력신호인 ACS(S0-S2)는 모두 논리 "0"신호로 세트하고, 레지스터 (RG1)에서 출력되는 블랭크신호(S0-S2)중 블랭크신호 S0만이 논리"0"신호로 세트한다. 곧 S0=0, S1=1, S2=1로 세트하면 된다.

그러나, 이 발명의 실시예로 보인 기종의 에뮬레이션(Emulation)에서 다른 기종에서의 에뮬레이션을 할 경우 레지스터에 로드되는 데이터를 CPU가 변경해야 하지만, 이 발명의 방법을 사용하면 다기종의 에뮬레이션 추세에 맞추어 모든 기종의 속성신호를 맞추어 줄 수 있고, 여러 속성데이터중 필요한 것을 선택해서 사용할 수 있다.

이상과 같이 이 발명에 의하면 다음과 같은 효과를 얻을 수 있는데, 첫째, 문자당 클럭이 100n sec에서 50MHz까지의 고주파를 이용한 시스템에서도 적용 가능하며 고속처리시스템에서의 타이밍을 맞출 수 있고, 둘째, 12가지의 속성신호중 6개의 속성을 자유로이 선택할 수 있어 속성선택조건의 폭이 넓어진다.

Claims

어드레스 논리부(ACL)의 출력어드레스신호를 인가하여 속성어드레스데이터를 출력하는 속성데이터램(ARAM)과 속성어드레스데이터를 인가하여 속성발생신호를 출력하여 비데오믹서(VM)에 인가되게 하는 속성데이터제어부(AG)로 구성된 속성데이터제어회로에 있어서, 중앙처리장치의 출력데이터와 인에이블신호(CS1-CS5)를 인가하여 속성데이터를 출력하는 레지스터(RG1-RG5)와, 상기한 레지스터(RG1-RG5)에서 출력된 속성데이터에 의해 속성데이터램(ARAM)의 속성어드레스데이터(D0-D5) 가운데 하나를 선택해서 출력하도록 한 멀티플렉서(MX1-MX11)와, 상기한 레지스터 가운데 하나(RG4)에서 출력되는 인에이블 필드속성신호(F/A)와 프로텍트비트신호(PB)가 속성데이터램(ARAM)의 출력인 속성어드레스데이터(D6, D7)과 각각 논리곱되어 출력하게 한 앤드게이트(G1, G2)로 이루어져서, 중앙처리장치에서 레지스터로 로드된 데이터에 따라 최종 속성신호가 선택되도록 한 것을 특징으로 하는 속성제어회로.