KR880002386B1 - 음량증폭기의 페이더회로 - Google Patents

Abstract

내용 없음.

Description

음량증폭기의 페이더회로

첨부된 도면은 본 발명의 페이더(fader) 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 초기리세트회로 2 : 적분회로

PS₁: 페이드아웃 스위치 PS₂: 페이드인 스위치

AMP₁: 음량증폭기 FF₁-FF₃: 플립플롭

OP₁-OP₃: 연산증폭기 CP₁, CP₂: 비교기

G₁-G₄: 앤드게이트 TR₁-TR₃: 트랜지스터

R₁-R₁₇: 저항 C₁-C₅: 콘덴서

D₁-D₈: 다이오드

본 발명은 음량증폭기의 음량을 서서히 크게하거나 서서히 작게하는 페어더(fader)회로에 관한 것으로, 특히 일정한 페이드 인 시간과 페이드 아웃 시간을 가지며, 페이드 인 또는 페이드 아웃 동작중에 있어서는 사용자의 오조작에 의해 다른 동작으로 변경되지 않아 오동작을 전혀 일으키지 않도록 한 오디오 증폭기의 페이더회로에 관한 것이다.

종래의 페이더회로에 있어서는 아날로그/디지탈변화기, 디지탈/아날로그변환기를 사용하여 페이더 기능을 수행하였으나, 이는 클럭신호의 누락으로 인한 잡음이 발생하기 쉽고, 제품 자체가 고가인 결점이 있었고, 특히, 페이드 인 시간과 페이드 아웃 시간이 일정하지 않고, 사용자의 오조작에 의해 오동작이 발생하는 등 문제점이 있었다.

본 발명은 이러한 점을 해결하기 위하여, 페이드 인 과 페이드 아웃시키는 시간이 항상 일정하고, 페이드 인 또는 페이드 아웃 동작중에 사용자의 오조작으로 인해 페이드 아웃 또는 페이드 인 버튼을 누르더라도 페이드 아웃 또는 페이드 인 동작으로 변경되지 않아 사용자의 오조작으로 인한 오동작을 완전배제할 수 있게 창안한 것으로, 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.

첨부된 도면에 도시한 바와같이, 초기리세트회로(I)의 출력측을 다이오드(D₁)를 통하여 플립플롭(FF₂), (FF₃)의 리세트단자(R)에 공통 접속하고 다이오드(D₂)를 통하여는 플립플롭(FF₁)의 리세트단자자(R)에 접속하며, 저항(R₂)을 통하여 전원(B⁺)에 접속된 페이드 아웃 스위치(PS₁)는 플립플롭(FF₂) (FF₃)의 세트단자(S)에 공통접속함과 아울러 다이오드(D₃)를 통해 플립플롭(FF₁)의 세트단자(S)에 접속하며, 페이드인 스위치(PS₂)는 다이오드(D₄)를 통해 플리플롭(FF₁)의 세트단자(S)에 접속함과 아울러 다이오드(D₅)를 통하여 플립플롭(FF₂), (FF₃)의 리세트단자(R)에 공통접속하여, 플립플롭(FF₁)의 리세트단자(R)에 공통 접속하여, 플립플롭(FF₁)의 출력단자(Q)를 저항(R₅)을 통해 트랜지스터(TR₁)의 베이스에 접속한 후 그의 콜렉터를 상기 저항(R₂) 및 페이드 아웃, 인 스위치(PS₁), (PS₂)의 접속점에 접속하고, 플립플롭(FF₃)의 출력단자

를 저항(R₆)을 통해 트랜지스터(TR₂)의 베이스에 접속한 후 그의 콜렉터를 상기 페이드 인 스위치(PS₂) 및 다이오드(D₄), (D₅)의 접속점에 접속하며, 플립플롭(FF₁)의 출력단자(Q),

를 저항(R₇), (R₈)을 각기 통해 콘덴서(C₄) 및 트랜지스터(TR₃)의 콜렉터, 베이스에 접속한 후 그 콘덴서(C₄) 및 트랜지스터 (TR₃)의 콜렉터 접속점을 다이오드(D₆)를 통해 플립플롭(FF₁)의 리세트단자에 접속한다.

한편, 상기 플립플롭(FF₁)의 출력단자(Q)를 앤드게이트(G₁), (G₂)의 일측 입력단자에 공통접속하고, 그의 타측단자는 플립플롭(FF₂)의 출력단자(Q),

에 각기 접속한 후 그의 출력단자를 앤드게이트(G₃), (G₄)의 일측입력단자에 각기 접속하며, 이 앤드게이트(G₃), (G₄)의 출력단자를 저항(R₉), (R₁₁)을 각기 통해 연상증폭기(OP₁), (OP₂)의 비반전 및 반전 입력단자에 각기 접속한 후 그의 출력측을 적분회로(2)를 통해 연상증폭기(OP₄)의 비반전 입력단자에 접속하고, 그 연산증폭기(OP₄)의 출력측을 저항(R₁₇)을 통해 전원(B⁺)에 접속된 저항(R₁₆) 및 트레인 단자가 음량 증폭기(AMP₁)의 압력측에 접속된 존계효과 트랜지스터(FET₁)의 게이트단자에 접속한다. 또한 상기 적분회로(2)의 출력측을 비반전 및 반전 입력단자에 기준전압이 각기 입력되는 비교기(CP₁), (CP₂)의 반전 및 비반전 입력단자에 각기 접속한 후 그의 출력단자를 다이오드(D₇), (D₈) 및 저항(R₂₀) (R₂₃)을 각기 통해 상기 앤드게이트 (G₄), (G₃)의 타측 입력단자에 접속하여 구성한 것으로 이와같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.

전원(B⁺, B^-)이 인가되면, 그 전원(B⁺)은 저항(R₁)을 통하여 콘덴서(C₁)에 충전되므로, 그 콘덴서(C₁)의 충전압이 인버터(1₁)의 드레스 홀드 전압이 될 때 까지는 그의 출력측인 초기 리세트회로부(1)의 출력측에 고전위의 펄스 신호가 출력되고, 이 고전위 펄스 신호는 다이오드(D₁)를 통해 플립플롭(FF₂), (FF₃)을 리세트시키고, 다이오드(D₂)를 통해 플립플롭(FF₁)을 리세트시키므로, 플립플롭(FF₁-FF₃)의 출력단자

에는 고전위 신호가 출력되고 출력단자(Q)에는 저전위 신호가 출력된다. 이때, 플립플롭(FF₃)의 출력단자

에서 출력된 고전위 신호는 저항(R₆)을 통해 트랜지스터(TR₂)을 온시키게 되고, 이에 따라 이때 페이드 인 스위치(PS₂)를 눌러도 플립플롭(FF₁-FF₃)의 출력신호는 변하기 않게 된다. 이는 전원(B⁺-B^-)을 인가한 상태에서 이미 페이드 인 상태로 되어있기 때문에 페이드 인 스위치(PS₂)에 의한 페이드 인 명령이 실행될 경우 펄스전위에 의한 오동작을 방지하기 위한 것이다. 따라서, 이때 입력단자(IP)로 입력된 음량신호는 저항(R₁₅)을 통해 음량증폭기(AMP₁)에서 증폭된 후 음량출력 단자(OP)로 출력되어진다.

이러한 상태에서 페이드 아웃을 시키기 위해 페이드 아웃 스위치(PS₁)를 순간적으로 누르게 되면, 전원(B⁺)은 저항(R₂) 및 페이드 아웃 스위치(PS₁)를 통해 플립플롭(FF₂), (FF₃)을 세트시고 또한 다이오드(D₃)를 통해 플립플롭(FF₁)을 세트시키게 되므로, 플립플롭(FF₁-FF₃)의 출력단자(Q)에는 모두 고전위 신호가 출력되고 출력단자

에는 모두 저전위 신호가 출력된다. 따라서 이때 트랜지스터(TR₂)는 오프상태로 되므로 페이드 아웃 스위치(PS₁)를 선택하고 난 이후에야 페이드 인 스위치(PS₂)를 선택할 수 있는 상태로 된다. 그런데 플립플롭(FF₁)의 출력단자(Q)에서 출력된 고전위 신호는 저항(R₅)을 통해 트랜지스터(TR₁)를 온시키므로, 이때 페이드 아웃 스위치(PS₁) 또는 페이드 인 스위치(PS₂)를 다시 눌러도 상기 플립플롭 (FF₁-FF₃)의 출력신호는 변경되지 않고 그 상태를 유지하게 되어 페이드 아웃 기능만을 수행할 수 있게 된다. 이는 페이드 아웃 기능 동작중에 페이드 인이 선택될 경우 발생되는 오동작을 배제하기 위한 것이다.

또한, 상기 플립플롭(FF₁), (FF₂)의 출력단자(Q)에서 출력된 고전위 신호는 앤드게이트(G₁)에 인가되므로 그의 출력측에 고전위 신호가 출력된다. 그런데 앤드게이트(G₁)에서 고전위 신호가 출력되는 기간은 저항(R₇)과 콘덴서(C₄)의 시정수에 의해 결정된다. 즉, 플립플롭(FF₁)의 출력단자(Q)에서 출력된 고전위 신호는 저항(R₇)을 통해 콘덴서(C₄)에 서서히 충전되고, 이 콘덴서(C₄)의 충전전압이 플립플롭(FF₁)의 리세트단자(R) 드레스홀드전압 이상이 되는 시점에서 그 플릅플롭(FF₁)은 리세트되어 그의 출력단자(Q)에는 저전위 신호가 출력되고, 그의 출력단자

에는 고전위 신호가 출력되며, 이 플립플롭(FF₁)의 출력단자

에서 출력된 고전위 신호는 저항(R₈)을 통해 트랜지스터(TR₃)을 온시키므로 콘덴서(C₄)의 충전전압이 순간적으로 방전되고, 플립플롭(FF₁)의 출력단자(Q)에서 출력된 저전위 신호는 트랜지스터(TR₁)를 오프시켜 다음 동작에 대비하게 된다. 이와같이 페이드 아웃 스위치(PS₁)가 눌러진 후 저항(R₇) 및 콘덴서(C₄)의 시정 수동안 앤드게이트(G₁)의 출력단자에 고전위 신호가 출력되어 앤드게이트(G₃)의 일측 입력단자에 인가되고,

또한 이때 적분회로(2)에서 적분이 일어나기 전 상태이어서 그의 출력측에 영전위가 출력되어 비교기(CP₂)의 비반전 입력단자에 인가되고, 또한 그의 반전 입력단자d에는 저항(R₂₁), (R₂₂)에 의해 설정된 부전압이 인가되고 있으므로, 그의 비교기의 출력측에는 고전위 신호가 출력되며, 이 고전위 신호는 다이오드(D₈) 및 저항(R₂₃)을 통해 상기 앤드게이트(G₃)의 타측 입력단자에 인가되고 있으므로 그의 출력단자에는 고전위 신호가 출력된다.

이 고전위 신호는 저항(R₉)을 통해 연산증폭기(OP₁)의 비반전 입력단자에 인가되므로 그의 출력측에 정전위의 고전위 신호가 출력되며, 이 정전위의 고전위 신호는 적분회로(2)의 저항(R₁₃) 및 콘덴서(C₅), 연산증폭기(OP₃)에서 적분되어 부전위로 점점 깊어지게 되며, 이와같이 적분회로(2)에서 출력된 신호는 연산증폭기(OP₄) 및 저항(R₁₇)를 통해 전계효과 트랜지스터(FET₁)의 게이트에 인가 되므로, 상기 적분회로(2)의 출력신호가 부전위로 점점 깊어짐에 따라 전계효과 트랜지스터(FET₁)의 게이트 전위도 점점 감소하게 되고, 이에 따라 전계효과 트랜지스터(FET₁)의 드레인-소오스간의 임피던스가 점차 감소하므로, 입력단자(IP)로 입력된 오디오 신호는 저항(R₁₅)을 통해 전계효과 트랜지스터(FET₁)로 점점 더 많이 흐르게 되어 페이드 아웃 기능을 실행하게 괴고, 이후 적분회로(2)에서 출력되는 부전위 신호가 어느 이상이 되면 전계효과 트랜지스터(FET₁)는 완전 도통되어 음량증폭기(AMP₁)의 입력 측에 입력되는 음량신호는 없게 되고, 또한 이때 적분회로(2)에서 출력된 부전위 신호는 비교기(CP2)의 비반전 입력단자에 인가되므로 그 비반전 입력단자에 입력되는 부전위가 그의 반전 입력단자에 인가되는 기중 부전위보다 낮아지게 되는 시점에서 그의 출력단자에 저전위 신호가 출력되고, 이 저전위 신호는 앤드게이트(G₃)의 타측입력단자에 인가되어 그의 출력신호를 저전위 상태로 만드므로, 이때 비로소 적분회로(2)는 적분동작을 중지하여 일정한 부전위를 유지하게 된다.

여기서, 비교기(CP₂)를 이용하여 적분회로(2)의 동작을 중지시키는 것은 일정한 페이드 아웃 시간을 형성시키기 위한 것이고, 또한 오동작의 방위목적도 포함되어 있다. 그리고, 상기 저항(R₇) 및 콘덴서(C₄)의 시정수에 의한 앤드게이트(G₁)의 고전위 유지시간은 상기 적분회로(2)의 동작시간보다 약간 길게 설정해야 한다.

이와같은 상태에서 페이드 인 동작을 시키기 위해 페이드 인 스위치(PS₂)를 순간적으로 접속시켰다고 하면, 전원(B⁺)은 저항(R₂) 및 페이드 인 스위치(PS₂), 다이오드(D₄)를 통해 플립플롭(FF₁)을 세트시키므로 그의 출력단자(Q),

에는 고전위 신호 및 저전위 신호가 각각 출력되고, 또한 페이드 인 스위치(PS₂)를 통한 전원(B⁺9은 다이오드(D₅)를 통해 플립플롭(FF₂), (FF₃)을 리세트 시키므로 그의 출력단자(Q)에는 모두 저전위 신호가 출력되고 그의 출력단자

에는 모두 고전위 신호가 출력된다. 따라서, 이때 상기와 동일하게 트랜지스터(TR₁), (TR₂)가 온 되므로 페이드 아웃 스위치(PS₁) 또는 페이드 인 스위치(PS₁)를 다시 눌러도 플립플롭(FF₁-FF₃)의 출력신호는 변경되지 않아 오조작에 의한 오동작을 방지할 수 있게 된다.

따라서, 상기와 같이 플립플롭(FF₁), (FF₂)의 출력단자(Q),

에서 출력된 고전위 신호는 앤드게이트(G₂)의 입력 단자에 인가되므로 그의 출력단자에 고전위 신호가 출력되어 앤드게이트(G₄)의 일측 입력단자에 인가되고, 이때 앤드게이트(G₂)의 출력단자에 고전위 신호가 출력되는 시간은 상기와 동일하게 저항(R₇) 및 콘덴서(C₄)의 시정수 동안이다.

그리고, 이때 상기와 같이 적분회로(2)의 출력신호는 부전위 상태를 유지하여 비교기(CP₁)의 반전 입력단자에 인가되고, 그의 비반전 입력단자에는 저항(R₁₈), (R₁₉)에 의해 설정된 영전위보다 약간 낮은 전압이 인가되고 있으므로 그의 출력단자에 고전위 신호가 출력되고, 이 고전위 신호는 다이오드(D₇) 및 저항(R₂₀)을 통해 앤드게이트(G₄)의 타측 입력단자에 인가되고 있으므로 그 앤드게이트(G₄)의 출력단자에 고전 위 신호가 출력된다. 이 고전위 신호는 저항(R₁₁)을 통해 연산 증폭기(OP₂)의 반전 입력단자에 인가되므로 그의 출력단자에는 부전위 신호가 출력되고, 이 부전위 신호는 적분회로(2)의 저항(R₁₄) 및 콘덴서(C₅), 연산증폭기(OP₃)에서 적분되어 서서히 부전위가 얕아지게 되고, 이에따라 연산 증폭기(OP₄)의 출력신호도 부전위에서 점점 얕아져 전계효과 트랜지스터(FET₁)의 게이트 전위는 점차 양전위로 증가하게 되므로 음량증폭기(AMP₁)에 입력되는 음량신호는 서서히 증가되어 페이드 인 기능을 수행하게 된다. 이와같이 동작하여 적분회로(2)에서 출력되는 부전위가 영전위로 접근하게 되는 시점에서 비교기(CP₁)의 반전 입력단자에 인가되는 전위보다 그의 비반전 입력단자에 인가되는 전위가 낮게되어 그의 출력 단자에 저전위 신호가 출력되고, 따라서, 이때 비로소 앤드게이트(G₄)의 출력단자에 저전위 신호가 출력되어 상기 적분회로(2)의 동작을 중지시켜 그의 출력신호를 영전위로 유지하게 되고, 이와같이 적분회로(2)의 출력신호가 영전위로 되면 전계효과 트랜지스터(FET₁)는 완전 오프되어 페이드 인 기능을 완료하게 된다.

여기서, 비교기(CP₁)를 이용하여 적분회로(2)의 동작을 중지시키는 것은 페이드 인 시간을 일정하게 유지하기 위한 것이다. 이와같이 페이드 인 기능을 수행한 후에 다시 페이드 아웃 스위치(PS₁)를 순간적으로 접속시키면 상기와 동일한 방식으로 다시 페이드 아웃 기능을 수행하게 된다.

이상에서와 같이 본 발명은 페이드 인 또는 페이드 아웃 동작중에 페이드 아웃 또는 페이드 인 버튼을 누르더라도 오동작되지 않고 원래의 기능을 수행하게 되고, 또한 페이드 인 페이드 아웃시키는 시간이 항상 일정하게 되므로 제품의 신뢰성이 매우 향상되며, 또한 그의 구조가 간단하여 제품의 원가가 절감되는 이점이 있게된다.

Claims (1)

1. 페이드 아웃, 페이드인 스위치(PS₁), (PS₂)를 다이오드(D₃), (D₄)를 통해 플립플롭(FF₁)의 세트단자(S)에 접속하여, 그의 출력단자(Q)를 콜렉터가 상기 스위치(PS₁, PS₂)에 접속된 트랜지스터(TR₁)의 베이스 측 및 앤드게이트(G₁G₂)의 일측 입력단자에 공통 접속과 아울러 저항(R₇)을 통해 콘덴서(C₄) 및 베이스 측이 그의 출력단자(

   

   )에 접속된 트랜지스터(TR₃)의 콜렉터에 접속하여 그 접속점 및 초기리세트회로(1)의 출력측을 다이오드(D₆), (D₂)를 통해 그의 리세트단자(R)에 접속하며, 상기 스위치(PS₁)를 플립플롭(FF₂, FF₃)의 세트단자(S)에 접속함과 아울러 상기 스위치(PS₂) 및 상기 초기 리세트회로(1)의 출력측을 다이오드(D₅), (D₁) 를 통해 그 플립플롭(FF₂, FF₃) 의 리세트단자(R)에 공통접속하여 그 플립플롭(FF₂)의 출력단자(Q),

   

   는 상기 앤드게이트(G₁), (G₂)의 타측 입력단자에 접속하고, 그 플립플롭(FF₃)의 출력단자

   

   는 콜렉터가 상기 스위치(PS₂) 및 다이오드(D₄, D₅)의 접속점에 접속된 트랜지스터(TR₂)의 베이스측에 접속하며, 상기 앤드게이트(G₁), (G₂)의 출력단자를 앤드게이트(G₃), (G₄)의 일측 입력단자에 접속하여, 그들의 출력단자를 연산 증폭기(OP₁), (OP₂)의 비반전 및 반전 입력단자측에 각기 접속한 후 그들의 출력단자를 음량증폭기 (AMP₁)의 입력측에 접속된 전계효과 트랜지스터(FET₁)의 게이트 단자에 적분회로(2) 및 연산증폭기(OP₄)를 통해 접속하며, 상기 적분회로(2)의 출력측을 비반전 및 반전 입력단자에 기준전압이 인가되는 비교기(CP₁), (CP₂) 및 다이오드(D₇), (D₈)를 각기 통해 상기 앤드게이트(G₃), (G₄)의 타측 입력단자에 접속하여 구성된 것을 특징으로 하는 음량증폭기의 페어더회로.

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