JPS5812251Y2 - イニシャル・リセット回路 - Google Patents
イニシャル・リセット回路Info
- Publication number
- JPS5812251Y2 JPS5812251Y2 JP7442078U JP7442078U JPS5812251Y2 JP S5812251 Y2 JPS5812251 Y2 JP S5812251Y2 JP 7442078 U JP7442078 U JP 7442078U JP 7442078 U JP7442078 U JP 7442078U JP S5812251 Y2 JPS5812251 Y2 JP S5812251Y2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- initial reset
- transistor
- clamp
- Prior art date
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
電子回路に用いられる電源をオン・オフする際、電子回
路の動作に着目すると、電源電圧は第１図イに示す如く
３つの領域に分けて考えることができる。
路の動作に着目すると、電源電圧は第１図イに示す如く
３つの領域に分けて考えることができる。
この３つの領域のうち、安定領域は電源電圧が安定でか
つ電子回路の動作が保証されている領域（通常定格電源
電圧の±５％もしくは±１０％変動以内）であり、また
不活性領域は電源電圧が充分低く回路が活性になり得な
い領域（一般のトランジスタ・トランジスタロジック（
ＴＴＬ） もしくはダイオード・トランジスタロジック
（ＤＴＬ）回路においては概ね２Ｖ以下）である。
つ電子回路の動作が保証されている領域（通常定格電源
電圧の±５％もしくは±１０％変動以内）であり、また
不活性領域は電源電圧が充分低く回路が活性になり得な
い領域（一般のトランジスタ・トランジスタロジック（
ＴＴＬ） もしくはダイオード・トランジスタロジック
（ＤＴＬ）回路においては概ね２Ｖ以下）である。
残りの不安定領域においては電源電圧が不安定で、電子
回路の動作が全く保証されない。
回路の動作が全く保証されない。
電子回路（特にディジタル信号の伝送系で結ばれたネッ
トワーク）においては、その電源をオン・オフした際、
上記の不安定領域における電源電圧に起因する回路の過
渡的な誤動作がしばしば問題となる。
トワーク）においては、その電源をオン・オフした際、
上記の不安定領域における電源電圧に起因する回路の過
渡的な誤動作がしばしば問題となる。
特に、別々の電源から供給を受ける電子回路が線路上で
バス接続されているようなシステムにおいては、電源電
圧の不安定領域においても電子回路の動作を保証しない
とシステム運転中にどれか１台の電子回路の電源を切っ
て保守作業を行なうことが困難になる。
バス接続されているようなシステムにおいては、電源電
圧の不安定領域においても電子回路の動作を保証しない
とシステム運転中にどれか１台の電子回路の電源を切っ
て保守作業を行なうことが困難になる。
或はまた、電源電圧が不安定なとき、特定の電子回路に
おいては正常な入力インピーダンスが保てず、このため
、低入力インピーダンスが線路上の通信を妨げる等の弊
害が生じる。
おいては正常な入力インピーダンスが保てず、このため
、低入力インピーダンスが線路上の通信を妨げる等の弊
害が生じる。
このような電源電圧の不安定領域における電子回路の誤
動作を防止する為には、電源電圧が不安定領域において
は電子回路の主要部或は出力部をリセット或は安全側に
クランプするイニシャル・リセットまたはクランプの機
能が必要である。
動作を防止する為には、電源電圧が不安定領域において
は電子回路の主要部或は出力部をリセット或は安全側に
クランプするイニシャル・リセットまたはクランプの機
能が必要である。
本考案はイニシャル・リセット（クランプ）機能が確実
に保証されるイニシャル・リセット（クランプ）回路に
関し、その目的は簡単な回路構成により不安定電源下の
電子回路においてもイニシャル・リセット（クランプ）
信号が末端の回路まで確実に伝えられると共に、クラン
プ能力が拡大（Ｂｕｆｆｅｒ）されるイニシャル・リセ
ット（クランプ）回路を提供するものである。
に保証されるイニシャル・リセット（クランプ）回路に
関し、その目的は簡単な回路構成により不安定電源下の
電子回路においてもイニシャル・リセット（クランプ）
信号が末端の回路まで確実に伝えられると共に、クラン
プ能力が拡大（Ｂｕｆｆｅｒ）されるイニシャル・リセ
ット（クランプ）回路を提供するものである。
第２図は本考案に用いられるイニシャル・リセット（ク
ランプ）回路方式の基本となる回路の一実施例を示す電
気的接続図である。
ランプ）回路方式の基本となる回路の一実施例を示す電
気的接続図である。
この回路は。ＴＴＬ回路、抵抗Ｒ５ｔＲ６およびエミッ
タ接地のトランジスタＱ５、イニシャル・リセット（ク
ランプ）信号の原信号ＩＲＱが印加される入力端子ＩＮ
１イニシャル・リセット（クラン７− ） 信号ノ出力
端子ＯＵＴとから構成されている。
タ接地のトランジスタＱ５、イニシャル・リセット（ク
ランプ）信号の原信号ＩＲＱが印加される入力端子ＩＮ
１イニシャル・リセット（クラン７− ） 信号ノ出力
端子ＯＵＴとから構成されている。
出力端子ＯＵＴから取り出されるイニシャル・リセット
（クランプ）信号なＩＲＢとする。
（クランプ）信号なＩＲＢとする。
イニシャル・リセット（クランプ）信号の原信号ＩＲＱ
は電源装置または適当な検出装置（いずれも図示せず）
から出力されるものである。
は電源装置または適当な検出装置（いずれも図示せず）
から出力されるものである。
ＴＴＬ回路において、Ｑｌ乃至Ｑ４はそれぞれトランジ
スタ、Ｒ１乃至Ｒ４は抵抗、Ｄはダイオードである。
スタ、Ｒ１乃至Ｒ４は抵抗、Ｄはダイオードである。
Ｖｃｃは電圧源で、ＤＴＬ或いは本実施例のようにＴＴ
ＬＩＣのような場合には、この電圧源には普通５■が用
いられる。
ＬＩＣのような場合には、この電圧源には普通５■が用
いられる。
入力端子ＩＮはＴＴＬを構成するトランジスタＱｌのエ
ミッタ電極に接続されている。
ミッタ電極に接続されている。
エミッタ接地のトランジスタＱ５のベース電極はＴＴＬ
を構成するダイオードＤとトランジスタＱ３のコレクタ
電極の接続点に接続されると共に、抵抗Ｒ５を介してＶ
ｅｃに接続されている。
を構成するダイオードＤとトランジスタＱ３のコレクタ
電極の接続点に接続されると共に、抵抗Ｒ５を介してＶ
ｅｃに接続されている。
また、Ｑ５のコレクタ電極は抵抗Ｒ６を介してＶｃｃに
接続されると共に。
接続されると共に。
出力端子ＯＵＴに接続されている。
このような構成の第２図回路において、イニシャル・リ
セット（クランプ）信号の原信号ＩＲＱとして低レベル
の信号を入力端子ＩＮに与えると、ＴＴＬを構成する各
トランジスタはＱｌがオン、Ｑ２がオフ、Ｑ３がオフ、
そしてＱ４がオンとなり、ダイ、ｔ−ドＤとトランジス
タＱ３のコレクタ電極ノ接続点からは高レベルの信号が
取り出される。
セット（クランプ）信号の原信号ＩＲＱとして低レベル
の信号を入力端子ＩＮに与えると、ＴＴＬを構成する各
トランジスタはＱｌがオン、Ｑ２がオフ、Ｑ３がオフ、
そしてＱ４がオンとなり、ダイ、ｔ−ドＤとトランジス
タＱ３のコレクタ電極ノ接続点からは高レベルの信号が
取り出される。
この高レベルの信号はエミッタ接地のトランジスタＱ５
により反転され、結局出力端子ＯＵＴからは入力端子Ｉ
Ｎに印加された低レベルである原信号ＩＲＱが再生され
ＩＲＢとして取り出される。
により反転され、結局出力端子ＯＵＴからは入力端子Ｉ
Ｎに印加された低レベルである原信号ＩＲＱが再生され
ＩＲＢとして取り出される。
さて、このような第２図回路において、電源電圧Ｖｃｃ
がＯＶから除々に上昇して行くとき、Ｑ３とＱ５のどち
らのトランジスタが先に活性化されるかを出力トランジ
スタＱ５のオン・オフ状態を示す第１図口を用いて説明
する。
がＯＶから除々に上昇して行くとき、Ｑ３とＱ５のどち
らのトランジスタが先に活性化されるかを出力トランジ
スタＱ５のオン・オフ状態を示す第１図口を用いて説明
する。
先ず、Ｖｃｃが存在しない第１図口の■の範囲において
は、トランジスタＱ５はオフ状態にある。
は、トランジスタＱ５はオフ状態にある。
Ｖｃｃは除々に立上り始めるが、第１図口の■の領域に
おいて＆！Ｖ ｃ ｃが低くＱ５は活性になり得ない。
おいて＆！Ｖ ｃ ｃが低くＱ５は活性になり得ない。
第１図イに示す如（Ｖｃｃは更に上昇する。
ここで、Ｖｃｃから供給を受けるトランジスタのベース
電流の経路をみると、トランジスタＱ３の場合は抵抗Ｒ
１の他に３段のＰＮジャンクション（Ｑｌ 、Ｑ２．Ｑ
３ ）Ｉ！ｌｌ”直列に存在するので、Ｖｃｃが２Ｖ程
度（トランジスタのＰＮジャンクション１段の順方向電
圧を０．７〜０．８Ｖとする）以上にならないとオンに
ならない。
電流の経路をみると、トランジスタＱ３の場合は抵抗Ｒ
１の他に３段のＰＮジャンクション（Ｑｌ 、Ｑ２．Ｑ
３ ）Ｉ！ｌｌ”直列に存在するので、Ｖｃｃが２Ｖ程
度（トランジスタのＰＮジャンクション１段の順方向電
圧を０．７〜０．８Ｖとする）以上にならないとオンに
ならない。
一方、トランジスタＱ５の場合は抵抗Ｒ５とＱ５ 自身
のＢ−Ｅ（ベース・エミッタ）のジャンクションだけで
あるから、Ｑ５はＶｃｃがＩＶ程度からオンになり始め
る。
のＢ−Ｅ（ベース・エミッタ）のジャンクションだけで
あるから、Ｑ５はＶｃｃがＩＶ程度からオンになり始め
る。
この状態を示したのが第１図口の■の領域である。
また、Ｖｃｃが８５〜９０％に立上がる■の領域におい
てもトランジスタＱ５はオンになる。
てもトランジスタＱ５はオンになる。
ここで、前記のようにＱ５はＶｃｃが１Ｖ程度からオン
になり始めるのに対して、Ｑ３の場合には２Ｖ程度にな
らないとオンになり得ないので、Ｖｃｃがｌ〜２ｖの範
囲においては入力端子ＩＮのレベルに関係なくＱ５がオ
ンになる。
になり始めるのに対して、Ｑ３の場合には２Ｖ程度にな
らないとオンになり得ないので、Ｖｃｃがｌ〜２ｖの範
囲においては入力端子ＩＮのレベルに関係なくＱ５がオ
ンになる。
したがって、入力端子ＩＮから印加されるイニシャル・
リセット（クランプ）信号の原信号ＩＲＱを電源投入時
に電源電圧Ｖｃｃがその４０％（Ｖｃｃの定格を５Ｖと
すると２Ｖ）に立上がる以前にオンとなり、そして８５
〜９０％（４，２５〜４．５ Ｖ ）でオフとなる形の
オン・オフ信号としておけば、ＴＴＬ回路を構成するト
ランジスタＱ３は電源電圧Ｖｃｃが８５〜９０％以上、
すなわちイニシャル・リセット（クランプ）の原信号Ｉ
ＲＱが解除（オフ）されるまで、オンになり得ない。
リセット（クランプ）信号の原信号ＩＲＱを電源投入時
に電源電圧Ｖｃｃがその４０％（Ｖｃｃの定格を５Ｖと
すると２Ｖ）に立上がる以前にオンとなり、そして８５
〜９０％（４，２５〜４．５ Ｖ ）でオフとなる形の
オン・オフ信号としておけば、ＴＴＬ回路を構成するト
ランジスタＱ３は電源電圧Ｖｃｃが８５〜９０％以上、
すなわちイニシャル・リセット（クランプ）の原信号Ｉ
ＲＱが解除（オフ）されるまで、オンになり得ない。
この状態を示したのが第１図へである。
すなわち、第１図ハは原信号ＩＲＱに関連して端子ＯＵ
Ｔより取り出される出力電圧を示したものである。
Ｔより取り出される出力電圧を示したものである。
第１図ハの■′部分はＶｃｃが低くてＱ５は活性になり
得す、その結果電源電圧Ｖｃｃに追随した電圧が端子Ｏ
ＵＴより取り出される。
得す、その結果電源電圧Ｖｃｃに追随した電圧が端子Ｏ
ＵＴより取り出される。
しかしこの電圧は低く、この電圧で被制御回路である電
子回路が動作することはなく、リセット（クランプ）さ
れている。
子回路が動作することはなく、リセット（クランプ）さ
れている。
第１図への■′部分はＩＲＱのレベルに関係なくＱ５が
オンとなる領域で、これにより被制御回路である電子回
路が電源電圧Ｖｃｃに対する不安定領域に入る前に確実
にリセット（クランプ）動作が保証される。
オンとなる領域で、これにより被制御回路である電子回
路が電源電圧Ｖｃｃに対する不安定領域に入る前に確実
にリセット（クランプ）動作が保証される。
次の第１図への■″領域ＩＲＱのレベルがオン（低レベ
ル）であるのでＱ５はオンとなる。
ル）であるのでＱ５はオンとなる。
その結果、この■″および■″の領域においては出力端
子ＯＵＴよりオン状態にあるトランジスタＱ５のＶｃＥ
（ベース・エミッタ間の電圧）で表わされる低レベルの
電圧が取り出される。
子ＯＵＴよりオン状態にあるトランジスタＱ５のＶｃＥ
（ベース・エミッタ間の電圧）で表わされる低レベルの
電圧が取り出される。
イニシャル・リセット（クランプ）信号の原信号ＩＲＱ
はＶｃｃの８５〜９０％でオフとなる信号である。
はＶｃｃの８５〜９０％でオフとなる信号である。
このオフ信号が入力端子ＩＮに与えられると出力トラン
ジスタＱ５がオフとなり、端子ＯＵＴより高レベルの電
圧が出力される。
ジスタＱ５がオフとなり、端子ＯＵＴより高レベルの電
圧が出力される。
この状態を示したのが第１図への■′部分である。
このように第１図へで示す電圧が出力端子ＯＵＴより取
り出される。
り出される。
第１図へで示す電圧がイニシャル・リセット（クランプ
）信号ＩＲＢとして用いられる。
）信号ＩＲＢとして用いられる。
したがって、このＩＲＢ信号と被制御回路である電子回
路に入力される情報信号の論理積をとり、ＩＲＢが低レ
ベルのとき電子回路の主要部或いは電子回路の出力回路
部を安全側にクランプ或いはリセットされるようにして
おけば、電源電圧が第１図イに示す不安定領域（不活性
領域においては勿論であるが）において過渡的な誤動作
が生じても、その誤動作が外部の電子回路に悪影響を及
ぼすことはなくなる。
路に入力される情報信号の論理積をとり、ＩＲＢが低レ
ベルのとき電子回路の主要部或いは電子回路の出力回路
部を安全側にクランプ或いはリセットされるようにして
おけば、電源電圧が第１図イに示す不安定領域（不活性
領域においては勿論であるが）において過渡的な誤動作
が生じても、その誤動作が外部の電子回路に悪影響を及
ぼすことはなくなる。
イニシャル・リセット（クランプ）信号の原信号ＩＲＱ
の負荷量はシステムの規模により大幅に変動するもので
あり、最大負荷量を規定してしまうとシステムの設計を
困難にする。
の負荷量はシステムの規模により大幅に変動するもので
あり、最大負荷量を規定してしまうとシステムの設計を
困難にする。
このとき、負荷量に応じて原信号ＩＲＱが誤りなく増幅
され分岐されて必要なだけの電子回路に供給されること
が望ましい。
され分岐されて必要なだけの電子回路に供給されること
が望ましい。
第３図にその方法を行なう回路の実施例をフロック的に
示す。
示す。
第３図において、ｎ１１ ｔ ｎ１２ ＞°””’ｎ２
１ ｔ ｎ２２ｔ・・−・・・はそれぞれ第２図に示す
基本回路を示すもので、各回路は共にＴＴＬ回路とエミ
ッタ接地のトランジスタＱ５を備えている。
１ ｔ ｎ２２ｔ・・−・・・はそれぞれ第２図に示す
基本回路を示すもので、各回路は共にＴＴＬ回路とエミ
ッタ接地のトランジスタＱ５を備えている。
イニシャル・リセット（クランプ）信号の原信号ＩＲＱ
が印加される端子ＩＮは回路ｎ１ｔ 、ｎ１２の入力端
子に接続され、ｎｉｌの出力端子は回路ｎ２□、ｎ２２
の入力端子に接続されている。
が印加される端子ＩＮは回路ｎ１ｔ 、ｎ１２の入力端
子に接続され、ｎｉｌの出力端子は回路ｎ２□、ｎ２２
の入力端子に接続されている。
第２図で説明したように、各イニシャル・リセット（ク
ランプ）回路の出力として得られるイニシャル・リセッ
ト（クランプ）信号ＩＲＢは、電源電圧ＶＣｃが定格の
４０％の点に立上がる以前にオンとなり、イニシャル・
リセット（クランプ）が解除される（イニシャル・リセ
ット・クランプ信号がオフになる）まで、オン状態を維
持する。
ランプ）回路の出力として得られるイニシャル・リセッ
ト（クランプ）信号ＩＲＢは、電源電圧ＶＣｃが定格の
４０％の点に立上がる以前にオンとなり、イニシャル・
リセット（クランプ）が解除される（イニシャル・リセ
ット・クランプ信号がオフになる）まで、オン状態を維
持する。
したがって、第３図で示すように第２図の単位回路を多
段接続しても伝達されるイニシャル・リセット（クラン
プ）信号の品質は劣化せず、イニシャル・リセットの原
信号ＩＲＱは確実に末端の回路まで伝えられる。
段接続しても伝達されるイニシャル・リセット（クラン
プ）信号の品質は劣化せず、イニシャル・リセットの原
信号ＩＲＱは確実に末端の回路まで伝えられる。
このようにして、第３図の回路はクランプ能力が拡大さ
れ、かつそのクランプ能力は確実に保証される。
れ、かつそのクランプ能力は確実に保証される。
以上説明したように、本考案は人力信号が低レベルのと
き出力信号が高レベルとなる論理回路とエミッタ接続の
トランジスタからなる基本回路を多段接続し、入力信号
として電源電圧をオン・オフした際に生じる電源電圧の
不安定領域において低レベルとなるオン・オフ信号を用
い、末端のイニシャル・リセット（クランプ）回路から
取り出される信号により電子回路の主要部または出力部
をリセット或いはクランプするように構成したので、イ
ニシャル・リセット（クランプ）回路を幾段従属接続し
てもイニシャル・リセット（クランプ）信号の原信号の
品質は劣化することなく、イニシャル・リセット（クラ
ンプ）機能が確実に保証された回路が極めて簡単な回路
構成により実現できる。
き出力信号が高レベルとなる論理回路とエミッタ接続の
トランジスタからなる基本回路を多段接続し、入力信号
として電源電圧をオン・オフした際に生じる電源電圧の
不安定領域において低レベルとなるオン・オフ信号を用
い、末端のイニシャル・リセット（クランプ）回路から
取り出される信号により電子回路の主要部または出力部
をリセット或いはクランプするように構成したので、イ
ニシャル・リセット（クランプ）回路を幾段従属接続し
てもイニシャル・リセット（クランプ）信号の原信号の
品質は劣化することなく、イニシャル・リセット（クラ
ンプ）機能が確実に保証された回路が極めて簡単な回路
構成により実現できる。
第１図は本考案を説明する為の図、第２図は本考案に用
いられる基本回路の電気的接続図、第３図は第２図の回
路を多段接続した場合のブロック図である。 第２図において、ＴＴＬ・・・・・・入力信号が低レベ
ルのとき出力信号が高レベルとなる論理回路、Ｑ５・・
・・・・エミッタ接地トランジスタ ＩＮ・・・・・・
入力端子、ＯＵＴ・・・・・・出力端子。
いられる基本回路の電気的接続図、第３図は第２図の回
路を多段接続した場合のブロック図である。 第２図において、ＴＴＬ・・・・・・入力信号が低レベ
ルのとき出力信号が高レベルとなる論理回路、Ｑ５・・
・・・・エミッタ接地トランジスタ ＩＮ・・・・・・
入力端子、ＯＵＴ・・・・・・出力端子。
Claims (1)
- 入力が低レベルのとき出力が高レベルとなるＴＴＬ若し
くはＤＴＬで構成した反転回路と、該反転回路の出力端
子にベース電極が接続されたエミッタ接地のトランジス
タと、該トランジスタのベース電極と前記反転回路用電
圧源との間に接続された抵抗素子とよりなり、前記入力
として前記電圧源がオン・オフした際に生じる電源電圧
の不安定嶺域に入る前に低レベルとなり安定領域におい
て高レベルとなる信号が印加されてなるイニシャルリセ
ット基本回路を具備し、前記エミッタ接地のトランジス
タのコレクタ電極より得られる信号と被制御側の電子回
路に入力される情報信号との論理積をとるようにしたこ
とを特徴とするイニシャルリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7442078U JPS5812251Y2 (ja) | 1978-06-02 | 1978-06-02 | イニシャル・リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7442078U JPS5812251Y2 (ja) | 1978-06-02 | 1978-06-02 | イニシャル・リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53166329U JPS53166329U (ja) | 1978-12-26 |
| JPS5812251Y2 true JPS5812251Y2 (ja) | 1983-03-09 |
Family
ID=28987931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7442078U Expired JPS5812251Y2 (ja) | 1978-06-02 | 1978-06-02 | イニシャル・リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812251Y2 (ja) |
-
1978
- 1978-06-02 JP JP7442078U patent/JPS5812251Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53166329U (ja) | 1978-12-26 |
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