KR860006791A - 반도체 집적회로 장치 및 그 검사방법 - Google Patents
반도체 집적회로 장치 및 그 검사방법 Download PDFInfo
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는, 본 발명의 1실시예의 블럭구성도, 제5도는, 본 발명이 적용되는 EPROM의 구성을 도시한 단면도, 제6도는, 본 발명이 적용되는 EPROM의 봉지형상을 도시한 단면도.
Claims (13)
- 다음 사항을 포함하는 반도체 집적회로 장치 반도체 기판, 상기 반도체 기판위에, 한쪽 방향으로 연장된 워드선, 상기 반도체 기판위에, 상기 워드선과 교차하는 방향으로 연장된 데이터선, 상기 데이터선과 워드선과의 교점에 대응해서, 상기 반도체 기판위에 마련된 메모리셀, 상기 메모리셀은, 상기 워드선에 접속된 콘트롤 게이트와, 플로팅 게이트와, 상기 데이터선에 접속된 반도체 영역과, 접지전위선에 접속된 반도체 영역을 가진 MOSFET로 된다. 상기 메모리셀은, 플로팅, 게이트에 전하를 축적하는 것에 의해서, 정보를 기억한다. 다수개의 워드선에 높은 전압을 인가하는 한편, 상기 데이터선의 전위를 접지 전위 또는, 이에 가까운 전위로 하는 제1수단, 및 다수개의 워드선에 접지전위를 인가하는 제2수단.
- 특허청구의 범위 제1항에 따른 반도체 집적회로 장치에 있어서, 상기 메모리셀은, EPROM의 메모리셀로서의 기능을 갖는다.
- 특허청구의 범위 제1항에 따른 반도체 집적회로 장치로서 또, 상기 반도체 기판을 포함하는 자외선에 대해서 불투명한 패케이지로 된다.
- 특허청구의 범위 제1항에 따른 반도체 집적회로 장치로서, 또, 상기 워드선을 선택하기 위한 x데코우더와, 외부에서 신호를 받기 위한 외부 단자로 된다. 여기에 있어서, 상기 제1수단은, 상기 X데코우더의 출력을, 상기 다수개의 워드선에 높은 전압을 인가하도록 제어하는 제1회로와, 상기 외부 단자에서 받아들인 신호에 따라서, 상기 제1회로를 제어하는 제2회로로 된다.
- 특허청구의 범위 제4항에 따른 반도체 집적회로 장치에 있어서, 상기 외부단자는, 상기 X데코우더를 위한 X어드레스를 받아들이기 위한 단자이다.
- 특허청구의 범위 제4항에 따른 반도체 집적회로 장치에 있어서, 상기 제2수단은, 상기 제1 및 제2회로로 된다. 상기 외부 단자에서 신호를 받아들인 상기 제2회로에 의해서, 상기 제1회로는, 상기 X데코우더의 출력을 상기 다수개의 워드선에 접지 전위를 인가하는 것 같이 제어된다.
- 특허청구의 범위 제6항에 따른 반도체 집적회로 장치에 있어서, 상기 외부단자는, 상기 X데코우더를 위한 X어드레스를 받아들이기 위한 단자이다.
- 특허청구의 범위 제1항에 따른 반도체 집적회로 장치로서, 또, 외부에서 받아들인, 어드레스 신호에서 내부 어드레스 신호를 형성하기 위한 어드레스 버퍼회로와, 상기 어드레스 버퍼회로의 출력을, 상기 다수개의 워드선에 높은 전압 또는, 접지전위가 인가되도록, 제어하기 위한 회로로 된다.
- 다음 사항을 포함하는 반도체 집적회로 장치의 검사방법. 상기 반도체 집적회로 장치는, 반도체 기판과, 그 위에 형성된 워드선 및 데이터선과, 메모리셀을 갖는다. 상기 메모리셀은, 상기 데이터선과 워드선과의 교점에 대응해서 상기 반도체 기판위에 마련된다. 상기 메모리셀은, 상기 워드선에 접속된 콘트롤 게이트와, 플로팅 게이트와, 상기 데이터선에 접속된 반도체 영역과, 접지전위선에 접속된 반도체 영역을 가진 MISFET로 된다. 상기 메모리셀은, 플로팅 게이트에 전하를 축적하는 것에 의해서 정보를 기억한다. 상기 검사방법은 다음 사항을 포함한다. 다수개의 워드선에 높은 전압을 인가하고, 상기 데이터선에 접지전위 또는, 이에 가까운 전압을 인가한 상태에서, 가열하는 것에 의해 에이징 하는 공정, 상기 에이징 공정에 의해서, 스렛쉬홀드 전압이 상승된 메모리셀의 존재를 검사하는 제1검사공정, 및, 상기 에이징 공정에 의해서, 스렛쉬홀드 전압이 하강된 메모리셀의 존재를 검사하는 제2검사공정.
- 특허청구의 범위 제9항에 따른 반도체 집적회로 장치의 검사방법에 있어서, 상기 메모리셀은, EPROM의 메모리셀로서의 기능을 갖는다.
- 특허청구의 범위 제9항에 따른, 반도체 집적회로 장치의 검사방법에 있어서, 상기 반도체 집적회로 장치는, 또, 상기 반도체 기판을 포함하는 자외선에 대해서 불투명한 패케이지로 된다.
- 특허청구의 범위 제9항에 따른, 반도체 집적회로 장치의 검사방법에 있어서, 상기 반도체 집적회로 장치는, 또, 상기 워드선을 선택하기 위한 X데코우더와, 외부에서 신호를 받아들이기 위한 외부단자와, 상기 X데코우더의 출력을 제어하는 제1회로와, 상기 외부단자에서 받아들인 신호에 따라서, 상기 제1회로를 제어하는 제2회로로 된다. 여기에 있어서, 상기 에이징 공정중, 상기 외부단자에서 신호를 받아들인 상기 제2회로에 의해서, 상기 제1회로는, 상기 X데코우더의 출력을 상기 다수개의 워드선에 높은 전압을 인가하도록 제어된다.
- 특허청구의 범위 제9항에 따른 반도체 집적회로의 검사방법에 있어서, 상기 반도체 집적회로는, 또, 상기 워드선을 선택하기 위한 X데코우더와, 외부에서 신호를 받아들이기 위한 외부단자와, 상기 X데코우더의 출력을, 제어하는 제1회로와, 상기 외부단자에서 받아들인 신호에 따라서, 상기 제1회로를 제어하는 제2회로로 된다. 여기에 있어서, 상기 제2검사 공정중, 상기 외부단자에서 신호를 받아들인 상기 제2회로에 의해서, 상기 제1회로는, 상기 X데코우더의 출력을 상기 다수개의 워드선에 접지전위를 인가하도록 제어된다.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021697A JPH0799640B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体記憶装置の検査方法 |
| JP60-21697 | 1985-02-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR860006791A true KR860006791A (ko) | 1986-09-15 |
| KR940007239B1 KR940007239B1 (ko) | 1994-08-10 |
Family
ID=12062260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019860000188A KR940007239B1 (ko) | 1985-02-08 | 1986-01-15 | 반도체 집적회로 장치 및 그 검사방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0799640B2 (ko) |
| KR (1) | KR940007239B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809231A (en) * | 1987-11-12 | 1989-02-28 | Motorola, Inc. | Method and apparatus for post-packaging testing of one-time programmable memories |
| US5912836A (en) * | 1997-12-01 | 1999-06-15 | Amic Technology, Inc. | Circuit for detecting both charge gain and charge loss properties in a non-volatile memory array |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035760B2 (ja) * | 1980-12-18 | 1985-08-16 | 富士通株式会社 | 半導体記憶装置 |
| EP0101107A2 (en) * | 1982-07-19 | 1984-02-22 | Motorola, Inc. | Method of testing a semiconductor memory array |
-
1985
- 1985-02-08 JP JP60021697A patent/JPH0799640B2/ja not_active Expired - Lifetime
-
1986
- 1986-01-15 KR KR1019860000188A patent/KR940007239B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799640B2 (ja) | 1995-10-25 |
| KR940007239B1 (ko) | 1994-08-10 |
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