KR860002614Y1 - 두신호 위상차 표시 회로 - Google Patents
두신호 위상차 표시 회로 Download PDFInfo
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- H03—ELECTRONIC CIRCUITRY
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
내용 없음.
Description
제 1 도는 본 고안의 회로도.
제 2 도는 본 고안의 요부 파형도.
제 3 도는 일반적인 PLL(Phase Locked Loop)의 계통도.
제 4 도는 종래의 두신호 위상차 표시회로.
제 5 도는 제 4 도 회로의 각부 타이밍 챠트.
* 도면의 주요부분에 대한 부호의 설명
I : 모노 멀티용 IC
본 고안은 두개의 신호 위상차를 표시하는 회로에 있어서 이를 모노멀티를 이용한 것으로하여 그 구성을 대폭개선한 회로에 관한 것이다.
이러한 회로는 일예로 모터의 회전 속도 제어등의 자동제어 또는 주파수 합성기등에 응용되는 PLL(Phase Locked Loop)에서와 같이 그의 기준입력 주파수와 출력 주파수의 위상의 일치, 불일치 등을 판별해야 하는 경우등에 사용된다.
그리고, 일반적인 PLL의 내부 계통은 제 3 도와 같으며, 여기서 A는 위상 비교기, B는 저역 여파기, D는 Vco, 즉 전압 조정 발진기이며, 기준입력 주파수 fs와 Vco의 출력 주파수 fo의 위상차 유무를 나타내도록한 종래의 두 신호 위상차표시회로는 제 4 도와 같이 구성되었다. 즉, fs와 fo의 위상차가 있을 경우 베타오어 게이트의 출력 파형은 제 5(a)도와 같이 발생되고, 인버터를 거쳐 제5(b)도와 같은 반전파형이 형성된다.
발전파형(b)가 블럭 p를 거치면 c점 및 d점의 파형이 제5(c)도, 제5(d)도와 같다.
그러므로 제 4 도의 (c)점의 전압이 논리레벨 Low, d점의 전압이 논리레벨 high이므로 트랜지스터(T4)는 온(ON)되어 발광 다이오드인 D4가 점등하고, Fs와 fo의 위상차가 없을때는 트랜지스터(T3)가언, 트랜지스터(T3)는 오프(OFF)되어 발광 다이오드인 D3만 점등되는 것이다.
이러한 종래의 두 신호 위상차 표시 회로에 있어서는 배타오어게이트, 트랜지스터, 발광 다이오드 이외의 FET소자 3개, 인버터 5개 등이 소요 되므로써 그 회로 구성에 있어서의 복잡함이 증가되고 회로 제작상의 원가 상승의 요인이 되는 것이었다.
본 고안은 종래의 이러한 문제를 감안하여 안출한 것인데 이는 제 4 도의 P블럭 요소를 모노멀티로 하여 배타오에 게이트 및 트랜지스터, 발광 다이오드 외에 인버터 2개로써 간단히 이러한 회로를 구성하게 되므로써 회로제작의 단순화로 인한 원가절감 및 제작상의 이점을 동시에 가질수 있는 회로를 제공 하려는 목적이 있는 것이다. 이하에서 이를 상세히 설명하면 다음과 같다.
fs와 fo를 두입력으로한 배타오어 게이트(EX1) 인버터(N1)를 직결한 것에 있어서, 이 인번터(W1)출력에 모노멀티용 IC(I : 일예로 555타이머)의 ②번 핀을 접속하고, 모노멀티용 IC (I)의 출력단인 ③번 핀에 발광다이오드(D1)구동용 트랜지스터(T1)와 인버터(N2)를 거친 발광다이오드(D2)구동용 트랜지스터(T2)의 베이스단을 공접하여서 된 것이다. 미설명부호 Vcc는 전원, R, Co는 모노멀티 펄스폭 조정용 저항에 켄덴서이다.
이러한 구성의 본 고안은 fs와 fo가 위상차가 있을 경우는 모노멀티용 IC (1)의 ②번 핀에 제 2 도의 파형(b)가 가해지면 그 출력(d)와 같이되어 트랜지스터(T1)가 온되고, 이에 따라 발광다이오드(D1)가 커지게 되므로써 두 신호의 위상이 다른 것임을 나타내며, 이때, 일방은 트랜지스터(T2)의 베이스단에 인버터(N2)가 접속 되므로써 트랜지스터(T1)와 역동작을 하는 것이다.
또한, 이 IC (I)의 입력 및 출력 관계는 제 2 도에 예시된 바와 같이(b)파형의 폴릴에지(Falling Edge)부분에서 출력인(d)파형의 타이징에지(Rising Edge)가 발생되고 저항(R)과 캐페시터(Co)에 의해 이때의 지연주기를 조정할 수 있는 것이다. 한편, 두 신호인 fs와 fo가 위상차가 일치할때는 b점의 입력이 없는 상태로 되므로 IC (I)가 동작하지 않아 트랜지스터(T2)가 동작하고, 발광 다이오드(D2)가 점등된 상태로 되는 것이다.
이러한 본 고안은 PLL등의 두신호 위상차 표시 회로에 있어서 모노멀티를 이용한 비교적 단순한 회로 구성에 의해 두신호의 위상차를 표시하게 되므로써 그 제작시의 수월함과 원가 절감을 이루게 되는 유익한 특징이 있는 것이다.
Claims (1)
- 두 신호의 위상비교용 배타오어 게이트(EX1)와 인버터(N1), 트랜지스터(T1, T2), 발광다이오드(D1, D2)를 구비한 두신호 위상차 표시회로에 있어서, 상기 인버터(N1)출력에 모노멀티용 IC (I)의 입력단을 연결하고, 이 IC (I)의 출력에 발광다이오드(D1, D2) 구동용 트랜지스터(T1, T2)를 인버터(N2)에 의해 각기 역동작 하도록 접속 시켜됨을 특징으로 하는 두신호 위상차 표시회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019840012049U KR860002614Y1 (ko) | 1984-11-24 | 1984-11-24 | 두신호 위상차 표시 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019840012049U KR860002614Y1 (ko) | 1984-11-24 | 1984-11-24 | 두신호 위상차 표시 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR860006842U KR860006842U (ko) | 1986-06-25 |
| KR860002614Y1 true KR860002614Y1 (ko) | 1986-10-08 |
Family
ID=70162891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019840012049U KR860002614Y1 (ko) | 1984-11-24 | 1984-11-24 | 두신호 위상차 표시 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR860002614Y1 (ko) |
-
1984
- 1984-11-24 KR KR2019840012049U patent/KR860002614Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR860006842U (ko) | 1986-06-25 |
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