SU1202000A1

SU1202000A1 - Двухтактный инвертор

Info

Publication number: SU1202000A1
Application number: SU833615128A
Authority: SU
Inventors: Александр Владимирович Пронин; Валерий Петрович Юликов; Алла Ивановна Петрова
Original assignee: Предприятие П/Я В-2634
Priority date: 1983-07-08
Filing date: 1983-07-08
Publication date: 1985-12-30

Abstract

ДВУХТАКТНЫЙ ИНВЕРТОР, содержащий силовые транзисторы, к управл ющему входу каждого из которых подключен выход .соответствующей логической схемы совпадени , к первому входу которой подключен соответствующий выход схемы управлени , а к второму - блокирующий элемент, отличающийс тем, что, с целью уменьшени потерь мощности4 блокирующий элемент выполнен в виде компаратора напр жени , измерите 1ьный вход которого св зан с выходной цепью соответствующего силового транзистора. (Л

Description

Изобретение относитс к преобразовательной электротехнике и может быть использовано при проектировании вторичных источников питани .

Цель изобретени - уменьшение потерь мощности.

На чертеже приведена функциональна схема двухтактного инвертора, вьтолненного по полумостовой схеме. .- ., Инвертор содержит силовые транзистору . J и 2, управл ющие входы которых .подключены к выходам соответствующих , логических схем 3 и 4 совпадений , - первые выходы которых св заны со схемой управлени (не показайа , а вторые - с блокирующими элементами, вьшолненными в виде компараторов 5 и 6 напр жени Измерительные входы компараторов 5 и 6 св заны с выходными цеп ми транзисторов 1,2 через соответствующие резистивные делители 7, 8 и 9, 10 напр жени .

Инвертор работает следующим образом .

Силовые транзисторы 1,2 коммутируютс в противофазе. Пусть включен транзистор 2. При поступлении на первый вход схемы 3 совпадени логической 1 (включающий сигнал) и одновременном поступлении на первый вход схемы 4 совпадени логического О начинаетс процесс рассасывани транзистора 2, однако на этом этапе транзистор 1 не может включитьс , так как на его- силовом перекоде действует как и в предщест-вующий момент полное входное напр ,жение . Следовательно, не измен етс и напр жение на резистивном делителе 7, 8, выход которого подключен к управл ющему входу компаратора 5.

На выходе компаратора 5 сохран етс логический О, Преп тствующий прохождению через схему 3 совпадени включающего импульса. По окончании процесса рассасывани транзистор 2 входит в линейный режим. Напр жение на его силовом переходе начинает возрастать.

Соответственно напр жение на силовом переходе, транзистора 1,,а следовательно , и на резистивном делителе начинает снижатьс . При определенном значении этого напр жени компаратор 5 срабатывает. На его

выходе формируетс логическа 1, позвол юща по вление на выходе схемы совпа.дени импульса, включающего транзистрр 1, уже после полного запирани транзистора 2. Через

половину периода задержку очередного включени транзистора 2 обеспечивает компаратор 6 и резистивиый делитель 9, 10.

Claims

ДВУХТАКТНЫЙ ИНВЕРТОР, содержащий силовые транзисторы, к уп равляющему входу каждого из которых подключен выход .соответствующей логической схемы совпадения, к первому входу которой подключен соответствующий выход схемы управления, а к второму - блокирующий элемент, отличающийс я тем, что, с целью уменьшения потерь мощности, блокирующий элемент выполнен в виде компаратора напряжения, измерительный вход которого связан с выходной цепью соответствующего силового транзистора.

1202000 2 ния транзистора 2, однако на этом этапе транзистор 1 не может включиться, так как на его· силовом переходе действует как и в предшест-* 5 вующий момент полное входное напряжение. Следовательно, не изменяется и напряжение на резистивном делителе 7, 8, выход которого подключен к управляющему входу компаратора 5.

10 На выходе компаратора 5 сохраняется логический 0, препятствующий прохождению через схему 3 совпадения включающего импульса. По окончании процесса рассасывания транзис15 тор 2 входит в линейный режим. Напряжение на его силовом переходе начинает возрастать.

I

Соответственно напряжение на си20 ловом переходе, транзистора 1,.а следовательно, и на резистивном делителе начинает снижаться. При определенном значении этого напряжения компаратор 5 срабатывает. На его 25 выходе формируется логическая ”1”, позволяющая появление на выходе схемы совпадения импульса, включающего транзистор 1, уже после полного запирания транзистора 2. Через 30 половину периода задержку очередного включения транзистора 2 обеспечивает компаратор 6 и резистивный делитель 9, 10.

f