KR860000714B1 - Protection circuit for integrated circuit devices - Google Patents

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KR860000714B1
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로날드 애버리 레슬리
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글렌 에이취. 브루스틀
알. 씨. 에이 코오포레이숀
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Abstract

A protection circuit is disclosed to protect circuitry inside an integrated circuit from damage due to high voltage transients. The protection circuit comprises a PNPN structure forming a silicon controlled rectifier (SCR) and a resistive element integral to the SCR structure. The SCR and the resistive element are arranged to form a two terminal protection circuit which is rendered conductive when the potential difference across the two terminals is greater than one forward biased PN junction voltage drop. In one embodiment the resistive element is a linear resistor and in another embodiment is a non-linear resistor in the form of a diode connected transistor.

Description

집적회로 보호장치Integrated circuit protection device

제1도는 본 발명의 보호회로를 구현한 반도체 구조의 한 실시예의 횡단면도.1 is a cross-sectional view of one embodiment of a semiconductor structure implementing the protection circuit of the present invention.

제2도는 제1도의 반도체 보호회로의 실시예에 대한 회로도.2 is a circuit diagram of an embodiment of the semiconductor protection circuit of FIG.

제3도는 본 발명의 보호회로를 구현한 반도체 구조의 다른 실시예의 횡단면도.3 is a cross-sectional view of another embodiment of a semiconductor structure implementing the protection circuit of the present invention.

제4도는 제3도의 반도체 보호회로의 실시예에 대한 회로도.4 is a circuit diagram of an embodiment of the semiconductor protection circuit of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : P형실리콘 기판 11 : 매설된 N+포켓 또는 제5반도체영역10: P-type silicon substrate 11: embedded N + pocket or the fifth semiconductor region

12 : N-어피텍셜층 또는 반도체층 16 : P형 영역 또는 제2반도체영역12: N - apitaxial layer or semiconductor layer 16: P-type region or second semiconductor region

20 : N+영역 또는 제4반도체영역 22 : 실리콘 산화물 절연층20: N + region or fourth semiconductor region 22: silicon oxide insulating layer

26 : 알루미늄 전도층 또는 전도수단 28 : 결합패드26: aluminum conductive layer or conductive means 28: bonding pad

30 : 전원단자30: power supply terminal

본 발명은 집적회로(IC)보호장치에 관한 것이다.The present invention relates to an integrated circuit (IC) protection device.

많은 종류의 전기기구는 순간적인 과도 전압으로부터 손상받기 쉬운 IC장치를 포함한다.Many kinds of electrical appliances include IC devices susceptible to damage from transient transient voltages.

예를들면, 영상신호 및 가청신호를 처리하기위해 IC장치를 포함하는 텔레비젼 수상기에서는 영상을 생성하는 키네스코우프의 양극이 통상고전위, 즉 25,000볼트에서 바이어스된다. 이 순간적인 과도 전압은 키네스코우프의 고전압양극이 신속하게 방전될때 발생하는 키네스코우프의 아아크 방전에 의해 생성된다. 또한, 텔레비젼수상기가 정상동작을 할때 그 키네스코우프의 하나 또는 하나 이상의 다른 저전위 전극사이에서도 예기치 않게 키네스코우프의 아아크 방전이 발생할수 있다. 이 두가지 경우에 있어서, 키네스코우프의 아아크 방전으로 말미암아 IC단자에서 흔히 100볼트를 초과하여 양및음의 피크치를 갖는 순간적인 과도전압이 초래되는데, 이는 1내지 수 마이크로 초동안 지속된다.For example, in a television receiver including an IC device for processing a video signal and an audible signal, the anode of the kinescope that produces the image is biased at a high potential, that is, 25,000 volts. This instantaneous transient voltage is generated by arc discharge of the kinescope, which occurs when the high voltage anode of the kinescope is rapidly discharged. In addition, arc discharge of the kinescope can occur unexpectedly even between one or more other low potential electrodes of the kinescope when the television receiver is in normal operation. In both cases, arc discharge of the kinescope results in instantaneous transients with positive and negative peaks often exceeding 100 volts at the IC terminals, which lasts for one to several micro seconds.

텔레비젼 수상기에서의 순간적인 과도전압의 또 다른 원인은 정전기 방전이다. 정전기 충전의 형성은 사용자에 의해 텔레비젼 수상기의 제어장치를 통해 방전될수 있는데, 이는 텔레비젼 수상기 내의 IC장치를 손상시킬수 있는 순간적인 과도전압을 발생한다.Another cause of instantaneous transients in television receivers is electrostatic discharge. The formation of an electrostatic charge can be discharged by the user through the control of the television receiver, which generates a transient transient voltage that can damage the IC device in the television receiver.

본 발명은 반도체 구조로 집적된 한쌍의 상보성 전도율 트랜지스터와 저항(선형 또는 비선형)소자를 구비한 집적회로형 반도체 보호회로로 구현된다. 이러한 한쌍의 상보성 전도율 트랜지스터와 저항 소자는 2개의 단자장치를 형성하여 그 2개의 단자 양단의 전위차가 규정된 임계를 초과할때 고전류를 전도시킬수 있도록 배열된다. 보호장치의 한 단자에는 보호될 회로의 회로단자가 연결되고 다른 단자에는 동작 전위원이 연결된다. 따라서, 보호된 회로의 회로단자에서의 전위가 규정된 임계와 같은 양만큼 동작공급전위를 초과할때, 그 보호회로는 전도하게되고 이에따라 IC장치를 손상으로부터 보호할 수 있게된다.The present invention is implemented as an integrated circuit type semiconductor protection circuit having a pair of complementary conductivity transistors and a resistor (linear or nonlinear) element integrated in a semiconductor structure. This pair of complementary conductivity transistors and resistive elements form two terminal devices and are arranged to conduct high current when the potential difference across the two terminals exceeds a prescribed threshold. One terminal of the protective device is connected to the circuit terminal of the circuit to be protected and the other terminal is connected to the operating member. Thus, when the potential at the circuit terminal of the protected circuit exceeds the operating supply potential by an amount equal to the prescribed threshold, the protection circuit is conducted and thus protects the IC device from damage.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제1도에 도시된 바와같이, 반도체회로는 P형실리콘 물질로된 기판(10)상에 형성된다. 이 기판(10)상에는 N-형 전도율로된 에피텍셜층(12)이 형성되어 있다. 이 N-에피텍셜층(12)내에는 이것과 PN접합을 형성하는 P형영역(14)이 형성된다. 상기 N-에피텍셜층(12)내에는 이것과 PN접합을 형성하는 또 다른 P형영역(16)이 형성된다. P형영역(16)내에는 N+영역(18)이 형성되어 P형영역(16)과 PN접합을 형성한다. N-영역 에피텍셜층(12)내에는 또 다른 N+형영역(20)이 형성된다. 그리고 매설된 N+포켓(11)이 P형 영역(14) 및 (16)아래에 위치한다.As shown in FIG. 1, a semiconductor circuit is formed on a substrate 10 made of a P-type silicon material. An epitaxial layer 12 of N-type conductivity is formed on the substrate 10. In this N-epitaxial layer 12, a P-type region 14 forming a PN junction with this is formed. In the N-epitaxial layer 12, another P-type region 16 is formed which forms a PN junction with it. An N + region 18 is formed in the P-type region 16 to form a PN junction with the P-type region 16. Another N + type region 20 is formed in the N-region epitaxial layer 12. An embedded N + pocket 11 is located below the P-type regions 14 and 16.

실리콘 산화물로된 절연층(22)은 N-에피텍셜층(12)의 표면위에 놓인다. 영역(14),(18) 및 (20)위의 절연층(22)에는 각각의 전기 접촉을 행하기 위해 개구들이 형성된다. 예컨대, 알루미늄으로된 전도층(26)이 절연층(22)위에 형성되어 영역(18) 및 (20)과 접촉하고 있다. 전도층(26)은 양의 동작공급전위(V+)를 수신하는 단자(30)에 추가로 연결된다. 또, 알루미늄으로된 전도층(24)이 영역(14)과 접촉하도록 절연층(22)내의 개구를 통해 확장된다. 결합패드(28)가 전도층(24)을 통하여 영역(14)에 연결된다. 이 결합패드(28)는 IC상의 다른곳인 이용회로의 입력 또는 출력단자(도시되지 않음)에 연결된다. P+형 영역(32)은 에피텍셜층(12)의 표면에서 기판(10)까지 확장된다. 영역(32)은 에피텍셜층(12)을 감싸고 있으며 보호회로를 기판(12)위의 다른회로와 격리한다.제2도는 제1도에 도시된 구조의 회로도이며, 여기서 저항소자는 선형소자이다. 보호회로는 NPN트랜지스터(Q1), PNP트랜지스터(Q2), 저항 R로 표시된 선형저항 소자들을 포함한다.An insulating layer 22 of silicon oxide is placed on the surface of the N-epitaxial layer 12. Openings are formed in the insulating layer 22 over the areas 14, 18 and 20 to make respective electrical contacts. For example, a conductive layer 26 of aluminum is formed over the insulating layer 22 and in contact with the regions 18 and 20. Conductive layer 26 is further connected to terminal 30 which receives a positive operating supply potential V +. In addition, a conductive layer 24 made of aluminum extends through the opening in the insulating layer 22 to contact the region 14. The bond pad 28 is connected to the region 14 through the conductive layer 24. This coupling pad 28 is connected to an input or output terminal (not shown) of the utilization circuit elsewhere on the IC. P + type region 32 extends from the surface of epitaxial layer 12 to substrate 10. The area 32 surrounds the epitaxial layer 12 and isolates the protection circuit from other circuits on the substrate 12. FIG. 2 is a circuit diagram of the structure shown in FIG. 1, wherein the resistor element is a linear element. . The protection circuit includes an NPN transistor Q1, a PNP transistor Q2, and linear resistor elements denoted by a resistor R.

트랜지스터(Q1)의 에미터 전극(1180, 베이스전극(116), 콜렉터전극(112)은 각기 제1도의 영역(18), (16), (12)에 해당된다. 그리고 트랜지스터(Q2)의 에미터전극(114), 베이스전극(112), 콜렉터전극(116)은 제1도에서 영역(14), (12), (16)에 해당된다. (120)으로 표시된 저항(R)은 트랜지스터(Q1)의 에미터전극(118)과 트랜지스터(Q2)의 베이스전극(112)사이에 연결되며, 제1도에서 P형영역(16) 및 N+영역(20)사이의 N-형에피텍셜층(12)의 영역에 해당한다. 트랜지스터(Q1)의 에미터 전극과 저항 R사이의 도선(126)은 제1도에서 전도층(26)에 해당한다.The emitter electrode 1180, base electrode 116, and collector electrode 112 of transistor Q1 correspond to regions 18, 16, and 12 of FIG. 1, respectively, and the emitter of transistor Q2. The emitter electrode 114, the base electrode 112, and the collector electrode 116 correspond to the regions 14, 12, and 16 in Fig. 1. The resistor R denoted by 120 denotes a transistor ( It is connected between the emitter electrode 118 of Q1 and the base electrode 112 of transistor Q2, and the N-type epitaxial layer between the P-type region 16 and the N + region 20 in FIG. 12. The lead 126 between the emitter electrode of transistor Q1 and resistor R corresponds to conductive layer 26 in FIG.

저항(R) 값은 N-에피텍셜층(12)의 저항률과, P형영역 (16) 및 N+영역(20)(제1도)사이에 위치된 N-에피텍셜층의 기하학적 수치에 의해서 결정된다. 예를들면, 저항 R의 저항값이 N+영역(20)을 P형 영역(16)으로부터 더욱 떨어지게 함으로써 증가될 수 있다. 또한, 매설된 N+영역(11)은 P형영역(14) 및 (16)바로 아래에 위치해있는 반면, 상기 P형영역(16) 및 N+영역(20)사이의 N-에피텍셜층(12)의 부분 아래에서 확장되지 않는다.The resistance (R) value is determined by the resistivity of the N-epitaxial layer 12 and the geometrical values of the N-epitaxial layer located between the P-type region 16 and the N + region 20 (FIG. 1). do. For example, the resistance value of the resistor R can be increased by further separating the N + region 20 from the P-type region 16. Also, the buried N + region 11 is located directly underneath the P-type regions 14 and 16, while the N-epitaxial layer 12 between the P-type region 16 and the N + region 20 is located. It does not extend under the part of.

제2도에서, 트랜지스터(Q1), (Q2)는 실리콘 제어정류기(SCR)를 형성하도록 연결된다. 특히, 트랜지스터(Q1)의 베이스 전극은 트랜지스터(Q2)의 콜렉터 전극에 연결되며, 트랜지스터(Q2)의 베이스전극은 트랜지스터(Q1)의 콜렉터전극에 연결된다. 저항 R은 트랜지스터(Q1)의 콜렉터-에미터 통전통로와 병렬로 연결된다.In FIG. 2, transistors Q1 and Q2 are connected to form a silicon controlled rectifier SCR. In particular, the base electrode of transistor Q1 is connected to the collector electrode of transistor Q2, and the base electrode of transistor Q2 is connected to the collector electrode of transistor Q1. Resistor R is connected in parallel with the collector-emitter conduction path of transistor Q1.

이제 제3도를 참조하면, 여기에는 통상 N+형전도율의 매설된 영역(11)을 가진 P형 실리콘물질로된 기판(10)상에 형성된 반도체 회로가 도시되어 있다. N-형 전도율의 에피텍셜층(12)은 기판(10)상에 형성배치된다. 그리고 P형 영역(14)이 N-형 에피텍셜층(12)내에 형성되어 에피텍셜층(12)과 PN접합을 형성한다. 또다른 P형 영역(16)도 N-형 에피텍셜층(12)내에 형성되어 에피텍셜층(12)과 PN접합을 형성한다. 또한, N+영역(18)이 P형영역(16)과 PN접합을 형성하도록 P형영역(16)내에 형성된다. 영역(12), (16), (18)의 조합은 각기 트랜지스터(Q1)의 콜렉터, 베이스, 에미터를 나타낸다. 본 실시예에서, P형 영역(38)은 N-형 에피텍셜층(12)내에 형성되며, N+영역(20)은 P형영역(38)내에 형성된다. P형영역(38)에 있접한 N-에피텍셜층(12)내에 형성된 N+영역(36)과 함께 영역(20) 및 (38)은 각기 트랜지스터(Q3)의 에미터, 베이스, 콜렉터를 나타낸다. 매설된 N+포켓(11)은 P형 영역(14), (16), (38)아래에있다.Referring now to FIG. 3, there is shown a semiconductor circuit formed on a substrate 10 made of a P-type silicon material, typically having a buried region 11 of N + conductivity. An epitaxial layer 12 of N-type conductivity is formed on the substrate 10. P-type region 14 is then formed in N-type epitaxial layer 12 to form PN junction with epitaxial layer 12. Another P-type region 16 is also formed in the N-type epitaxial layer 12 to form a PN junction with the epitaxial layer 12. In addition, an N + region 18 is formed in the P-type region 16 to form a PN junction with the P-type region 16. The combination of regions 12, 16, and 18 represents the collector, base, and emitter of transistor Q1, respectively. In this embodiment, the P-type region 38 is formed in the N-type epitaxial layer 12 and the N + region 20 is formed in the P-type region 38. The regions 20 and 38 together with the N + regions 36 formed in the N-epitaxial layer 12 adjacent to the P-type region 38 represent emitters, bases, and collectors of the transistor Q3, respectively. The embedded N + pocket 11 is under the P-type regions 14, 16, 38. As shown in FIG.

실리콘 산화물로된 절연층(22)은 N-에피텍셜층(12)의 표면위에 있다. 영역(14), (18), (36), (38) 및 (20)위의 절연층(22)에는 각각의 전기 접촉을 행하기위한 개구들이 형성되어 있다. 예컨대, 알루미늄으로된 전도접촉부분(26)은 절연층(22)을 통하여 확장되어 영역(18)과 저항성접촉을 형성한다. 그리고 알루미늄으로된 전도 접촉부분(34)은 트랜지스터(Q3)의 베이스 콜렉터영역을 단락시켜서 다이오드를 형성하도록하기 위해 영역(36), (38)과 저항성 접촉을 한다. 상기 전도접촉부분(26)은 리드(42)에 의해 양의 동작공급전위(V+)을 공급받을 수 있는 단자(30)에 추가로 영결된다. 또한, 알루미늄으로된 전도층(24)은 절연층(22)내의 개구를 통해 영역(14)과 접촉하도록 확장된다. 그리고 결합패드(28)가 전도층(24)을 통해 영역(14)에 연결된다. 이 결합패드(28)는 더우기 IC상의 다른 곳이 이용회로(도시되지 않음)의 입력 또는 출력단자에 연결된다. P+형 절연 영역(32)은 에피텍셜층(12)의 표면에서 기판(10)까지 확장되고, 또한 보호회로를 기판(12)상의 다른 회로로 부터 절연시키기 위해서 에피텍셜층(12)을 둘러싸고 있다. 이 절연영역(32)이 형성될때, P+영역(40)이 영역(14)에도 형성될 수 있다. 이 부가된 영역(40)은 에미터 주입 능력을 개선하려는 경향이 있으며, 접촉저항값 혹은 트랜지스터(Q2)의 온(on)상태때의 저항값을 감소시킬 수 있다.An insulating layer 22 of silicon oxide is on the surface of the N-epitaxial layer 12. Insulating layers 22 over regions 14, 18, 36, 38, and 20 are provided with openings for making respective electrical contacts. For example, the conductive contact portion 26 of aluminum extends through the insulating layer 22 to form an ohmic contact with the region 18. The conductive contact portion 34 made of aluminum is in ohmic contact with regions 36 and 38 to short-circuit the base collector region of transistor Q3 to form a diode. The conducting contact portion 26 is further connected to a terminal 30 which can be supplied with a positive operating supply potential V + by the lead 42. In addition, the conductive layer 24 made of aluminum extends to contact the region 14 through an opening in the insulating layer 22. The bond pad 28 is then connected to the region 14 through the conductive layer 24. This coupling pad 28 is furthermore connected elsewhere on the IC to the input or output terminal of the utilization circuit (not shown). The P + type insulating region 32 extends from the surface of the epitaxial layer 12 to the substrate 10 and surrounds the epitaxial layer 12 to insulate the protective circuit from other circuits on the substrate 12. . When the insulating region 32 is formed, a P + region 40 may also be formed in the region 14. This added region 40 tends to improve the emitter implantation capability and can reduce the contact resistance value or the resistance value when the transistor Q2 is on.

제4도는 제3도에 도시된 구조의 개략회로도이며, 여기서, 저항소자는 다이오드형의 비선형 저항소자이다. 보호회로는 NPN트랜지스터(Q1)와 PNP트랜지스터(Q2)와 다이오드로서 연결된 NPN트랜지스터(Q3)에 의해 형성된 비선형 저항소자등을 포함한다. 트랜지스터(Q1)의 에미터 전극(118), 베이스전극(116), 콜렉터전극(112)은 제3도에서 각기 영역(18), (16), (12)에 해당한다. 그리고 트랜지스터(Q2)의 에미터전극(114), 베이스전극(112), 콜렉터전극(116)은 제3도에서 각기 영역 (14), (12), (16)에 해당한다. 다이오드로서 연결된 트랜지스터(Q3)는 트랜지스터(Q2)의 베이스전극과 동작전위원(30)사이에 연결된다. 트랜지스터(Q3)의 베이스(138)영역과 콜ㄹ렉터(136)영역은 접촉부분(34)(제3도)에 의해 다이오드를 형성하도록 단락되는 반면 에미터영역(120)(제3도, 영역20)은 도선(144)(제3도, 도선44)에 의해 동작전위원(30)에 연결된다. 장치를 완성하기 위해서 도선(142)은 트랜지스터(Q3)의 에미터(120)와 트랜지스터(Q1)의 에미터(118)를 전원(30)에 연결한다.4 is a schematic circuit diagram of the structure shown in FIG. 3, wherein the resistor element is a diode-type nonlinear resistor element. The protection circuit includes a nonlinear resistance element formed by the NPN transistor Q3 and the NPN transistor Q3 connected as a diode to the NPN transistor Q1 and the PNP transistor Q2. The emitter electrode 118, the base electrode 116, and the collector electrode 112 of the transistor Q1 correspond to the regions 18, 16, and 12, respectively, in FIG. 3. The emitter electrode 114, the base electrode 112, and the collector electrode 116 of the transistor Q2 correspond to the regions 14, 12, and 16, respectively, in FIG. 3. The transistor Q3 connected as a diode is connected between the base electrode of the transistor Q2 and the operating electrode 30. Base 138 and collector 136 regions of transistor Q3 are shorted to form a diode by contact portion 34 (FIG. 3) while emitter region 120 (FIG. 3, region) 20 is connected to the operation center 30 by the conducting wire 144 (FIG. 3, conducting wire 44). To complete the device, lead 142 connects emitter 120 of transistor Q3 and emitter 118 of transistor Q1 to power source 30.

저항R(제1도)값은 N형 에피텍셜층(12)의 저항률과, P형 영역(16) 및 N+영역(20)사이에 위치한 N형 에피텍셜층의 기하학적 수치에 의해서 단독으로 결정된다. 예를들면, 저항(R)의 저항치는 N+영역(20)을 P형영역(16)으로 부터 더욱 멀어지게 배치함으로써 증가될 수 있다. 제2도의 회로에서와 같이, 베이스전류는 트랜지스터 조합(Q1/Q2)를 래치결합시키는 재발생동작이 일어나도록 트랜지스터(Q2)를 트리거하기 위해 필요하다. 제4도의 회로도에서, 순 방향바이어스될때의 Q3(비선형 저항소자)의 존재는 트리거 동작이 일어나기전에 극복해야 하는 약 0.6볼트 부가적 전압강하를 일으킨다. 그렇지만, Q3의존재는 N+포켓(11)과 접촉하는 깊은 확산영역(40)의 존재로 좌우되는 약 8볼트의 역바이어스 항복전압과 더불어 다이오드의 고유치인 약 7볼트의 역바이어스 항복전압을 가산한다.이와같이, 약 12볼트에서 전원을 동작시킬때 필요한 약 15볼트의 총역바이어스 항복전압이 성취된다.The resistance R (FIG. 1) value is determined solely by the resistivity of the N-type epitaxial layer 12 and the geometrical values of the N-type epitaxial layer located between the P-type region 16 and the N + region 20. . For example, the resistance value of the resistor R may be increased by disposing the N + region 20 further away from the P-type region 16. As in the circuit of FIG. 2, a base current is needed to trigger transistor Q2 so that a regenerating operation occurs to latch-couple transistor combinations Q1 / Q2. In the circuit diagram of FIG. 4, the presence of Q3 (nonlinear resistive element) when forward biased causes about 0.6 volt additional voltage drop that must be overcome before the trigger action takes place. However, the presence of Q3 adds about 8 volts reverse bias breakdown voltage, which is dependent on the presence of deep diffusion region 40 in contact with N + pocket 11, and about 7 volts reverse bias breakdown voltage, which is the intrinsic value of the diode. As such, a total reverse bias breakdown voltage of about 15 volts is required when operating the power supply at about 12 volts.

제2도에서와 같이, 제4도의 트랜지스터(Q1), (Q2)는 실리콘 제어정류기(SCR)을 형성하도록 연결된다. 특히, Q1의 베이스 전극은 Q2의 콜렉터 전극에 연결되며, Q2의 베이스 전극은 Q1의 콜렉터 전극에 연결된다. 다이오드연결형 트랜지스터(Q3)은 트랜지스터 Q1의 콜렉터와 에미터가 통전통로와 병렬로 연결된다.As in FIG. 2, transistors Q1 and Q2 in FIG. 4 are connected to form a silicon controlled rectifier SCR. In particular, the base electrode of Q1 is connected to the collector electrode of Q2, and the base electrode of Q2 is connected to the collector electrode of Q1. In the diode-connected transistor Q3, the collector and the emitter of the transistor Q1 are connected in parallel with the conduction path.

본 발명의 보호회로는 저항소자(제2도의 선형저항 R 또는 제4도의 다이오드연결형 트랜지스터)가 통상의 세단자 SCR장치를 두단자 장치로 변환시켜서 그단자 양단의 전압이 규정된 임계를 초과할때 전도하게 되는 종래의 SCR장치와는 다르다. 더군다나, 종래의 SCR과는 달리 본 발명은 트랜지스터(Q1)혹은(Q2)의 베이스와 에미터 전극 사이에 저항을 필요로하지 않는다.In the protection circuit of the present invention, when a resistance element (linear resistor R in FIG. 2 or diode-connected transistor in FIG. 4) converts a conventional three-terminal SCR device into a two-terminal device, and the voltage across the terminal exceeds a prescribed threshold, It is different from the conventional SCR device which is conducted. Furthermore, unlike the conventional SCR, the present invention does not require a resistance between the base of the transistor Q1 or Q2 and the emitter electrode.

두가지 실시예의 보호회로(제2도 및 제4도)는 양의 동작공급 전위(V+)을 공급받는 도선(126)을 거쳐 단자3(80)에 연결된다. 이 보호회로는 Q2의 에미터전극에서 결합패드(28)로 연결되며, 그것은 또한 보호될 이용회로에 연결된다.The protection circuits (FIGS. 2 and 4) of the two embodiments are connected to terminal 3 80 via lead 126 receiving a positive operating supply potential V +. This protection circuit is connected to the coupling pad 28 at the emitter electrode of Q2, which is also connected to the utilization circuit to be protected.

동작상태에서는 결합패드(28)에서의 신호가 V+이하의 전위에서 정상적으로 파동한다. 결합패드(28)에서의 전위가 V+이하일동안은 트랜지스터(Q2)의 베이스와 에미터간 접합이 역바이어스되고, 트랜지스터(Q1)과 (Q2)는 비통전 상태이다.In the operating state, the signal at the coupling pad 28 normally oscillates at a potential equal to or lower than V +. While the potential at the coupling pad 28 is equal to or less than V +, the junction between the base and the emitter of the transistor Q2 is reverse biased, and the transistors Q1 and Q2 are in a non-conductive state.

결합패드(28)에서 나타나는 순간적인 과도 고전압은 결합패드(28)에서의 전위를 V+보다 더욱 양의 전위가 되게한다. 결합패드(28)와 전원단자(30)사이의 전위차가 트랜지스터(Q2)와 (Q3)의 순방향 바이어스된 베이스 에미터전압(VBE)보다 더클때, 트랜지스터(Q2)는 콜렉터 전류가 전도하기 시작한다. 트랜지스터(Q2)의 콜렉터 전극을 통전하는 전류는 Q1을 통전시키기 위해 이 트랜지스터(Q1)의 베이스에 베이스전류를 공급한다. 또한, 트랜지스터(Q1)의 콜렉터 전극을 통전하는 전류는 트랜지스터(Q2)의 베이스에 베이스 전류를 공급하며 그에따라 트랜지스터(Q2)와 트랜지스터(Q1)를 고통전상태로 구동할수 있다. 결합패드(28)에서 전원단자(30)까지 순간적인 과도 고전압에 의해서 공급되는 전류가 최소 유지전류 이하로 떨어질때, 트랜지스터(Q2)가 차단되고 그러면 또한 Q1에 베이스 전류가 공급되지 못해 Q1도 차단되며, 그에따라 보호회로가 비통전상태로 된다. 이와같은 방법은, 결합패드(28)에서의 양의 전압을 생성하는 순간적인 과도 고전압 에너지가 트랜지스터(Q1) 및 (Q2)의 통전에 의해 전원단자(30)로 소모되므로 이에따라 실용회로를 손상으로부터 보호할 수 있다.The transient transient high voltage seen at the bond pad 28 causes the potential at the bond pad 28 to be more positive than V +. When the potential difference between coupling pad 28 and power supply terminal 30 is greater than the forward biased base emitter voltage V BE of transistors Q2 and Q3, transistor Q2 begins to conduct collector current. do. The current through the collector electrode of transistor Q2 supplies the base current to the base of this transistor Q1 to energize Q1. In addition, the current passing through the collector electrode of the transistor Q1 supplies a base current to the base of the transistor Q2, thereby driving the transistor Q2 and the transistor Q1 in a painless state. When the current supplied by the transient transient high voltage from the coupling pad 28 to the power supply terminal 30 falls below the minimum holding current, the transistor Q2 is cut off and also the base current is not supplied to Q1 so that Q1 is also cut off. As a result, the protection circuit is turned off. In this method, the transient transient high voltage energy that generates a positive voltage at the coupling pad 28 is consumed by the power supply terminal 30 by energizing the transistors Q1 and Q2. I can protect it.

Claims (10)

기판과, 결합패드와, 이 결합패드에 연결된 신호 단자와, 상기 기판상의 표면위에 배치된 제1전도율형의 단일 반도체층과, 이 반도체층과 관련하여 형성한 PN접합부내에 배치된 제2전도율형의 제1반도체영역과, 이 제1반도체 영역과 관련하여 형성한 PN접합부내에 배치된 제1전도율형의 제2반도체 영역을 구비하여 집적이용회로를 보호하기 위한 반도체 구조물에 있어서, 상기 반도체층(12)과 관련하여 형성한 PN접합부내에 배치된 제2전도율형의 제3도반체영역(18)과, 상기 반도체 층내에 배치되어 제1반도체영역과 인접해서 약간 떨어져 있는 제1전도율형의 제4반도체 영역(20)과, 상기 제1 및 제3반도체 영역 아래에서 단독으로 위치되고 상기 반도체층 및 기판(10)사이에 배치되어서 상기 반도체층보다 더 낮은 저항율을 가지며 반도체층과 동일한 전율형의 제5반도체층(11)과, 상기 결합패드를 제3반도체 영역에 연결하기 위한 제1전도수단과, 전원단자(30)와, 제2반도체영역(16)을 제4반도체영역과 전원단자에 연결하기 위한 제2전도수단(26)을 추가로 구비한 것을 특징으로 하는 집적회로 보호장치.A substrate, a coupling pad, a signal terminal connected to the coupling pad, a first conductivity type single semiconductor layer disposed on a surface on the substrate, and a second conductivity type disposed in the PN junction portion formed in association with the semiconductor layer. A semiconductor structure for protecting an integrated circuit, comprising: a first semiconductor region of a semiconductor; and a second semiconductor region of a first conductivity type disposed in a PN junction formed in association with the first semiconductor region. 12, the third conductive region 18 of the second conductivity type disposed in the PN junction portion formed in relation to 12) and the fourth conductivity type of the first conductivity type disposed in the semiconductor layer and slightly spaced apart from the first semiconductor region. Positioned solely below the semiconductor region 20 and the first and third semiconductor regions and disposed between the semiconductor layer and the substrate 10 to have a lower resistivity than the semiconductor layer and of the same conductivity type as the semiconductor layer. A first conductive means for connecting the fifth semiconductor layer 11, the coupling pad to the third semiconductor region, the power supply terminal 30, and the second semiconductor region 16 to the fourth semiconductor region and the power supply terminal; And a second conductive means (26) for connection. 제1항에 있어서, 반도체층(12)의 표면에서 기판(10)까지 확장하고 상기 반도체층을 둘러싸는 제2정도율형의 제6반도체영역(32)을 추가로 구비한 것을 특징으로 하는 집적회로 보호장치.An integrated circuit according to claim 1, further comprising a sixth semiconductor region (32) of a second degree of accuracy extending from the surface of the semiconductor layer (12) to the substrate (10) and surrounding the semiconductor layer. Protection. 제2항에 있어서, 기판물질이 P형 전도율을 갖는 실리콘인 것을 특징으로 하는 집적회로 보호장치.3. The integrated circuit protection device according to claim 2, wherein the substrate material is silicon having a P-type conductivity. 제3항에 있어서, 상기층이 N형 전도율을 갖는 에피텍셜층인 것을 특징으로 하는 집적회로 보호장치.4. An integrated circuit protection device according to claim 3, wherein the layer is an epitaxial layer having an N-type conductivity. 제4항에 있어서, 제4 및 제5반도체영역 사이에 배치된 반도체층의 저항부분의 저항값에 의해 표시되는 선형동작 저항소자를 추가로 구비한 것을 특징으로 하는 집적회로 보호장치.5. The integrated circuit protection device according to claim 4, further comprising a linear operating resistance element indicated by the resistance value of the resistance portion of the semiconductor layer disposed between the fourth and fifth semiconductor regions. 기판과, 결합패드와, 이 결합패드에 연결된 신호단자와, 상기 기판상의 표면위에 배치된 제1전도율형의 단일반도체층과, 이 반도체층과 관련하여 형성한 PN접합부내에 배치된 제2전도율형의 제1반도체영역과, 이 제1반도체영역과 관련하여 형성한 PN접합부내에 배치된 제1전도율형의 제2반도체 영역을 구비하는 집적이용회로를 보호하기 위한 반도체 구조물에 있어서, 반도체층과 관련하여 형성한 PN접합부내에 배치된 제2전도율형의 제3반도체 영역과, 상기 반도체층내에 배치되어 제1반도체영역과 인접해서 약간 떨어져 있는 제1전도율형의 제4반도체 영역(20)과, 상기 반도체층의 표면에서 확장하고 제4반도체 영역에 의해 완전히 둘러싸여진 제1전도율형의 제5반도체 영역(11)과, 제4반도체 영역에 인접한 반도체층의 표면에서 확장하는 제1전도율형의 제6반도체영역(32)과, 제1, 제3, 제4 및 제6 반도체 영역 아래에서 단독으로 위치되고 상기 반도체 층 및 기판 사이에 배치되어서 상기 반도체층 보다 더 낮은 저항율을 가지며 반도체층과 동일한 전도율형의 제7반도체영역(38)과, 상기 결합패드를 제3반도체영역에 연결하기 위한 제1전도 수단과, 전원단자(30)와, 제2반도체영역을 제5반도체 영역과 전원단자에 연결하기 위한 제2전도수단(26)과, 제4반도체영역을 제6반도체 영역에 연결하기 위한 제3전도수단(34)을 추가로 구비한 것을 특징으로 하는 집적회로 보호장치.A substrate, a bonding pad, a signal terminal connected to the bonding pad, a single semiconductor layer of a first conductivity type disposed on a surface on the substrate, and a second conductivity type disposed in a PN junction formed in association with the semiconductor layer. A semiconductor structure for protecting an integrated use circuit having a first semiconductor region of a semiconductor and a second semiconductor region of a first conductivity type disposed in a PN junction formed in association with the first semiconductor region. A third semiconductor region of the second conductivity type disposed in the PN junction portion formed thereon, a fourth semiconductor region 20 of the first conductivity type disposed in the semiconductor layer and slightly separated from the first semiconductor region; The fifth semiconductor region 11 of the first conductivity type, which extends from the surface of the semiconductor layer and is completely surrounded by the fourth semiconductor region, and the first conductivity type that extends from the surface of the semiconductor layer adjacent to the fourth semiconductor region. Located solely under the six semiconductor region 32 and the first, third, fourth and sixth semiconductor regions and disposed between the semiconductor layer and the substrate, having a lower resistivity than the semiconductor layer and having the same conductivity as the semiconductor layer. Type seventh semiconductor region 38, a first conduction means for connecting the coupling pad to the third semiconductor region, a power supply terminal 30, and a second semiconductor region to a fifth semiconductor region and a power terminal. And second conducting means (26) for connecting the third conducting means (34) for connecting the fourth semiconductor region to the sixth semiconductor region. 제6항에 있어서, 반도체층의 표면에서 반도체층을 둘러싸기 위한 기판까지 확장한 제2전도율형의 제8반도체영역(36)을 추가로 구비한 것을 특징으로 하는 집적회로 보호장치.7. The integrated circuit protection device according to claim 6, further comprising an eighth semiconductor region (36) of a second conductivity type extending from the surface of the semiconductor layer to a substrate for enclosing the semiconductor layer. 제7항에 있어서, 기판물질이 P형 전도율을 갖는 실리콘인 것을 특징로 하는 집적회로 보호장치.8. An integrated circuit protection device according to claim 7, wherein the substrate material is silicon having a P-type conductivity. 제8항에 있어서, 상기층이 N형 전도율을 갖는 에피텍셜층인 것을 특징으로 하는 집적회로 보호장치.9. An integrated circuit protection device according to claim 8, wherein said layer is an epitaxial layer having an N-type conductivity. 제9항에 있어서, 제4 및 제5영역의 접합부에서 형성된 다이오드에 의해 표시되는 비선형 저항소자를 추가로 구비한 것을 특징으로 하는 집적회로 보호장치.10. An integrated circuit protection device according to claim 9, further comprising a non-linear resistance element represented by a diode formed at the junction of the fourth and fifth regions.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5948951A (en) * 1982-09-14 1984-03-21 Toshiba Corp Semiconductor protective device
US4484244A (en) * 1982-09-22 1984-11-20 Rca Corporation Protection circuit for integrated circuit devices
US4562454A (en) * 1983-12-29 1985-12-31 Motorola, Inc. Electronic fuse for semiconductor devices
KR900008746B1 (en) * 1986-11-19 1990-11-29 삼성전자 주식회사 Semiconductor device protecting a connection
DE3835569A1 (en) * 1988-10-19 1990-05-03 Telefunken Electronic Gmbh Protective arrangement
DE4004526C1 (en) * 1990-02-14 1991-09-05 Texas Instruments Deutschland Gmbh, 8050 Freising, De
US5224169A (en) * 1991-05-13 1993-06-29 Thomson Consumer Electronics, Inc. Protection arrangement for an audio output channel
US5235489A (en) * 1991-06-28 1993-08-10 Sgs-Thomson Microelectronics, Inc. Integrated solution to high voltage load dump conditions
USD794465S1 (en) 2015-08-28 2017-08-15 The Procter & Gamble Company Container
USD793867S1 (en) 2015-08-28 2017-08-08 The Procter & Gamble Company Container
USD793250S1 (en) 2015-09-07 2017-08-01 The Procter & Gamble Company Container

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3524113A (en) * 1967-06-15 1970-08-11 Ibm Complementary pnp-npn transistors and fabrication method therefor
DE1901075A1 (en) * 1969-01-10 1970-08-13 Bosch Gmbh Robert Two-pole electrical switching element
JPS55113358A (en) * 1979-02-23 1980-09-01 Hitachi Ltd Semiconductor device
GB2056808A (en) * 1979-08-17 1981-03-18 Lumenition Ltd Power transistor protection

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