KR100192469B1 - Esd protection circuit - Google Patents
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Abstract
본 발명은 ESD 보호회로에 관한 것으로 특히, 고전압에서도 견딜 수 있도록 한 ESD 보호회로에 관한 것이다.The present invention relates to an ESD protection circuit, and more particularly, to an ESD protection circuit that can withstand high voltages.
본 발명의 ESD 보호회로는 활성영역과 필드영역으로 정의된 제1도전형 반도체 기판을 갖는 반도체 소자의 ESD 보호회로에 있어서, 상기 필드영역에 형성되는 필드 산화막 및 복수개의 격리 산화막; 상기 각 격리 산화막 사이에 형성되는 제2도전형 제1, 제2, 제3, 제4 불순물 확산영역; 상기 제2도전형 제1, 제2, 제3, 제4불순물 확산영역을 감싸고 형성되는 제1도전형 제1, 제2불순물 확산영역; 상기 제2도전형 제2불순물 확산영역에 연결되는 입력패드; 상기 제2도전형 제3불순물 확산영역에 연결되는 접지전압 또는 정전압; 상기 제1도전형 제1, 제2불순물 확산영역 및 상기 제2도전형 제1, 제4불순물 확산영역에 연결되는 SJL를 포함하여 형성됨을 특징으로 한다.An ESD protection circuit of a semiconductor device having a first conductivity type semiconductor substrate defined by an active region and a field region, the ESD protection circuit comprising: a field oxide film and a plurality of isolation oxide films formed in the field region; First, second, third, and fourth impurity diffusion regions of the second conductivity type formed between the respective isolation oxide films; First and second impurity diffusion regions of the first conductivity type surrounding the first, second, third, and fourth impurity diffusion regions of the second conductivity type; An input pad connected to the second conductive type second impurity diffusion region; A ground voltage or a constant voltage connected to the second conductivity type third impurity diffusion region; And the SJL connected to the first and second impurity diffusion regions of the first conductivity type and the first and fourth impurity diffusion regions of the second conductivity type.
Description
본 발명은 ESD(Electro Static Discharge) 보호회로에 관한 것으로 특히, 고전압에서도 견딜 수 있도록 한 ESD 보호회로에 관한 것이다.The present invention relates to an ESD (Electro Static Discharge) protection circuit, and more particularly, to an ESD protection circuit which can withstand high voltage.
일반적으로 모오스(MOS : Metal Oxide Semiconductor) 트랜지스터에서 산화막이 견딜 수 있는 최대 전계의 크기는 64MV/㎝가 되고, 이를 50㎚ 정도의 두께를 갖는 구조로 환산하면 30V 정도가 된다.In general, the maximum electric field of a MOS (Metal Oxide Semiconductor) transistor is about 64 MV / cm, which is about 30 V when converted into a structure having a thickness of about 50 nm.
상기와 같이 30V 정도 크기의 전압은 회로주변에서 발생하는 미세한 양의 정전기에 의하여서도 매우 쉽게 형성될 수 있다.As described above, the voltage of about 30 volts can be formed very easily by a minute amount of static electricity generated around the circuit.
사람의 몸이 움직이는 상태에서는 쉴 사이없이 정전기가 발생하고 인체는 매우 큰 양의 전하를 운반하는 캐리어(Carrier)의 역할을 한다.When a human body moves, static electricity is generated without rest, and the human body acts as a carrier that carries a very large amount of electric charge.
따라서, 인체가 도체 가까이 가면 이 정전기가 방전하게 되어 짧은 시간동안에 큰 값의 전류를 내보내게 된다.Therefore, when the human body comes close to the conductor, the static electricity is discharged and a large current is outputted in a short time.
이와같이, 트랜지스터를 파괴(Breakdown)시킬 수 있는 전하의 양은 매우 작은 값이므로 MOS 트랜지스터의 회로에서는 입력단자와 출력단자에 걸리는 전압을 일정 범위내로 유지되도록 하고, 정전파괴 현상이 일어나지 않도록 입력 및 출력 보호회로가 필요하게 되었다.In this way, since the amount of charge that can break down the transistor is very small, the voltage across the input and output terminals of the MOS transistor circuit is kept within a certain range, and the input and output protection circuits .
이하, 첨부된 도면을 참조하여 종래의 ESD보호회로를 설명하면 다음과 같다.Hereinafter, a conventional ESD protection circuit will be described with reference to the accompanying drawings.
제1도는 종래의 ESD 보호회로를 나타낸 등가회로도이다.1 is an equivalent circuit diagram showing a conventional ESD protection circuit.
종래의 ESD 보호회로는 제1도에 도시된 바와 같이 내부회로의 입력단에 저항(11), 제1, 제2기생 바이폴라 트랜지스터(12, 12a), ESD(Electro Static Discharge)트랜지스터(13)로 구성하여 패드(PAD)로부터 입력되는 전압이 정상적인 경우에는 곧바로 내부회로로 입력되지만 정전 유입시에는 상기 제1, 제2기생 바이폴라 트랜지스터(12, 12a)에서 1차적으로 정전기를 바이패스(Bypass) 시키고, 2차적으로 ESD 트랜지스터(13)에서 바이패스 시켜 결과적으로 내부회로를 정전기로부터 보호한다.The conventional ESD protection circuit includes a resistor 11, first and second parasitic bipolar transistors 12 and 12a, and an ESD (Electro Static Discharge) transistor 13 at the input terminal of the internal circuit as shown in FIG. The first and second parasitic bipolar transistors 12 and 12a firstly bypass the static electricity when the voltage input from the pad PAD is normal, Secondarily by the ESD transistor 13, thereby protecting the internal circuitry from static electricity.
그러나 이와같은 종래의 ESD 보호회로에 있어서 입력 보호회로가 강한 정전기에 견디려면 입력 저항이 커야하고 저항을 연결하여 입력쪽으로 전달되는 전하를 최소화해야 하기 때문에 입력 저항과 저항에 의해 RC 지연상수가 커지므로 고속용 소자에는 적합하지 않다는 문제점이 있었다.However, in such a conventional ESD protection circuit, the input protection circuit must have a large input resistance in order to withstand strong static electricity, and the RC delay constant is increased due to the input resistance and resistance since the electric charges transmitted to the input side by connecting the resistors must be minimized There is a problem in that it is not suitable for a high-speed device.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 펀치스로우(Punch Through)를 쉽게 발생시킬 수 있는 바이폴라를 접속시켜 방전 경로(Path)를 형성하므로써 강한 정전기에도 견딜수 있는 ESD 보호회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention provides an ESD protection circuit that can withstand a strong static electricity by forming a discharge path by connecting a bipolar that can easily generate a punch through, There is a purpose.
제1도는 종래의 ESD 보호회로를 나타낸 등가회로도.FIG. 1 is an equivalent circuit diagram showing a conventional ESD protection circuit; FIG.
제2도는 본 발명의 ESD 보호회로의 구조를 나타낸 구조단면도.FIG. 2 is a structural cross-sectional view showing the structure of the ESD protection circuit of the present invention. FIG.
제3도는 본 발명의 ESD 보호회로를 나타낸 등가회로도.FIG. 3 is an equivalent circuit diagram showing the ESD protection circuit of the present invention. FIG.
제4a와 제4b도는 테스트 패턴을 이용하여 본 발명의 패턴 형성과 동일하게 하여 측정한 데이터를 나타낸 그래프.4A and 4B are graphs showing data measured in the same manner as the pattern formation of the present invention using a test pattern.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
21 : 반도체 기판 22 : 필드 산화막21: semiconductor substrate 22: field oxide film
23 : 격리 산화막23:
24, 25, 26, 27 : 고농도 n형 불순물 확산영역24, 25, 26, 27: high concentration n-type impurity diffusion region
28, 29 : 고농도 p형 불순물 확산영역28, 29: high concentration p-type impurity diffusion region
30 : SJL30: SJL
상기와 같은 목적을 달성하기 위한 본 발명의 ESD 보호회로는 활성영역과 필드영역으로 정의된 제1도전형 반도체 기판을 갖는 반도체 소자의 ESD 보호회로에 있어서, 상기 필드영역에 형성되는 필드 산화막 및 복수개의 격리 산화막; 상기 각 격리산화막 사이에 형성되는 제2도전형 제1, 제2, 제3, 제4불순물 확산영역; 상기 제2도전형 제1, 제2, 제3, 제4불순물 확산영역을 감싸고 형성되는 제1도전형 제1, 제2불순물 확산영역; 상기 제2도전형 제2불순물 확산영역에 연결되는 입력패드; 상기 제2도전형 제3불순물 확산영역에 연결되는 접지전압 또는 정전압; 상기 제1도전형 제1, 제2불순물 확산영역 및 상기 제2도전형 제1, 제4불순물 확산영역에 연결되는 SJL를 포함하여 형성되고, 상기와 같은 구조를 갖는 ESD 보호회로의 등가회로는 입력패드를 통해 내부회로쪽으로 인가하는 과잉전압을 차단시켜 주는 반도체 소자의 ESD 보호회로에 있어서, 상기 입력패드와 내부회로에 연결되어 전하를 축적하는 SJL과, 상기 입력패드와 상기 SJL 사이에 연결되는 제1트랜지스터와, 상기 SJL과 정전압원 및 접지단 사이에 연결되는 제2, 제3트랜지스터를 포함하여 이루어짐에 그 특징이 있다.According to an aspect of the present invention, there is provided an ESD protection circuit for a semiconductor device having a first conductivity type semiconductor substrate defined by an active region and a field region, the ESD protection circuit comprising: Isolating oxide films; First, second, third, and fourth impurity diffusion regions of the second conductivity type formed between the respective isolation oxide films; First and second impurity diffusion regions of the first conductivity type surrounding the first, second, third, and fourth impurity diffusion regions of the second conductivity type; An input pad connected to the second conductive type second impurity diffusion region; A ground voltage or a constant voltage connected to the second conductivity type third impurity diffusion region; An equivalent circuit of the ESD protection circuit including the first conductive type first and second impurity diffusion regions and the SJL connected to the second conductive type first and fourth impurity diffusion regions, An ESD protection circuit for a semiconductor device which cuts off an excess voltage applied to an internal circuit through an input pad, the ESD protection circuit comprising: an SJL connected to the input pad and an internal circuit to accumulate charge; A first transistor, and second and third transistors connected between the SJL and a positive voltage source and a ground terminal.
이하, 첨부된 도면을 참조하여 본 발명의 ESD 보호회로를 상세히 설명하면 다음과 같다.Hereinafter, the ESD protection circuit of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명의 ESD 보호회로의 구조를 나타낸 구조단면도이다.2 is a structural cross-sectional view showing the structure of the ESD protection circuit of the present invention.
즉, 제2도에 도시된 바와같이 활성영역과 필드영역으로 정의된 p형 반도체 기판(21)의 필드영역에 필드 산화막(22)이 형성되고, 격리영역에 격리 산화막(23)이 형성된다.That is, as shown in FIG. 2, the field oxide film 22 is formed in the field region of the p-type semiconductor substrate 21 defined by the active region and the field region, and the isolation oxide film 23 is formed in the isolation region.
또한, 상기 각 격리 산화막(23) 사이에 제1, 제2, 제3, 제4 고농도 n형 불순물 확산영역(24, 25, 26, 27)이 격리형성된다.Also, first, second, third, and fourth high-concentration n-type impurity diffusion regions 24, 25, 26, 27 are formed between the respective isolation oxide films 23.
그리고 상기 p형 반도체 기판(21)상에는 제1, 제2 고농도 p형 불순물 확산영역(28, 29)이 상기 제1, 제2, 제3, 제4고농도 n형 불순물 확산영역(24, 25, 26, 27)들을 감싸도록 격리형성된다.The first and second high concentration p-type impurity diffusion regions 28 and 29 are formed on the p-type semiconductor substrate 21 in the first, second, third and fourth high concentration n-type impurity diffusion regions 24, 25, 26, 27).
이어서, 상기 제2고농도 n형 불순물 확산영역(25)은 입력패드가 연결된다.Then, the second high concentration n-type impurity diffusion region 25 is connected to the input pad.
그리고 상기 제3고농도 n형 불순물 확산영역(26)은 접지전압(Vss)이 연결된다.The third high concentration n-type impurity diffusion region 26 is connected to the ground voltage Vss.
또한, 상기 제1, 제4고농도 n형 불순물 확산영역(24, 27) 및 제1, 제2고농도 p형 불순물 확산영역(28, 29)은 SJL(30)이 연결된다.The SJL 30 is connected to the first and fourth high concentration n-type impurity diffusion regions 24 and 27 and the first and second high concentration p-type impurity diffusion regions 28 and 29.
상기 구성에서 상기 제1, 제2, 제3, 제4고농도 n형 불순물 확산영역(24, 25, 26, 27)들은 상기 p형 반도체 기판(21)과 연결되어 다수개의 기생 바이폴라 트랜지스터(Q1, Q2, Q3)를 구성하게 된다.The first, second, third and fourth high concentration n-type impurity diffusion regions 24, 25, 26 and 27 are connected to the p-type semiconductor substrate 21 to form a plurality of parasitic bipolar transistors Q1, Q2, and Q3.
즉, 상기 제1, 제4고농도 n형 불순물 확산영역(24, 27)은 기생 바이폴라 트랜지스터의 이미터 영역으로 사용하고, 나머지 상기 제2, 제3고농도 n형 불순물 확산영역(25, 26)은 컬렉터 영역으로 사용하며, 상기 p형 반도체 기판(21)은 베이스 영역으로 사용한다.That is, the first and fourth high-concentration n-type impurity diffusion regions 24 and 27 are used as the emitter regions of the parasitic bipolar transistor and the remaining second and third high concentration n-type impurity diffusion regions 25 and 26 Collector region, and the p-type semiconductor substrate 21 is used as a base region.
제3도는 상기와 같은 구조를 갖는 본 발명의 ESD 보호회로의 등가 회로도이다.3 is an equivalent circuit diagram of an ESD protection circuit according to the present invention having the above structure.
본 발명의 ESD 보호회로는 제3도에 도시된 바와같이 내부회로의 입력단에는 펀치 스로우(Punch Through)가 발생할 수 있도록 하는 제1기생 바이폴라 트랜지스터(Q1) 및 제3기생 바이폴라 트랜지스터(Q3)의 컬렉터(Collector)가 연결된다.3, the ESD protection circuit of the present invention includes a first parasitic bipolar transistor Q1 and a third parasitic bipolar transistor Q3, which are connected to an input terminal of an internal circuit to cause a punch through, (Collector) is connected.
그리고 상기 제1기생 바이폴라 트랜지스터(Q1) 및 제2기생 바이폴라 트랜지스터(Q2)의 이미터(Emitter)와 제3기생 바이폴라 트랜지스터(Q3)의 베이스(Base)에 강한 접합 라인(SJL : Storage Junction Line)(30)이 연결된다.A strong junction line (SJL) is formed between the emitters of the first parasitic bipolar transistor Q1 and the second parasitic bipolar transistor Q2 and the base of the third parasitic bipolar transistor Q3, (30) is connected.
또한, 상기 제2기생 바이폴라 트랜지스터(Q2)의 컬렉터(C)와 제3기생 바이폴라 트랜지스터(Q3)의 이미터(E)가 공통으로 연결되어 접지전압(Vss)에 연결된다.The collector C of the second parasitic bipolar transistor Q2 and the emitter E of the third parasitic bipolar transistor Q3 are commonly connected and connected to the ground voltage Vss.
그리고 정전압(Vcc) 및 접지전압(Vss)에도 펀치 스로우가 발생할 수 있도록 한 제2, 제3기생 바이폴라 트랜지스터(Q2, Q3)를 연결하여 상기 SJL(30)에 양(Positive) 전하가 존재하면, 상기 제2, 제3기생 바이폴라 트랜지스터(Q2, Q3)의 순방향 다이오드(Diode)에 의해 방전 경로가 형성되고, 음(Negative)전하가 존재하면 상기 제2, 제3기생 바이폴라 트랜지스터(Q2, Q3)는 펀치 스로우가 발생하여 방전 경로가 형성된다.If positive and negative charges are present in the SJL 30 by connecting the second and third parasitic bipolar transistors Q2 and Q3 which can cause a punch through to the constant voltage Vcc and the ground voltage Vss, A discharge path is formed by the forward diodes of the second and third parasitic bipolar transistors Q2 and Q3 and the second and third parasitic bipolar transistors Q2 and Q3, A punch thrown occurs and a discharge path is formed.
여기서, 상기 제2, 제3 기생 바이폴라 트랜지스터(Q2, Q3)는 가드링(Guarding) 영역에 위치하며 정전압원(Vcc) 및 접지전압원(Vss)을 감싸고, 상기 정전압원(Vcc) 및 접지전압원(Vss)에 의해 SJL(30)에 존재하는 전하를 포착하고,필드 사이즈(Size)를 조절하기 위한 회로(도면에 도시하지 않음)를 구비한다.The second and third parasitic bipolar transistors Q2 and Q3 are located in a guarding region and surround a constant voltage source Vcc and a ground voltage source Vss and are connected to the constant voltage source Vcc and a ground voltage source (Not shown) for capturing the electric charge existing in the SJL 30 by the voltage Vss and adjusting the field size.
이와같이 구성된 본 발명의 ESD 보호회로의 동작을 설명하면 다음과 같다.The operation of the thus constructed ESD protection circuit of the present invention will now be described.
전압이 입력패드에 인가되어 p형 반도체 기판(21)으로 전류가 흐르면 SJL(30)은 기생 커패시턴스(Capacitance)이므로 일정한 전하를 축적시킨 후, 반도체 기판(21)을 통해 접지전압(Vss)이 연결된 제2고농도 n형 불순물 확산영역(25)으로 방전하기 때문에 제1기생 바이폴라 트랜지스터(Q1)를 구동(Turn On)시켜 방전한다.When a voltage is applied to the input pad and a current flows through the p-type semiconductor substrate 21, the SJL 30 is a parasitic capacitance. Therefore, after a certain charge is accumulated, the ground voltage Vss is connected through the semiconductor substrate 21 The first parasitic bipolar transistor Q1 is turned on to discharge by discharging into the second high concentration n-type impurity diffusion region 25. [
또한, 전압이 입력패드에 인가되면 입력패드가 연결된 제2고농도 n형 불순물 확산영역(25)와 SJL(30)이 연결된 제1, 제4고농도 n형 불순물 확산영역(24, 27)에서 펀치 스로우가 발생하여 SJL(30)이 연결된 고농도 p형 불순물 확산영역(28, 29)을 통해 접지전압(Vss)이 연결된 제3고농도 n형 불순물 확산영역(26)을 방전하면 제1기생 바이폴라 트랜지스터(Q1)가 구동하여 입력패드가 연결된 제2고농도 n형 불순물 확산영역(25)에서 접지전압(Vss)이 연결된 제3고농도 n형 불순물 확산영역(26)으로 방전하여 내부회로를 보호한다.When a voltage is applied to the input pad, the first and fourth high-concentration n-type impurity diffusion regions 24 and 27 connected to the second high-concentration n-type impurity diffusion region 25 to which the input pad is connected and the SJL 30 are connected, Concentration n-type impurity diffusion region 26 to which the ground voltage Vss is connected through the high-concentration p-type impurity diffusion regions 28 and 29 to which the SJL 30 is connected, the first parasitic bipolar transistor Q1 Is driven to discharge the third high-concentration n-type impurity diffusion region 26 connected to the ground voltage Vss in the second high-concentration n-type impurity diffusion region 25 to which the input pad is connected to protect the internal circuit.
제4a도와 4b도는 테스트 패턴(Test Pattern)을 이용하여 본 발명의 패턴 형성과 동일하게 측정하여 본 데이터를 나타낸 그래프이다.4A and 4B are graphs showing the data obtained by the same measurement as the pattern formation of the present invention using a test pattern.
이상 설명한 바와 같이 본 발명의 ESD 보호회로에 있어서 다음과 같은 효과가 있다.As described above, the ESD protection circuit of the present invention has the following effects.
첫째, 펀치 스로우를 쉽게 발생할 수 있는 바이폴라 트랜지스터를 이용하여 입력 접합의 면적을 최소화할 수 있다.First, the area of the input junction can be minimized by using a bipolar transistor that can easily generate a punch through.
둘째, 입력 접합면적의 최소화로 인하여 접합 커패시터를 최소화하여 지연시간을 줄일 수 있다.Second, the minimization of the input junction area minimizes the junction capacitor and reduces the delay time.
셋째, SJL을 두어 입력/출력간의 ESD 파괴전압을 높일 수 있다.Third, the ESD breakdown voltage between input and output can be increased by placing SJL.
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