KR20010066330A - Elector static discharge protection circuit - Google Patents
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Abstract
Description
본 발명은 이에스디(Elector Static Discharge:ESD) 보호회로에 관한 것으로, 특히 ESD 및 시디엠(Charged Device Model:CDM)에 대한 내성을 향상시키는 ESD 보호회로에 관한 것이다.The present invention relates to an ELector static discharge (ESD) protection circuit, and more particularly to an ESD protection circuit that improves resistance to ESD and Charged Device Model (CDM).
도 1은 일반적인 ESD 보호회로의 구성도이다.1 is a configuration diagram of a general ESD protection circuit.
집적회로의 기술이 발전을 하면서 자연적인 현상에 의하여 집적회로가 손상이 되는 것에 대한 연구도 진행이 되고, 이들이 산업기술에 적용되면서 집적회로의 요구조건이 많아지게 되었다.As the technology of integrated circuits has been developed, research on damage to integrated circuits by natural phenomena has also been conducted. As they are applied to industrial technologies, the requirements of integrated circuits have increased.
상기 요구를 만족시키기 위하여 ESD 보호 회로를 집적회로의 패드(Pad) 근처에 삽입을 하여 정전기에 대한 보호를 하고 있다.In order to satisfy the above requirement, an ESD protection circuit is inserted near a pad of an integrated circuit to protect against static electricity.
또한, 상기 ESD와 같이 외부의 정전기원으로부터 전하가 집적회로의 내부로유입되는 것이 아니라 전장에 의하여 집적회로의 내부에 충전이된 전하가 외부의 그라운드로 방전되는 현상 즉 시디엠(Charged Device Model:CDM)에 대한 내성을 요구하게 되었다.In addition, as in the ESD, charge is not introduced into the integrated circuit from an external electrostatic source, but a charge charged in the integrated circuit by an electric field is discharged to an external ground, that is, a CDM (Charged Device Model: Resistance to CDM).
상기 ESD와 다르게 CDM은 전하의 방전을 모델링(Modeling)을 하였을 때, 피크(Peak) 전류에 이르는 라이징(Rising) 시간이 아주 짧아서 그 해석도 어려우며, 그에 대한 내성을 향상시키는 것 또한 아주 세심한 고려가 필요하다.Unlike the above ESD, when modeling the discharge of the charge, the CDM has a very short rise time to the peak current, which makes it difficult to interpret and improves immunity. need.
이와 같이, 트랜지스터를 파괴시킬 수 있는 전하의 양은 매우 작은 값이므로 도 1에서와 같이, ESD 보호회로(2)를 패드(1)와 메인칩(Main Chip)(3) 사이의 입력 핀에 구성하여 메인칩(3)의 내부로 가해지는 ESD를 적절한 경로로 방전시키므로 입력 단과 출력 단에 걸리는 전압을 일정 범위 내로 유지되도록 하고 정전파괴 현상이 일어나지 않도록 입력 및 출력 보호회로가 필요하게 되었다.As described above, since the amount of electric charge that can destroy the transistor is very small, as shown in FIG. 1, the ESD protection circuit 2 is formed on the input pin between the pad 1 and the main chip 3. Since the ESD applied to the inside of the main chip 3 is discharged in an appropriate path, input and output protection circuits are required to maintain the voltages applied to the input and output terminals within a predetermined range and to prevent electrostatic breakdown.
도 2는 종래의 출력 핀 ESD 보호회로를 나타낸 회로도이고, 도 3은 종래의 입력 핀 ESD 보호회로를 나타낸 회로도이다.2 is a circuit diagram showing a conventional output pin ESD protection circuit, Figure 3 is a circuit diagram showing a conventional input pin ESD protection circuit.
종래의 출력 핀 ESD 보호회로는 도 2에서와 같이, 출력 패드(11)와 메인칩(12) 그리고 상기 출력 패드(11)와 메인 칩(12)의 사이에 접속된 저항(R1), 상기 출력 패드(11)와 저항(R1) 사이에 연결됨과 동시에 상기 출력 패드(11)에 드레인이 연결되고 소오스가 전원단에 연결되며 게이트가 상기 메인칩(12)에 연결된 풀업(Pull up) 트랜지스터의 PMOS 트랜지스터(13), 상기 출력 패드(11)와 저항(R1) 사이에 연결됨과 동시에 상기 출력 패드(11)에 드레인이 연결되고 소오스가 접지되며 게이트가 상기 메인칩(12)에 연결된 풀다운(Pull down) 트랜지스터의 제 1 NMOS트랜지스터(14) 및 상기 저항(R1)과 메인칩(12)사이에 연결됨과 동시에 접지되며 다이오드형으로 접속된 제 2 NMOS 트랜지스터(15)로 구성된다.In the conventional output pin ESD protection circuit, as shown in FIG. 2, the output pad 11 and the main chip 12, and the resistor R1 connected between the output pad 11 and the main chip 12, the output. A PMOS of a pull-up transistor connected between the pad 11 and the resistor R1 and simultaneously with a drain connected to the output pad 11, a source connected to a power supply terminal, and a gate connected to the main chip 12. A pull-down connected between the transistor 13 and the output pad 11 and the resistor R1 and at the same time a drain is connected to the output pad 11, a source is grounded, and a gate is connected to the main chip 12. A first NMOS transistor 14 of the transistor and a second NMOS transistor 15 connected to the resistor R1 and the main chip 12 and grounded and diode-connected.
종래의 입력 핀 ESD 보호회로는 도 3에서와 같이, 입력 패드(21)와 메인칩(12) 그리고 상기 입력 패드(21)와 메인칩(12)의 사이에 접속된 저항(R2), 상기 입력 패드(21)와 저항(R2) 사이에 연결되어 형성된 ESD 보호용 제 1 , 제 2 NPN 바이폴라 트랜지스터(22,23) 및 상기 저항(R2)과 메인칩(12)사이에 연결됨과 동시에 접지되며 다이오드형으로 접속된 NMOS 트랜지스터(24)로 구성된다.In the conventional input pin ESD protection circuit, as shown in FIG. 3, the input pad 21 and the main chip 12 and the resistor R2 connected between the input pad 21 and the main chip 12, the input The first and second NPN bipolar transistors 22 and 23 for ESD protection formed between the pad 21 and the resistor R2 and the resistor R2 and the main chip 12 are grounded and simultaneously grounded. NMOS transistors 24 connected to each other.
여기서, 상기 제 1 NPN 바이폴라 트랜지스터(22)는 풀업 트랜지스터로서 상기 입력 패드(21)의 출력단(N3)에 컬렉터가 연결되고 이미터와 베이스가 전원단에 연결되어 형성된다.Here, the first NPN bipolar transistor 22 is formed as a pull-up transistor in which a collector is connected to an output terminal N3 of the input pad 21 and an emitter and a base are connected to a power supply terminal.
그리고, 상기 제 2 NPN 바이폴라 트랜지스터(23)는 풀다운 트랜지스터로서 상기 입력 패드(21)의 출력단(N3)과 상기 제 1 NPN 바이폴라 트랜지스터(22)의 컬렉터에 컬렉터가 연결되고 이미터와 베이스 접지되어 형성된다.The second NPN bipolar transistor 23 is a pull-down transistor, and a collector is connected to an output terminal N3 of the input pad 21 and a collector of the first NPN bipolar transistor 22, and an emitter and a base ground are formed. do.
그러나 종래의 ESD 보호회로는 CDM 스트레스의 발생시 상기 CDM은 피크(Peak) 전류에 도달하는 시간이 ESD보다 짧아 순간적으로 흐르는 금속 루팅(Routing)에 의한 전하의 흐름으로 메인칩을 손상시키는 문제점이 있었다.However, in the conventional ESD protection circuit, when the CDM stress occurs, the CDM has a problem that the peak current is shorter than the ESD, which damages the main chip due to the flow of charge due to the instantaneous metal routing.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 풀업 및 풀다운 트랜지스터에 전원이 직접 연결되어 각각의 풀업 및 풀다운 트랜지스터에 CDM에 대한 전하를 분산시키는 ESD 보호회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide an ESD protection circuit in which power is directly connected to pull-up and pull-down transistors to distribute charges to CDM in each pull-up and pull-down transistor.
도 1은 일반적인 ESD 보호회로의 구성도1 is a configuration diagram of a general ESD protection circuit
도 2는 종래의 출력 핀 ESD 보호회로를 나타낸 회로도Figure 2 is a circuit diagram showing a conventional output pin ESD protection circuit
도 3은 종래의 입력 핀 ESD 보호회로를 나타낸 회로도3 is a circuit diagram illustrating a conventional input pin ESD protection circuit.
도 4는 본 발명의 실시 예에 따른 출력 핀 ESD 보호회로를 나타낸 회로도4 is a circuit diagram illustrating an output pin ESD protection circuit according to an exemplary embodiment of the present invention.
도 5는 본 발명에서 상기 풀다운 트랜지스터인 제 1 NMOS 트랜지스터의 구조 단면도5 is a structural cross-sectional view of a first NMOS transistor which is the pull-down transistor in the present invention.
도 6은 본 발명에서 상기 풀업 트랜지스터인 PMOS 트랜지스터의 구조 단면도6 is a cross-sectional view of a PMOS transistor as the pull-up transistor in the present invention.
도 7은 본 발명의 실시 예에 따른 입력 핀 ESD 보호회로를 나타낸 회로도7 is a circuit diagram illustrating an input pin ESD protection circuit according to an exemplary embodiment of the present invention.
도 8은 본 발명의 실시 예에 따른 ESD 보호회로를 나타낸 레이아웃도8 is a layout diagram illustrating an ESD protection circuit according to an exemplary embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
31: 출력 패드 32: 메인칩31: output pad 32: main chip
33: PMOS 트랜지스터 34: 제 1 NMOS 트랜지스터33: PMOS transistor 34: first NMOS transistor
35: 제 2 NMOS 트랜지스터 41: 반도체 기판35: second NMOS transistor 41: semiconductor substrate
42: 소자 분리막 43: 픽-업 부42: device separator 43: pick-up part
44: 제 1 N형 활성영역 45: 제 1 N형 웰44: first N-type active region 45: first N-type well
46: 제 1 N형 웰 가드링 부 47: 제 2 N형 활성영역46: first N-type well guard ring 47: second N-type active region
48: 제 2 N형 웰 49: 제 2 N형 웰 가드링 부48: second N-type well 49: second N-type well guard ring
50: N형 웰 51: 제 1 P형 활성영역50: N type well 51: first P type active region
52: 제 1 P형 웰 53: 제 1 P형 웰 가드링 부52: first P-type well 53: first P-type well guard ring
54: 제 2 P형 활성영역 55: 제 2 P형 웰54: second P-type active region 55: second P-type well
56: 제 2 P형 웰 가드링 부 61: 입력 패드56: second P-type well guard ring portion 61: input pad
62: 제 1 NPN 바이폴라 트랜지스터 63: 제 2 NPN 바이폴라 트랜지스터62: first NPN bipolar transistor 63: second NPN bipolar transistor
64: NMOS 트랜지스터64: NMOS transistor
본 발명의 ESD 보호회로는 출력 패드와 메인칩, 상기 출력 패드와 메인칩 사이에 연결된 저항, 상기 출력 패드와 저항 사이에 연결됨과 동시에 소오스가 전원단에 연결된 PMOS 트랜지스터, 상기 출력 패드와 저항 사이에 연결됨과 동시에 소오스가 Vssq에 직접 연결되고 바디가 Vss에 직접 연결된 제 1 NMOS 트랜지스터 및 상기 저항과 메인칩사이에 연결됨과 동시에 Vss에 직접 연결되며 다이오드형으로 접속된 제 2 NMOS 트랜지스터를 포함하여 구성됨을 특징으로 한다.The ESD protection circuit of the present invention includes an output pad and a main chip, a resistor connected between the output pad and the main chip, a PMOS transistor connected between the output pad and the resistor and a source connected to a power supply terminal, and between the output pad and the resistor. And a first NMOS transistor connected at the same time as the source is directly connected to Vssq and a body directly connected to Vss, and a second NMOS transistor connected at the same time between the resistor and the main chip and directly connected to Vss and diode-connected. It features.
상기와 같은 본 발명에 따른 ESD 보호회로의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the preferred embodiments of the ESD protection circuit according to the present invention as described above in detail as follows.
도 4는 본 발명의 실시 예에 따른 출력 핀 ESD 보호회로를 나타낸 회로도이고, 도 5는 본 발명에서 상기 풀다운 트랜지스터인 제 1 NMOS 트랜지스터(34)의 구조 단면도이며, 도 6은 본 발명에서 상기 풀업 트랜지스터인 PMOS 트랜지스터(33)의 구조 단면도이다.4 is a circuit diagram illustrating an output pin ESD protection circuit according to an exemplary embodiment of the present invention, and FIG. 5 is a cross-sectional view of the first NMOS transistor 34 which is the pull-down transistor according to the present invention, and FIG. 6 is the pull-up according to the present invention. It is sectional drawing of the structure of PMOS transistor 33 which is a transistor.
본 발명의 실시 예에 따른 출력 핀 ESD 보호회로는 도 4에서와 같이, 출력 패드(31)와 메인칩(32) 그리고 상기 출력 패드(31)와 메인 칩(32)의 사이에 접속된 저항(R1), 상기 출력 패드(31)와 저항(R1) 사이에 연결됨과 동시에 상기 출력 패드(31)에 드레인이 연결되고 소오스가 전원단에 연결되며 게이트가 상기 메인칩(32)에 연결된 풀업 트랜지스터(PU)의 PMOS 트랜지스터(33), 상기 출력 패드(31)와 저항(R1) 사이에 연결됨과 동시에 상기 출력 패드(31)에 드레인이 연결되고 소오스가 Vssq에 직접 연결되고 바디가 Vss에 직접 연결되며 게이트가 상기메인칩(32)에 연결된 풀다운 트랜지스터(PD)의 제 1 NMOS 트랜지스터(34) 및 상기 저항(R1)과 메인칩(32)사이에 연결됨과 동시에 Vss에 직접 연결되며 다이오드형으로 접속된 제 2 NMOS 트랜지스터(35)로 구성된다.As shown in FIG. 4, the output pin ESD protection circuit according to an exemplary embodiment of the present invention includes an output pad 31 and a main chip 32 and a resistor connected between the output pad 31 and the main chip 32. R1), a pull-up transistor connected between the output pad 31 and the resistor R1 and at the same time a drain is connected to the output pad 31, a source is connected to a power supply terminal, and a gate is connected to the main chip 32. The PMOS transistor 33 of the PU), between the output pad 31 and the resistor R1, at the same time the drain is connected to the output pad 31, the source is directly connected to Vssq and the body is directly connected to Vss A gate is directly connected to Vss and diode-connected at the same time as the first NMOS transistor 34 of the pull-down transistor PD connected to the main chip 32 and between the resistor R1 and the main chip 32. The second NMOS transistor 35 is formed.
그리고, 도 5는 상기 풀다운 트랜지스터(PD)인 제 1 NMOS 트랜지스터(34)의 구조 단면도로, p형인 반도체 기판(41)에 두 개의 게이트로 형성된 상기 제 1 NMOS 트랜지스터(34), 상기 반도체 기판(41)의 격리 영역에 형성된 다수 개의 소자 분리막(42), 상기 소자 분리막(42)에 의해 격리되며 상기 반도체 기판(41)내에 형성되는 픽-업 부(43), 상기 픽-업 부(43)와 상기 소자 분리막(42)에 의해 격리됨과 동시에 반도체 기판(41)내에 형성되며 고농도 제 1 N형 활성영역(44)과 제 1 N형 웰(45)이 오버랩(Overlap)되어 형성된 제 1 N형 웰 가드링 부(46) 및 상기 제 1 N형 웰 가드링 부(46)와 상기 소자 분리막(42)에 의해 격리됨과 동시에 반도체 기판(41)내에 형성되며 고농도 제 2 N형 활성영역(47)과 제 2 N형 웰(48)이 오버랩되어 형성된 제 2 N형 웰 가드링 부(49)로 구성된다.5 is a cross-sectional view of a structure of a first NMOS transistor 34, which is the pull-down transistor PD, in which the first NMOS transistor 34 and the semiconductor substrate formed of two gates are formed on a p-type semiconductor substrate 41. A plurality of device isolation layers 42 formed in an isolation region 41, a pick-up portion 43 and a pick-up portion 43 formed by the device isolation layer 42 and formed in the semiconductor substrate 41. And the first N-type formed in the semiconductor substrate 41 while being isolated by the device isolation layer 42 and formed by overlapping the high concentration first N-type active region 44 and the first N-type well 45. A high concentration second N-type active region 47 is formed in the semiconductor substrate 41 while being isolated by the well guard ring portion 46 and the first N-type well guard ring 46 and the device isolation layer 42. And the second N-type well guard ring portion 49 formed by overlapping the second N-type well 48.
도 6은 상기 풀업 트랜지스터(PU)인 PMOS 트랜지스터(33)의 구조 단면도로, p형인 반도체 기판(41) 표면내에 형성되는 (50), 상기 N형 웰(50)의 반도체 기판(41)에 두 개의 게이트로 형성된 상기 PMOS 트랜지스터(33), 상기 반도체 기판(41)의 격리 영역에 형성된 다수 개의 소자 분리막(42), 상기 소자 분리막(42)에 의해 격리되며 상기 N형 웰(50)의 반도체 기판(41)내에 형성되는 픽-업 부(43), 상기 픽-업 부(43)와 상기 소자 분리막(42)에 의해 격리됨과 동시에 반도체 기판(41)내에 형성되며 고농도 제 1 P형 활성영역(51)과 제 1 P형 웰(52)이 오버랩되어 형성된 제 1 P형 웰 가드링 부(53) 및 상기 제 1 P형 웰 가드링 부(53)와 상기 소자 분리막(42)에 의해 격리됨과 동시에 반도체 기판(41)내에 형성되며 고농도 제 2 P형 활성영역(54)과 제 2 P형 웰(55)이 오버랩되어 형성된 제 2 P형 웰 가드링 부(56)로 구성된다.6 is a cross-sectional view of a structure of a PMOS transistor 33 that is the pull-up transistor PU, which is formed in a surface of a p-type semiconductor substrate 41 and is placed on the semiconductor substrate 41 of the N-type well 50. The PMOS transistor 33 formed of two gates, the plurality of device isolation layers 42 formed in the isolation region of the semiconductor substrate 41, and the semiconductor substrates of the N-type well 50 separated by the device isolation layers 42. The pick-up part 43 formed in the 41, the pick-up part 43 and the isolation layer 42 are separated from each other, and are formed in the semiconductor substrate 41 and have a high concentration of the first P-type active region ( 51 and the first P-type well 52 are overlapped with each other by the first P-type well guard ring 53 and the first P-type well guard ring 53 and the device isolation layer 42. At the same time, a second P-type well formed in the semiconductor substrate 41 and formed by overlapping the high concentration second P-type active region 54 and the second P-type well 55 is formed. It consists of a ring portion 56.
상기와 같이, 본 발명의 실시 예에 따른 출력 핀 ESD 보호회로의 동작을 설명하면 다음과 같다As described above, the operation of the output pin ESD protection circuit according to an embodiment of the present invention are as follows.
상기 출력 패드(31)에 고전압이 인가될 경우, 그 출력단(N1) 전위는 상기 PMOS 트랜지스터(33) 또는 제 1 NMOS 트랜지스터(34)를 통해 상기 전원단 또는 Vss로 전류경로를 형성하게 되어 고전압이 외부로 빠지게 된다.When a high voltage is applied to the output pad 31, the output terminal N1 potential forms a current path through the PMOS transistor 33 or the first NMOS transistor 34 to the power supply terminal or Vss, thereby providing a high voltage. It will fall outside.
도 7은 본 발명의 실시 예에 따른 입력 핀 ESD 보호회로를 나타낸 회로도이고, 도 8은 본 발명의 실시 예에 따른 ESD 보호회로를 나타낸 레이아웃도이다.7 is a circuit diagram illustrating an input pin ESD protection circuit according to an exemplary embodiment of the present invention, and FIG. 8 is a layout diagram illustrating an ESD protection circuit according to an exemplary embodiment of the present invention.
본 발명의 실시 예에 따른 입력 핀 ESD 보호회로는 도 7에서와 같이, 입력 패드(61)와 메인칩(32) 그리고 상기 입력 패드(61)와 메인칩(32)의 사이에 접속된 저항(R2), 상기 입력 패드(61)와 저항(R2) 사이에 연결되어 형성된 ESD 보호용 제 1 , 제 2 NPN 바이폴라 트랜지스터(62,63) 및 상기 저항(R2)과 메인칩(32)사이에 연결됨과 동시에 Vss에 직접 연결되며 다이오드형으로 접속된 NMOS 트랜지스터(64)로 구성된다.As shown in FIG. 7, the input pin ESD protection circuit according to an exemplary embodiment of the present invention includes a resistor connected between the input pad 61 and the main chip 32 and the input pad 61 and the main chip 32. R2), the first and second NPN bipolar transistors 62 and 63 for ESD protection formed between the input pad 61 and the resistor R2 and between the resistor R2 and the main chip 32. At the same time, it is composed of NMOS transistors 64 connected directly to Vss and diode-connected.
여기서, 상기 제 1 NPN 바이폴라 트랜지스터(62)는 풀업 트랜지스터(PU)로서 상기 입력 패드(61)의 출력단(N3)에 컬렉터가 연결되고 이미터와 베이스가 전원단에 연결되어 형성된다.Here, the first NPN bipolar transistor 62 is formed as a pull-up transistor PU by connecting a collector to an output terminal N3 of the input pad 61 and an emitter and a base to a power supply terminal.
그리고, 상기 제 2 NPN 바이폴라 트랜지스터(63)는 풀다운 트랜지스터(PD)로서 상기 입력 패드(61)의 출력단(N3)과 상기 제 1 NPN 바이폴라 트랜지스터(62)의 컬렉터에 컬렉터가 연결되고 이미터와 베이스가 Vssq에 직접 연결되어 형성된다.The second NPN bipolar transistor 63 is a pull-down transistor PD, and a collector is connected to an output terminal N3 of the input pad 61 and a collector of the first NPN bipolar transistor 62. Is directly connected to Vssq.
상기와 같이, 본 발명의 실시 예에 따른 입력 핀 ESD 보호회로의 동작을 설명하면 다음과 같다.As described above, the operation of the input pin ESD protection circuit according to an embodiment of the present invention.
상기 입력 패드(61)에 고전압이 인가될 경우, 그 출력단(N3) 전위는 상기 제 1 NPN 바이폴라 트랜지스터(62) 또는 제 2 NPN 바이폴라 트랜지스터(63)를 통해 상기 전원단 또는 Vss로 전류경로를 형성하게 되어 고전압이 외부로 빠지게 된다.When a high voltage is applied to the input pad 61, the output terminal N3 potential forms a current path through the first NPN bipolar transistor 62 or the second NPN bipolar transistor 63 to the power supply terminal or Vss. The high voltage falls to the outside.
또한, 상기와 같이 형성된 풀업 및 풀다운 트랜지스터(PU,PD)는 도 8에서와 같이 상기 패드(1)의 좌우에 각각 배치되며 상기 패드(1)의 상, 하측에 위치한 금속층(M)에 의해 Vss 및 Vssq에 직접 연결된다.In addition, the pull-up and pull-down transistors PU and PD formed as described above are disposed on the left and right sides of the pad 1 as shown in FIG. 8, and are formed by the metal layers M disposed on the pads 1 and Vss. And Vssq directly.
그리고, 상기 입력 패드(61)의 좌우에 상기 제 1, 제 2 NPN 바이폴라 트랜지스터(62,63)의 NPN 바이폴라 트랜지스터만을 배치시킨 것은 NPN 바이폴라 트랜지스터의 스냅백 (snap-back) 능력을 최대한 활용하기 위한 것이다.In addition, disposing only the NPN bipolar transistors of the first and second NPN bipolar transistors 62 and 63 on the left and right sides of the input pad 61 may maximize the snap-back capability of the NPN bipolar transistor. will be.
상기와 같이 본 발명의 ESD 보호회로는 각각의 풀업 및 풀다운 트랜지스터(PU,PD)에 CDM에 대한 전하의 흐름을 분산시키므로 종래의 구조일 경우 400V가 통과 할수 있지만 본 발명의 구조일 경우 500V가 통과 할 수 있어 본 발명의 구조가 100V의 마진이 더 있다.As described above, the ESD protection circuit of the present invention distributes the flow of charge to the CDM in each of the pull-up and pull-down transistors (PU, PD), so that 400V may pass through the conventional structure, but 500V passes through the structure of the present invention. The structure of the present invention can further have a margin of 100V.
본 발명의 ESD 보호회로는 풀업 및 풀다운 트랜지스터에 전원이 직접 연결되어 각각의 풀업 및 풀다운 트랜지스터에 CDM에 대한 전하의 흐름을 분산시키므로 ESD 및 CDM에 대한 내성을 향상시키며 소자의 신뢰성, 고속화 및 집적화를 향상시키는 효과가 있다.The ESD protection circuit of the present invention directly connects the power supply to the pull-up and pull-down transistors, thereby distributing charge flow to the CDM in each pull-up and pull-down transistor, thereby improving resistance to ESD and CDM, and improving the reliability, speed, and integration of the device. It is effective to improve.
Claims (2)
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