KR100443512B1 - Elctrostatic discharge protection circuit - Google Patents
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Abstract
본 발명은 반도체 장치의 정전기 보호 회로에 관한 것으로, 정전기 발생시 취약한 소자로 전류가 집중되어 현상을 방지하기 위하여, 부궤환 루프를 사용하여 자동이득조절기능을 갖는 정전기 방전 회로를 구성함으로써, 정전기의 내성을 향상시킬 수 있다. 이를 위한 본 발명의 정전기 보호 회로는 입력 패드부와 전원전압 라인 사이에 접속되며, 상기 입력 패드부를 통해 유입된 포지티브성 정전기 전압을 상기 전원전압 라인으로 방출하는 풀업 드라이버부와, 상기 입력 패드부와 접지전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 네가티브성 정전기 전압을 상기 접지전압 라인으로 전송하는 풀다운 드라이버부와, 상기 풀업 드라이버부를 통해 상기 전원전압 라인으로 전송된 상기 포지티브성 정전기 전압에 의해 상기 풀다운 드라이버부의 동작을 제어하는 신호를 발생하고, 상기 풀다운 드라이버부를 통해 상기 접지전압 라인으로 전송된 상기 네가티브성 정전기 전압에 의해 상기 풀다운 드라이버부의 동작을 제어하는 신호를 발생하는 제어부를 구비하는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic protection circuit of a semiconductor device. In order to prevent a phenomenon by concentrating current to a vulnerable element in the event of static electricity, a static discharge circuit having an automatic gain control function is constructed by using a negative feedback loop, thereby preventing static electricity. Can improve. An electrostatic protection circuit of the present invention for this purpose is connected between the input pad unit and the power supply voltage line, the pull-up driver unit for discharging the positive static voltage introduced through the input pad unit to the power supply voltage line, and the input pad unit and A pull-down driver unit connected between a ground voltage line and transmitting a negative electrostatic voltage introduced through the input pad to the ground voltage line, and a positive electrostatic voltage transmitted to the power supply line through the pull-up driver unit; And a control unit generating a signal for controlling the operation of the pull-down driver unit and generating a signal for controlling the operation of the pull-down driver unit by the negative electrostatic voltage transmitted to the ground voltage line through the pull-down driver unit. It features.
Description
본 발명은 반도체 메모리 장치의 정전기(ElectroStatic Discharge: ESD) 보호 회로에 관한 것으로, 특히 부궤환 루프(Loop)를 사용하여 자동이득조절기능을 갖는 정전기(ESD) 방전 회로를 구성함으로써 정전기(ESD)의 내성을 향상시킨 정전기 보호 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge (ESD) protection circuit of a semiconductor memory device, and more particularly, by configuring an electrostatic discharge (ESD) discharge circuit having an automatic gain control function using a negative feedback loop. It relates to an electrostatic protection circuit with improved immunity.
일반적으로, ESD는 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어 칩을 손상시킨다. 따라서, 반도체 소자의 주변 영역에는 정전기로 부터 반도체 소자를 보호하기 위하여,ESD 방전 회로가 구비되어야 한다.In general, ESD is one of factors that determine the reliability of a semiconductor chip, and occurs when the semiconductor chip is handled or when mounted in a system, thereby damaging the chip. Therefore, in order to protect the semiconductor device from static electricity in the peripheral region of the semiconductor device, an ESD discharge circuit must be provided.
여기서, 일반적인 정전기 모델링 방법에는 크게 CDM(charge device model), HBM(human body model), MM(machine model)등이 있다.Here, general electrostatic modeling methods include a charge device model (CDM), a human body model (HBM), a machine model (MM), and the like.
CDM 방식은 디바이스 외부에 직접 또는 간접으로 칩내에 하전되어 있던 전하가 어느 순간에 디바이스의 아우터 리드핀을 통해 밖으로 방전시, 소자에 미치는 영향을 테스트하기 위한 모델링 방법이고, HBM 방식은 사람의 몸에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이며, MM 방식은 하전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이다.The CDM method is a modeling method for testing the effect on the device when an electric charge that has been charged in a chip directly or indirectly outside the device is discharged through the device's outer lead pin at a moment, and the HBM method is applied to a human body. Modeling method for testing the effect of static electricity generated by the device on the device during the instant discharge through the device, MM method is the effect of static electricity generated by a charged work table or a device on the device during the instant discharge through the device Modeling method for testing
이하, 반도체 칩 내에 내장된 종래의 정전기 보호 회로를 도 1 및 도 2를 통하여 설명하도록 한다.Hereinafter, a conventional static electricity protection circuit embedded in a semiconductor chip will be described with reference to FIGS. 1 and 2.
도 1은 바이폴라 트랜지스터를 이용한 종래의 정전기 보호 회로를 나타낸 것으로, 신호를 입력하는 입력 패드부(1)와, 상기 입력 패드부(1)를 통해 수신된 신호를 완충하여 내부 회로 쪽으로 출력하는 입력 버퍼부(2)와, 상기 입력 패드부(1)와 상기 입력 버퍼부(2) 사이에 접속된 정전기 보호 회로부(3)로 구성되어 있다. 여기서, 상기 입력 패드부(1) 대신에 입/출력 패드를 사용할 수 있고, 상기 입력 버퍼부(3) 대신에 입/출력 버퍼를 사용할 수 있다.FIG. 1 illustrates a conventional static electricity protection circuit using a bipolar transistor, and includes an input pad unit 1 for inputting a signal and an input buffer for buffering a signal received through the input pad unit 1 and outputting it toward an internal circuit. And a static electricity protection circuit section 3 connected between the input pad section 1 and the input buffer section 2. In this case, an input / output pad may be used instead of the input pad unit 1, and an input / output buffer may be used instead of the input buffer unit 3.
상기 정전기 보호 회로부(3)는 입력 패드부(1)에 연결된 노드(Nd1)에 컬렉터가 연결되고 베이스와 이미터가 전원 전압(Vcc)에 공통으로 연결된 NPN형 바이폴라트랜지스터(Q1)와, 상기 노드(Nd1)에 컬렉터가 연결되고 베이스와 이미터가 접지 전압(Vss)에 공통으로 연결된 NPN형 바이폴라 트랜지스터(Q2)로 구성된다. 또한, 상기 노드(Nd1)와 노드(Nd2) 사이에 접속된 저항(R)과, 상기 노드(Nd2)에 드레인이 접속되고 게이트와 소오스가 접지 전압(Vss)에 공통으로 연결된 NMOS 트랜지스터(N1)로 구성되어 있다.The static electricity protection circuit part 3 includes an NPN bipolar transistor Q1 having a collector connected to a node Nd1 connected to the input pad part 1, and a base and an emitter commonly connected to a power supply voltage Vcc, and the node. A collector is connected to (Nd1), and a base and emitter are composed of NPN type bipolar transistors (Q2) commonly connected to ground voltage (Vss). In addition, an NMOS transistor N1 having a resistor R connected between the node Nd1 and a node Nd2, a drain connected to the node Nd2, and a gate and a source connected to a ground voltage Vss in common. Consists of
상기 입력 패드부(1)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 NPN형 바이폴라 트랜지스터(Q1)(Q3)가 턴온되어 전원 전압(Vcc) 라인으로 정전기를 방전시키게 된다. 이때, 상기 저항(R)과 NMOS 트랜지스터(N1)은 상기 NPN형 바이폴라 트랜지스터(Q1)(Q3)를 통해 방전되지 못한 정전기를 차단하는 역할을 한다.When the static electricity of a high voltage equal to or greater than the power supply voltage Vcc is input to the node Nd1 through the input pad part 1, the NPN type bipolar transistor Q1 and Q3 of the static electricity protection circuit part 3 are turned on to supply power. The static electricity is discharged to the voltage (Vcc) line. In this case, the resistor R and the NMOS transistor N1 serve to block static electricity that has not been discharged through the NPN-type bipolar transistors Q1 and Q3.
또한, 상기 입력 패드부(1)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 NPN형 바이폴라 트랜지스터(Q2)(Q4)가 턴온되어 접지 전압(Vss) 라인으로 정전기를 방전시키게 된다.In addition, when the static electricity of the ground voltage (-Vbb) below the ground voltage (Vss) is input to the node (Nd1) through the input pad unit 1, the NPN type bipolar transistor (Q2) of the electrostatic protection circuit unit 3 Q4 is turned on to discharge static electricity to the ground voltage Vss line.
도 2는 종래의 다른 정전기 보호 회로를 나타낸 것으로, 신호를 입력하는 입력 패드부(1)와, 상기 입력 패드부(1)를 통해 수신된 신호를 완충하여 내부 회로 쪽으로 출력하는 입력 버퍼부(2)와, 상기 입력 패드부(1)와 상기 입력 버퍼부(2) 사이에 접속된 정전기 보호 회로부(13)로 구성되어 있다.2 shows another conventional static electricity protection circuit, which includes an input pad unit 1 for inputting a signal and an input buffer unit 2 for buffering and outputting a signal received through the input pad unit 1 toward an internal circuit. ) And an electrostatic protection circuit portion 13 connected between the input pad portion 1 and the input buffer portion 2.
상기 정전기 보호 회로부(13)는 상기 입력 패드부(1)와 상기 입력 버퍼부(2) 사이에 접속된 저항(R)과, 상기 입력 버퍼부(2)의 입력 노드와 접지전압(Vss) 라인사이에 접속된 커패시터(C)로 구성된 저역통과필터(Low Pass Filter)로 구성되어 있다.The static electricity protection circuit 13 includes a resistor R connected between the input pad unit 1 and the input buffer unit 2, an input node of the input buffer unit 2, and a ground voltage Vss line. It consists of a low pass filter comprised of the capacitor C connected between them.
종래에서는 입력 패드에 해당되는 부분에 바이폴라 트랜지스터 또는 모스 트랜지스터를 사용하여 정전기(ESD) 방전 회로를 구성하였다. 그러나, 집적회로가 고속화되면서 정전기 보호 회로에 사용되는 소자의 기생적인 접합정전용량의 크기가 저역통과필터(Low Pass Filter)의 요소로 나타나면서, 소자의 크기에 제한을 주었다. 이와 반대로, 정전기(ESD)에 대한 사용자들의 요구 조건은 계속 높아지고 있는 실정이다. 또한, 고속 동작을 하는 집적회로의 경우에는 접합정전용량에 의한 저역통과필터에 의한 효과뿐만 아니라, 입력 임피던스 성분중의 하나인 저항성분의 감소 또한 중요한 요소가 되고 있다.In the related art, an electrostatic discharge (ESD) discharge circuit is constructed by using a bipolar transistor or a MOS transistor in a portion corresponding to an input pad. However, as the speed of integrated circuits increases, the parasitic junction capacitances of devices used in static protection circuits appear as elements of a low pass filter, thereby limiting the size of the devices. Conversely, users' requirements for electrostatic discharge (ESD) continue to rise. In addition, in the case of an integrated circuit operating at high speed, not only the effect of the low pass filter due to the junction capacitance, but also the reduction of the resistance component which is one of the input impedance components becomes an important factor.
특히, 램버스 디램(Rambus DRAM)의 경우, 저항(R), 인덕턴스(L), 캐패시턴스(C) 성분에 대한 스펙(Spec.)을 두고 있을 뿐만 아니라, 각 핀(Pin)별로 오파까지 규정을 하는 등, 매우 엄격하게 관리를 하고 있는 실정이다.In particular, Rambus DRAM not only has specifications for resistance (R), inductance (L), and capacitance (C) components, but also defines the error of each pin. The back is very strictly managed.
그러나, 종래의 정전기 보호 회로는 상기 조건들을 초고속으로 동작을 하는 집적회로에 적용하여 만족시키기에는 다소 부적절한 구조를 가지고 있었다.However, the conventional static electricity protection circuit has a somewhat inadequate structure for satisfying the above conditions by applying them to an integrated circuit operating at high speed.
즉, 종래의 정전기 보호 회로는 전원전압(Vcc) 모드 또는 접지전압(Vss) 모드에서 동작에서 풀업 및 풀다운 트랜지스터가 각가 동작을 하게 된다. 이러한 이유로 종래의 정전기 보호 회로는 전원전압(Vcc) 모드와 접지전압(Vss) 모드 동작시 발생되는 정전기로부터 내부 회로를 보호하기 위하여, 채널폭이 매우 큰 트랜지스터를 사용한다. 이로 인해, 접합정전용량이 커지게 된다.That is, in the conventional static electricity protection circuit, the pull-up and pull-down transistors operate in the power supply voltage (Vcc) mode or the ground voltage (Vss) mode. For this reason, the conventional static electricity protection circuit uses a transistor having a very large channel width to protect the internal circuit from static electricity generated during the operation of the power supply voltage (Vcc) mode and the ground voltage (Vss) mode. As a result, the joining capacitance becomes large.
저속으로 동작을 하는 집적회로이 경우에는 차이가 없지만, 고속 동작을 하는 집적회로의 경우에는 접합정전용량의 크기가 매우 중요한 요소로 작용을 한다. 따라서, 입력부의 기생적인 저항성분과 접합정전용량으로 인하여 저역통과필터가 기생적으로 만들어져서 고속으로 동작을 하는 신호의 전달에 매우 불리하게 된다.In the case of an integrated circuit operating at a low speed, there is no difference, but in the case of an integrated circuit operating at a high speed, the size of the junction capacitance is very important. Therefore, due to the parasitic resistance component and the junction capacitance of the input part, the low pass filter is made parasitic, which is very disadvantageous for the transmission of a signal operating at a high speed.
또한, 2개의 집적회로를 동시에 동작을 하도록 회로를 구성한다 하더라도 2개의 소자가 동일한 특성을 가지기가 어려운 문제점이 있었다.In addition, even if a circuit is configured to operate two integrated circuits at the same time, it is difficult for two devices to have the same characteristics.
또한, 정전기(ESD) 동작시 가장 약한(Weak) 포인트(Point)를 가지고 있는 트랜지스터로 전류가 집중되어 손상을 받게 되며, 이로 인해 정전기(ESD)의 내성이 저하되는 문제점이 있었다.In addition, when the electrostatic (ESD) operation of the transistor having the weakest (Weak) Point (Point), the current is concentrated and damaged, thereby causing a problem that the resistance of the electrostatic (ESD) is reduced.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 정전기 발생시 취약한 소자로 전류가 집중되어 현상을 방지하기 위하여, 부궤환 루프(Loop)를 사용하여 자동이득조절기능을 갖는 정전기(ESD) 방전 회로를 구성함으로써, 정전기(ESD)의 내성을 향상시킬 수 있는 정전기 보호 회로를 제공하는데 있다.Therefore, the present invention has been made to solve the above problems, and an object of the present invention is to prevent the phenomenon by concentrating the current to the vulnerable element during the generation of static electricity, static electricity having an automatic gain control function using a negative feedback loop (Loop) By providing an (ESD) discharge circuit, the present invention provides an electrostatic protection circuit that can improve the resistance of electrostatic discharge (ESD).
도 1은 바이폴라 트랜지스터를 이용한 종래의 정전기 보호 회로도1 is a conventional static electricity protection circuit diagram using a bipolar transistor
도 2는 저항과 커패시터를 이용한 종래의 정전기 보호 회로도2 is a conventional static electricity protection circuit diagram using a resistor and a capacitor
도 3은 본 발명에 의한 정전기 보호 회로도3 is a static electricity protection circuit diagram according to the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
11 : 입력 패드부 22 : 입력 버퍼부11 input pad portion 22 input buffer portion
33 : 정전기 보호 회로부33: static electricity protection circuit
상기 본 발명의 목적을 달성하기 위하여, 본 발명의 정전기 보호 회로는,In order to achieve the above object of the present invention, the electrostatic protection circuit of the present invention,
입력 패드부와 전원전압 라인 사이에 접속되며, 상기 입력 패드부를 통해 유입된 포지티브성 정전기 전압을 상기 전원전압 라인으로 방출하는 풀업 드라이버부와,A pull-up driver unit connected between an input pad unit and a power supply voltage line and configured to discharge positive static voltage introduced through the input pad unit to the power supply voltage line;
상기 입력 패드부와 접지전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 네가티브성 정전기 전압을 상기 접지전압 라인으로 전송하는 풀다운 드라이버부와,A pull-down driver unit connected between the input pad unit and the ground voltage line and transmitting a negative electrostatic voltage introduced through the input pad to the ground voltage line;
상기 풀업 드라이버부를 통해 상기 전원전압 라인으로 전송된 상기 포지티브성 정전기 전압에 의해 상기 풀다운 드라이버부의 동작을 제어하는 신호를 발생하고, 상기 풀다운 드라이버부를 통해 상기 접지전압 라인으로 전송된 상기 네가티브성 정전기 전압에 의해 상기 풀다운 드라이버부의 동작을 제어하는 신호를 발생하는 제어부를 구비하는 것을 특징으로 한다.A signal for controlling the operation of the pull-down driver unit is generated by the positive electrostatic voltage transmitted to the power supply voltage line through the pull-up driver unit, and is applied to the negative electrostatic voltage transmitted to the ground voltage line through the pull-down driver unit. And a control unit for generating a signal for controlling the operation of the pull-down driver unit.
여기서, 상기 풀업 및 상기 풀다운 드라이버부는 모두 NMOS 트랜지스터로 구성된 것을 특징으로 한다.Here, the pull-up and the pull-down driver unit is characterized in that all composed of NMOS transistors.
이때, 상기 제어부는 상기 전원전압 라인과 상기 풀다운 드라이버의 게이트에 연결된 제 1 노드 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 PMOS 트랜지스터와, 상기 제 1 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 NMOS 트랜지스터로 구성되며, 상기 풀업 드라이버의 게이트는 상기 전원전압 라인에 접속된 것을 특징으로 한다.In this case, the controller is connected between the power supply voltage line and a first node connected to the gate of the pull-down driver, and a gate is connected between the PMOS transistor connected to the power supply voltage line, the first node, and the ground voltage line. Is configured as an NMOS transistor connected to the power supply voltage line, and the gate of the pull-up driver is connected to the power supply voltage line.
이때, 상기 접지전압 라인에 애노드 단자가 접속되고 상기 NMOS 트랜지스터의 게이트에 캐소드 단자가 접속된 다이오드를 추가로 구비한 것을 특징으로 한다.In this case, an anode terminal is connected to the ground voltage line, and a diode having a cathode terminal connected to the gate of the NMOS transistor is further provided.
이때, 상기 입력 패드부와 입력 버퍼부 사이에 접속된 저항과, 상기 입력 버퍼부의 입력 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 접지전압 라인에 연결된 NMOS 트랜지스터를 추가로 구비한 것을 특징으로 한다.In this case, a resistor connected between the input pad unit and the input buffer unit, and an NMOS transistor connected between an input node of the input buffer unit and the ground voltage line and a gate connected to the ground voltage line are further provided. do.
또한, 상기 풀업 드라이버부는 PMOS 트랜지스터로 구성되고, 상기 풀다운 드라이버부는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.The pull-up driver unit may include a PMOS transistor, and the pull-down driver unit may include an NMOS transistor.
이때, 상기 제어부는 상기 전원전압 라인과 상기 풀다운 드라이버의 게이트에 연결된 제 1 노드 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 PMOS 트랜지스터와, 상기 제 1 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 NMOS 트랜지스터로 구성되며, 상기 풀업 드라이버의 게이트는 상기 전원전압 라인에 접속된 것을 특징으로 한다.In this case, the controller is connected between the power supply voltage line and a first node connected to the gate of the pull-down driver, and a gate is connected between the PMOS transistor connected to the power supply voltage line, the first node, and the ground voltage line. Is configured as an NMOS transistor connected to the power supply voltage line, and the gate of the pull-up driver is connected to the power supply voltage line.
이때, 상기 접지전압 라인에 애노드 단자가 접속되고 상기 NMOS 트랜지스터의 게이트에 캐소드 단자가 접속된 다이오드를 추가로 구비한 것을 특징으로 한다.In this case, an anode terminal is connected to the ground voltage line, and a diode having a cathode terminal connected to the gate of the NMOS transistor is further provided.
이때, 상기 입력 패드부와 입력 버퍼부 사이에 접속된 저항과, 상기 입력 버퍼부의 입력 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 접지전압 라인에 연결된 NMOS 트랜지스터를 추가로 구비한 것을 특징으로 한다.In this case, a resistor connected between the input pad unit and the input buffer unit, and an NMOS transistor connected between an input node of the input buffer unit and the ground voltage line and a gate connected to the ground voltage line are further provided. do.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 다른 정전기 보호 회로를 나타낸 회로도이다.3 is a circuit diagram showing another static electricity protection circuit according to the present invention.
상기 정전기 보호 회로는 신호를 입력하는 입력 패드부(11)와, 상기 입력 패드부(11)를 통해 수신된 신호를 완충하여 내부 회로 쪽으로 출력하는 입력 버퍼부(22)와, 상기 입력 패드부(11)와 상기 입력 버퍼부(22) 사이에 접속된 정전기 보호 회로부(33)를 구비한다. 여기서, 상기 입력 패드부(11) 대신에 입/출력패드를 가질 수 있으며, 상기 입력 버퍼부(12) 대신에 입/출력 버퍼를 사용할 수 있다.The static electricity protection circuit includes an input pad unit 11 for inputting a signal, an input buffer unit 22 for buffering and outputting a signal received through the input pad unit 11 to an internal circuit, and the input pad unit ( 11) and an electrostatic protection circuit portion 33 connected between the input buffer portion 22. In this case, an input / output pad may be provided instead of the input pad unit 11, and an input / output buffer may be used instead of the input buffer unit 12.
상기 정전기 보호 회로부(33)는 상기 입력 패드부(11)에 연결된 노드(Nd1)와 전원 전압(Vcc) 사이에 접속되며 게이트가 상기 전원전압 라인(Vcc)에 연결된 풀업 트랜지스터(P1)와, 상기 노드(Nd1)와 상기 접지전압 라인(Vss) 사이에 접속되며 게이트가 노드(Nd3)에 연결된 풀다운 트랜지스터(N1)로 구성된다. 여기서, 상기 풀업 트랜지스터(P1)는 PMOS 트랜지스터이고, 상기 풀다운 트랜지스터(N1)는 NMOS 트랜지스터로 구성된다.The electrostatic protection circuit unit 33 is connected between a node Nd1 connected to the input pad unit 11 and a power supply voltage Vcc, and a gate of the pull-up transistor P1 connected to the power supply voltage line Vcc; A pull-down transistor N1 is connected between the node Nd1 and the ground voltage line Vss and has a gate connected to the node Nd3. Here, the pull-up transistor P1 is a PMOS transistor, and the pull-down transistor N1 is configured as an NMOS transistor.
그리고, 상기 전원전압 라인(Vcc)과 상기 노드(Nd3) 사이에 접속되며 게이트가 상기 전원전압 라인(Vcc)에 연결된 PMOS 트랜지스터(P2)와, 상기 노드(Nd3)와 접지전압(Vss) 사이에 접속되며 게이트가 상기 전원전압 라인(Vcc)에 연결된 NMOS 트랜지스터(N2)와, 상기 접지전압 라인(Vss)에 애노드가 접속되고 상기 PMOS 트랜지스터(P2) 및 상기 NMOS 트랜지스터(N2)의 게이트에 캐소드가 접속된 다이오드(D1)를 구비한다.The PMOS transistor P2 is connected between the power supply voltage line Vcc and the node Nd3 and has a gate connected to the power supply voltage line Vcc, and between the node Nd3 and the ground voltage Vss. An NMOS transistor N2 and a gate connected to the power supply voltage line Vcc, an anode connected to the ground voltage line Vss, and a cathode connected to a gate of the PMOS transistor P2 and the NMOS transistor N2. The connected diode D1 is provided.
또한, 상기 노드(Nd1)와 상기 입력 버퍼부(22)의 입력 노드(Nd2) 사이에 접속된 저항(R)과, 상기 노드(Nd2)와 접지전압(Vss) 라인 사이에 접속되며 게이트가 상기 접지전압(Vss) 라인에 연결된 NMOS 트랜지스터(N3)를 구비한다.In addition, a resistor R connected between the node Nd1 and the input node Nd2 of the input buffer unit 22 and the node Nd2 and the ground voltage Vss line are connected to each other. An NMOS transistor N3 is connected to the ground voltage Vss line.
먼저, 상기 입력 패드부(11)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(33)의 풀업 트랜지스터(P1)가 턴온되어 전원 전압(Vcc) 라인으로 정전기를 방전시키게 된다.이때, 상기 전원 전압(Vcc) 라인으로 유입된 정전기는 상기 PMOS 트랜지스터(P2)와 상기 NMOS 트랜지스터(N2)를 턴온시키게 되고, 이들 트랜지스터의 분압에 의해 상기 풀다운 트랜지스터(N1)가 턴온된다. 따라서, 상기 노드(Nd1)에 실린 정진기 전하를 상기 풀다운 트랜지스터(N1)를 통해 접지전압 라인(Vss)으로 방전시킨다.First, when the static electricity of a high voltage equal to or greater than the power supply voltage Vcc is input to the node Nd1 through the input pad unit 11, the pull-up transistor P1 of the static electricity protection circuit unit 33 is turned on to supply the power supply voltage Vcc. In this case, the static electricity flowing into the power supply voltage Vcc line turns on the PMOS transistor P2 and the NMOS transistor N2, and the pull-down transistor is divided by the partial pressure of these transistors. (N1) is turned on. Therefore, the charge of the rectifier in the node Nd1 is discharged to the ground voltage line Vss through the pull-down transistor N1.
그러므로, 포지티브 정전기 유입시 상기 풀업 트랜지스터(P1)를 통해서 전원전압 라인(Vcc)으로 방전시킴과 동시에 상기 풀다운 트랜지스터(N1)를 통해서도 접지전압 라인(Vss)으로 방전시킨다. 따라서, 하나의 트랜지스터로 전하가 집중되는 현상을 방지할 수 있으며, 이로 인해 소자가 파괴되는 것을 방지할 수 있다.Therefore, when positive static electricity flows in, it is discharged to the power supply voltage line Vcc through the pull-up transistor P1 and also to the ground voltage line Vss through the pull-down transistor N1. Therefore, the phenomenon in which charge is concentrated in one transistor can be prevented, thereby preventing the device from being destroyed.
그리고, 상기 풀업 트랜지스터(N1) 및 상기 풀다운 트랜지스터(N2)를 통해 방전되지 못한 정전기 전압은 상기 입력 버퍼부(12)로 유입되기 전에 저항(R) 및 NMOS 트랜지스터(N3)에 의해 완전히 차단되게 된다.The electrostatic voltage that is not discharged through the pull-up transistor N1 and the pull-down transistor N2 is completely blocked by the resistor R and the NMOS transistor N3 before flowing into the input buffer unit 12. .
한편, 상기 입력 패드부(11)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(33)의 풀다운 트랜지스터(N1)를 통해 접지전압 라인(Vss)으로 정전기를 방전시키게 된다. 이때, 풀다운 트랜지스터(N1)의 게이트 전압(N3)은 접지 전압(Vss)이므로, 상기 노드(Nd1)로 기저 전압(-Vbb)이 들어올 경우 턴온된다.On the other hand, when the static electricity of the ground voltage (-Vbb) below the ground voltage (Vss) is input to the node (Nd1) through the input pad unit 11, pull-down transistor (N1) of the static electricity protection circuit unit 33 Through the discharge voltage to the ground voltage line (Vss). In this case, since the gate voltage N3 of the pull-down transistor N1 is the ground voltage Vss, the gate voltage N3 is turned on when the base voltage -Vbb enters the node Nd1.
상기 풀업 트랜지스터(P1)를 통해서도 정전기 전압이 유입되어 상기 PMOS 트랜지스터(P2)를 통해 상기 NMOS 트랜지스터(N1)의 게이트로 유입됨으로써, 상기 풀다운 트랜지스터(N1)를 더욱 턴온시키게 된다. 이때, 상기 풀다운 트랜지스터(N1)를 통해 전하가 많이 흐르게 되면, 풀다운 트랜지스터(N1)의 소오스단의 전압은 더욱 올라가게 된다. 그리고, 상기 풀다운 트랜지스터(N1)의 소오스단의 전압은 상기 다이오드(D1)를 통해 상기 NMOS 트랜지스터(N2)의 게이트에 인가된다. 이때, 상기 PMOS 트랜지스터(P2)를 통해 인가된 전하는 상기 NMOS 트랜지스터(N2)가 턴온됨에 따라 접지전압(Vss) 노드로 방출된다.An electrostatic voltage is also introduced through the pull-up transistor P1 to flow into the gate of the NMOS transistor N1 through the PMOS transistor P2, thereby further turning on the pull-down transistor N1. At this time, when a large amount of charge flows through the pull-down transistor N1, the voltage of the source terminal of the pull-down transistor N1 further increases. The voltage at the source terminal of the pull-down transistor N1 is applied to the gate of the NMOS transistor N2 through the diode D1. In this case, the charge applied through the PMOS transistor P2 is discharged to the ground voltage Vss node as the NMOS transistor N2 is turned on.
이렇게 상기 노드(Nd3)의 전위가 내려가게 되면, 상기 풀다운 트랜지스터(N1)는 완전 턴온(Fully turn-on) 상태에서 점차 턴오프 방향으로 변화를 하게 되어 풀다운 트랜지스터(N1)의 동작을 제어하게 된다.When the potential of the node Nd3 is lowered in this way, the pull-down transistor N1 gradually changes in the turn-off direction in a fully turn-on state to control the operation of the pull-down transistor N1. .
특히, 처음에 역방향 브레이크다운(Breakdown)에 의하여 동작을 하는 NMOS 트랜지스터(N2)가 정전기(ESD)에 취약한 특성을 나타내는 것에 대한 보상회로가 된다. 그래서 상기 풀다운 트랜지스터(N1)의 부하가 커지게 되면 상기 다이오드(D1)를 통하여 상기 NMOS 트랜지스터(N2)를 턴온시킴으로써, 전류가 집중되는 상기 풀다운 트랜지스터(N1)를 턴오프시켜 보호하게 된다.In particular, the NMOS transistor N2, which is initially operated by reverse breakdown, serves as a compensation circuit for exhibiting a characteristic that is vulnerable to static electricity ESD. Thus, when the load of the pull-down transistor N1 becomes large, the NMOS transistor N2 is turned on through the diode D1, thereby turning off and protecting the pull-down transistor N1 in which current is concentrated.
이상에서 자세히 설명된 바와 같이, 본 발명에 의한 정전기 보호 회로에 의하면, 유입된 정전기 전하를 각각 크기가 다른 2개의 NMOS 트랜지스터를 통해 전원전압(Vcc) 라인 또는 접지전압(Vss) 라인으로 방출시킴으로써, 정전기 발생시 취약한 1개의 트랜지스터에 집중된 과부하로 인하여 소자가 파괴되는 현상을 방지할 수 있다.As described in detail above, according to the electrostatic protection circuit according to the present invention, by emitting the introduced electrostatic charge to the power supply voltage (Vcc) line or ground voltage (Vss) line through two NMOS transistors of different sizes, It is possible to prevent the device from being destroyed due to the overload concentrated on one weak transistor when static electricity is generated.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0083281A KR100443512B1 (en) | 2001-12-22 | 2001-12-22 | Elctrostatic discharge protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0083281A KR100443512B1 (en) | 2001-12-22 | 2001-12-22 | Elctrostatic discharge protection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030053212A KR20030053212A (en) | 2003-06-28 |
| KR100443512B1 true KR100443512B1 (en) | 2004-08-09 |
Family
ID=29577810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0083281A KR100443512B1 (en) | 2001-12-22 | 2001-12-22 | Elctrostatic discharge protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100443512B1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326685A (en) * | 1996-06-05 | 1997-12-16 | Fujitsu Ltd | Semiconductor device |
| KR100200303B1 (en) * | 1995-12-29 | 1999-06-15 | 김영환 | Electrostatic discharge protection circuit for semiconductor device and manufacturing method thereof |
| US5963109A (en) * | 1995-02-21 | 1999-10-05 | U.S. Philips Corporation | Converter for a satellite antenna having a replaceable core module |
| KR20010066330A (en) * | 1999-12-31 | 2001-07-11 | 박종섭 | Elector static discharge protection circuit |
| KR100313154B1 (en) * | 1999-12-28 | 2001-11-07 | 박종섭 | Electrostatic discharge protection circuit |
-
2001
- 2001-12-22 KR KR10-2001-0083281A patent/KR100443512B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963109A (en) * | 1995-02-21 | 1999-10-05 | U.S. Philips Corporation | Converter for a satellite antenna having a replaceable core module |
| KR100200303B1 (en) * | 1995-12-29 | 1999-06-15 | 김영환 | Electrostatic discharge protection circuit for semiconductor device and manufacturing method thereof |
| JPH09326685A (en) * | 1996-06-05 | 1997-12-16 | Fujitsu Ltd | Semiconductor device |
| KR100313154B1 (en) * | 1999-12-28 | 2001-11-07 | 박종섭 | Electrostatic discharge protection circuit |
| KR20010066330A (en) * | 1999-12-31 | 2001-07-11 | 박종섭 | Elector static discharge protection circuit |
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| Publication number | Publication date |
|---|---|
| KR20030053212A (en) | 2003-06-28 |
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