KR100313154B1 - Electrostatic discharge protection circuit - Google Patents
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Abstract
본 발명은 반도체 소자가 정전기 등에 직접 노출되었을 때 소자가 파괴되는 현상을 막기위해 사용되는 정전기방전 보호회로에 관한 것으로, 특히 데이타 입·출력 패드의 출력단 전위를 각각 풀-업 및 풀-다운시키는 풀-업소자 및 풀-다운소자의 구동제어를 위해 구비하는 프리 드라이버부에서의 스냅-백 트리거 전압의 형성을 막아 불필요한 트리거 현상을 방지하므로써, 노이즈성 정전기 유입시의 누설전류에 대한 신뢰성을 확보하여 전체적인 ESD 내성을 강화시키도록 한 정전기방전 보호회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge protection circuit used to prevent the destruction of a device when the semiconductor device is directly exposed to static electricity, and more particularly, a pull-up and pull-down of the output terminal potential of the data input and output pads, respectively. -By preventing the formation of the snap-back trigger voltage in the pre-driver section for driving control of the up-up device and the pull-down device to prevent unnecessary trigger phenomenon, it is possible to secure reliability against leakage current in the induction of noise static electricity. The present invention relates to an electrostatic discharge protection circuit for enhancing overall ESD immunity.
Description
본 발명은 반도체 소자가 정전기 등에 직접 노출되었을 때 파괴되는 현상을 막기위해 사용되는 정전기방전 보호회로에 관한 것으로, 보다 상세하게는 데이타 입·출력 패드의 출력단 전위를 각각 풀-업 및 풀-다운시키는 풀-업소자 및 풀-다운소자의 구동제어를 위해 구비하는 프리 드라이버부에서의 스냅-백 트리거 전압(snap-back trigger voltage)의 형성을 막아 불필요한 트리거 현상을 방지하므로써, 노이즈성 정전기 유입시의 ESD 내성을 키워 신뢰성을 확보하도록 한 정전기방전 보호회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge protection circuit used to prevent a semiconductor device from being destroyed when directly exposed to static electricity, and more particularly, to pull-up and pull-down the output terminal potential of a data input / output pad, respectively. By preventing the formation of a snap-back trigger voltage in the pre-driver section provided for driving control of the pull-up and pull-down devices, it prevents unnecessary triggering, thereby preventing the occurrence of noise static electricity. The present invention relates to an electrostatic discharge protection circuit that increases ESD resistance to secure reliability.
일반적으로, 정전기는 반도체 장치의 내부회로를 파괴하는 주요원인 중의 하나로, 패키지된 반도체 장치의 데이타 입·출력 패드(DQ pad)를 통해 유입되는 정전기는 반도체 장치내의 다이오드 또는 트랜지스터에 인가되어 이들 소자의 기능을 파괴시키게 된다.In general, static electricity is one of the main causes of breaking internal circuits of semiconductor devices, and static electricity flowing through the data input / output pads (DQ pads) of packaged semiconductor devices is applied to diodes or transistors in the semiconductor devices, It will destroy the function.
즉, 다이오드의 P-N 접합 사이에 인가되어 접합 스파이크를 발생시키거나, 트랜지스터의 게이트 절연막을 파괴시켜 게이트와 드레인 및 소오스를 단락시키므로써 소자의 신뢰성에 큰 영향을 미치게 된다.That is, it is applied between the P-N junctions of the diodes to generate junction spikes or break the gate insulating film of the transistor to short-circuit the gate, drain, and source, thereby greatly affecting the reliability of the device.
최근들어, 반도체 장치가 초고집적화됨에 따라 반도체 소자의 두께는 점점 더 얇아지고 있는 실정이며, 이로 인하여 정전기 방전(eletro static discharge: ESD)시 정전기에 의한 영향을 더욱 더 심하게 받고 있다.In recent years, as semiconductor devices have become highly integrated, the thickness of semiconductor devices has become thinner and thinner, and thus, the effects of static electricity during electrostatic discharge (ESD) have become more severe.
이의 해결을 위해, 정전기 방전시 주입된 전하가 소자의 내부회로를 거쳐 빠져 나가기 전에 입력단에 주입된 전하를 곧바로 파워라인(Vcc, Vss)쪽으로 방전시키는 정전기방전 보호회로(ESD 보호회로)를 삽입하게 된다.To solve this problem, insert an ESD protection circuit (ESD) that discharges the injected charge directly to the power lines (Vcc, Vss) before the injected charge escapes through the internal circuits of the device. do.
그런데, 소자의 고집적화 및 제품 다양화로 인하여 입·출력 패드에서 낮은 캐패시턴스, 높은 출력전류, 파워라인의 분리 및 전압(VOH/VOL)댐핑 등의 여러가지 제품특성을 만족하면서 동시에 ESD(eletro static discharge) 신뢰성을 만족시킨다는 것이 종래의 기술로는 어려운 점이 많았다.However, due to high integration and product diversification, ESD (eletro static discharge) is satisfied while satisfying various product characteristics such as low capacitance, high output current, power line separation and voltage (V OH / V OL ) damping at the input and output pads. Satisfying reliability has been difficult in the prior art.
그래서, 기존에는 정전기 방전 보호회로에서 기생 바이폴라 트랜지스터와 필드 플레레이티드 다이오드(field plated diode)를 조합하여 사용하였는데, 이는 전원전압(Vcc) 모드특성과 접지전압(Vss) 모드특성에서 상기 기생 바이폴라 트랜지스터가 접지단(Vss)과 연결이 되었는지, 또는 전원전압 인가단(Vcc)과 연결이 되었는지 여부에 따라 그 특성이 상대 모드특성에 대해서는 약해지게 되는 문제를 발생시킨다.In the past, parasitic bipolar transistors and field plated diodes were used in an electrostatic discharge protection circuit, which is a parasitic bipolar transistor in power supply voltage (Vcc) mode and ground voltage (Vss) mode characteristics. The characteristic becomes weaker with respect to the relative mode characteristic depending on whether is connected to the ground terminal Vss or the power supply voltage applying terminal Vcc.
상기 문제를 해결하기 위해, 종래기술에서는 클램프(clamp)구조를 갖는 즉, 풀-업 트랜지스터와 풀-다운 트랜지스터를 이용해 전원전압(Vcc) 인가단과 접지단(Vss)에 둘다 연결하여 전원모드 및 접지모드 모두를 고려하도록 하였다.In order to solve the above problem, the prior art has a clamp structure, that is, a pull-up transistor and a pull-down transistor, both of which are connected to the power supply voltage (Vcc) applying terminal and the ground terminal (Vss) to supply power mode and ground. Both modes were considered.
도 1 은 종래에 사용된 정전기방전 보호회로의 일 실시예에 따른 회로 구성도를 도시한 것으로, 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 상호 직렬연결되며 상호간의 접속노드(N1)가 데이타 입·출력패드(10)의 출력단에 접속된 풀-업용 피모스 트랜지스터(T1) 및 풀-다운용 엔모스 트랜지스터(T2)와, 외부로부터 인가되는 각각의 제어신호(ctrl1, ctrl2)에 의해 인에이블되어 상기 두 트랜지스터(T1, T2)를 선택적으로 구동시키는 풀-업용 프리 드라이버부(30) 및 풀-다운용 프리 드라이버부(40)와, 상기 노드(N1)와 내부회로(20)와의 연결부 사이에 접속된 저항(R1)과, 상기 저항(R1)의 출력단(N2)과 접지단(Vss) 사이에 다이오드형으로 접속된 엔모스 트랜지스터(T3)를 구비하여 구성된다.FIG. 1 is a circuit diagram illustrating a conventional electrostatic discharge protection circuit according to an exemplary embodiment, and is connected in series between a power supply voltage Vcc and an earth terminal Vss and is connected to each other. To the pull-up PMOS transistor T1 and pull-down NMOS transistor T2 connected to the output terminal of the data input / output pad 10, and to the respective control signals ctrl1 and ctrl2 applied from the outside. A pull-up pre-driver section 30 and a pull-down pre-driver section 40, which are enabled by the two transistors T1 and T2 selectively, and the node N1 and the internal circuit 20 And a resistor R1 connected between the connecting portion and the NMOS transistor T3 diode-connected between the output terminal N2 and the ground terminal Vss of the resistor R1.
상기 풀-업용 프리 드라이버부(30) 및 풀-다운용 프리 드라이버부(40)는 각각 전원전압 인가단과 접지단 사이에 상호 직렬연결된 피모스 트랜지스터와 엔모스 트랜지스터로 이루어진 CMOS형 인버터구조로 구성한다.The pull-up pre-driver unit 30 and the pull-down pre-driver unit 40 are each composed of a CMOS type inverter structure including a PMOS transistor and an NMOS transistor connected in series between a power supply voltage applying terminal and a ground terminal. .
상기 구성을 갖는 종래의 정전기방전 보호회로에 따르면, 상기 데이타 입·출력 패드(10)에 고전압이 인가될 경우, 상기 풀-다운용 프리 드라이버부(40)가 인에이블되어 상기 풀-다운용 엔모스 트랜지스터(T2)를 턴-온시키게 되면서 상기 노드(N1)로부터 접지단(Vss)으로의 전류경로를 형성하게 된다.According to the conventional electrostatic discharge protection circuit having the above configuration, when a high voltage is applied to the data input / output pad 10, the pull-down pre-driver unit 40 is enabled to enable the pull-down engine. The MOS transistor T2 is turned on to form a current path from the node N1 to the ground terminal Vss.
이때, 상기 저항(R1)을 통해 전압강하 및 접합 항복(junction break-down)을 일으켜 전류를 기판(substrate)으로 빠지게 하며, 또한 상기 노드(N2)의 전압은 상기 다이오드형으로 접속된 엔모스 트랜지스터(MN2)가 펀치-스루(punch-through) 현상을 일으켜 접지단(Vss)으로 고전류를 빠지게 한다.At this time, a voltage drop and a junction break-down are caused through the resistor R1 to cause a current to fall into the substrate, and the voltage of the node N2 is connected to the diode-type NMOS transistor. (MN2) causes a punch-through phenomenon, causing high current to fall into the ground terminal (Vss).
한편, 외부로부터 상기 데이타 입·출력패드(1)로 저전류성의 정전기가 인가되어진 경우에는, 상기 풀-업용 프리 드라이버부(20)가 인에이블되면서 상기 풀-업용 피모스 트랜지스터(T1)를 턴-온시켜 전원전압(Vdd) 인가단으로부터 상기 노드(N1)으로의 전류경로를 형성하게 되므로써, 상기 내부회로(20)로 인가되는 저전류성 데이타신호의 전위레벨을 안정화시키도록 제어하게 된다.On the other hand, when low current static electricity is applied to the data input / output pad 1 from the outside, the pull-up pre-driver unit 20 is enabled and the pull-up PMOS transistor T1 is turned on. Since the current path is turned on to form the current path from the power supply voltage Vdd to the node N1, the potential level of the low current data signal applied to the internal circuit 20 is stabilized.
그런데, 상기 구성을 갖고 정전기 방전시 내부회로의 보호동작을 수행하는 종래의 정전기방전 보호회로에 따르면, 외부로부터의 정전기 인가시 파워라인을 통해 전하가 유입되어 정전기 방전시의 보호를 위해 설계되어지지 않은 회로 부분인 상기 프리 드라이버부(30, 40)에서 전류손실을 크게 발생시키게 되면서, 집적회로의 신뢰성 확보에 많은 부담을 주는 문제점이 발생한다.However, according to the conventional electrostatic discharge protection circuit having the above configuration and performing the protection operation of the internal circuit during electrostatic discharge, the charge is introduced through the power line when static electricity is applied from the outside and is not designed for protection during electrostatic discharge. As the current loss is largely generated in the pre-driver parts 30 and 40 which are not circuit parts, a problem arises that places a lot of burden on securing the reliability of the integrated circuit.
보다 상세히 설명하면, 외부로부터의 정전기 유입시 정전기로부터의 보호를 위해 구비하는 풀-업 및 풀-다운 소자(T1, T2)의 게이트 길이가 길기 때문에 스냅-백 트리거 전압(snap-back trigger voltage)이 상대적으로 높아지게 되면서, 상기 프리 드라이버부(30, 40)로의 정전기 유입이 이루어져 그 내부의 피모스 트랜지스터를 순방향으로 턴-온시키게 된다.In more detail, since the gate length of pull-up and pull-down elements T1 and T2 provided for protection from static electricity when static electricity flows from the outside is long, the snap-back trigger voltage is increased. As this becomes relatively high, the static electricity flows into the pre-driver parts 30 and 40, thereby turning on the PMOS transistor therein in the forward direction.
이렇게 유입된 전하는 상대적으로 게이트 길이가 작게 설계된 상기 프리 드라이버부(30, 40)내 엔모스 트랜지스터의 스냅-백 트리거 전압을 형성하게 되면서, 접지단으로의 전류경로를 형성하여 전류손실을 일으키게 되는 것이다.The charged charges thus form a snap-back trigger voltage of the NMOS transistors in the pre-driver parts 30 and 40, which are designed to have relatively small gate lengths, thereby forming a current path to the ground terminal to cause a current loss. .
이러한 현상을 방지하기 위하여, 상기 프리 드라이버부(30, 40)의 사이즈를 키우는 방법이 있으나, 이 역시 그 구동을 위해 소모되는 전류량이 증가되면서 현재 디램소자의 발전 방향인 저전력 실현을 방해하게 되는 문제점이 발생한다.In order to prevent such a phenomenon, there is a method of increasing the size of the pre-driver unit 30 and 40, but this also hinders the realization of low power, which is the direction of development of DRAM devices, as the amount of current consumed for driving thereof is increased. This happens.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 풀-업 및 풀-다운용 프리 드라이버부에서의 스냅-백 트리거 전압의 형성을 막아 불필요한 트리거 현상을 방지하므로써, 노이즈성 정전기 유입시의 누설전류에 대한 신뢰성을 확보하여 전체적인 ESD 내성을 강화시키도록 한 정전기방전 보호회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to prevent the formation of a snap-back trigger voltage in a pull-up and pull-down pre-driver part, thereby preventing unnecessary triggering, thereby introducing noise static electricity. It is to provide an electrostatic discharge protection circuit to ensure the reliability of leakage current during the time to strengthen the overall ESD immunity.
상기 목적을 달성하기 위하여, 본 발명에 의한 정전기방전 보호회로는 데이타 입·출력 패드의 출력단에 각각 접속되어 외부입력 데이타신호의 전위레벨을 안정된 레벨로 각각 풀-업 및 풀-다운시켜 내부회로로 전달하는 풀-업 및 풀-다운 구동부와,In order to achieve the above object, the electrostatic discharge protection circuit according to the present invention is connected to the output terminal of the data input and output pads, respectively, to pull up and pull down the potential level of the external input data signal to a stable level, respectively, to the internal circuit. Pull-up and pull-down drive to deliver,
각각 외부입력 제어신호에 의해 상보적으로 활성화되어 상기 풀-업 및 풀-다운 구동부를 선택적으로 인에이블시키는 풀-업 및 풀-다운용 프리 드라이버부를 구비하되;A pre-driver for pull-up and pull-down which is activated complementarily by an external input control signal and selectively enables the pull-up and pull-down driving units;
상기 풀-업 및 풀-다운용 프리 드라이버부는 각각 외부입력 제어신호가 각각의 게이트단으로 접속되며, 전원전압 인가단과 접지단 사이에 연결된 CMOS형 인버터 및,The pull-up and pull-down pre-drivers are each connected to an external input control signal to a gate terminal, a CMOS inverter connected between a power supply voltage supply terminal and a ground terminal,
상기 전원전압 인가단과 접지단 사이에 상기 CMOS형 인버터와 병렬접속되어 정전기 인가시 유입된 전하를 접지단으로 전달하는 전달소자를 구비하는 것을 특징으로 한다.And a transfer device connected in parallel with the CMOS inverter between the power supply voltage supply terminal and the ground terminal to transfer charges introduced when static electricity is applied to the ground terminal.
또한, 상기 전달소자는 다이오드형으로 접속된 피모스 트랜지스터 및 엔모스 트랜지스터로 각각 구현가능하다.In addition, the transfer element may be implemented as a PMOS transistor and an NMOS transistor connected in a diode type, respectively.
도 1 은 종래에 사용된 정전기방전 보호회로의 일 실시예에 따른 회로 구성도1 is a circuit diagram according to an embodiment of a conventional electrostatic discharge protection circuit
도 2 는 본 발명에 따른 정전기방전 보호회로의 일 실시예에 따른 회로 구성도2 is a circuit diagram according to an embodiment of the electrostatic discharge protection circuit according to the present invention;
도 3 은 본 발명에 따른 정전기방전 보호회로의 다른 실시예에 따른 회로 구성도3 is a circuit diagram according to another embodiment of the electrostatic discharge protection circuit according to the present invention;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10: 데이타 입·출력 패드 20: 내부회로10: data input / output pad 20: internal circuit
30, 32, 34: 풀-업 제어용 프리 드라이버부30, 32, 34: pre-driver section for pull-up control
40, 42, 44: 풀-다운 제어용 프리 드라이버부40, 42, 44: pre-driver section for pull-down control
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2 는 본 발명에 따른 정전기방전 보호회로의 일 실시예에 따른 회로 구성도를 도시한 것으로, 데이타 입·출력 패드(DQ pad: 10)의 출력단(N1)에 각각 접속되어 외부입력 데이타신호의 전위레벨을 안정된 레벨로 각각 풀-업 및 풀-다운시켜 내부회로(20)로 전달하는 풀-업 및 풀-다운 구동부(T1, T2)와; 각각 외부입력 제어신호(ctrl1, ctrl2)에 의해 상보적으로 활성화되어 상기 풀-업 및 풀-다운 구동부(T1, T2)를 선택적으로 인에이블시키는 풀-업 및 풀-다운용 프리 드라이버부(32, 42)를 구비하되;FIG. 2 is a circuit diagram illustrating an electrostatic discharge protection circuit according to an exemplary embodiment of the present invention, and is connected to an output terminal N1 of a data input / output pad DQ pad 10, respectively. Pull-up and pull-down drivers T1 and T2 for pulling up and down the potential level to a stable level, respectively, and transferring the potential level to the internal circuit 20; Pre-driver section 32 for pull-up and pull-down, which is activated complementarily by external input control signals ctrl1 and ctrl2 to selectively enable the pull-up and pull-down driving units T1 and T2, respectively. 42);
상기 풀-업 및 풀-다운용 프리 드라이버부(32, 42)는 각각 외부입력 제어신호(ctrl1, ctrl2)가 각각의 게이트단으로 접속되며, 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 연결된 CMOS형 인버터 및; 상기 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 상기 CMOS형 인버터와 병렬접속되어 정전기 인가시 유입된 전하를 접지단으로 전달하는 전원 전달소자(T4, T5)를 각각 구비하여 구성된다.In the pull-up and pull-down pre-drivers 32 and 42, external input control signals ctrl1 and ctrl2 are connected to respective gate terminals, respectively, between a power supply voltage Vcc supply terminal and a ground terminal Vss. A CMOS type inverter connected to the; And a power transmission element T4 and T5 connected in parallel with the CMOS inverter between the power supply voltage Vcc applying terminal and the ground terminal Vss to transfer charges introduced when static electricity is applied to the ground terminal, respectively.
동 도면에서, 상기 전원 전달소자(T4, T5)는 각각 전원전압 인가단과 접지단 사이에 다이오드형 접속된 피모스 트랜지스터로 각각 구성한다.In the figure, the power transmission elements T4 and T5 are each composed of a PMOS transistor diode-connected between a power supply voltage applying terminal and a ground terminal.
이때, 상기 다이오드형 접속구조의 피모스 트랜지스터(T4, T5)는 각각 누설전류량을 최소화하기 위해 그 채널길이를 1.0um이상으로 제한하며, 그 채널폭은 30um이상으로 제한하여 충분한 전류를 접지로 흘릴 수 있도록 제어하게 된다.At this time, the PMOS transistors T4 and T5 of the diode-type connection structure each limit the channel length to 1.0 μm or more in order to minimize the amount of leakage current, and the channel width to 30 μm or more to allow sufficient current to flow to the ground. To control it.
또한, 기존의 회로에서와 마찬가지로, 노이즈성 고전류 인가시 전압강하 및 접합 항복(junction break-down) 현상을 일으켜 전류를 기판(substrate)으로 빠지도록 하기 위해 상기 데이타 입·출력 패드(DQ pad: 10)의 출력단(N1)과 상기 내부회로(20)의 입력단(N2) 사이에 별도의 저항(R1)을 구비하게 되며, 상기 내부회로(20)의 입력단(N2)에 접속되어 펀치-스루(punch-through) 현상을 일으켜 접지단(Vss)으로 상기 노이즈성 고전류를 흘리는 다이오드형 엔모스 트랜지스터(T3)를 별도로 구비하여 구성된다.In addition, as in a conventional circuit, the data input / output pad (DQ pad: 10) is used to cause a voltage drop and a junction break-down phenomenon when a high noise noise is applied to draw current into a substrate. A separate resistor R1 is provided between the output terminal N1 of the circuit and the input terminal N2 of the internal circuit 20, and is connected to the input terminal N2 of the internal circuit 20 to punch-through. and a diode type NMOS transistor T3 which causes the noisy high current to flow to the ground terminal Vss.
도 3 은 본 발명에 따른 정전기방전 보호회로의 다른 실시예에 따른 회로 구성도를 도시한 것으로, 도 2에 도시된 일 실시예의 구성에서 상기 풀-업 및 풀-다운용 프리 드라이버부(32, 42)내 전원 전달소자(T4, T5)를 각각 다이오드형 접속구조의 엔모스 트랜지스터로 구현하는 차이만이 있을뿐 기타 다른 구성은 동일하다.3 is a circuit diagram illustrating another embodiment of the electrostatic discharge protection circuit according to the present invention. In the configuration of the embodiment shown in FIG. 2, the pull-up and pull-down pre-driver unit 32, 42. There are only differences in implementing the power transmission elements T4 and T5 in the diode-connected NMOS transistors, respectively, but the other configurations are the same.
또한, 마찬가지로 상기 다이오드형 접속구조의 엔모스 트랜지스터(T4, T5)는 각각 누설전류량을 최소화하기 위해 그 채널길이를 1.0um이상으로 제한하게 되며, 그 채널폭은 30um이상으로 제한하여 충분한 전류를 접지로 흘릴 수 있도록 제어하게 된다.Similarly, the NMOS transistors T4 and T5 of the diode-type connection structure each limit the channel length to 1.0 μm or more in order to minimize the amount of leakage current, and the channel width is limited to 30 μm or more to provide sufficient current grounding. To control the flow.
이하, 상기 구성을 갖는 본발명에 따른 정전기방전 보호회로의 동작을 도 2에 도시된 일 실시예를 참조하며 자세히 살펴보기로 한다.Hereinafter, the operation of the electrostatic discharge protection circuit according to the present invention having the above configuration will be described in detail with reference to an embodiment shown in FIG. 2.
우선, 외부로부터의 정전기 인가에 의해 유입된 전하가 상기한 풀-업 및 풀-다운 프리 드라이버부(32, 42)내 CMOS형 인버터 구조를 이루는 엔모스 트랜지스터로 전달되어지면서 야기되는 불량발생을 막아 보호하기 위해, 상기 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 전원전달을 위해 구비된 다이오드형 피모스 트랜지스터가 활성화되어지면서, 접지단으로의 전류경로를 형성하여 상기 엔모스 트랜지스터에 그 스냅-백 트리거 전압(snap-back trigger voltage)이 걸리는 것을 막을 수 있게 된다.First, it is possible to prevent defects caused by electric charges introduced by the application of static electricity from the outside to the NMOS transistors forming the CMOS inverter structure in the pull-up and pull-down pre-driver sections 32 and 42. In order to protect, the diode-type PMOS transistor provided for power supply is activated between the power supply voltage Vcc and the ground terminal Vss, and forms a current path to the ground terminal. This can prevent the snap-back trigger voltage from being applied.
이에따라, 정전기에 의한 불필요한 트리거현상을 막을 수 있게 되어 ESD 내성을 그만큼 키울 수 있게 되는 것이다.Accordingly, it is possible to prevent unnecessary triggering caused by static electricity, thereby increasing the ESD resistance.
이때, 상기한 정전기 인가시 접지로의 전원전달을 위해 구비하는 피모스 트랜지스터는 엔모스 트랜지스터와는 달링 PN순방향의 전하흐름에 대한 효율이 매우 높기 때문에, 그 구동 사이즈를 크게 설계하지 않더라도 매우 높은 효율을 얻을 수 있게 된다.At this time, since the PMOS transistor provided for power supply to the ground when the static electricity is applied has a very high efficiency of the charge flow in the Darling PN forward direction compared to the NMOS transistor, even if the driving size is not designed large, very high efficiency You will get
그 결과, ESD 내성 강화를 실현하면서도 저전력효과를 저하시키지 않게 된다.As a result, the ESD resistance is enhanced while not lowering the low power effect.
또한, 상기 전원전달용 피모스 트랜지스터의 누설 전류량은 그 채널 길이를 상기한 바와 같이 1.0um 이상으로 크게 제한하여 줄일 수 있게 된다.In addition, the leakage current of the PMOS transistor for power transmission can be reduced by greatly limiting the channel length to 1.0 μm or more as described above.
즉, 본 발명에 따른 정전기방전 보호회로는 외부로부터의 정전기 인가에 따라 유입된 전하를 상기 프리 드라이버부내 전원 전달소자로서의 피모스 트랜지스터를 통해 접지단으로 흘려주므로써, 프리 드라이버부 내부의 엔모스 트랜지스터에 스냅-백 현상이 발생되는 전압이 걸리지 않도록 제어하게 되는 것이다.That is, the electrostatic discharge protection circuit according to the present invention flows the electric charges introduced in response to the application of static electricity from the outside to the ground terminal through the PMOS transistor as the power transfer element in the pre-driver section, the NMOS transistor inside the pre-driver section It is to control the voltage so that the snap-back phenomenon occurs.
이에따라, 프리 드라이버부내 엔모스 트랜지스터에서의 불량발생을 프리 드라이버부의 구동 사이즈를 증가시키지 않고도 막을 수 있게 되어 이에 따른 ESD내성을 향상시키고 전제적인 소자의 신뢰성을 확보하는 것이 가능해 진다.Accordingly, it is possible to prevent the occurrence of defects in the NMOS transistor in the pre-driver section without increasing the driving size of the pre-driver section, thereby improving the ESD resistance and securing the reliability of the entire device.
이상에서 설명한 바와같이 본 발명에 따른 정전기방전 보호회로에 의하면, 데이타 입·출력 패드의 출력단 전위를 각각 풀-업 및 풀-다운시키는 풀-업소자 및 풀-다운소자의 구동제어를 위해 구비하는 프리 드라이버부에서의 스냅-백 트리거 전압의 형성을 막아 불필요한 트리거 현상을 방지하므로써, 노이즈성 정전기 유입시의 누설전류에 대한 신뢰성을 확보하여 전체적인 ESD 내성을 강화시킬 수 있는매우 뛰어난 효과가 있다.As described above, according to the electrostatic discharge protection circuit according to the present invention, it is provided for driving control of a pull-up device and a pull-down device which pull-up and pull-down the output terminal potentials of the data input and output pads, respectively. By preventing the formation of the snap-back trigger voltage in the pre-driver part, preventing unnecessary triggering phenomenon, there is a very excellent effect of ensuring the reliability of the leakage current in the induction of noise static electricity to strengthen the overall ESD resistance.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
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