KR830000972Y1 - 주화 선별장치 - Google Patents

Abstract

내용 없음.

Description

주화 선별장치

제1도는 종래의 장치를 도시한 요부 구성도.

제2도는 파형도.

제3도는 본 고안의 실시예를 보인 계략 구성도.

제5돈 및 제7도는 각기 다른 요부 회로도.

제4도, 제6도, 제8도는 각각 파형도이다.

본 고안은 주화(鑄貨)의 통로를 따라 배치한 선별코일과 표준 임피던스 소자에 의해 브릿지회로를 구성하고 주화의 통과시에 브릿지의 평형점을 검출하여 투입된 주화를 선별하도록 한 장치의 개량에 관한 것이며, 특히 브릿지 출력을 디지탈 처리함으로써 비싼 아날로그 회로를 적게한 주화선별장치를 제공하는 것이다.

이러한 종류의 종래 장치로서는 제1도에 도시한 바와같은 장치가 알려져 있다. 제1도에 있어서 AB₁-AB₄는 투화된 주화의 통과에 의해 인덕턴스가 변화하는 선별 코일(L₀)과 주화의 금속종류에 대응한 표준임피던스 소자를 형성하는 가변코일(L₁-L₄)과 가변저항(R₁-R₄)에 의해 구성된 브릿지회로, W₀는 발진원 1, 11, 12, 13은 차동증폭기회로, 2, 21, 22, 23은 정류 평활회로, 3, 31, 32, 33은 비교회로, 4는 판정회로를 도시한다.

이러한 장치에 있어서는 사용된 주화의 금속 종류가 4가지인 경우를 표시하고 주화가 투입되지 않은 상태에서는 차동 증폭회로(1, 11, 12, 13)에 입력하는 브릿지회로(AB₁-AB₄)의 각 출력은 커다란 불균형 전압이 된다. 다음 주화가 투입되어 선별코일(L₀)의 위치를 주화가 통과하면 선별코일(L₀)의 인덕턴스가 변화하여 이러한 변화량에 따라 투입되는 주화의 금속 종류에 대응한 브릿지 회로만이 평형한다. 이러한 브릿지회로의 출력을 차동 증폭회로에서 차동 증폭한 뒤 정류 평활회로에서 정류평활하여 비교회로에서 기준전압과 비교하여 브릿지의 평형점이 검출된다. 이런 경우의 차동 증폭회로의 출력(V₁), 정류평활회로의 출력(V₂), 비교회로의 출력(V₃) 파형도를 제2도 V₁,V₂,V₃에 도시한다. 전술한 비교회로의 출력은 판정회로(4)에 주어지고 판정회로에서는 비교회로의 출력을 기억해서 투입된 주화에 대응한 주화신호(C₁-C₄)및 진짜와 가짜를 분간하는 게이트신호(G)를 출력한다. 그러나 이러한 장치에서는 각종 금속마다 차동증폭, 정류평활, 비교를 위하해 적어도 3개의 증폭기가 필요하며, 4가지 금속종류의 선별을 하는데는 합계 12개의 증폭기가 필요하므로 비용이 많이들고, 그와 동시에 회로가 차지하는 점유면적이 비교적 크게되는 결점이 있다. 또 될 수 있는 한 값싸게 제작하기 위해서는 소형화가 곤란하며, 값비싼 아나로그 회로를 적게하는 것이 바람직하다.

본 고안의 목적은 이와같은 종래의 장치가 갖는 결점을 제거하고 선별 정밀도를 저하시키는 일 없이 비싼 아나로그 회로를 감소시키고 가격을 낮게할 수가 있고 또 소형화가 가능한 장치를 제공하는데 있다.

본 고안에 따르면, 전자계(電磁界)와 주화와의 상호작용에 의하여 주화를 선별하는 주화선별장치에 있어서, 브릿지 회로는 주화의 통과에 의하여 임피던스가 변화하는 선별코일과 이 선별코일의 대변에 접속된 주화의 금속종류에 따른 표준 임피던스 소자로 구성되며, 발진원은 브릿지 회로에 교류전압을 인가하여, 증폭기는 브릿지 회로의 출력을 증폭하며, 비교회로는 증폭기의 출력을 미리 정해진 기준 전압과 비교하여 이진화된 브릿지 출력 펄스열을 출력하며, 선별장치는 브릿지 출력 펄스열과 기준 펄스열 신호를 비교하여 브릿지 회로의 평행 상태를 판정하도록 구성함으로써 상기 목적이 달성되었다.

다음 본 고안의 실시예를 도면에 따라 상세히 설명한다. 제3도는 본 고안의 실시예로서 개략구성도, 제5도는 자세한 회로도, 제4도 및 제6도는 파형도이다. 제3도에 있어서 제1도와 같은 것은 같은 번호를 붙였다.

제3도에 있어서 선별코일(L₀)을 일변으로 하여 주화의 금속 종류마다 접속된 브릿지 회로(AB₁-AB₄)의 출력은 각기 대응하는 차동증폭회로(1, 11, 12, 13)에 접속되고, 이런 각 차동 증폭회로의 출력은 각기 대응하는 비교회로(3, 31, 32, 33)의 입력에 직접 접속되어 있다. 그리고 비교회로(3, 31, 32, 33)의 출력은 선별회로(5)와 접속되고, 이 선별회로(5)에는 다시 브릿지 회로를 위한 발진원(W₀)의 교류출력이 파형변환회로(6), 예를들면 슈미트트리거 회로를 통해 접속되고 있다. 이런 경우에 파형변환회로(6)는 발진원의 교류신호 파형을 같은 주파수의 2진부호를 갖는 구형파인 기준펄스신호(CP)를 얻기 위한 것이지만 반드시 필요한 것은 아니고 교류출력을 직접 선별회로(5)와 접속해도 좋다. 전기한 선별회로(5)에는 주화의 금속종류와 같은 수의 선별회로 설치되어 있다. 이런 장치에 있어서는 브릿지회로(AB₁-AB₄)의 출력이 차동증폭회로(1, 11, 12, 13)에서 증폭되고, 이 출력이 비교회로(3, 31, 32, 33)에서 기준전압과 비교되어 2진부호를 갖는 구형파의 브릿지 출력펄스 열신호(이하 단지펄스 열신호라고만 한다)가 선별회로(5)에 유도된다. 어떤 하나의 금속종류 계통의 차동증폭회로(1)의 출력(V₁), 비교회로(3)의 출력(V₃), 기준펄스(CP)의 파형도를 제4도에 도시한다. 여기서 불명한 바와같이 차동증폭회로(1)의 출력(V₁)은 브릿지 회로(AB₄)가 불평형상태에 있을 때는 커다란 불평 전압으로 되고 브릿지회로가 평형상태가 되면 출력(V₁)은 제로가 된다. 그리고 이런출력(V₁)은 비교회로(3)에서 기준전압(CV)과 비교되고 브릿지회로(AB₄)가 불평형 상태가 있을 때는 발진원(W₀)의 교류신호의 주기에 대응한 주기의 2진부호를 갖는 구형파의 펄스열 신호가 비교회로(3)의 출력(V₃₀)으로서 발신된다. 그리고 비교회로(3)의 출력(V₃₀)은 브릿지회로(AB₄)가 평형상태로 됨에 따라 차동증폭회로(1)의 출력(V₁)이 기준전압(CV)보다 저하하므로 발진원(W₀)의 교류신호 주기에 대응한 주기의 펄스열신호는 얻어질 수 없게되고 하나의 2진부호를 나타내는 상태에서 계속되는 출력(V₃₀)이 발신된다. 이어서 브릿지회로(AB₄)가 다시 불평형 상태로 되면 다시 펄스열신호의 출력(V₃₀)을 비교회로(3)는 발신한다.

제4도의 V₃₀은 비교회로의 반전출력을 보이고 있다. 그리고 선별회로(5)에서는 전기한 비교회로(3)의출력(V₃₀)과 기준 펄스 열신호(CP)를 가지고 기준펄스 열신호(CP)의 일주기내에 비교회로(3)의 출력(V₃₀)DP 부(負)의 상태가 있는가 없는가에 의해 선별신호의 유무를 측정한다. 즉 브릿회로(AB₄)가 불평형 상태에 있을 때는 기준 펄스열신호(CP)의 일주기내에 비교회로(3)으 출력(V₃₀)이 반드시 부가되는 소정기간이 나타난다.

또 브릿지회로(AB₄)가 평형상태가 되면 기준 펄스 열신호(CP)의 일주기내에 비교회로(3)의 출력(V₃₀)이 부가되는 기간이 나타나는 일은 없으므로 기준 펄스열신호(CP)의 일주기 마다 선별신호의 유무를 측정한다.

이와같이하여 선별회로(5)에서는 기준 펄스열신호(CP)와 비교회로(3)의 출력(V₃₀)과를 비교하여 주화 계수용(計數用)의 주화신호(C₁) 또는 주화를 수납 또는 반환하는 게이트신호(G)를 발신한다. 다음에 선별회로(5)의 회로도를 제5도를 사용하여 설명한다. 제5도에 있어서는 주화의 금속 종류중 한가지 계통의 선별회로만을 도시한다. 즉 4가지 금속의 경우는 제5도에 도시하는 선별회로를 4개 설치한다.

제5도에 있어서 CP₁₀는 기준 펄스신호 CP의 입력단자, FF₁-FF₅는 플립플롭으로 FF₁, FF₂는 D형 플립플롭 FF₃-FF₅는 R-S 플립플롭(이하 플립플롭 FF₁-FF₅단지 FF₁-FF₅이라 한다)는, NOR는 노어회로(이하 단지 NOR라 한다), OR는 오아회로(이하 단지 OR이라고만 한다), AD₁-AD₆은 앤드회로(이하 단지 AD₁-AD₆라 한다), NOT는 반전회로를 도시한다. 기준펄스 열신호(CP)가 들어가는 단자(CP₁₀)는 FF₁-FF₂의 클럭펄스 입력(T)과 접속되고, FF₁의 Q출력 단자는 FF₂의 Q입력단자와 접속됨과 동시에 NOR의 한쪽 입력단자와 접속되어 있다. NOR의 다른 입력에는 FF₂의 Q출력단자가 접속되어 NOR의 출력은 FF₁의 D입력단자와 접속되어 다시 그 출력은 타이밍신호(CS₃)로서 AD₃, AD₅의 다른쪽 입력 및 FF₃의 셋트단자(S)에 연결되어 있다. 전기한 FF₁의 Q출력 단자로부터 신호는 타이밍신호(CS₁)로서 AD₁, AD₆의 다른쪽 입력단자 및 FF₄의 셋트단자(S)에 연결되어 있고, FF₂의 Q출력 단자로 부터의 신호는 AD₂,AD₄의 다른쪽 입력및 FF₅의 셋트단자(S)에 연결되어 있다.

제3도에 도시하는 예를들면 비교회로(3)의 출력(V₃₀)은 반전회로 NOT를 통해 AD₁-AD₃의 한쪽 입력에 연결되고 각기 AD₁-AD₃의 출력은 FF₃-FF₅의 각 리셋단자(R)와 접속되어 있다. 각 FF₃-FF₅의 Q출력 단자는 대응하는 AD₄-AD₆의 한쪽 입력단자와 접속되고 이들 각 AD₄-AD₆의 출력은 OR의 입력으로서 또 OR의 출력은 계수용 주화신호 혹은 진짜와 가짜 주화를 분리하는 게이트신호(이하 단지 선별신호라 총칭한다)를 발신하는 출력단자(OUT)와 접속되어 있다.

다음 제5도에 도시하는 선별회로의 동작에 대해 제6도에 도시하는 파형도를 참조하면서 설명한다.

기준 펄스열신호(CP)는 브릿지회로의 발진원(W₀) 교류신호를 주파수와 동일 주기의 구형펄스로서 형성되고 이 파형을 제6도에 CP에 도시한다. 비교회로(3)의 출력(V₃₀)은 브릿지회로가 불평형 상태로 있을 때는 발진원(W₀)의 교류신호 주파수와 동일 주기의 구형펄스로서 출력되어 브릿지 회로가 평형상태가 되면, 그 출력(V₃₀)은 어떤 일정 레벨로서 계속되는 신호로되는데, 이 출력(V₃₀)의 파형도를 제6도 V₂에 도시한다.

기준 펄스열신호(CP)가 FF₁-FF₂의 클럭펄스단자(T)에 주어지는 일 없이 FF₁-FF₂의 각 Q 출력단자로 부터는 논리신호 "0"(이하 단지 "0"이라 한다)이 NOR의 입력에 주어지고 있는 상태에서는 NOR의 출력은 논리신호 "1"(이하 단지 "1"이라 한다)로 되므로 FF₁의 D입력단자 "1"가 주어지고 있다.

이같은 상태에 있어서 제1의 기준 펄스열신호 CP₁이 FF₁의 클럭펄스단자(T)에 입력하면 FF₁Q출력단자에 "1"이 나타난다. 전기한 기준 펄스열신호 CP₁는 FF₂의 클럭펄스단자(T)에도 주어지지만 이때 FF₂의 D 입력단자에는 "0"이 주어지고 있으므로 FF₂의 출력은 "0" 그대로이다. 전기한 바와 같이 FF₁의 Q출력 단자에 "1"이 나타나면, NOR의 출력은 "1"로 부터 "0"으로 바뀌고, FF₁의 D입력단자에 "0"이 주어진다.

FF₁의 D입력단자 "0", FF₂의 D입력단자에 "1"이 주어지고 있을 때 제2의 기준 펄스열신호 CP₂가 FF₁, FF₂의 클럭펄스 단자(T)에 입력하면 FF₁의 Q출력단자에는 다시 "0"이 나타나 FF₂의 Q출력단자에 "1"이 나타난다. 제1의 기준 펄스열신호 CP₁로부터 제2의 기준 펄스열신호 CP₂까지의 사이 FF₁의 Q출력단자에 "1"이 유지되어 이것이 타이밍신호 CS₁으로서 발신된다(제6도 CS₁참조). 제2의 기준펄스신호 CP₂에 의해 FF₁의 출력은 "0"그대로이다. 다음에 제3의 기준 펄스신호CP₃가 FF₁-FF₂의 클럭펄스단자(T)에 주어지면 FF₁의 Q출력단자의 "0"은 변화하지 않지만 FF₂의 Q출력단자는 "0'이 나타난다. 이와같이 제2의 기준펄스열신호 CP₂로부터 제3의 기준 펄스열신호 CP₃까지의 사이 FF₂의 Q출력단자에 "1"이 유지되고 이것이 타이밍신호 CS₂로서 발신된다(제6도 CS₂참조). 제3의 기준 펄스열신호가 FF₁, FF₂에 입력하고부터 NOF의 입력단자에는 "0", "0"이 주어지므로 NOR의 출력은 "1"이 된다. 다음 제4의 기준 펄스열신호 CP₄가 FF₁, FF₂의 클럭펄스단자에 주어지면 FF₁의 Q출력단자에 "1"이 나타나 FF₂의 Q출력단자에는 "0"이 유지된체이므로 NOR의 출력은 "0"이 된다. 이와같이 제3의 기준펄스열신호 CP₃으로 부터 제4의 기준펄스열신호 CP₃까지의 사이 NOR의 출력에는 "1"이 계속하여 나타나 이것이 타이밍신호 CS₃으로서 발신된다(제6도 CS₃참조), 제4의 기준펄스열 CP₄이 입력하고 부터 FF₁,FF₂및 NOR의 동작상태는 제1의 기준펄스열 신호CP₁이 입력하고부터 FF₁FF₂및 NOR의 동작상태와 동일하며, 다음 제5의 기준 펄스열신호 CP₅에 의한 FF₁, FF₂및 NOR의 동작상태는 제2의 기준 펄스열신호 CP₂에 의한 FF₁, 'FF₂및 NOR의 동작상태와 동일하다. 이와같이 FF₁, FF₂및 NOR로 구성된 회로에 의해 기준 펄스열신호 CP의 3주기에 해당하는 주기로 되풀이 발신되는 타이밍신호 CS₁, CS₂, CS₃를 얻는다.

다음 주화가 선별코일 L₀의 위치를 통과하지 않는 겨우에는 브릿지 회로가 불평형 상태에 있어 비교회로(3)의 출력(V₃₀)은 기준 펄스이므로 타이밍신호(CS₁, CS₂, CS₃)의 각 주기내 즉 기준 펄스열 신호의 1주기내에 반드시 V₃₀에 부(負)의 "0"레벨상태가 나타난다. 타이밍신호 CS₁에 의해 FF₄가 셋트되어 그 Q출력단자로부터 AD₅의 한쪽 입력단자에 "1"이 주어지지만 AD₅는 그 다른 입력단자에 접속된 타임이신호 S₃이 않으므로 앤드조건은 이루어지지 않는다. 다음 타이밍신호 CS₂에 의해 FF₅가 셋트되어 AD₆의 한쪽 입력단ㅈ자에 '1"이 주어지지만 타임이신호 CS₁가 생기지 않으므로 AD₆의 앤드 조건은 성립되지 않는다. 한편 타이밍신호 CS₂와 비교회로(3)의 출력(V₃₀)의 반전신호를 입력하면 AD₂는 출력 V₃₀이 부의 "0"N벨이 됨과 동시에 앤드조건이 성립되어 FF₄의 리셋트 단자(R)에 "1"을 준다. 이에 의해 FF₄의 Q출력 단자에는 "0'이 나타나 타이밍신호 CS₃가 생기기 전에 이전에 AD₅의 한쪽 입력단자에는 "0'이 주어지고 다음 타이밍신호 CS₃가 생기면 FF₃가 리셋트되어 AD₄의 한쪽 입력단에 "1"이 주어지지만 AD₄는 타이밍신호 CS₂생기지 않으로 앤드조건은 성립하지 않는다. 타이밍신호 CS와 비교회로(3)의 출력(V₃₀)발전신호를 입력하면 AD₃은 출력 V₃₀부의 "0"레벨이 됨과 동시에 앤드조건이 성립되므로 FF₅를 리셋트한다. 이에 따라 AD⁹는 타이밍신호 CS₁이 주어지기 이전에 한쪽 입력단에는 "0'이 주어진다. 타이밍신호 CS₃다음에 다시 타이밍신호(CS₁)가 생기는데 따라 FF₄가 셋트되어 한쪽 AD₁가 비교회로(3)의 출력(V₃₀)이 부의 "0"레벨이 동시에 도통되므로 FF이 리셋트된다. FF₃이 리셋트되면, AD₄는 타이밍신호 CS₂가 주어지기 이전에 한쪽 입력단에 "0"이 주어진다.

전기한 FF₃-FF₅는 하나 앞의 타이밍 신호에 의해 셋트되어 그 다음의 타이밍신호에 의해 비교회로(3)의 출력(V₃₀)이부의 "0"레벨이 됨과 동시에 리셋트된다. 즉 기준펄스신호 CP의 1주기마다 비교회로(3)의 출력(V₃₀)을 검사하고 있고, 브릿지회로가 불평형 상태에 있을 때는 FF₃-FF₅가 셋트, 리셋트를 되풀이 한다.

다음 제6도 V₂에 도시하는 바와같이 비교회로(3)의 출력(V₃₀)에 어떤 일정 레벨로 계속한 신호"1"가 나타나면 즉 브릿지회로가 평형 상태가 되어 브릿지출력이 비교회로(3)의 기준전압 CV보다 저하한 경우 제6도 S₃에 도시하는 바와같이 FF는 타이밍 신호 CS₂에 의해 셋트된 뒤 타이밍신호 CS₃에 의해 리셋트 되어 없어진다. 이는 FF₅가 타이밍신호 CS₂에 의해 셋트된 뒤 비교회로(3)의 CNF력(V₃₀)DL "1"레벨을 계속하므로 그 출력 V₃₀의 반전신호와 타이밍신호 CS₃와를 각기 입력으로하는 AD₃은 앤드조건이 성립되지 않고 따라서 FF₅에는 리셋트 입력이 주어지지 않는다.

이에 의해 FF₅의 출력단자로부터 AD₆의 한쪽 입력단에는 타이밍신호 CS₃가 1일때 출력 V₃₀가 0이 될때까지 계속 1이 주어진다(제6도 CS 참조).

전기한 타이밍신호 CS₃에 의해 FF₃₂이 셋트되어 있다. 다음 타이밍신호 CS₁가 생김으로써 AD₆의 앤드조건이 성립하므로 AD₆에서 제6도 S₃₀에 도시하는 바와같은"1"이 출력되고 이 신호는 OR를 통해 단자 (OUT)에 연결된다. 전기한 타이밍신호 CS₁을 하나의 입력으로 하는 AD₁은 타이밍신호 CS₁의 기간중에 출력 V₃₀이 "1"레벨에 있으므로 도통하지 않는다. 따라서 FF₃이 셋트된 그대로 Q출력단자로 부터 AD₄의 한쪽입력에 "1"이 FF₃가 리셋트되기까지 계속하여 주어진다(제6도 S₁참조). 타이밍신호(S₁에 의해 FF₄가 셋트되어 있다.

타이밍신호(CS₁)가 소멸된 뒤 타이밍신호(CS₂)가 발생하면 AD₄가 타이밍신호(CS₂)의 기간내에 도통하여 제6도 S₂₀에 도시하는 바와같은 AD₄의 출력 "1"이 OR를 거쳐 단자(OUT)에 연결된다. 타이밍신호 CS₂를 한쪽 입력으로 하고 출력 V₃₀을 다른 입력으로 하는 AD₂는 출력(V₃ ⁰)이 "1"레벨에 있으므로 앤드조건이 성립되지 않으며, 이에 의해 FF₄는 리셋트되지 않고 제6도에 S₁에 도시한 바와 같이 타이밍 신호 C에 의해 리셋트되고부터, 타이밍신호 CS₂가 발행되고 있는 기간에 출력 V₃₀에 "0"레벨의 신호가 발생할 때까지 계속셋트된 상태를 유지한다. FF⁴가 셋트상태에 있을 때 타이밍신호 CS₃가 발생되며, AD₅는제6도 S₂₀에 도시하는 바와같이 타이밍신호 CS₃가 발생되고 있는 기간만큼 도통한다. 이에 따라 OR출력은 제6도 S_J에 도시하는 바와같은 선별신호로 된다.

브릿지회호가 평형 상태에서 다시 불평형 상태로 되어 비교회로(3)의 출력 V₃₀에 "1"레벨의 신호에서 다시 구형파의 "1", "0"신호가 나타나면 출력 V₃₀이 "0"레벨이 된 시점에서 타이밍신호 CS₃가 발생되어 있으므로 AD₃의 앤드조건이 성립하여 FF₅가 리셋트 된다. 이어서 타이밍신호 CS₁가 발생되고 있는 기간중에 출력(V₃₀)에 "0"레벨이 나타나므로 AD₁이 도통하고 FF₃가 리셋트된다. 타이밍신호 CS₁다음에 일어나는 타이밍신호 CS₂와 출력 V₃₀의 "0"에 의해 이번에는 AD₂가 도통하이 FF₄가 리셋트된다. 그 뒤 FF₃-FF₅는 타이밍 신호 CS₁-CS₃과 출력 V₃₀의 구형파의 펄스열신호의 1주기씩 만큼 쳐져서 리셋트, 셋트가 되풀이 된다. 이상과 같이 본 발명에 의하면 브릿지회로의 발진원의 교류신호를 기준펄스열 신호로하고, 전기한 브릿지회로의 출력을 정류평활하는 일 없이 비교회로로 기전전압과 비교하고, 비교회로의 출력과 전기한 기준 펄스신호와를 비교하여 브릿지가 평형된 것을 판정하도록 구성했으므로 소형화가 고가인 아나로그 회로의 정류평활회로를 제거할 수 있는 이점을 갖고 있다.

또 비교회로(3)의 입력 V₃₀이 기준전압 부근에서 변동하는 경우에는 비교회로의 출력이 변동하고 만다.

때문에 종래에도 제2도 V₂에 도시한 바와같이 비교회로에 전압 히스테리시스를 갖도록 하고 있으나 비교회로의 입력 V₂이 기준 전압보다도 약간 내려가더라도 비교회로에서는 선별신호가 발신된다. 본 발명에 의하여 비교회로의 출력신호를 기준 펄스열신호와 비교하는 전술한 실시예에 의해 검출된 선별신호 "유(有)"가 기준 펄스열 신호의 소정주기 연속하여 나타나던가 또 선별신호 "유"에서 "무"로 되었을 때 아 "무"가 기준 펄스열신호의 소정기간 연속 하여 나타나던가에 의해 주화신호를 판별하도록 했다. 이에따라 종래와 똑같이 전압 히스테리시스를 갖도록 할 수 있음과 동시에 비교회로 입력이 기준 전업보다도 약간 밀도는 경우에 일어나는 오차도 다음 이와같은 본 발명의 한실시예를 제7도에 도시한 회로도를 사용하여 설명한다.

제7도에 있어서 OUT₁은 제5도에 도시한 출력단자 OUT와 접속된 단자이고 TT₆-FF₉는 플립플레으로 FF₆-FF₈는 D형 플립플롭 FF₉는 RS플립플롭(이하 플립플롭 FF₆-FF₉는 단지 FF₆-FF₉라 한다)이며, AD₇,AD₈은 앤드회로(이하 AD₇,AD₈라 한다), CP₁₀은 기준 펄스열신호의 입력단자이다. 단자 OUT₁은 FF₈의 D입력단자와 접속되고 FF₆의 Q출력단자는 FF₇의 D입력단자와 연결되어 있고F₇의 Q출력단자는 FF₈의 D입력단자와 접속되어 있다. 각 FF₆-FF₈의 클럭펄스단자 T에는 입력단자 CP₁₀이 접속되어 있다. 또 FF₆-FF₈의 각 Q출력단자는 AD₇의 입력단에 각기 접속되고 각 FF₆-FF₈의 각 Q출력단자는 AD₈의 입력단에 각기 접속어 있다. AD₇의 출력단은 FF₉의 셋트단자 S와, AD₈의 출력단은 FF₉의 리셋트단자 R와 접속되고 있다.

다음 제7도에 도시하는 회로의 동작에 대해 도시하는 파형도를 참조하면서 설명한다.

입력단자 CP₁₀에서 FF₆-FF₈의 클럭펄스단자 T에 주어지는 기준 펄스열신호 CP는 브릿지회로를 위한 발진원의 교류신호 주파수와 동일한 주기를 갖는 구형파신호이며 그 파형을 제8도에 CP에 도시한다. 제8도 SJ에 도시하는 신호 SJ는 제5도에 도시한 단자 OUT에서 출력하는 선별신호이다. FF₆은 단자 OUT를 거쳐 주어지는 선별신호 SJ가 "0"인 경우에는 클럭펄스단자 T₁에 기준 펄스열신호 CP가 입력하더라도 Q출력단자의 "0"은 변화하지 않는다. FF₆의 입력단자에 주어지는 신호 SJ가 "1"변화하고 부터 최초로 나타나는 기준 펄스열신호 CP에 의해 FF₆의 Q출력단자에 "1"이 발생한다. 이에따라 FF₇의 D입력단자에 "1"이 유도되므로 신호 SJ가 "1"로 변하고 부터 두번째의 기준 펄스열신호에 의해 FF₇의 Q출력단자에 "1'이 일어나고, FF⁸의 D 입력단자에 "1"이 유도된다. 신호 SJ가 "1"로 변화하고 부터 세번째로 나타나는 기준 펄스열신호 CP에 의해 FF₈의 Q출력단자에 "1'이 발생한다. Q의 출력단자에 "1"이 발생되기까지 신호 SJ가 "1"을 계속하고 있으므로 FF₆및 FF₇의 각 Q 출력단자에는 "1'이 유지되고 있다. 이에 따라 FF₈의 Q출력단자에 "1"이 생김과 동시에 AD₇의 앤드조건이 성립하므로 FF는 셋트되어 그 Q출력단자에 "1"이 생긴다(제8도 SQ참조). 이때 FF₆-FF₈의 각 Q출력단자에는 "0"이 생기므로 AD₈는 도통하지 않는다.

다음신호 SJ가 "t"에서 "0"으로 변화하면 신호 SJ가 "1"에서 "0"으로 변화한 뒤 최초로 나타나는 기준 펄스열신호에 의해 FF₆의 Q출력단자에 "0", Q출력단자에 "1'이 생긴다. FF₆의 Q출력단자에서 FF₇의 D입력단자에 "0"이 유도되므로 신호 SJ가 "0"으로 변화한 뒤 두번째로 나타나는 기준 펄스열 신호에 의해 FF₇의 Q출력단자에 "0", Q출력단자에 "1"이 발생한다. 그 뒤 신호 SJ가 "1'에서 "0'으로 변화하고부터 세번째의 기준 펄스열신호가 나타남과 따라 FF₈의 Q출력단자에 "0"Q출력단자에 "1"이 발생한다. 이때 신호 SJ는 "1"에서 "0'으로 변화한 뒤 계속 "0"을 유지하고 있으므로 FF₆, FF₇의 각 Q출력단자에는 "1"이 계속 유지된다. 따라서 FF₈의 Q출력단에 "1"이 생김과 동시 AD⁹의 앤드조건이 성립하여 AD₈에서 FF₉로 리셋트 신호가 주어진다. 이에따라 FF₉는 리셋트하므로 Q출력단자에 "0"이 발생한다. 이런 실시예에서는 선별신호 SJ의 발생이 연속하여 기준 펄스열신호의 3주 기간 일어나는가 혹은 전기한 신호 SJ의 소멸이 연속하여 기준 펄스 열신호의 3주 기간 계속되는 가에 의해 선별 신호의 유무를 판정하도록 되어 있으므로 아나로그적인전압 히스테리시스를 갖도록할 수 있고, 또 신호 SJ가 발생된 때에도 전압 히스테리시와 똑같은 효과를 갖도록할 수 있다. 전기한 실시예에서는 신호 SJ가 발생할 때 및 소멸될 때 이들 두 가지 상태가 기준펄스열 신호의 동일 주기동안 연속하고 있는가 없는가를 검지하도록 구성되어 있으나 신호 SJ가 일어났을때 기준펄스열신호의 2주기 동안 연속하여 발생하고 있는가, 신호 SJ가 소멸된때 기준 펄스열신호의 3주기 동안 연속하여 소멸하고 있는가를 검지하도록, 연속상태를 검지하는 주기 기간을 달리할 수도 있다.

이와같은 본 고안에 의하면, 정류평활뢰로 즉 소형화가 곤란한 고가의 아나로그 회로를 줄일 수 있음과 동시에 아나로그 적인 전압 히시테레시스를 갖도록할 수 있으며, 또 이런 전압히스테리시스와 똑같은 효과를 신호의 발생시점에도 갖도록할 수 있는 장치를 제공할 수 있다.

Claims (1)

1. 전자계(電磁界)와 주화와의 상호 작용에 의하여 주화를 선별하는 주화선별장치에 있어서, 브릿지 회로(AB₁-AB₄)는 주화의 통과에 의하여 임피던스가 변화하는 선별코일(L₀)과 이 선별 코일의 대변에 접속된 주화의 금속 종류에 따른 표준 임피던스 소자(R₁-R₄, L₁-L₄)로 구성되며, 발진원(W₀)은 브릿지 회로에 교류전압을 인가하여, 증폭기(1, 11, 12,) (13)는 브릿지 회로의 출력을 증폭하여, 비교회로(3, 31, 32, 33)는 증폭기의 출력을 미리 정해진 기준 전압과 비교하여 이진화된 브릿지 출력 펄스열(V₃₀)을 출력하여, 선별장치(5)는 브릿 지 출력펄스열과 기준 펄스열신호(CP)를 비교하여 브릿지 회로의 평행상태를 판단하는 것을 특징으로 하는 주화 선별장치.