JPS5830632B2

JPS5830632B2 - 硬貨選別装置

Info

Publication number: JPS5830632B2
Application number: JP52073726A
Authority: JP
Inventors: 章雄田中
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1977-06-21
Filing date: 1977-06-21
Publication date: 1983-06-30
Also published as: DE2825651A1; US4206775A; DE2825651C2; JPS548594A; GB1604535A

Description

【発明の詳細な説明】この発明は硬貨通路に沿って配置した選別コイルと標準
インピーダンス素子とによりブリッジ回路を構成し、硬
貨通過時にブリッジの平衡点を検出して投入硬貨の選別
を行なうような装置の改良に関する。

この種の従来装置としては第１図に示すような装置が知
られている。

第１図において、ＡＢ１〜ＡＢ４は投入硬貨の通過によ
るインダクタンスの変化する選別コイルＬ。

と、硬貨金種に対応した標準インピーダンス素子を形成
する可変コイルＬ１〜Ｌ４と可変抵抗Ｒ１〜Ｒ４とによ
り構成されたブリッジ回路、Ｗｏは発信源、１．１１．
１２゜１３は差動増幅回路、２，２１，２２，２３は整
流平滑回路、３．３１．３２．３３は比較回路、４は判
定回路を示す。

この装置においては使用硬貨が４金種の場合を示し、硬
貨が投入されない状態では差動増幅回路１．１１．１２
，１３に入力するブリッジ回路ＡＢ、、ＡＢ４の各出力
は大きな不平衡電圧となる。

次に硬貨が投入され選別コイルＬ。

の位置をその硬貨が通過すると選別コイルＬｏのインダ
クタンスが変化しこの変化量に応じて投入硬貨の金種に
対応したブリッジ回路のみが平衡する。

このブリッジ回路の出力を差動増幅回路で差動増幅した
後整流平滑回路で整流平滑し、比較回路で基準電圧と比
較してブリッジの平衡点が検出される。

その場合の差動増幅回路の出力ｖ１、整流平滑回路の出
力Ｖ２比較回路の出力ｖ３の波形図を第２図Ｖ０．ｖ２
．■３に示す。

前記比較回路の出力は判定回路４に与えられ、判定回路
では比較回路の出力を記憶して投入硬貨に対応した硬貨
信号Ｃ１〜Ｃ４および正貨、偽貨を振り分けるゲート信
号Ｇを出力する。

ところがこの種の装置では各金種毎に差動増幅整流平滑
、比較のために少なくとも３個の増幅器が必要となり、
４金種の選別を行なうには合計１２個の増幅器が必要と
なるので費用が嵩んで高価になると共に回路の占める占
有面積が比較的大きくなる欠点を有する。

またできるだけ安価に製作するために小型化が困難で、
高価なアナログ回路を少なくすることが望まれる。

そこで本発明の目的はこのような従来装置の持つ欠点を
除去し、選別精度を低下させることなく価格を安価にす
ることができ、かつ小型化の可能な装置を提供すること
にある。

この目的は本発明によれば、硬貨の通過によりインピー
ダンスの変化する選別コイルと硬貨金種に応じた標準イ
ンピーダンス素子とによりブリッジ回路を構成し、前記
選別コイル位置を硬貨が通過した際に平衡するブリッジ
回路の出力を検出して硬貨の選別を行うものにおいて、
前記ブリッジ回路の出力を増幅した信号を直接予め定め
られた基準電圧と比較して２値化したブリッジ出力パル
ス列信号を出力する比較回路および前記ブリッジ出力パ
ルス列信号と前記ブリッジ回路のための発信源の交流信
号と同一周期を持つ基準パルス列信号とを比較し、この
基準パルス列信号の少なくとも一周期内にブリッジ出力
パルス列信号の状態が変化しないときブリッジ回路が平
衡したと判定する選別回路を設けることによって達成さ
れる。

次に本発明の一実施例を図面に基づいて詳細に説明する
。

第３図は本発明の一実施例の概略構成図、第５図は要部
回路図、第４図および第６図は波形図である。

第３図において第１図と同一のものは同一参照番号を付
している。

第３図において、選別コイルＬ。

を−辺とし硬貨金種毎に接続されたブリッジ回路ＡＢ、
〜ＡＢ４の出力は、それぞれ対応する差動増幅回路１゜
１１．１２，１３に接続され、この各差動増幅回路の出
力はそれぞれ対応する比較回路３，３１゜３３の入力に
直接接続されている。

そして比較回路３，３１，３２，３３の出力は選別回路
５と接続され、この選別回路５には更にブリッジ回路の
ための発信源Ｗ。

の交流出力が波形変換回路６例えばシュミットトリガ回
路を介して接続されている。

この場合に波形変換回路６は発信源の交流信号の波形を
２値化された矩形波形として前記交流信号の周波数と同
一の周期の基準パルス列信号ＣＰを得るためのものであ
るが、必ずしも必要ではなく交流出力を直接選別回路５
と接続しても良い。

前記選別回路５には硬貨金種に応じた数の選別回路が設
けられている。

この装置においては、ブリッジ回路ＡＢ、〜ＡＢ４の出
力が差動増幅回路１．１１．１２，１３で増幅され、こ
の出力が比較回路３，３１，３２，３３で基準電圧と比
較されて２値化された交番矩形波のブリッジ出力パルス
列信号（以下単にパルス列信号という）が選別回路５に
導かれる。

ある一つの金種系統の差動増幅回路１の出力Ｖ１、比較
回路３の出力Ｖ３ｏ、基準パルス列信号ＣＰの波形図を
第４図に示す。

これから明らかなように差動増幅回路１０出力Ｖ１はブ
リッジ回路ＡＢ４が不平衡状態にあるときは大きな不平
衡電圧となり、ブリッジ回路が平衡状態になると出力ｖ
１は零になる。

そしてこの出力Ｖ１は比較回路３で基準電圧Ｃｖと比較
され、ブリッジ回路ＡＢ４が不平衡状態にあるときは発
信源Ｗ。

の交流信号の周波数の周期に対応した周期の２値化され
た矩形波のパルス列信号が比較回路３０出力Ｖ３ｏとし
て発信される。

そして比較回路３の出力Ｖ３ｏはブリッジ回路ＡＢ４が
平衡状態になるに従い差動増幅回路１の出力Ｖ、が基準
電圧Ｃｖよの低下するので発信源Ｗ。

の交流信号の周期に対応した周期のパルス列信号は得ら
れなくなりある一つの状態で継続した出力ｖ３ｏが発信
される。

次いでブリッジ回路ＡＢ４が再び不平衡状態となると再
びパルス列信号の出力Ｖ３ｏを比較回路３は発信する。

第４図の■３ｏは比較回路の反転出力を示している。

そして選別回路５では前記比較回路３０出力■３ｏと基
準パルス列信号ＣＰとを、基準パルス列信号ＣＰの一周
期内に比較回路３の出力Ｖ３ｏに負の状態があるか否か
により選別信号の有無を判定する。

すなわち、ブリッジ回路ＡＢ４が不平衡状態にあるとき
は基準パルス列信号ＣＰの一周期内に比較回路３の出力
Ｖ３ｏが必ず負となる所定の期間が現われ、またブリッ
ジ回路ＡＢ４が平衡状態になると基準パルス列信号ＣＰ
の一周期内に比較回路３の出力ｖ３ｏが負となる所定の
期間が現われることはないので、基準パルス列信号ＣＰ
の一周期毎に選別信号の有無を判定する。

このようにして選別回路５では基準パルス列信号ＣＰと
比較回路３の出力ｖ３ｏとを比較して硬貨計数用の硬貨
信号Ｃ１または硬貨を収納・返却するゲートのゲート信
号Ｇを発信する。

次に選別回路５０回路図を第５図を用いて説明する。

第５図においては硬貨金種のある一種の系統の選別回路
のみを示す。

すなわち、４金種の場合には第５図に示す選別回路を４
回路設ける。

第５図において、ＣＰｌｏは基準パルス信号ＣＰの入力
する端子、ＦＦ、〜ＦＦ５はフリップフロップでＦＦ１
．ＦＦ２はＤ型フリップフロップ、ＦＦ３〜ＦＦ５はＲ
−Ｓフリップフロップ（以下フリップフロップＦＦ１〜
ＦＦ５は単にＦＦ１〜ＦＦ５とＬ・う）、ＮＯＲはノア
回路（以下単にＮＯＲという）、ＯＲはオア回路（以下
単にＯＲという）、ＡＤ、〜ＡＤ６はアンド回路（以下
単にＡＤ１〜ＡＤ６とい５）、ＮＯＴは反転回路を示す
。

基準パルス列信号ＣＰＯ入する端子ＣＰ１０はＦＦ、
。

ＦＦ２のクロックパルス人力Ｔと接続され、ＦＦ、のＱ
出力端子はＦＦ２のＤ入力端子と接続されるとともにＮ
ＯＲの一方の入力端子と接続されている。

ＮＯＲの他の人力にはＦＦ２のＱ出力端子が接続され、
ＮＯＲの出力はＦＦ、のＤ入力端子と接続され史にその
出力はタイミング信号Ｃ３３としてＡＤ３．ＡＤ５の他
方の入力およびＦＦ３のセット端子Ｓに導かれている。

前記ＦＦ、のＱ出力端子からの信号はタイミング信号Ｃ
８１としてＡＤ、、ＡＤ６の他方の入力およびＦＦ４の
セット端子Ｓに導かれている。

前記ＦＦ２のＱ出力端子からの信号はタイミング信号Ｃ
３２としてＡＤ２．ＡＤ４の他方の入力およびＦＦ５の
セット端子Ｓに導かれている。

第３図に示す例えば比較回路３の出力■３ｏは反転回路
ＮＯＴを介してＡＤ１〜ＡＤ３の一方の入力に導かれ、
それぞれのＡＤ、〜ＡＤ３の出力はＦＦ３〜ＦＦ５の各
リセット端子Ｒと接続されている。

各ＦＦ３〜ＦＦ５のＱ出力端子は対応するＡＤ４〜ＡＤ
６の一方の入力端子と接続され、これらの各人Ｄ４〜Ａ
Ｄ６の出力はＯＲの入力にそしてＯＲの出力は計数用硬
貨信号あるいは正貨、偽貨を振り分けるゲートのゲート
信号（以下単に選別信号と総称する）を発信する出力端
子ＯＵＴと接続されている。

次に第５図に示す選別回路の動作について第６図に示す
波形図を参照しながら以下に説明する。

基準パルス列信号ＣＰはブリッジ回路の発信源Ｗｏの交
流信号の周波数と同一周期の交番矩形パルスとして形成
され、この波形を第６図ＣＰに示す。

比較回路３の出力ｖ３ｏはブリッジ回路が不平衡状態に
あるとき発信源Ｗ。

の交流信号の周波数と同一周期の交番矩形パルスとして
出力され、ブリッジ回路が平衡状態になるとその出力ｖ
３ｏはある一定レベルで継続した信号となり、この出力
ｖ３ｏの波形図を第６図■２に示す。

基準パルス列信号ＣＰがＦＦ１．ＦＦ２のクロックパル
ス端子Ｔに与えられてなくＦＦ１．ＦＦ２の各Ｑ出力端
子から論理信号「０」（以下単に「０」という）がＮＯ
Ｒの入力に与えられいる状態では、ＮＯＲの出力は論理
信号「１」（以下単に「１」という）となるのでＦＦ、
のＤ入力端子「ｌ」が与えられている。

このような状態において第１の基準パルス列信号ＣＰ
１カＦＦ、のクロックパルス端子Ｔに入力する
とＦＦ、のＱ出力端子に「１」が現われる。

前記基準パルス列信号ＣＰＩはＦＦ２のクロックパレス
端子Ｔにも与えられるが、このときＦＦ、、Ｄ入力端子
には「０」が与えられているのでＦＦ２の出力は「０」
のままである。

前記のようにＦＦ、のＱ出力端子に「１」が現われると
ＮＯＲの出力は「１」かも「０」に変わり、ＦＦ１のＤ
入力端子にｒＯＪが与えられる。

ＦＦ。のＤ入力端子「０」、ＦＦ２のＤ入力端子にｒｌ
ｌが与えられているとき、第２の基準パルス列信号ＣＰ
２がＦＦ１．ＦＦ２のクロックパルス端子Ｔに入力する
とＦＦ、のＱ出力端子には再び「Ｏ」が現われＦＦ２の
Ｑ出力端子に「１」が現われる。

第１の基準パルス列信号ＣＰＩかも第２の基準パルス列
信号ＣＰ２までの間ＦＦ、のＱ出力端子に「１」が保持
され、これがタイミング信号Ｃ８１として発信される（
第６図Ｃ８１参照）。

第２の基準パルス信号ＣＰ２によりＦＦ、の出力はｒＯ
ＪでＦＦ２の出力は「１」となるのでＮＯＲの出力は「
０」のままである。

次に第３の基準パルス信号ＣＰ３がＦＦ１．ＦＦ２のク
ロックパルス端子Ｔに与えられると、ＦＦ１のＱ出力
端子の「Ｏ」は変化しないがＦＦ２のＱ出力端子は「Ｏ
」が現われる。

このように第２の基準ノくルス列信号ＣＰ２から第３の
基準パルス列信号ＣＰ３までの間ＦＦ２のＱ出力端子に
ＦＢが保持され、これがタイミング信号Ｃ８２として発
信される。

（第６図Ｃ８２参照）。

第３の基準パルス列信号がＦＦ１゜ＦＦ２に入力してか
らＮＯＲの入力端子には「０」、「０」が与えられるの
で、ＮＯＲの出力は「１」となる。

次に第４の基準パルス列信号ＣＰ４がＦＦ１．ＦＦ２の
クロックパルス端子に与えられると、ＦＦ、のＱ出力端
子に「１」が現われＦＦ２のＱ出力端子には「０」が保
持されたままであるのでＮＯＨの出力は「０」となる。

このように第３の基準パルス列信号ＣＰ３かも第４の基
準パルス列信号ＣＰ４までの間ＮＯＲの出力にはｒｌＪ
が継続して現われ、これがタイミング信号Ｃ８３として
発信される（第６図Ｃ８３参照）。

第４の基準パルス列信号ＣＰ４が入力してからＦＦ１
。

ＦＦ２およびＮＯＲの動作状態は第１の基準パルス列信
号ＣＰ１が入力してからＦＦ１．ＦＦ２およびＮＯＲの
動作状態と同一であり、次に第５の基準パルス列信号Ｃ
Ｐ５によるＦＦ１．ＦＦ２およびＮＯＲの動作状態は第
２の基準パルス列信号ＣＰ２によるＦＦ、、ＦＦ２およ
びＮＯＲの動作状態と同一である。

このようにＦＦ１．ＦＦ２およびＮＯＲで構成した回路
により基準パルス列信号ＣＰの一周期ずつずれかつ繰り
返し発信されるタイミング信号Ｃ８Ｉ、Ｃ８２、Ｃ８
３を得る。

次に硬貨が選別コイルＬ。

の位置を通過してない場合にはブリッジ回路が不平衡状
態にあり比較回路３の出力ｖ３ｏは基準パルス列信号Ｃ
Ｐの周期と同一周期の交番矩形パルスであるので、タイ
ミング信号Ｃ８１、Ｃ８２、Ｃ８３の各周期内すなわち
基準パルス列信号の一周期内に必ず■３ｏに負の「０」
レベル状態が現われる。

タイミング信号Ｃ８１によりＦＦ４がセットされそのＱ
出力端子からＡＤ５の一方の入力端子に「１」が与えら
れるがＡＤ、はその他の入力端子に接続されたタイミン
グ信号Ｃ８３が生じてないのでアンド条件は成り立たな
い。

次にタイミング信号Ｃ８２によりＦＦ５がセットされた
ＡＤ６の一方の入力端子に「１」が与えられるがタイミ
ング信号Ｃ８１が生じてないのでＡＤ６のアンド条件は
成立しない。

一方、タイミング信号Ｃ８２と比較回路３の出力ｖ３ｏ
の反転信号を入力とするＡＤ２は、出力ｖ３゜が負の「
Ｏ」レベルになると同時にアンド条件が成り立つのでＦ
Ｆ４のリセット端子Ｒに「１」を与える。

これによりＦＦ４のＱ出力端子には「０」が現われ、タ
イミング信号Ｃ８３が生じる以前にＡＤ５の一方の入力
端には「Ｏ」が与えられる。

次にタイミング信号Ｃ８３が生じるとＦＦ３がセットさ
れＡＤ、の一方の入力端に「１」が与えられるが、ＡＤ
４はタイミング信号Ｃ８２が生じてないのでアンド条件
は成立しない。

タイミング信号Ｃ８３と比較回路３の出力ｖ３ｏの反転
信号を入力とするＡＤ３はその出力Ｖ３ｏが負の「Ｏ」
レベルとなると同時にアンド条件が成立するのでＦＦ５
をリセットする。

これによりＡＤ６はタイミング信号Ｃ８１が与えられる
以前にその一方の入力端には「０」が与えられる。

タイミング信号Ｃ８３の次に再びタイミング信号Ｃ８１
が生じることによりＦＦ４がセットされ、一方ＡＤ、が
比較回路３０出力ｖ３ｏが負のｒＯＪレベルとなると同
時に導通するのでＦＦ３がリセットされる。

ＦＦ３がリセットされるとＡＤ４は、タイミング信号Ｃ
８２が与えられる以前に一方の入力端に「０」が与えら
れる。

前記ＦＦ３〜ＦＦ５は一つ前のタイミング信号によりセ
ットされ、その次のタイミング信号により比較回路３の
出力■３ｏが負の「０ルベルになると同時にリセットさ
れる。

すなわち、基準パルス信号ＣＰの一周期毎に比較回路３
の出力ｖ３ｏを検査しており、ブリッジ回路が不平衡状
態にあるときには、ＦＦ３〜ＦＦ５がセット、リセット
を繰り返す。

次に第６図Ｖ２に示すように比較回路３の出力ｖ３ｏに
ある一定レベルで継続した信号「１」が現われると、す
なわちブリッジ回路が平衡し始めてブリッジ出力が比較
回路３０基準電圧ＣＶよりも低下した場合、第６図８３
に示すようにＦＦ５はタイミング信号Ｃ８２によりセッ
トされた後タイミング信号Ｃ８３によりリセットされな
くなる。

これはＦＦ５がタイミング信号Ｃ８２によりセットされ
た後、比較回路３０出力ｖ３ｏが「１」レベルを継続す
るのでその出力■３ｏの反転信号とタイミング信号Ｃ８
３とをそれぞれ入力とするＡＤ３はアンド条件が成り立
たず、したがってＦＦ５にはリセット入力が与えられな
い。

これによりＦＦ５のＱ出力端子からＡＤ６の一方の入力
端に「１」がタイミング信号Ｃ８３と出力Ｖ３ｏの「Ｏ
」レベルの信号とが一致して生じるまでの間継続して与
えられる（第６図Ｃ３参照）。

前記タイミング信号Ｃ８３によりＦＦ３がセットされて
いる。

次にタイミング信号Ｃ８１が生じることに上りＡＤ６の
アンド条件が成立するのでＡＤ６かも第６図８３０に示
すような「１」が出力され、この信号はＯＲを介して端
子ＯＵＴに導びかれる。

前記タイミング信号Ｃ８１を−の入力とするＡＤ、はそ
のタイミング信号Ｃ８１の期間中に出力Ｖ３０が１１」
レベルにあるので導通せず、したがってＦＦ３がセット
されたままでそのＱ出力端子からＡＤ４の一方の入力に
「１」が次にＦＦ３がリセットされるまでの間継続して
与えられる（第６図８１参照）タイミング信号Ｃ８１に
よりＦＦ４がセットされている。

タイミング信号Ｃ８１が消滅した後タイミング信号Ｃ８
２が生じると、ＡＤ４がタイミング信号Ｃ８２の期間中
だけ導通し、第６図８２０に示すようなＡＤ４の出力「
１」がＯＲを介して端子ＯＵＴへ導かれる。

タイミング信号Ｃ８２を一方の入力とし出力ｖ３ｏを他
の入力とするＡＤ２は出力ｖ３ｏが「１」レベルにある
のでアンド条件が成立せず、これによりＦＦ４はリセッ
トされず第６図８１に示すようにタイミング信号Ｃ８１
によりリセットされてからタイミング信号Ｃ８２が生じ
ている期間に出力ｖ３ｏに「Ｏ」レベルの信号が生じる
までの間セットされ続ける。

ＦＦ４がセット状態にあるときタイミング信号Ｃ８３が
生じると、ＡＤ５は第６図３２０に示すようにタイミン
グ信号Ｃ８３の生じている期間だけ導通ずる。

これによりＯＲ出力は第６図ＳＪに示すような選別信号
となる。

ブリッジ回路が平衡状態から再び不平衡状態となり比較
回路３の出力ｖ３ｏに「１」レベルの信号から再び交番
矩形波の「１」、「Ｏ」信号が現われると、出力Ｖ３ｏ
が「０」レベルになった時点でタイミング信号Ｃ８３が
生じているのでＡＤ３のアンド条件が成立してＦＦ５が
リセットされる。

次いでタイミング信号Ｃ８１の生じている期間中に出力
Ｖ３ｏに「Ｏ」レベルが現われるのでＡＤ。

が導通しＦＦ３がリセットされる。

タイミング信号Ｃ８１の次に生じるタイミング信号Ｃ８
２と出力ｖ３ｏの「０」により今度はＡＤ２が導通しＦ
Ｆ４がリセットされる。

この後ＦＦ３〜ＦＦ５はタイミング信号Ｃ８１〜Ｃ３３
と出力Ｖ３ｏの交番矩形波のパルス列信号により基準パ
ルス列信号の一周期ずつずれてセット、リセットが繰り
返される。

以上のように本発明によれば、ブリッジ回路の発振源の
交流周波数を基準パルス列信号とし、前記ブリッジ回路
の出力を整流平滑することなく比較回路で基準電圧と比
較し、この比較回路の出力と前記基準パルス信号とを比
較してブリッジが平衡したことを判定するように構成し
たので、小型化が困難で高価なアナログ回路の整流平滑
回路を除去できる利点を有する。

また、比較回路３０入力Ｖ３ｏが基準電圧付近で変動す
るようなことが考えられるが、この場合には比較回路の
出力が変動してしまう。

このために従来では第２図ｖ２に示すように比較回路に
電圧ヒステリシスを持たせているが、比較回路の入力ｖ
２が基準電圧よりも僅かに下回っても比較回路からは選
別信号が発信される。

そこで本発明によれば、比較回路の出力信号を基準パル
ス列信号と比較する前述の実施例により検出された選別
信号「有」が基準パルス列信号の所定周期連続して現わ
れたか、また選別信号「有」かも「無」になったときこ
の「無」が基準パルス列信号の所定周期連続して現われ
たかにより硬貨信号を判別するようにした。

これにより従来と同様に電圧ヒステリシスを持たせるこ
とが可能であるとともに、比較回路入力が基準電圧より
も僅かに下回るような場合に生じる誤差も除去できる。

次にこのような本発明の一実施例を第７図に示す回路図
を用いて説明する。

第７図において、０ＵＴ１は第５図に示した出力端子Ｏ
ＵＴと接続された端子、ＦＦ６〜ＦＦ９はフリップフロ
ップでＦＦ６〜ＦＦ８はＤ型フリップフロップ、ＦＦ、
はＲＳフリップフロップ（以下フリップフロップＦＦ６
〜ＦＦ、は単にＦＦ６〜ＦＦ、という）、ＡＤ７．ＡＤ
８はアンド回路（以下単にＡＤ７．ＡＤ８という）、ｃ
ｐｉｏは基準パルス列信号の入力端子である。

端子０ＵＴ１はＦＦ６のＤ入力端子と接続され、ＦＦ６
のＱ出力端子はＦＦ７のＤ入力端子と、そしてＦＦ７の
Ｑ出力端子はＦＦ８のＤ入力端子と接続されている。

各ＦＦ６〜ＦＦ８のクロックパルス端子Ｔには入力端子
ＣＰＩＯが接続されている。

またＦＦ６〜ＦＦ８の各Ｑ出力端子はＡＤ７０入力端に
それぞれ接続され、各ＦＦ６〜ＦＦ８の各Ｑ出力端子は
ＡＤ８０入力端にそれぞれ接続されている。

ＡＤ７の出力端はＦＦ９のセット端子Ｓと、そしてＡＤ
８の出力端はＦＦ、のりセット端子Ｒと接続されている
。

次に第７図に示す回路の動作について第８図に示す波形
図を参照しながら説明する。

入力端子ｃｐｉｏからＦＦ６〜ＦＦ８のクロックパルス
端子Ｔに与えられる基準パルス列信号ＣＰは、ブリッジ
回路のための発振源の交流信号の周波数と同一の周期を
有する交番矩形波の信号でありその波形を第８図ＣＰに
示す。

第８図ＳＪに示す信号ＳＪは第５図に示した端子ＯＵＴ
から出力する選別信号である。

ＦＦ６は端子０ＵＴ１を介して与えられる選別信号ＳＪ
が「Ｏ」の場合にはそのクロックパルス端子Ｔ、に基準
パルス列信号ＣＰが入力してもＱ出力端子の「０」は変
化しない。

ＦＦ６のＤ入力端子に与えられる信号ＳＪが「１」に変
化してから最初に現われる基準パルス列信号ＣＰにより
ＦＦ６のＱ出力端子に「１」が生じる。

これによりＦＦ７のＤ入力端子に１１」が導かれるので
、信号ＳＪが「ｌ」に変化してから第２番目の基準パル
ス列信号によりＦＦ７のＱ出力端子に「１」が生じ、Ｆ
Ｆ８のＤ入力端子に「１」が導びかれる。

信号ＳＪが１１」に変化してから第３番目に現われる基
準パルス列信号ＣＰによりＦＦ８のＱ出力端子に「１」
が生じる。

ＦＦ８のＱ出力端子に「Ｉ」が生じるまでの間、信号Ｓ
Ｊが「１」を継続していることによりＦＦ６およびＦＦ
７の各Ｑ出力端子にはｒｌＪが保持されている。

これによりＦＦ８のＱ出力端子に「１」が生じると同時
にＡＤ７のアンド条件が成立するのでＦＦ、はセットさ
れてそのＱ出力端子「１」を生じる（第８図ＳＱ参照）
。

このときＦＦ６〜ＦＦ８のそれぞれのＱ出力端子には「
０」が生じているのでＡＤ８は導通しない。

次に信号ＳＪが「１」かも「Ｏ」に変化すると信号ＳＪ
が「１」からｒＯＪに変化した後最初に現われる基準パ
ルス列信号によりＦＦ６のＱ出力端子に「０」、Ｑ出力
端子に「１」が生じる。

ＦＦ５のＱ出力端子からＦＦ７のＤ入力端子にｒＯＪが
与えられることにより信号ＳＪが「１」から「０」に変
化した後第２番目に現われる基準パルス列信号によって
ＦＦ７のＱ出力端子「０」Ｑ出力端子に「１」が生じる
。

この後信号ＳＪが１１」から「０」に変化してから第３
番目の基準パルス列信号が現われることによりＦＦ８の
Ｑ出力端子にｒＯＪＱ出力端子に「１」が生じる。

このとき信号ＳＪは「１」がも１０」に変化した後ずつ
と「０」を継続しているのでＦＦ６．Ｆ’Ｆ７の各Ｑ出
力端子には「１」が生じたままである。

したがってＦＦ８のＱ出力端に「１」が生じるとともに
ＡＤ８のアンド条件が成立しＡＤ８からＦＦ９にリセッ
ト信号が与えられる。

これによりＦＦ９はリセットするのでそのＱ出力端子に
ｒＯＪが生じる。

この実施例では選別信号ＳＪの発生が連続して基準パル
ス列信号の３周期間生じ、かつ前記信号ＳＪの消滅が連
続して基準パルス列信号の３周期間続いてから選別信号
の有無を判定するようにしているので、アナログ的な電
圧ヒステリシスを持たせることができ、また信号ＳＪが
生じた際にも電圧ヒステリシスと同様な効果を持たせる
ことが可能である。

前記実施例では信号ＳＪが発生した際および消滅した際
にそれらの二つの状態が基準パルス列信号の同一周期間
連続しているか否かを検知するように構成しているが、
信号ＳＪが生じた際に基準パルス列信号の２周期間連続
して生じているか、信号ＳＪが消滅した際基準パルス列
信号の３周期間連続して消滅しているかを検知するとい
うように、連続状態を検知する周期期間は異ならしめる
ことも可能である。

このような本発明によれば、整流平滑回路、すなわち小
型化が困難で高価なアナログ回路を減らすことが可能で
あると共に、アナログ的な電圧ヒステリシスを持たせる
ことが可能で、かつこの電圧ヒステリシスと同様な効果
を信号の発生時点にも持たせることが可能な装置を提供
できる。

【図面の簡単な説明】

第１図は従来装置を示す要部構成図、第２図は波形図、
第３図は本発明の一実施例を示す概略構成図、第５図お
よび第７図は本発明のそれぞれ異なる要部回路図、第４
図、第６図、第８図はそれぞれ波形図である。Ｌｏ：選別コイル、ＡＢ１〜ＡＢ４ニブリッジ回路、１
．１１，１２，１３：差動増幅回路、３゜３１．３２，
３３：比較回路、５：選別回路、ＦＦ１〜ＦＦ、：フ
リップフロツプ回路、ＡＤｌ〜ＡＤ８：アンド回路
。

Claims

【特許請求の範囲】

１硬貨の通過によりインピーダンスの変化する選別コ
イルと硬貨金種に応じた標準インピーダンス素子とによ
りブリッジ回路を構威し、前記選別コイル位置を硬貨が
通過した際に平衡するブリッジ回路の出力を検出して硬
貨の選別を行うものにおいて、前記ブリッジ回路の出力
を増幅した信号を直接予め定められた基準電圧と比較し
て２値化したブリッジ出力パルス列信号を出力する比較
回路および前記ブリッジ出力パルス列信号と前記ブリッ
ジ回路のための発信源の交流信号と同一周期を持つ基準
パルス列信号とを比較し、この基準パルス列信号の少な
くとも一周期内にブリッジ出力パルス列信号の状態が変
化しないときブリッジ回路が平衡したと判定する選別回
路を設けたことを特徴とする硬貨選別装置。