KR20240110906A - 땜납 합금, 땜납 접합재, 솔더 페이스트 및 반도체 패키지 - Google Patents

Abstract

땜납 접합부와 반도체 소자의 계면에 있어서의 양자의 박리를 억제할 수 있는 땜납 합금, 땜납 접합재, 솔더 페이스트 및 반도체 패키지를 제공한다.
본 발명의 땜납 합금은, Cu를 1.1질량％ 이상 8질량％ 이하, Sb를 6질량％ 이상 20질량％ 이하, Ni를 0.01질량％ 이상 0.5질량％ 이하, Co를 0.001질량％ 이상 1질량％ 이하 포함하고, 잔부가 Sn을 포함한다.

Description

땜납 합금, 땜납 접합재, 솔더 페이스트 및 반도체 패키지

본 발명은 땜납 합금, 땜납 접합재, 솔더 페이스트 및 반도체 패키지에 관한 것이다.

전자 기기에 사용되는 반도체 패키지(Semiconductor package, 반도체 소자를 패키징한 전자 부품을 가리킴)는, 예를 들어 접합재를 사용하여 기판 상에 반도체 소자(Semiconductor Element, 예를 들어 반도체 칩)를 접합(다이 본딩)하고, 또한 이것에 와이어 본딩 등을 행한 것을 몰드 수지 등으로 몰드함으로써 제작된다.

반도체 패키지에 생기는 문제는 여러 가지가 있으며, 그 발생 요인의 하나로서, 반도체 소자와 기판의 접합 불량을 들 수 있다. 이 접합 불량은, 접합재를 원인으로 하는 것이 많다. 이러한 접합 불량을 억제하는 접합재로서, 예를 들어 이하의 특허문헌 1 내지 3에 개시되는 땜납 접합재가 제안되어 있다.

특허문헌 1에는, 반도체 소자의 반복적인 발열에 의한 땜납부의 열전도율의 저하와, 이것에 기인하는 땜납부의 열화를 억제하는 것을 목적으로 하여, 고온에서의 열전도율의 저하를 억제할 수 있는 땜납재, 구체적으로는 Sb를 5.0질량％ 초과 10.0질량％ 이하, Ag를 2.0 내지 4.0질량％, Ni를 0.1 내지 0.4질량％ 함유하고, 잔부는 Sn 및 불가피 불순물을 포함하는 땜납재가 개시되어 있다.

특허문헌 2에는, 반도체 소자의 반복적인 발열에 의해 생기는 땜납부 내의 크랙과, 이것에 기인하는 땜납부와 기판의 박리를 억제하는 것을 목적으로 하여, Sb를 5.0질량％ 초과 10.0질량％ 이하, Ag를 2.0 내지 4.0질량％, Ni를 0.01 내지 1.0질량％ 함유하고, 잔부는 Sn 및 불가피 불순물을 포함하는 땜납재가 용융된 땜납 접합층과, 적어도 한쪽이 Cu 혹은 Cu 합금 부재인 피접합체를 포함하는 땜납 접합부로서, 상기 땜납 접합층이, 상기 Cu 혹은 Cu 합금 부재와의 계면에, (Cu,Ni)₆(Sn,Sb)₅를 포함하는 제1 조직과, (Ni,Cu)₃(Sn,Sb)₄를 포함하는 제2 조직을 구비하는 땜납 접합부가 개시되어 있다.

특허문헌 3에는, 반도체 소자의 반복적인 발열에 의한 땜납부의 열전도율의 저하와, 이것에 기인하는 땜납부의 열화를 억제하는 것을 목적으로 하여, 반도체 소자와, 땜납재가 용융된 접합층을 구비하는 반도체 장치로서, 상기 땜납재가 Sb를 5.0질량％ 초과 10.0질량％ 이하, Ag를 2.0 내지 4.0질량％, Ni를 0.1 내지 0.4질량％ 함유하고, 잔부는 Sn 및 불가피 불순물을 포함하는 반도체 장치가 개시되어 있다.

일본 특허 제6516013호 공보 일본 특허 제6642865호 공보 일본 특허 제6773143호 공보

그런데, 반도체 소자, 특히 파워 반도체 소자의 이면 전극에는, 일반적으로 반도체 소자측으로부터 순서대로 Ti 및 Ni 등에 의한 박막이 성막되어 있다. 이 Ni막은, 파워 반도체 소자와 접합재(특히, 땜납 접합재)의 접합을 위해 성막된다.

또한, 땜납 접합재는, Sn을 포함하는 것이 많이 사용되고 있다.

그 때문에, 파워 반도체 소자와 기판의 땜납 접합 시에, 상기 Ni막과, 땜납 접합재에 포함되는 Sn은, Ni-Sn 금속간 화합물을 석출할 수 있다. 이 Ni-Sn 금속간 화합물은, 땜납 접합부와 파워 반도체 소자의 계면에 존재하여, 양자의 접합 강도를 향상시킬 수 있다.

여기서, 파워 반도체 소자, 예를 들어 Si 소자(Silicon ellement, 예를 들어 Silicon Chip)는, 그 동작 시에 자기 발열하여 고온이 된다. 또한, Si 소자로부터 생긴 열은, 땜납 접합부, 기판 및 파워 반도체 패키지 내의 방열 기판 등을 통하여 외부에 방출되기 때문에, 동작 시에 없는 Si 소자는 냉각 상태에 있다.

그 때문에, 발열과 냉각을 반복하는 Si 소자에 접하는 땜납 접합부에는, 반복적인 열부하가 걸린다. 그리고, 이 반복적인 열부하는, 땜납 접합부와 Si 소자의 계면에 존재하는 Ni-Sn 금속간 화합물이나, 상기 Ni막의 땜납 접합부 내로의 확산을 촉진시킨다.

상술한 바와 같이, 상기 Ni막 및 Ni-Sn 금속간 화합물은, Si 소자와 땜납 접합부의 접합 강도의 향상에 기여한다. 그 때문에, 이것들이 땜납 접합부 내에 확산되면, 양자의 접합 강도는 저하된다. 또한, 이 확산이 계속되면, 양자의 접합에 기여하는 조성(성분)이 소실되게 되므로, 그 계면에서 박리를 야기할 우려가 있다. 이 박리 현상은, 특히 파워 반도체 패키지(본 명세서에 있어서는, 파워 반도체 소자를 사용하는 반도체 패키지를 의미함)의 신뢰성 저하로도 이어진다.

또한, 근년에는 더 높은 전압 및 큰 전류를 취급할 수 있는 파워 반도체 패키지의 수요가 증가하고 있다. 그 때문에, 더 고성능이며 더 높은 전압 및 큰 전류를 취급할 수 있는 파워 반도체 소자, 예를 들어 SiC 소자, GaN 소자 및 Ga₂O₃ 소자 등(이하, 「차세대 파워 반도체 소자」라고 함)의 사용도 증가 경향에 있다.

차세대 파워 반도체 소자는, Si 소자보다 내열성이 우수하며, 그 동작 온도도 높다. 그 때문에, 차세대 파워 반도체 소자를 사용하는 파워 반도체 패키지에 있어서는, 땜납 접합부에 가해지는 열도 더 상승한다. 따라서, 이 경우, 상기 Ni막 및 Ni-Sn 금속간 화합물의 땜납 접합부 내로의 확산과, 이것을 원인으로 하는 상기 박리 현상은, 더 발생하기 쉬워진다.

그러나, 이러한 현상에 대해서는, 상기 특허문헌 1 내지 3에는 개시도 시사도 없다.

본 발명의 목적은, 상기 과제를 해결하는 것이며, 땜납 접합부와 반도체 소자의 계면에 있어서의 양자의 박리를 억제할 수 있는 땜납 합금, 땜납 접합재, 솔더 페이스트 및 반도체 패키지를 제공하는 것이다.

본 발명의 땜납 합금은, Cu를 1.1질량％ 이상 8질량％ 이하, Sb를 6질량％ 이상 20질량％ 이하, Ni를 0.01질량％ 이상 0.5질량％ 이하, Co를 0.001질량％ 이상 1질량％ 이하 포함하고, 잔부가 Sn을 포함한다.

상기 땜납 합금의 Cu의 함유량(질량％) 및 Ni의 함유량(질량％)은, 하기 식 (A)를 충족하는 것이 바람직하다.

Ni의 함유량/(Cu의 함유량+Ni의 함유량)<0.10 … (A)

상기 땜납 합금은, 0.1질량％ 이상 3질량％ 미만의 Ag를 더 포함하는 것이 바람직하다.

상기 땜납 합금은, Al, Ti, Si, Fe 및 Ge 중 적어도 어느 것을 합계로 0.003질량％ 이상 0.5질량％ 이하 더 포함하는 것이 바람직하다.

본 발명의 땜납 접합재는, 상기 땜납 합금을 사용한다.

또한, 본 발명의 솔더 페이스트는, 상기 땜납 합금을 포함하는 분말과, 플럭스를 포함한다.

또한, 본 발명의 반도체 패키지는, 기판과, 반도체 소자와, 당해 기판 및 반도체 소자를 접합하는 접합부를 갖는 반도체 패키지로서, 상기 접합부는, 상기 땜납 접합재를 사용하여 형성된 것이다.

또한, 본 발명의 반도체 패키지는, 기판과, 반도체 소자와, 당해 기판 및 반도체 소자를 접합하는 접합부를 갖는 반도체 패키지로서, 상기 접합부는, 상기 솔더 페이스트를 사용하여 형성된 것이다.

상기 반도체 패키지는, 파워 반도체 패키지인 것이 바람직하다.

본 발명의 땜납 합금, 땜납 접합재, 솔더 페이스트 및 반도체 패키지는, 땜납 접합부와 반도체 소자의 계면에 있어서의 양자의 박리를 억제할 수 있다.

도 1은 본 실시 형태에 관한 반도체 패키지를 도시하는 개략 단면도.
도 2는 실시예 및 비교예에 관한 각 시험에 사용하는 시험용 접합체의 제작 시에 있어서의, 리플로우 온도 조건을 나타내는 온도 프로파일.
도 3은 실시예 및 비교예에 관한 각 시험용 접합체를 초음파 현미경을 사용하여 촬영한 화상의 일례이며, (a)는 Si칩측으로부터 촬영한 접합 계면 화상(화상 A)을, (b)는 기판측으로부터 촬영한 접합 계면 화상(화상 B)을 도시한다.

이하, 본 발명의 땜납 합금, 땜납 접합재, 솔더 페이스트 및 반도체 패키지의 일 실시 형태에 대하여 상세하게 설명한다. 또한, 본 발명은 이들 실시 형태로 한정되지 않는 것은 물론이다.

1. 땜납 합금

본 실시 형태의 땜납 합금은, Cu를 1.1질량％ 이상 8질량％ 이하, Sb를 6질량％ 이상 20질량％ 이하, Ni를 0.01질량％ 이상 0.5질량％ 이하, Co를 0.001질량％ 이상 1질량％ 이하 포함하고, 잔부가 Sn을 포함한다.

본 실시 형태의 땜납 합금은, Cu를 1.1질량％ 이상 8질량％ 이하 포함함으로써, 형성되는 땜납 접합부 내에 Sn, Ni 및 Co와의 금속간 화합물, 예를 들어 Cu₆Sn₅ 금속간 화합물, (Cu,Ni)₆Sn₅ 금속간 화합물, (Cu,Co)₆Sn₅ 금속간 화합물 및 (Cu,Co,Ni)₆Sn₅ 금속간 화합물 등을 석출시킬 수 있다.

이들 금속간 화합물 중, (Cu,Ni)₆Sn₅ 금속간 화합물, (Cu,Co)₆Sn₅ 금속간 화합물 및 (Cu,Co,Ni)₆Sn₅ 금속간 화합물(이하, 이것들을 통합하여 「Cu, Ni, Co계 금속간 화합물」이라고 함)은, 땜납 접합 시에, 반도체 소자와 땜납 접합부의 계면 및 그 부근에 석출되기 쉽고, 이들 금속간 화합물이, 반도체 소자와 땜납 접합부의 계면에 있어서의 박리 현상의 억제에 기여할 수 있다고 추찰된다.

즉, 상술한 바와 같이, 반도체 소자(특히, 파워 반도체 소자)의 이면 전극에 성막되는 Ni막은, 반도체 소자로부터 반복해서 받는 열부하에 의해, 땜납 접합부 내에 확산되기 쉬워진다. 반도체 소자와 기판의 땜납 접합 시에, 상기 Ni막과 땜납 합금에 포함되는 Sn에 의해 석출되는 Ni-Sn 금속간 화합물도 마찬가지이다.

또한, 반도체 소자의 종류에 따라서는, 상기 Ni막 상에, Ag나 Au를 포함하는 박막이 더 성막되는 것도 존재한다. 그러나, Ag, Au 모두, 땜납 접합부 내에 확산되기 쉬운 원소인 점에서, 이들 박막의 존재에 의해 상기 Ni막의 확산을 억제하기는 어렵다.

한편, 상기 Ni막은, 반도체 소자와 땜납 접합부의 접합 강도에 기여하는 것이다. 즉, Ni막보다 반도체 소자측에 성막되는 Ti막은, 땜납 합금에 포함되는 Sn과 금속간 화합물을 석출하기 어렵다. 그 때문에, 반도체 소자와 땜납 접합부의 접합을 용이하게 하기 위해, 상기 Ni막이 성막된다.

따라서, 상기 Ni막이나 Ni-Sn 금속간 화합물이 땜납 접합부 내에 확산되면 될수록, 반도체 소자와 땜납 접합부의 접합 강도는 한층 저하된다. 그리고, 최종적으로는, 반도체 소자와 땜납 접합부의 계면에 있어서, 박리 현상이 생길 수 있다.

또한, 상기 Ti막은, 반도체 소자의 제작 조건에 따라, 땜납 접합 시에 산화 상태(TiO₂막)로 되어 있는 것도 있다. TiO₂막은, Ti막보다 더 Sn과의 금속간 화합물을 석출하기 어렵다. 그 때문에, 이 경우, 상기 박리 현상은 더 생기기 쉬워진다.

그러나, 본 실시 형태의 땜납 합금은, 상술한 바와 같이, 형성되는 땜납 접합부 내에, Ni-Sn 금속간 화합물 대신에, Cu, Ni, Co계 금속간 화합물을 석출한다. 이들 금속간 화합물은, 땜납 접합 시에 반도체 소자와 땜납 접합부의 계면 및 그 부근에 석출되기 쉽고, 또한 미세한 구조를 갖는다. 그 때문에, 상기 Ni막의 땜납 접합부 내로의 확산이 억제되는 것이라고 추찰된다. 그리고, 이에 의해, 반도체 소자와 땜납 접합부의 계면에 있어서의 박리 현상의 억제를 실현할 수 있다고 추찰된다.

또한, 상술한 반도체 소자의 발열과 냉각의 반복은, 반도체 소자에 접하는 땜납 접합부에 반복적인 냉열 부하를 가한다. 이 냉열 부하는, 땜납 접합부의 열 피로, 냉열 피로를 야기함과 함께, 땜납 접합부에 응력을 생기게 한다. 이 응력은, 땜납 접합부 내의 크랙 발생의 원인이 된다. 또한, 반복해서 생기는 응력은, 발생한 크랙의 진전을 촉진시켜, 최종적으로 (이 크랙을 이유로 한) 반도체 소자의 박리를 야기한다. 이 크랙은 파워 반도체, 특히 차세대 파워 반도체 소자를 사용하는 경우(예를 들어, 200℃ 이상의 고온 동작 환경 하)에 있어서 생기기 쉽다.

그러나, 본 실시 형태의 땜납 합금은, 상술한 바와 같이 땜납 접합부 내에 Cu₆Sn₅ 금속간 화합물을 석출시킨다.

이 금속간 화합물은, 땜납 접합부의 강도 향상에 기여하는 것이며, 본 실시 형태의 땜납 합금은, 이 금속간 화합물을 밸런스 좋게 땜납 접합부 내에 석출시킬 수 있다. 그 때문에, 본 실시 형태의 땜납 합금은, 고온 동작 환경 하에 있어서도, 땜납 접합부 내의 크랙 발생과 그 진전을 억제할 수 있어, 이것을 원인으로 하는 반도체 소자의 박리 현상의 발생을 억제할 수도 있다. 또한, 상술한 바와 같이, Cu, Ni, Co계 금속간 화합물은 미세한 구조를 갖기 때문에, 이 효과의 실현에도 기여할 수 있다.

또한, 상술한 바와 같이, 차세대 파워 반도체 소자의 발열량이나 발열 온도는, 종래의 파워 반도체보다 더 높다. 그 때문에, 상술한 Ni막 등의 땜납 접합부 내로의 확산도 더 생기기 쉬워지고, 또한 땜납 접합부 내의 크랙도 더 생기기 쉬워진다.

그러나, 본 실시 형태의 땜납 합금은, 상술한 바와 같이, 형성되는 땜납 접합부 내에 Cu, Ni, Co계 금속간 화합물이나 Cu₆Sn₅ 금속간 화합물을 밸런스 좋게 석출할 수 있다. 그 때문에, 차세대 파워 반도체 소자를 사용하는 경우에 있어서도, 상기 Ni막의 땜납 접합부 내로의 확산과, 이에 따른 차세대 파워 반도체 소자와 땜납 접합부의 계면에 있어서의 박리 현상을 억제할 수 있다. 또한, 상기 땜납 접합부 내의 크랙 발생과, 그 진전에 따른 차세대 파워 반도체 소자의 박리 현상도 억제할 수 있다.

바람직한 Cu의 함유량은, 1.5질량％ 이상 7질량％ 이하, 2질량％ 이상 6.5질량％ 이하이다. 더욱 바람직한 Cu의 함유량은, 3질량％ 이상 6질량％ 이하, 3질량％ 이상 4질량％ 이하이다. Cu의 함유량을 이 범위로 함으로써, 상기 Ni막의 땜납 접합부 내로의 확산 억제에 더 기여할 수 있고, 또한 땜납 접합부의 강도를 더 향상시킬 수 있다.

또한, 본 실시 형태의 땜납 합금은, Sb를 6질량％ 이상 20질량％ 이하 포함함으로써, 땜납 접합부 내에 있어서의 Sb의 고용 강화를 향상시킴과 함께, 당해 땜납 접합부 내에 SbSn 금속간 화합물(예를 들어, Sb₂Sn₃ 금속간 화합물)을 석출시킬 수 있다. 이에 의해, 땜납 접합부의 강도를 향상시켜, 상술한 땜납 접합부 내에서의 크랙 발생, 특히 고온 동작 환경 하에 있어서의 크랙 발생과, 그 진전에 따른 반도체 소자의 박리의 발생을 억제할 수 있다.

바람직한 Sb의 함유량은, 6질량％ 이상 15질량％ 이하, 7질량％ 이상 15질량％ 이하, 7질량％ 이상 14질량％ 이하이다. 더욱 바람직한 Sb의 함유량은, 8질량％ 이상 13질량％ 이하, 9질량％ 이상 12질량％ 이하, 10질량％ 이상 11질량％ 이하이다. Sb의 함유량을 이 범위로 함으로써, 땜납 접합부 내의 상기 Sb의 고용 강화를 더 향상시키고, 또한 상기 금속간 화합물을 밸런스 좋게 석출시킬 수 있어, 땜납 접합부의 강도를 더 향상시킬 수 있다.

또한, 본 실시 형태의 땜납 합금은, Ni를 0.01질량％ 이상 0.5질량％ 이하 포함함으로써, 상술한 바와 같이, 땜납 접합부 내에 Sn, Cu, Co와의 금속간 화합물, 예를 들어 (Cu,Ni)₆Sn₅ 금속간 화합물 및 (Cu,Co,Ni)₆Sn₅ 금속간 화합물을 석출시킬 수 있다. 이들 금속간 화합물은, 상술한 바와 같이, 반도체 소자와 땜납 접합부의 계면에 있어서의 박리 현상의 억제에 기여할 수 있다고 추찰된다. 또한, 이들 금속간 화합물은 미세한 구조를 갖기 때문에, 땜납 접합부 내에 발생하는 크랙의 진전 억제 효과에도 기여할 수 있다.

바람직한 Ni의 함유량은 0.02질량％ 이상 0.4질량％ 이하, 0.025질량％ 이상 0.35질량％ 이하, 0.03질량％ 이상 0.3질량％ 이하이다. 더욱 바람직한 Ni의 함유량은 0.035질량％ 이상 0.2질량％ 이하이다. Ni의 함유량을 이 범위로 함으로써, 상기 Ni막의 땜납 접합부 내로의 확산을 더 억제할 수 있다.

또한, 본 실시 형태의 땜납 합금은, Co를 0.001질량％ 이상 1질량％ 이하 포함함으로써, 상술한 바와 같이 땜납 접합부 내에 Sn, Ni, Cu와의 금속간 화합물, 예를 들어 (Cu,Co)₆Sn₅ 금속간 화합물 및 (Cu,Co,Ni)₆Sn₅ 금속간 화합물을 석출시킬 수 있다.

이들 금속간 화합물은, 상술한 바와 같이, 반도체 소자와 땜납 접합부의 계면에 있어서의 박리 현상의 억제에 기여할 수 있다고 추찰된다. 또한, 이들 금속간 화합물은 미세한 구조를 갖기 때문에, 땜납 접합부 내에 발생하는 크랙 진전의 억제 효과에도 기여할 수 있다.

바람직한 Co의 함유량은 0.002질량％ 이상 0.9질량％ 이하, 0.003질량％ 이상 0.8질량％ 이하, 0.004질량％ 이상 0.8질량％ 이하이다. 더욱 바람직한 Co의 함유량은 0.005질량％ 이상 0.6질량％ 이하이다. 특히 바람직한 Co의 함유량은 0.006질량％ 이상 0.5질량％ 이하, 0.007질량％ 이상 0.4질량％ 이하, 0.007질량％ 이상 0.3질량％ 이하이다. Co의 함유량을 이 범위로 함으로써, 상기 Ni막의 땜납 접합부 내로의 확산을 더 억제할 수 있다.

이와 같이, 본 실시 형태의 땜납 합금은, Sn을 포함하는 땜납 합금에 Cu, Ni 및 Co를 소정량 첨가함으로써, 땜납 접합부 내에 Cu, Ni, Co계 금속간 화합물을 석출시킬 수 있다.

그리고, 상기 Ni막의 땜납 접합부 내로의 확산 억제는, 이들 금속간 화합물의 석출 및 그 밸런스에 의해 실현할 수 있는 것으로 추찰된다.

또한, 이들 금속간 화합물은 미세한 구조를 갖는다. 그 때문에, 이들 금속간 화합물의 석출 밸런스에 의해, 땜납 접합부 내에 크랙이 발생한 경우에 있어서도, 그 진전을 억제할 수 있다고 생각된다.

또한, 본 실시 형태의 땜납 합금은, Sn을 포함하는 땜납 합금에, Cu 및 Sb를 소정량 첨가함으로써, 땜납 접합부 내에 Sn, Cu, Sb의 금속간 화합물로서, Cu₆Sn₅ 금속간 화합물 및 SbSn 금속간 화합물을 석출시킬 수 있다.

그리고, 상술한 땜납 접합부의 크랙 발생 억제 효과는, 이들 금속간 화합물의 석출 및 그 밸런스에 의해 실현할 수 있는 것으로 추찰된다.

이와 같이, 본 실시 형태의 땜납 합금은, 반도체 소자와 땜납 접합부의 계면에 있어서의 박리 현상의 억제와, 땜납 접합부 내에 발생하는 크랙과 그 진전에 따른 반도체 소자의 박리 현상의 억제를 실현할 수 있다.

또한, 본 실시 형태의 땜납 합금은, 상술한 바와 같이 땜납 접합부가 양호한 강도를 갖기 때문에, 땜납 접합부와 반도체 소자의 계면에 있어서 생기는 응력에 기인하는 반도체 소자 자체의 크랙 발생도 억제할 수 있다.

따라서, 본 실시 형태의 땜납 합금은, 반도체 소자, 특히 차세대 파워 반도체 소자를 포함하는 파워 반도체 소자와 기판의 접합에 적합하게 사용할 수 있다.

또한, 본 실시 형태의 땜납 합금은, 반도체 소자와 기판의 접합 이외의 용도, 즉 피접합재끼리의 (땜납) 접합에도 적합하게 사용할 수 있다. 이 용도로서는, 예를 들어 반도체 패키지 내의 기판과 방열 기판의 접합이나, 기판(전자 회로 기판)과 전자 부품(특히, 높은 내열성을 갖는 전자 부품)의 접합 등을 들 수 있다.

또한, 본 실시 형태의 땜납 합금의 Cu의 함유량(질량％) 및 Ni의 함유량(질량％)은, 하기 식 (A)를 충족하는 것이 바람직하다.

Ni의 함유량/(Cu의 함유량+Ni의 함유량)<0.10 … (A)

본 실시 형태의 땜납 합금이, 이 범위로 Cu 및 Ni를 함유하는 경우, 상기 Ni막의 땜납 접합부 내로의 확산을 더 억제할 수 있다. 또한, 이 경우, 땜납 접합부 내에 발생하는 크랙과 그 진전에 따른 반도체 소자의 박리 억제 효과를 더 향상시킬 수 있다.

또한, 본 실시 형태의 땜납 합금의 Cu의 함유량(질량％) 및 Ni의 함유량(질량％)은, 하기 식 (A')를 충족하는 것이 더욱 바람직하다.

0.03<Ni의 함유량/(Cu의 함유량+Ni의 함유량)<0.09 … (A')

또한, 상기 식 (A) 및 (A')에 대해서는, 소수 셋째 자리를 반올림하여 산출한다.

또한, 본 실시 형태의 땜납 합금은, Ag를 0.1질량％ 이상 3질량％ 미만 더 포함할 수 있다. 이 경우, 땜납 접합부 내에 Ag₃Sn 금속간 화합물을 석출시켜, 땜납 접합부 내의 잔류 응력을 저감시킬 수 있다. 또한, 이에 의해, 땜납 접합부의 기계적 강도를 향상시킬 수 있다.

또한, 이러한 땜납 합금을 솔더 페이스트에 사용하는 경우, 그 보이드 발생 억제 효과를 향상시킬 수 있다.

바람직한 Ag의 함유량은 0.2질량％ 이상 2.9질량％ 이하, 0.2질량％ 이상 2.5질량％ 이하, 0.2질량％ 이상 2질량％ 이하이다. 더욱 바람직한 Ag의 함유량은 0.5질량％ 이상 1.5질량％ 이하이다. Ag의 함유량을 이 범위로 함으로써, 땜납 접합부의 기계적 강도를 더 향상시킬 수 있다.

또한, 본 실시 형태의 땜납 합금에는, Al, Ti, Si, Fe 및 Ge 중 적어도 어느 것, 즉 이들 중의 1원소, 또는 복수의 원소를 더 함유시킬 수 있다. 이 경우, 땜납 접합부의 강도를 더 향상시킬 수 있다.

Al, Ti, Si, Fe 및 Ge 중 적어도 어느 것의 합계 함유량은 0.003질량％ 이상 0.5질량％ 이하인 것이 바람직하고, 0.005질량％ 이상 0.3질량％ 이하인 것이 더욱 바람직하다. 이들의 합계 함유량을 이 범위 내로 함으로써, 땜납 접합부의 강도를 더 향상시킬 수 있다.

또한, 본 실시 형태의 땜납 합금은, 그 잔부가 Sn을 포함한다. 또한, 당해 땜납 합금에는, 당연히 불가피 불순물이 포함된다.

2. 땜납 접합재

본 실시 형태의 땜납 접합재는, 상술한 실시 형태의 땜납 합금을 사용한 것이며, 예를 들어 이하의 것을 들 수 있다.

ㆍ솔더 프리폼

솔더 프리폼으로서는, 시트상의 것이면 되며, 그 형상은 불문한다. 예를 들어, 디스크상, 각상, 테이프상 등의 것을 사용할 수 있다. 또한, 상기 솔더 프리폼의 제작에 있어서는, 예를 들어 상술한 실시 형태의 땜납 합금을 포함하는 잉곳을 압연기를 사용하여 압연하는 방법 등, 공지된 제작 방법을 사용할 수 있다.

상기 솔더 프리폼의 형상, 크기 및 두께는, 사용하는 기판, 반도체 소자 등의 종류 등에 따라 적절하게 조정할 수 있다. 그 바람직한 두께는 10㎛ 이상 500㎛ 이하이고, 더욱 바람직한 두께는 30㎛ 이상 300㎛ 이하이다.

또한, 상기 솔더 프리폼의 표면에 후술하는 플럭스를 도포하여 땜납 접합을 행할 수도 있다. 또한, 솔더 프리폼의 표면에 유기산 등을 미리 플럭스 코트하여 땜납 접합을 행할 수도 있다. 나아가, 당해 솔더 프리폼은, 예를 들어 환원성 분위기의 포름산 리플로우나 수소 리플로우 등을 사용하여 땜납 접합을 행할 수도 있다.

ㆍ땜납 접합층을 갖는 접합재

땜납 접합층을 갖는 접합재로서는, 예를 들어 이하의 구조를 갖는 접합재를 들 수 있다.

즉, 상기 땜납 접합층을 갖는 접합재는, 예를 들어 강화층과 땜납층을 갖는다. 이 땜납층은, 상기 강화층의 상면 및 하면에 열간 압연 방법 등을 사용하여 적층된다. 상기 땜납층은, 상술한 실시 형태의 땜납 합금을 사용하여 형성된다.

또한, 상기 강화층은 코어 기재를 갖는다. 이 코어 기재는, 예를 들어 CuMo, Mo 등을 포함한다. 또한, 필요에 따라, 당해 코어 기재의 양면에 금속층을 마련해도 된다. 이 금속층으로서는, 예를 들어 Ni, Sn, Cu, Au 및 Ag 중 적어도 어느 것을 포함하는 층이나, 이들 합금 원소 유래의 금속간 화합물을 갖는 층이나, 이들의 조합이어도 된다. 상기 금속층은, 예를 들어 도금 처리 등에 의해 형성된다.

ㆍ솔더 페이스트

본 실시 형태의 솔더 페이스트에 대해서는, 이하의 3.에서 상세하게 설명한다.

또한, 본 실시 형태의 땜납 접합재는, 솔더 프리폼, 후술하는 솔더 페이스트 이외에도, 반도체 소자와 기판의 접합, 특히 파워 반도체 소자와 기판의 접합에 사용할 수 있는 것이면, 어떠한 양태여도 된다.

본 실시 형태의 땜납 접합재는, 상술한 실시 형태의 땜납 합금을 사용하기 때문에, 상술한 Ni막의 땜납 접합부 내로의 확산을 억제할 수 있고, 또한 땜납 접합부 내의 크랙 발생과 그 진전을 억제할 수 있다. 그 때문에, 본 실시 형태의 땜납 접합재는, 반도체 소자와 땜납 접합부의 계면에 있어서의 박리 현상과, 땜납 접합부 내의 크랙 진전을 원인으로 하는 반도체 소자의 박리 현상과, 양쪽의 박리 현상의 발생을 억제할 수 있다.

또한, 본 실시 형태의 땜납 접합재는, 땜납 접합부가 양호한 강도를 갖기 때문에, 땜납 접합부와 반도체 소자의 계면에 있어서 생기는 응력에 기인하는 반도체 소자 자체의 크랙 발생도 억제할 수 있다.

따라서, 본 실시 형태의 땜납 접합재는, 반도체 소자, 특히 차세대 파워 반도체 소자를 포함하는 파워 반도체 소자와 기판의 접합에 적합하게 사용할 수 있다.

또한, 본 실시 형태의 땜납 접합재는, 반도체 소자와 기판의 접합 이외의 용도, 즉 피접합재끼리의 (땜납) 접합에도 적합하게 사용할 수 있다. 이 용도로서는, 예를 들어 반도체 패키지 내의 기판과 방열 기판의 접합이나, 기판(전자 회로 기판)과 전자 부품(특히 높은 내열성을 갖는 전자 부품)의 접합 등을 들 수 있다.

3. 솔더 페이스트

본 실시 형태의 솔더 페이스트는, 예를 들어 상술한 실시 형태의 땜납 합금을 분말상으로 한 것(땜납 합금을 포함하는 분말)과, 플럭스를 혼련하여, 페이스트상으로 함으로써 제작된다.

상기 땜납 합금을 포함하는 분말은, 상술한 실시 형태의 땜납 합금을 공지된 방법으로 분말상으로 함으로써 얻어진다. 상기 땜납 합금을 포함하는 분말의 입경(동적 광산란법에 의해 측정)은, 예를 들어 1㎛ 이상 40㎛ 이하로 할 수 있다. 또한, 이 입경을 5㎛ 이상 35㎛ 이하, 10㎛ 이상 30㎛ 이하로 해도 된다.

또한 상기 플럭스로서는, 예를 들어 수지와, 틱소제와, 활성제와, 용제를 포함하는 플럭스가 사용된다.

상기 수지로서는, 예를 들어 로진계 수지; 아크릴산, 메타크릴산, 아크릴산의 각종 에스테르, 메타크릴산의 각종 에스테르, 크로톤산, 이타콘산, 말레산, 무수 말레산, 말레산의 에스테르, 무수 말레산의 에스테르, 아크릴로니트릴, 메타크릴로니트릴, 아크릴아미드, 메타크릴아미드, 염화비닐, 아세트산비닐 등 중 적어도 1종의 모노머를 중합하여 이루어지는 아크릴 수지; 에폭시 수지; 페놀 수지 등을 들 수 있다. 이것들은 단독으로 또는 복수를 조합하여 사용할 수 있다.

상기 로진계 수지로서는, 예를 들어 톨유 로진, 검 로진, 우드 로진 등의 로진류; 수소 첨가 로진(부분 수소 첨가, 완전 수소 첨가), 중합 로진, 불균일화 로진, 아크릴산 변성 로진, 말레산 변성 로진, 포르밀화 로진 등의 로진계 변성 수지; 그리고 이들의 유도체 등을 들 수 있다. 이것들은 단독으로 또는 복수를 조합하여 사용할 수 있다.

상기 수지의 산가는, 예를 들어 10mgKOH/g 이상 250mgKOH/g 이하로 할 수 있다. 또한, 상기 수지의 배합량은, 예를 들어 플럭스 전량에 대하여 10질량％ 이상 90질량％ 이하로 할 수 있다.

상기 틱소제로서는, 예를 들어 경화 피마자유, 비스아미드계 틱소제(포화 지방산 비스아미드, 불포화 지방산 비스아미드, 방향족 비스아미드 등), 디메틸디벤질리덴 소르비톨 등을 들 수 있다. 이것들은 단독으로 또는 복수를 조합하여 사용할 수 있다. 상기 틱소제의 배합량은, 예를 들어 플럭스 전량에 대하여 3질량％ 이상 15질량％ 이하로 할 수 있다.

상기 활성제로서는, 예를 들어 유기산, 할로겐을 포함하는 화합물, 아민계 활성제 등을 들 수 있다. 이것들은 단독으로 또는 복수를 조합하여 사용할 수 있다.

유기산으로서는, 예를 들어 모노카르복실산, 디카르복실산, 그 밖의 유기산을 들 수 있다.

모노카르복실산으로서는, 예를 들어 프로피온산, 부티르산, 발레르산, 카프로산, 에난트산, 카프르산, 라우르산, 미리스트산, 펜타데실산, 팔미트산, 마르가르산, 스테아르산, 투베르쿨로스테아르산, 아라키드산, 베헨산, 리그노세르산, 글리콜산 등을 들 수 있다.

디카르복실산으로서는, 예를 들어 옥살산, 말론산, 숙신산, 글루타르산, 아디프산, 피멜산, 수베르산, 아젤라산, 세바스산, 도데칸이산, 에이코산이산, 푸마르산, 말레산, 타르타르산, 디글리콜산, 1,4-시클로헥산디카르복실산 등을 들 수 있다.

그 밖의 유기산으로서는, 예를 들어 다이머산, 레불린산, 락트산, 아크릴산, 벤조산, 살리실산, 아니스산, 시트르산, 피콜린산, 안트라닐산 등을 들 수 있다.

할로겐을 포함하는 화합물로서는, 예를 들어 비해리성의 할로겐 화합물(비해리형 활성제) 및 해리성의 할로겐 화합물(해리형 활성제)을 들 수 있다.

비해리형 활성제로서는, 할로겐 원자가 공유 결합에 의해 결합한 비염계의 유기 화합물을 들 수 있다. 당해 유기 화합물은, 예를 들어 염소화물, 브롬화물, 요오드화물, 불화물과 같이 염소, 브롬, 요오드, 불소의 각 단독 원소가 공유 결합한 화합물이어도 되고, 또한 2 이상의 다른 할로겐 원자가 공유 결합으로 결합한 화합물이어도 된다. 또한 당해 유기 화합물은, 수성 용매에 대한 용해성을 향상시키기 위해, 예를 들어 할로겐화 알코올과 같이 수산기 등의 극성기를 갖는 것이 바람직하다.

아민계 활성제로서는, 예를 들어 아민류, 아민염류, 아미노산류, 아미드계 화합물 등을 들 수 있다.

상기 활성제의 배합량은, 플럭스 전량에 대하여 5질량％ 이상 15질량％ 이하로 할 수 있다. 또한, 그 배합량을, 플럭스 전량에 대하여 7질량％ 이상 13질량％ 이하나, 9질량％ 이상 11질량％ 이하로 할 수도 있다.

상기 용제로서는, 예를 들어 알코올계, 부틸셀로솔브계, 글리콜에테르계, 에스테르계 등을 들 수 있다. 이것들은 단독으로 또는 복수를 조합하여 사용할 수 있다.

상기 용제의 배합량은, 플럭스 전량에 대하여 20질량％ 이상 50질량％ 이하로 할 수 있다. 또한, 그 배합량을, 플럭스 전량에 대하여 20질량％ 이상 40질량％ 이하나, 35질량％ 이상 40질량％ 이하로 할 수도 있다.

상기 플럭스에는 산화 방지제를 배합할 수 있다. 이 산화 방지제로서는, 예를 들어 힌더드 페놀계 산화 방지제, 페놀계 산화 방지제, 비스페놀계 산화 방지제, 폴리머형 산화 방지제 등을 들 수 있다. 이들 중에서도 특히 힌더드 페놀계 산화 방지제가 바람직하게 사용된다.

상기 산화 방지제의 종류는 이것들에 한정되는 것은 아니며, 또한 그 배합량도 특별히 한정되는 것은 아니다. 그 일반적인 배합량은, 플럭스 전량에 대하여 0.5질량％ 내지 5질량％ 정도이다.

상기 플럭스에는, 소광제, 소포제 등의 첨가제를 더 첨가해도 된다. 이 첨가제의 배합량은, 플럭스 전량에 대하여 10질량％ 이하로 할 수 있고, 또한 5질량％ 이하로 할 수도 있다.

본 실시 형태의 솔더 페이스트를 제작하는 경우의, 상기 땜납 합금을 포함하는 분말과 플럭스의 배합비(질량％)는, 땜납 합금을 포함하는 분말:플럭스의 비로 65:35 내지 95:5로 할 수 있다. 또한, 예를 들어 그 배합비를 85:15 내지 93:7이나, 87:13 내지 92:8로 할 수도 있다.

본 실시 형태의 솔더 페이스트를 사용하여 반도체 소자와 기판을 접합하는 경우, 상술한 반도체 소자와 땜납 접합부의 계면에 있어서의 박리 현상과, 땜납 접합부 내의 크랙과 그 진전에 따른 반도체 소자의 박리 현상과, 양쪽의 박리 현상의 발생을 억제할 수 있다. 또한, 본 실시 형태의 솔더 페이스트는, 땜납 접합부 내의 보이드 발생을 억제할 수 있기 때문에, 더 신뢰성이 높은 땜납 접합부를 제공할 수 있다.

또한, 상술한 바와 같이, 본 실시 형태의 솔더 페이스트는, 반도체 소자와 기판의 접합 이외의 용도에도 적합하게 사용할 수 있다.

ㆍ반도체 패키지

본 실시 형태의 땜납 합금, 땜납 접합재 및 솔더 페이스트를 사용하여 제작되는 반도체 패키지의 일례를, 도 1을 사용하여 설명한다.

반도체 패키지(10)는, 기판(100)과, 접합부(11)와, 반도체 소자(200)와, 와이어(300)와, 리드 프레임(400)과, 땜납부(500)와, Cu 베이스 기판(600)과, 하우징(700)과, 몰드 수지(800)를 갖는다. 반도체 소자(200)의 이면 전극에는, 반도체 소자(200)측으로부터 순서대로 Ti막 및 Ni막이 성막되어 있다(도시하지 않음).

접합부(11)는, 본 실시 형태의 땜납 접합재(솔더 페이스트를 포함함)를 사용하여 형성된다. 접합부(11)는, 기판(100)과 반도체 소자(200)를 접합하는 것으로서, 기판(100)과 반도체 소자(200)에 협착되어 있다.

기판(100)은, 예를 들어 Cu 기판, 양면에 Cu층을 갖는 DBC(Direct Bonded Copper) 기판이나, 양면에 Al층을 갖는 DBA(Direct Bonded Aluminum) 기판이 바람직하게 사용된다.

반도체 소자(200)의 종류는 특별히 한정되지 않는다. 또한 반도체 소자(200)로서, 파워 반도체 소자(예를 들어, 칩상의 Si 소자)나 차세대 파워 반도체 소자를 사용해도 된다.

와이어(300)는, 반도체 소자(200) 표면에 형성된 전극(도시하지 않음)과, 리드 프레임(400)을 전기적으로 접속하는 것이다.

땜납부(500)는, Cu 베이스 기판(600)과 기판(100)을 접합하는 것이다. 땜납부(500)도, 본 실시 형태의 땜납 접합재를 사용하여 형성할 수 있다.

Cu 베이스 기판(600)은, 방열성을 갖는 것이며, 방열 기판으로서의 역할을 한다.

또한 반도체 패키지(10)는 하우징(700)으로 덮여 있고, 내부에 몰드 수지(800)가 충전되어 있다.

반도체 패키지(10)는, 예를 들어 이하의 방법으로 제작된다.

즉, 기판(100) 상에 본 실시 형태의 땜납 접합재를 적재(솔더 페이스트의 경우에는 도포)하고, 그 위에 반도체 소자(200)를 배치하고, 소정의 하중을 가하여 리플로우 장치를 사용하여 이것들을 접합한다. 그 후, 와이어(300)를 사용하여 반도체 소자(200)와 리드 프레임(400)을 접합한다. 다음에, 반도체 소자(200)가 실장된 기판(100)과 Cu 베이스 기판(600)을 땜납 접합한 후, 하우징(700)으로 이것들을 덮는다. 그 후, 그 내부에 몰드 수지(800)를 충전하고, 이것을 경화시킴으로써, 반도체 패키지(10)가 제작된다.

반도체 패키지(10) 내의 접합부(11)는, 상술한 바와 같이, 상술한 실시 형태의 땜납 접합재를 사용하여 형성된다. 그 때문에, 접합부(11)에 높은 온도가 부하되는 경우에 있어서도, 반도체 소자(200)의 Ni막의 접합부(11) 내로의 확산을 억제할 수 있다. 또한, 접합부(11)는, 양호한 강도를 갖기 때문에, 그 내부에서의 크랙의 발생을 억제할 수 있다.

이 때문에, 접합부(11)는, 반도체 소자(200)와의 계면에 있어서의 박리의 발생과, 접합부(11) 내에 있어서의 크랙과 그 진전을 원인으로 한 반도체 소자(200)의 박리의 발생과, 양쪽의 박리 현상을 억제할 수 있다.

또한, 상술한 실시 형태의 솔더 페이스트를 사용하여 접합부(11)를 형성하는 경우, 접합부(11) 내에서의 보이드 발생을 억제할 수 있기 때문에, 더 신뢰성이 높은 접합부(11)로 할 수 있다.

또한, 땜납부(500)를 상술한 실시 형태의 땜납 접합재를 사용하여 형성하는 경우, 땜납부(500)는 양호한 강도를 갖기 때문에, 그 내부에서의 크랙의 발생을 억제할 수 있다. 이 때문에, 땜납부(500)는, 기판(100)으로부터 전해지는 열(반도체 소자(200)의 발열 유래)을 장시간 또한 효율적으로 Cu 기판(600)에 방출할 수 있어, 반도체 패키지(10)의 신뢰성을 더 높일 수 있다.

또한, 땜납부(500)를 상술한 실시 형태의 솔더 페이스트를 사용하여 형성하는 경우, 땜납부(500) 내에서의 보이드 발생을 억제할 수 있기 때문에, 상술한 방열성을 더 향상시킬 수 있다.

또한, 반도체 패키지(10)가 파워 반도체 패키지인 경우도 마찬가지이다.

또한, 반도체 패키지(10)는 상기 형태에 한정되는 것은 아니며, 그 효과를 저해하지 않는 범위에 있어서 여러 가지의 변경이 가능하다.

ㆍ기판과 반도체 소자의 접합 방법

이와 같이, 상술한 땜납 합금은, 기판과 반도체 소자를 접합하는 방법에 사용할 수 있다. 즉, 본 실시 형태는, 이하의 땜납 합금의 사용 방법을 포함한다.

기판과 반도체 소자를 접합하는 땜납 합금의 사용 방법이며, 당해 땜납 합금은, Cu를 1.1질량％ 이상 8질량％ 이하, Sb를 6질량％ 이상 20질량％ 이하, Ni를 0.01질량％ 이상 0.5질량％ 이하, Co를 0.001질량％ 이상 1질량％ 이하 포함하고, 잔부가 Sn을 포함한다.

또한, 상술한 땜납 접합재(솔더 페이스트를 포함함)는, 기판과 반도체 소자를 접합하는 방법에 사용할 수 있다.

실시예

이하, 실시예 및 비교예를 들어 본 발명을 상세하게 설명한다. 또한, 본 발명은 이들 실시예로 한정되는 것은 아니다.

A. 솔더 프리폼

표 1에 기재된 각 땜납 합금을 사용하여, 각 솔더 프리폼(6mm×6mm, 두께 60㎛)을 제작하였다.

또한, 표 1에 기재된 각 땜납 합금의 Ni/(Cu+Ni)의 값은, 하기 식에 따라 소수 셋째 자리를 반올림하여 산출하였다.

Ni의 함유량(질량％)/(Cu의 함유량(질량％)+Ni의 함유량(질량％))

(1) Ni 침식 확인 시험

이하의 용구를 준비하였다.

ㆍSi칩(사이즈: 5mm□, 두께: 0.3mm, 접합면측에 Ti 성막(0.1㎛)과 Ni 성막(0.5㎛)이 순차적으로 적층되어 있는 것)

ㆍ기판(전해 Ni 도금 Cu판, 사이즈: 20mm□, 두께: 1mm, Ni 도금의 두께: 5㎛)

상기 기판 상(중앙부)에, 플럭스(제품명: EC-19S-8, (주)다무라 세이사쿠쇼제)를 도포 건조한 각 솔더 프리폼을 적재하였다. 그리고, 각 솔더 프리폼 상(중앙부)에 상기 Si칩을 각각 적재하였다.

그리고, 이것들을 이하의 조건 하에서 리플로우하여, 상기 기판과, 상기 Si칩과, 이것들을 접합하는 접합부를 갖는 각 시험용 접합체를 제작하였다.

ㆍ리플로우 조건

마운트 하중 조건을 30g으로 하고, 리플로우 장치(제품명: SMT Scope SK-5000, 산요 세코(주)제)를 사용하여, 도 2에 도시하는 온도 프로파일 조건(피크 온도: 350℃)에 기초하여 리플로우를 행하였다.

또한, 리플로우에 있어서는, 산소 농도 100ppm의 분위기 하 및 대기압 하에서 가열을 개시하고, 리플로우 온도가 240℃에 도달한 시점에서 진공화를 개시하여, 리플로우 장치 내의 압력을 100Pa까지 감압하고, 이것을 유지하였다. 그리고 리플로우 온도가 350℃에 도달한 후, 30초간 온도를 유지한 후에 감압을 해제하고, 리플로우 장치 내의 압력을 대기압까지 복귀시켜 냉각을 행하였다. 온도 프로파일에 수반하는 리플로우 장치 내의 압력의 변화(점선으로 표시)를 함께 도 2에 도시한다.

그리고, 각 시험용 접합체에 대하여, 초음파 현미경(제품명: C-SAM Gen6, 노드손 어드밴스트 테크놀러지사제)을 사용하여, 상기 Si칩측으로부터 촬영한 접합 계면 화상(화상 A, 도 3의 (a) 참조)을 취득하였다.

그리고, 화상 A 상, 상기 Si칩과 상기 접합부가 중복되어 보이는 영역 A 중, 양자가 접합되어 있는 영역의 면적(면적 X)을 이하의 방법으로 산출하였다.

즉, 영역 A의 면적(면적 Y)과, 영역 A에 있어서의 미접합 부분(도 3의 (a)에 도시하는 영역 A 내에서 백색을 나타내는 부분)의 면적(면적 Z)을 산출하고, 면적 Y에서 면적 Z를 뺀 값을 면적 X로 하였다.

그리고, 산출한 면적 X를 면적 Y로 나눈 값을 접합률 1로 하였다.

다음에, 각 시험용 접합체에 대하여, 송풍 정온 항온기(제품명: DKN402, 야마토 가가쿠(주)제)를 사용하여, 210℃에서 500시간 가열하였다. 그리고 가열 후의 각 시험용 접합체에 대하여, 상기와 마찬가지의 방법으로 접합률(접합률 2)을 산출하였다.

접합률 1과 접합률 2의 차분, 즉 미접합 부분의 증가율을 Ni 침식률로 하여, 이하의 기준에 기초하여 평가하였다. 그 결과를 표 2에 나타낸다.

◎: Ni 침식률이 5％ 미만

○: Ni 침식률이 5％ 이상 10％ 미만

△: Ni 침식률이 10％ 이상 20％ 미만

×: Ni 침식률이 20％ 이상

(2) 박리 발생 확인 시험

상기 (1) Ni 침식 확인 시험과 마찬가지의 방법으로, 각 시험용 접합체를 제작하였다. 그리고, 각 시험용 접합체에 대하여, 초음파 현미경(제품명: C-SAM Gen6, 노드손 어드밴스트 테크놀러지사제)을 사용하여, 상기 Si칩측으로부터 촬영한 접합 계면 화상(화상 A, 도 3의 (a) 참조)과, 상기 기판측으로부터 촬영한 접합 계면 화상(화상 B, 도 3의 (b) 참조)을 취득하였다.

그리고, 화상 A 상에서 상기 Si칩과 상기 접합부가 중복되어 보이는 영역 A 중 양자가 접합되어 있는 영역의 면적과, 화상 B 상에서 상기 접합부와 상기 기판이 중복되어 보이는 영역 B 중 양자가 접합되어 있는 영역의 면적의 합계값(면적 X')을 이하의 방법으로 산출하였다.

즉, 영역 A의 면적 및 영역 B의 면적의 합계값(면적 Y')과, 영역 A 및 영역 B에 있어서의 미접합 부분(도 3의 (a)의 영역 A 내 및 도 3의 (b)의 영역 B 내에 있어서 백색을 나타내는 부분)의 면적의 합계값(면적 Z')을 산출하고, 면적 Y'에서 면적 Z'를 뺀 값을 면적 X'로 하였다.

그리고, 산출한 면적 X'를 면적 Y'로 나눈 값을 접합률 1'로 하였다.

다음에, -40℃(15분간) 내지 200℃(15분간)의 조건으로 설정한 냉열 충격 시험 장치(제품명: ES-76LMS, 히타치 어플라이언스(주)제)를 사용하여, 냉열 충격 사이클을 500사이클 반복하는 환경 하에 상기 각 시험용 접합체를 노출시킨 후 이것을 취출하였다. 이 냉열 충격 사이클 후의 상기 각 시험용 접합체에 대하여, 상기와 마찬가지의 방법으로 접합률(접합률 2')을 산출하였다.

접합률 1'와 접합률 2'의 차분, 즉 미접합 부분의 증가율을 박리율로 하여, 이하의 기준에 기초하여 평가하였다. 그 결과를 표 2에 나타낸다.

○: 박리율이 10％ 미만

△: 박리율이 10％ 이상 20％ 미만

×: 박리율이 20％ 이상

(3) Si칩 균열 확인 시험

상기 (2) 박리 발생 확인 시험에서 냉열 충격 사이클을 행한 후의 각 시험용 접합체에 대하여, 그 표면을 초음파 현미경(제품명: C-SAM Gen6, 노드손 어드밴스트 테크놀러지사제)을 사용하여 관찰하고, Si칩에 균열이 생겼는지 여부를 확인하였다. 그 결과(균열의 유무)를 표 2에 나타낸다.

○: 균열 없음

×: 균열 있음

B. 솔더 페이스트

이하의 각 성분을 조정하여 플럭스를 얻었다.

수지: KE-604(아크릴 변성 수소 첨가 로진 아라카와 가가쿠 고교(주)제) 50질량％

활성제: 수베르산 2질량％, 말론산 0.5질량％, 디브로모부텐디올 1질량％

용제: 디에틸렌글리콜모노헥실에테르(DEH) 38.5질량％

틱소제: 히마코우(12-히드록시스테아르산트리글리세라이드 케이에프 트레이딩(주)제) 5질량％

첨가제: 이르가녹스 245(힌더드 페놀계 산화 방지제 BASF 재팬(주)제) 3질량％

상기 플럭스 11.0질량％와, 표 1에 기재된 각 땜납 합금의 분말(분말 입경 20㎛ 내지 38㎛) 89.0질량％를 혼합하여, 실시예 및 비교예에 관한 각 솔더 페이스트를 제작하였다.

(4) 보이드 발생 확인 시험

상기 (1) Ni 침식 확인 시험에서 사용한 것과 동일한 용구와, 메탈 마스크(개구부: 3.5mm×3.5mm, 두께: 0.2mm)를 준비하였다.

기판 상(중앙부)에, 상기 메탈 마스크를 사용하여 각 솔더 페이스트를 인쇄하였다. 다음에 인쇄된 각 솔더 페이스트의 표면(중앙)에 상기 Si칩을 각각 적재하였다.

이것들을 상기 (1) Ni 침식 확인 시험과 동일한 조건에서 리플로우하여, 상기 기판과, 상기 Si칩과, 이것들을 접합하는 접합부를 갖는 각 시험용 접합체를 제작하였다.

그리고, 상기 각 시험용 접합체의 표면 상태를 상면(상기 Si칩측)으로부터 X선 검사 장치(제품명: XD7600NT Diamond, 노드손사제)로 관찰하고, 상기 각 시험용 접합체의 상기 Si칩과 접합부가 중복되는 영역의 면적 및 접합부에 발생한 보이드의 면적을 계측하였다.

그리고, 상기 각 시험용 접합체에 대하여, 이하의 식에 기초하여 보이드 면적률을 산출하였다. 그 결과를 표 2에 나타낸다.

접합부에 발생한 보이드의 총 면적/상기 Si칩과 접합부가 중복되는 영역의 면적×100(％)

또한, 본 실시예에서는 보이드 면적률이 5％ 이상이 되는 것에 대해서는, 그 평가를 ×로 판단한다.

이상으로부터, 실시예에 관한 솔더 프리폼을 사용하여 형성된 접합부는, 높은 온도가 부하되는 경우에 있어서도, Si칩의 Ni막의 접합부 내로의 확산을 억제할 수 있는 것을 알 수 있다. 또한, 이러한 접합부는, 양호한 강도를 갖기 때문에, 그 내부에서의 크랙의 발생을 억제할 수 있는 것을 알 수 있다.

이 때문에, 실시예에 관한 솔더 프리폼은, Si칩과 접합부의 계면에 있어서의 박리의 발생과, 접합부 내에 있어서의 크랙과 그 진전을 원인으로 한 Si칩의 박리의 발생과, 양쪽의 박리 현상을 억제할 수 있는 것을 알 수 있다.

또한, 본 실시예에 관한 솔더 페이스트는, 이것을 사용하여 형성되는 접합부 내의 보이드 발생을 억제할 수 있기 때문에, 더 신뢰성이 높은 접합부를 제공할 수 있는 것을 알 수 있다.

한편, Cu, Sb, Ni, Co 및 Sn을 포함하지만, 각 합금 원소의 함유량이 소정의 범위 밖인 땜납 합금을 사용한 비교예의 솔더 프리폼 및 솔더 페이스트의 경우, 상기 시험 결과 중 적어도 어느 것이 ×로 되어 있는 것을 알 수 있다.

따라서 본 발명의 땜납 합금, 땜납 접합체, 솔더 페이스트는, 반도체 패키지, 특히 파워 반도체 패키지에 적합하게 사용된다.

또한, 본 실시예에 있어서는, 반도체 소자로서 Si칩을 사용하여 각 시험을 행하고 있다. 그러나 상기 각 시험 조건에서는, 200℃라고 하는 고열을 Si칩을 포함하는 시험용 접합체에 부하하고 있음에도 불구하고 양호한 결과를 나타내고 있다. 따라서 이 결과로부터, 실시예에 있어서 Si칩 대신에 차세대 파워 반도체 소자를 사용한 경우에 있어서도, 마찬가지의 효과를 발휘할 수 있는 것은 명확하다.

10: 반도체 패키지
100: 기판
200: 반도체 소자
300: 와이어
400: 리드 프레임
500: 땜납부
600: Cu 베이스 기판
700: 하우징
800: 몰드 수지

Claims (8)

1. Cu를 1.1질량％ 이상 8질량％ 이하, Sb를 6질량％ 이상 20질량％ 이하, Ni를 0.01질량％ 이상 0.5질량％ 이하, Co를 0.001질량％ 이상 1질량％ 이하 포함하고, 잔부가 Sn을 포함하는, 땜납 합금.
2. 제1항에 있어서, Cu의 함유량(질량％) 및 Ni의 함유량(질량％)은, 하기 식 (A)를 충족하는, 땜납 합금.
   Ni의 함유량/(Cu의 함유량+Ni의 함유량)<0.10 … (A)
3. 제1항 또는 제2항에 있어서, 0.1질량％ 이상 3질량％ 미만의 Ag를 더 포함하는, 땜납 합금.
4. 제1항 내지 제3항 중 어느 한 항에 있어서, Al, Ti, Si, Fe 및 Ge 중 적어도 어느 것을 합계로 0.003질량％ 이상 0.5질량％ 이하 더 포함하는, 땜납 합금.
5. 제1항 내지 제4항 중 어느 한 항에 기재된 땜납 합금을 사용하는, 땜납 접합재.
6. 제1항 내지 제4항 중 어느 한 항에 기재된 땜납 합금을 포함하는 분말과, 플럭스를 포함하는, 솔더 페이스트.
7. 기판과, 반도체 소자와, 당해 기판 및 반도체 소자를 접합하는 접합부를 갖는 반도체 패키지로서,
   상기 접합부는, 제5항에 기재된 땜납 접합재를 사용하여 형성된 것인, 반도체 패키지.
8. 기판과, 반도체 소자와, 당해 기판 및 반도체 소자를 접합하는 접합부를 갖는 반도체 패키지로서,
   상기 접합부는, 제6항에 기재된 솔더 페이스트를 사용하여 형성된 것인, 반도체 패키지.
   

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