KR20240077924A

KR20240077924A - 이미지 센서 장치 및 그 동작 방법

Info

Publication number: KR20240077924A
Application number: KR1020220160332A
Authority: KR
Inventors: 김수용; 배재영; 정연환
Original assignee: 삼성전자주식회사
Priority date: 2022-11-25
Filing date: 2022-11-25
Publication date: 2024-06-03
Also published as: US20240178242A1; CN118102137A

Abstract

본 개시의 실시 예에 따른 이미지 센서 장치는 제1 행 및 제1 열에 위치하고, 제1 제어 신호들에 응답하여 제1 픽셀 신호를 제1 컬럼 라인을 통해 출력하도록 구성된 제1 컬럼 라인과 연결된 제1 픽셀; 및 상기 제1 행과 다른 제2 행 및 상기 제1 열에 위치하고, 제2 제어 신호들에 응답하여, 제2 픽셀신호를 제2 컬럼 라인을 통해 출력하도록 구성된 제2 픽셀을 포함하고, 상기 제1 픽셀은 제1 시구간 동안 상기 제1 픽셀 신호를 출력하고, 상기 제2 픽셀은 상기 제1 시구간을 포함하는 제2 시구간 동안 상기 제2 컬럼 라인에 제1 전압을 인가하도록 더 구성되고, 상기 제2 픽셀은 상기 제1 픽셀보다 먼저 상기 제2 픽셀 신호를 출력하도록 구성된다.

Description

이미지 센서 장치 및 그 동작 방법{IMAGE SENSOR DEVICE AND OPERATION METHOD THEREOF}

본 개시는 이미지 센서에 관한 것으로, 좀 더 상세하게는 이미지 센서 장치 및 그것의 동작 방법에 관한 것이다.

이미지 센서는 외부로부터 수신되는 빛을 전기적 신호로 변환하는 동작을 수행한다. 이미지 센서는 크게 상보성 금속 산화막 반도체(CMOS; Complementary Metal Oxide Semiconductor) 이미지 센서 및 CCD(Charge coupled device) 이미지 센서로 구분된다.

최근에는 이미지 데이터에 대한 해상도가 증가함에 따라, 이미지 센서의 이미지 픽셀들의 개수가 증가하고 있으며, 이미지 센서로부터 데이터를 독출하는 시간이 감소되고 있다. 예를 들어, 이미지 센서가 데이터 라인을 통해 출력하는 데이터들을 읽어내는 시간 간격이 감소하고 있다. 이에 따라, 데이터 라인 전압의 안정화 시간을 확보하기 위한 다양한 기법들이 연구되고 있다. 특히 최근 CMOS 이미지 센서 분야에서, 고속으로 픽셀을 출력하는 HFR(High Frame Rate) 기술이 요구되고 있다. 이러한 HFR 동작을 구현하기 위하여, 이미지 센서의 상관 이중 샘플링(Correlation Double Sampling; CDS) 및 아날로그-디지털 변환(ADC) 동작에 있어서 세틀링 시간(settling time)을 감소시키는 것이 중요하다.

본 개시의 목적은 향상된 성능을 갖는 이미지 센서 장치 및 그것의 동작 방법을 제공하는데 있다.

본 개시의 실시 예에 따른 이미지 센서 장치는 제1 행 및 제1 열에 위치하고, 제1 제어 신호들에 응답하여 제1 픽셀 신호를 제1 컬럼 라인을 통해 출력하도록 구성된 제1 컬럼 라인과 연결된 제1 픽셀; 상기 제1 행과 다른 제2 행 및 상기 제1 열에 위치하고, 제2 제어 신호들에 응답하여, 제2 픽셀신호를 제2 컬럼 라인을 통해 출력하도록 구성된 제2 픽셀을 포함하고, 상기 제1 행 및 상기 제2 행과 다른 제3 행 및 상기 제1 열에 위치하고, 제3 제어 신호들에 응답하여, 제3 픽셀신호를 상기 제1 컬럼 라인을 통해 출력하도록 구성된 제3 픽셀을 포함하고, 상기 제1 픽셀은 제1 시구간 및 제2 시구간 동안 상기 제1 픽셀 신호를 출력하고, 상기 제2 픽셀은 상기 제1 시구간 및 상기 제2 시구간을 포함하는 제3 시구간 동안 상기 제2 컬럼 라인에 제1 전압을 인가하도록 더 구성되고, 상기 제1 픽셀은 상기 제1 시구간 및 상기 제2 시구간 사이의 제4 시구간 동안, 상기 제1 픽셀 신호를 출력하지 않도록 구성되고, 상기 제3 픽셀은 상기 제4 시구간 동안 상기 제1 컬럼 라인으로 제2 전압을 인가하도록 구성되고 상기 제2 픽셀 및 제3 픽셀은 상기 제1 픽셀보다 먼저 상기 제2 픽셀 신호 및 상기 제3 픽셀 신호를 출력하도록 구성된다.

본 개시의 실시 예에 따른 제1 행에 위치하고 제1 선택 트랜지스터를 포함하는 제1 픽셀, 제2 행에 위치하고 제2 선택 트랜지스터를 포함하는 제2 픽셀, 상기 제1 픽셀에 연결되는 제1 컬럼 라인 및 상기 제2 픽셀에 연결되는 제2 컬럼 라인을 포함하는 이미지 센서 장치의 동작 방법은 상기 제1 선택 트랜지스터를 턴-온시켜 제1 읽기 동작을 수행하고, 상기 제2 선택 트랜지스터를 턴-온시켜 상기 제2 컬럼 라인으로 제1 전압을 인가하는 동작을 시작하는 단계; 상기 제1 선택 트랜지스터를 턴-오프시켜 상기 제1 읽기 동작을 종료하고 셔터 동작을 수행하는 단계; 상기 제1 선택 트랜지스터를 턴-온시켜 상기 셔터 동작을 종료하고 제2 읽기 동작을 수행하는 단계; 상기 제1 선택 트랜지스터를 턴-오프시켜 제2 읽기 동작을 종료하고, 상기 제2 선택 트랜지스터를 턴-오프시켜 상기 제2 컬럼 라인으로 제1 전압을 인가하는 동작을 종료하는 단계를 포함하되, 상기 제2 행의 어드레스는 상기 제1 행의 어드레스에 기반하여 결정된다.

본 개시의 실시 예에 따르면 읽기 동작이 수행되는 픽셀들과 연결된 컬럼 라인의 위치가 변동될 때 전압 세틀링 시간을 갖는 것을 방지할 수 있다.

따라서 본 개시의 실시 예에 따르면, 컬럼 라인들 별로 상관 이중 샘플링(CDS)의 정확성이 향상될 수 있고, 이미지 센서의 동적 범위(dynamic range)의 감소를 방지할 수 있다. 또한, 픽셀 신호의 출력 속도도 향상될 수 있다.

도 1은 본 개시의 실시 예에 따른 이미지 센서 장치를 보여주는 블록도이다.
도 2는 도 1의 도 2의 이미지 센서 장치의 적층형 구조의 예를 나타낸다.
도 3은 도 1의 이미지 센서 장치의 일부 구성을 보다 상세하게 보여주는 블록도이다.
도 4는 도 1의 액티브 로드 회로를 나타내는 회로도이다.
도 5a는 도 1의 픽셀 어레이의 픽셀들 중 어느 하나의 예를 나타내는 회로도이다.
도 5b는 도 1의 픽셀 어레이의 픽셀들 중 어느 하나의 다른 예를 나타내는 회로도이다.
도 6a은 본 개시의 실시 예에 따른 컬럼 라인 변동에 따른 픽셀 출력 레벨 제어 동작을 설명하기 위한 도면이다.
도 6b는 도 6a의 컬럼 라인 변동에 따른 픽셀 출력 레벨 제어 동작을 설명하기 위한 타이밍도이다.
도 7a은 도 1의 로우 드라이버의 구성의 예를 나타낸다.
도 7b는 도 7a의 선택 로직 회로의 일부 구성을 보다 상세하게 보여주는 논리 회로도이다.
도 8a는 도 1의 라인 분리 회로를 나타내는 회로도이다.
도 8b는 도 8a의 라인 분리 회로의 문제점을 보다 상세하게 설명하기 위한 도면이다.
도 9a는 본 개시의 실시 예에 따른 라인 분리 회로를 포함하는 픽셀 출력 레벨 제어 동작을 설명하기 위한 도면이다.
도 9b는 도 9a의 픽셀 출력 레벨 제어 동작을 설명하기 위한 타이밍도이다.
도 10는 도 1의 로우 드라이버의 구성의 예를 나타낸다.
도 11은 본 개시의 실시 예에 따른 컬럼 라인 변동에 따른 픽셀 출력 레벨 제어를 위한 이미지 센서의 동작 방법의 예를 나타내는 흐름도이다.

이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.

상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 블록(block), ~기(~or, ~er) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(microelectromechanical system; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.

도 1은 본 개시의 실시 예에 따른 이미지 센서 장치를 보여주는 블록도이다. 도 1을 참조하면, 이미지 센서 장치(100)는 픽셀 어레이(110; pixel array), 로우 드라이버(120; row driver), 액티브 로드 회로(130; active load circuit), 라인 분리 회로(140; line disconnection circuit), 멀티플렉서 유닛(150; multiplexer unit), 램프 신호 생성기(160; ramp generator), 아날로그-디지털 컨버터(170; analog-digital converter), 타이밍 컨트롤러(180; timing controller) 및 출력 회로(190; output circuit)을 포함할 수 있다.

픽셀 어레이(110)는 행 방향 및 열 방향으로 정렬된 복수의 이미지 픽셀들을 포함할 수 있다. 복수의 이미지 픽셀들 각각은 로우 드라이버(120)의 제어에 응답하여 픽셀 신호를 생성할 수 있다. 예를 들어, 복수의 이미지 픽셀들 각각은 생성된 픽셀 신호를 컬럼 라인들(CL)을 통해 출력할 수 있다.

로우 드라이버(120)는 픽셀 어레이(110)의 행을 선택하고 구동할 수 있다. 로우 드라이버(120)는 복수의 신호 라인들을 통해 픽셀 어레이(110)와 연결될 수 있다. 로우 드라이버(120)는 타이밍 컨트롤러(180)에 의해 생성된 어드레스들을 디코딩 하여, 픽셀 어레이(110)의 행을 선택하고 구동하기 위한 제어 신호들을 생성할 수 있다. 로우 드라이버(120)는 복수의 신호 라인들을 통해, 복수의 픽셀들 각각으로 제어신호들을 제공할 수 있다. 예를 들어, 제어 신호들은 전송 신호(VT), 선택 신호(VSEL) 또는 리셋 신호(RST) 등을 포함할 수 있다. 로우 드라이버(120)는 어드레스들을 저장하기 위한 래치 회로들과, 제어 신호들을 픽셀 어레이(110)로 제공하기 위한 로직 회로들을 포함할 수 있다.

액티브 로드 회로(130)는 컬럼 라인들(CL)을 통해 픽셀 어레이(110)와 연결될 수 있다. 액티브 로드 회로(130)는 타이밍 컨트롤러(180)의 제어 하에 픽셀 어레이(110)의 픽셀들과 연결된 컬럼 라인들(CL) 각각을 인에이블 또는 디스에이블시킬 수 있다. 액티브 로드 회로(130)는 컬럼 라인들(CL)을 통해 출력된 픽셀 신호들을 멀티플렉서 유닛(150)으로 전송할 수 있다.

라인 분리 회로(140)는 픽셀 어레이(110)의 컬럼 라인들(CL)의 픽셀 출력 레벨을 제어하기 위해 타이밍 컨트롤러(180)의 제어 하에 컬럼 라인들(CL)의 전압 레벨을 원하는 전압 레벨로 조정할 수 있다.

한편, 본 개시의 이미지 센서 장치(100)는 라인 분리 회로(140)를 포함하지 않을 수 있다. 이 경우, 이미지 센서 장치(100)는 픽셀 어레이(110)의 컬럼 라인들(CL)의 전압 레벨을 조정하기 위해 각 픽셀에 인가되는 제어 신호들을 제어할 수 있다. 라인 분리 회로(140)의 동작에 대해서는 이하의 도면들을 참조하여 더욱 상세하게 설명된다.

멀티플렉서 유닛(150)은 복수의 컬럼 라인들(CL)로부터 출력된 픽셀 신호들을 수신할 수 있다. 멀티플렉서 유닛(150)은 타이밍 컨트롤러(180)의 제어 하에 복수의 컬럼 라인들(CL) 중 일부를 선택할 수 있다. 멀티플렉서 유닛(150)은 선택된 컬럼라인들에 의해 생성된 픽셀 신호들을 아날로그-디지털 컨버터(170)로 출력할 수 있다.

램프 신호 생성기(160)는 타이밍 컨트롤러(180)의 제어 하에 램프 신호(RAMP)를 생성할 수 있다. 예를 들어, 램프 신호 생성기(160)는 램프 인에이블 신호와 같은 제어 신호 하에 동작할 수 있다. 램프 인에이블 신호가 활성화되면, 램프 신호 생성기(160)는 미리 정해진 값(예를 들어, 시작 레벨, 종료 레벨, 기울기 등)에 따라 램프 신호를 생성할 수 있다. 다시 말해, 램프 신호는 특정 시간 동안 미리 정해진 기울기에 따라 증가 또는 감소하는 신호일 수 있다. 램프 신호는 아날로그-디지털 컨버터(170)로 제공될 수 있다.

아날로그-디지털 컨버터(170)는 픽셀 어레이(110)의 복수의 픽셀들로부터 컬럼 라인들(CL), 액티브 로드 회로(130) 및 멀티플렉서 유닛(150)을 통해 픽셀 신호를 수신할 수 있고, 램프 신호 생성기(160)로부터 램프 신호(RAMP)를 수신할 수 있다. 아날로그-디지털 컨버터(170)는 수신된 픽셀 신호에 대하여 리셋 신호 및 이미지 신호를 획득하고, 그 차이를 유효한 신호 성분으로 추출하는 상관 이중 샘플링(CDS) 기법에 기반하여 동작할 수 있다.

타이밍 컨트롤러(180)는 로우 드라이버(120), 액티브 로드 회로(130), 라인 분리 회로(140), 멀티플렉서 유닛(150), 램프 신호 생성기(160), 아날로그-디지털 컨버터(170) 및 출력 회로(190)를 제어할 수 있다.

특히, 본 개시의 타이밍 컨트롤러(180)는 픽셀 어레이(110)에 의한 컬럼 라인 변화에 따른 픽셀 출력 레벨 제어 동작을 수행하기 위한 어드레스 시프터(181)를 포함할 수 있다. 구체적으로, 어드레스 시프터(181)는 읽기 동작을 수행하고 있는 픽셀과 인접한 픽셀의 어드레스를 결정하여 로우 드라이버(120)로 제공할 수 있다.

출력 회로(190)는 아날로그-디지털 컨버터(170)로부터 디지털 신호를 수신할 수 있다. 출력 회로(190)는 수신된 디지털 신호들을 조합하여 최종 이미지 데이터(IDAT)를 출력할 수 있다.

도 2는 도 1의 도 2의 이미지 센서 장치의 적층형 구조의 예를 나타낸다. 도 2를 참조하면, 이미지 센서 장치(100)는 제1 반도체 기판(SD1), 그리고 제1 반도체 기판(SD1) 하부의 제2 반도체 기판(SD2)을 포함하는 적어도 2개 이상의 반도체 기판들이 수직 방향(Z)으로 적층되는 구조를 가질 수 있다. 행 방향(X) 및 열 방향(Y)은 서로 직교하고 반도체 기판의 표면에 평행한 방향들일 수 있다.

제1 반도체 기판(SD1) 하면의 패드들 및 제2 반도체 기판(SD2) 상면의 패드들의 위치는 일치하도록 형성될 수 있고, 이를 통해 제1 반도체 기판(SD1) 및 제2 반도체 기판(SD2)은 전기적으로 연결될 수 있다.

예를 들어, 제1 반도체 기판(SD1) 상에는 도 1의 픽셀 어레이(110)가 형성될 수 있고, 제2 반도체 기판(SD2) 상에는 도 1의 픽셀 어레이(110)를 제외한 나머지 부분들이 형성될 수 있다. 예를 들어, 제1 반도체 기판(SD1)과 제2 반도체 기판(SD2)은 로우 드라이버(120)의 로직 회로들을 통해 전기적으로 연결될 수 있다.

도 3은 도 1의 이미지 센서 장치의 일부 구성을 보다 상세하게 보여주는 블록도이다. 도면의 간결성 및 설명의 편의를 위하여, 이미지 센서 장치(100)의 일부 구성이 도시되나, 본 개시의 범위가 이에 한정되는 것은 아니다. 또한, 픽셀 어레이(110)의 복수의 이미지 픽셀들(PX11~PX42)은 제1 내지 제4 행들 및 제1 내지 제2 열들을 따라 배열된 것으로 도시되나, 본 개시의 범위가 이에 한정되는 것은 아니며, 픽셀 어레이(110)의 복수의 이미지 픽셀들(PX11~PX42)은 행 방향 또는 열 방향으로 확장될 수 있으며, 이에 따라, 이미지 픽셀들이 픽셀 어레이(110)에 더 포함될 수 있다.

일 실시 예에서, 픽셀 어레이(110)는 다양한 형태의 컬러 필터 어레이를 포함할 수 있다. 예를 들어, 픽셀 어레이(110)는 복수의 이미지 픽셀들 각각이 미리 정해진 컬러에 대응하는 광 신호를 수신할 수 있도록 구성된 컬러 필터 어레이를 포함할 수 있다.

일 실시 예에서, 컬러 필터 어레이는 베이어 패턴(Bayer Pattern), RGBE 패턴, CYYM 패턴, CYGM 패턴, BGBW 베이어 패턴, BGBW 패턴, Tetra 패턴 등과 같은 다양한 컬러 필터 어레이 패턴들 중 적어도 하나를 포함할 수 있다.

도 1 및 도 3를 참조하면, 이미지 센서 장치(100)는 픽셀 어레이(110), 액티브 로드 회로(130), 멀티플렉서 유닛(150) 및 아날로그-디지털 컨버터(170)를 포함할 수 있다. 도 3의 픽셀 어레이(110)는 4개 행들과 2개의 열들의 픽셀들(PX11~PX42)을 포함할 수 있다.

일 실시 예에서, 픽셀들(PX11~PX42)은 로우 드라이버(120)로부터 제어 신호들을 수신할 수 있다. 제어 신호들은 대응되는 행에 위치하는 픽셀들에게 입력될 수 있다. 예를 들어, 제1 행에 위치하는 픽셀들(PX11, PX12)은 제1 제어 신호를 수신할 수 있다. 예를 들어, 제1 제어 신호는 제1 리셋 신호(VRST1), 제1 전송 신호(VT1) 및 제1 선택 신호(SEL1)를 포함할 수 있다. 예를 들어, 제4 행에 위치하는 픽셀들(PX41, PX42)은 제4 제어 신호를 수신할 수 있다. 예를 들어, 제4 제어 신호는 제4 리셋 신호(VRST4), 제4 전송 신호(VT4) 및 제4 선택 신호(SEL4)를 포함할 수 있다.

일 실시 예에서, 홀수번째 행에 위치하는 픽셀들은 홀수번째 컬럼 라인들에 연결될 수 있고, 짝수번째 행에 위치하는 픽셀들은 짝수번째 컬럼 라인들에 연결될 수 있다. 예를 들어, 복수의 이미지 픽셀들 중 홀수번째 행에 위치하고, 제1 열에 위치한 픽셀들(PX11, PX31)은 제1 컬럼 라인(CL1)과 연결될 수 있고, 짝수번째 행에 위치하고, 제1 열에 위치한 픽셀들(PX21, PX41)은 제2 컬럼 라인(CL2)과 연결될 수 있고, 홀수번째 행에 위치하고, 제2 열에 위치한 픽셀들(PX12, PX32) 은 제3 컬럼 라인(CL3)과 연결될 수 있고, 짝수번째 행에 위치하고, 제2 열에 위치한 픽셀들(PX22, PX42)은 제4 컬럼 라인(CL4)과 연결될 수 있다.

일 실시 예에서, 복수의 픽셀들(PX11~PX44)은 제1 내지 제4 픽셀 신호들(PIX1~PIX4)을 생성할 수 있다. 복수의 픽셀들(PX11~PX44) 각각은 생성된 픽셀 신호를 복수의 픽셀들(PX11~PX44) 각각에 연결된 컬럼 라인을 통해 출력할 수 있다. 예를 들어, 복수의 픽셀들(PX11~PX44) 중 제1 컬럼 라인과 연결된 픽셀들(PX11, PX31)은 제1 픽셀 신호(PIX1)를 생성하여 제1 컬럼 라인(CL1)을 통해 출력할 수 있다. 제4 컬럼 라인과 연결된 픽셀들(PX22, PX42)은 제4 픽셀 신호(PIX4)를 생성하여 제4 컬럼 라인(CL4)을 통해 출력할 수 있다.

일 실시 예에서, 제1 내지 제4 픽셀 신호들(PIX1~PIX4) 각각의 전압은 대응되는 이미지 픽셀의 리셋 동작을 통해 생성된 리셋 전압, 또는 셔터 동작을 통해 생성된 데이터 전압일 수 있다.

멀티플렉서 유닛(150)은 액티브 로드 회로(130)를 통해 제1 내지 제4 컬럼 라인들(CL1~CL4)과 연결될 수 있다. 멀티플렉서 유닛(150)은 제1 내지 제4 픽셀 신호들(PIX1~PIX4)을 제1 내지 제4 컬럼 라인(CL1~CL4) 및 액티브 로드 회로(130)를 통해 수신할 수 있다.

일 실시 예에서, 멀티플렉서 유닛(150)은 복수의 멀티플렉서들(MUX)을 포함할 수 있다. 멀티플렉서 유닛(150)은 타이밍 컨트롤러(180)의 제어 하에 홀수번째 컬럼 라인들(CL1, CL3)에 의해 생성되는 픽셀 신호들(PIX1, PIX3) 또는 짝수번째 컬럼 라인들(CL2, CL4)에 의해 생성되는 픽셀 신호들(PIX2, PIX4)을 선택하여 아날로그-디지털 컨버터(170)로 출력할 수 있다.

예를 들어, 임의의 시구간에서, 제3 행에 위치한 픽셀들(PX31, PX32) 대해서 읽기 동작이 수행되는 경우, 멀티플렉서들(MUX)은 홀수번?? 픽셀 신호들(PIX1, PIX3)을 아날로그-디지털 컨버터(170)로 출력할 수 있다. 이 경우, 아날로그-디지털 컨버터(170)는 짝수번째 픽셀 신호들(PIX2, PIX4)을 수신할 수 없다. 임의의 시구간 이후, 제4 행에 위치한 픽셀들(PX41, PX42) 대해서 읽기 동작이 수행되는 경우, 멀티플렉서들(MUX)은 짝수번째 픽셀 신호들(PIX2, PIX4)을 아날로그-디지털 컨버터(170)로 출력할 수 있다. 이 경우, 아날로그-디지털 컨버터(170)는 홀수번째 픽셀 신호들(PIX1, PIX3)을 수신할 수 없다.

일 실시 예에서, 도 3에 도시된 것과 달리, 픽셀 어레이(110)는 복수의 행마다 픽셀들이 연결되는 컬럼 라인의 위치가 변동되도록 구성될 수 있다. 예를 들어, 2개의 행마다 픽셀들이 연결되는 컬럼 라인이 홀수번째 컬럼 라인(CL1, CL3)에서 짝수번?? 컬럼 라인(CL2, CL4)으로 또는 짝수번째 컬럼 라인(CL2, CL4)에서 홀수번째 컬럼 라인(CL1, CL3)으로 바뀌도록 구성될 수 있다.

이 경우, 예를 들어, 제1 및 제2 행에 위치하고, 제1 열에 위치하는 픽셀들(PX11, PX21)은 제1 컬럼 라인(CL1)과 연결되고, 제1 및 제2 행에 위치하고 제2 열에 위치하는 픽셀들(PX12, PX22)은 제3 컬럼 라인(CL3)과 연결되고, 제3 및 제4 행에 위치하고 제1 열에 위치하는 픽셀들(PX31, PX41)은 제2 컬럼 라인(CL2)과 연결되고, 제3 및 제4 행에 위치하고 제2 열에 위치하는 픽셀들(PX32, PX42)는 제4 컬럼 라인(CL4)과 연결될 수 있다. 즉, 2행마다 픽셀들이 연결된 컬럼 라인이 홀수번째 컬럼 라인(CL1, CL3)에서 짝수번?? 컬럼 라인(CL2, CL4)으로 또는 짝수번째 컬럼 라인(CL2, CL4)에서 홀수번?? 컬럼 라인(CL1, CL3)으로 변동될 수 있다.

도 4는 도 1의 액티브 로드 회로를 나타내는 회로도이다. 액티브 로드 회로(130)는 픽셀 어레이(110)의 각 컬럼 라인(CL1~CL4)에 연결되는 트랜지스터들(TR1~TR4)을 포함할 수 있다. 트랜지스터들(TR1~TR4)은 로드 전압(VLOAD)에 응답하여 턴-온될 수 있고, 전류원으로서 동작할 수 있다. 예를 들어, 로드 전압(VLOAD)은 도 1의 타이밍 컨트롤러(180)의 제어 하에 제공될 수 있다.

구체적으로, 트랜지스터들(TR1~TR4)은 하이 레벨의 로드 전압(VLOAD)에 의해 턴-온되어 전류원으로서 동작할 수 있고 컬럼 라인들(CL1~CL4)과 연결된 픽셀들로부터 출력되는 픽셀 신호들(PIX1~PIX4)은 멀티플렉서 유닛(150)으로 제공될 수 있다. 이 때, 출력되는 픽셀 신호들(PIX1~PIX4)의 전압 레벨은 출력 전압(OUT1~OUT4)의 전압 레벨과 같을 수 있다.

도 5a는 도 1의 픽셀 어레이의 픽셀들 중 어느 하나의 예를 나타내는 회로도이다. 도 1 및 도 5a을 참조하면, 픽셀(PX)은 로우 드라이버(120)로부터 수신된 리셋 신호(VRST), 전송 신호(VT), 및 선택 신호(VSEL)에 응답하여 픽셀 신호(PIX)를 생성하고, 컬럼 라인(CL)을 통해 출력할 수 있다.

예를 들어, 픽셀(PX)은 전송 트랜지스터(TX), 포토 다이오드(PD), 리셋 트랜지스터(RST), 구동 트랜지스터(DX), 및 선택 트랜지스터(SEL)를 포함할 수 있다.

도 5a는 픽셀이 하나의 포토 다이오드(PD) 및 전송 트랜지스터(TX)를 포함하는 구조를 갖는 것으로 도시되었으나 본 개시의 범위가 이에 한정되는 것은 아니며 픽셀 어레이(110)에 포함된 픽셀들은 다양한 다른 형태로 구현될 수 있다.

포토 다이오드(PD)는 외부로부터 수신된 광 신호에 응답하여, 전하를 충전하도록 구성될 수 있다. 전송 트랜지스터(TX)는 포토 다이오드(PD) 및 플로팅 확산 노드(FD) 사이에 연결될 수 있다. 전송 트랜지스터(TX)는 로우 드라이버(120)로부터의 전송 신호(VT)에 응답하여 동작할 수 있다. 예를 들어 전송 트랜지스터(TX)는 로직 하이인 전송 신호(VT)에 응답하여 턴-온될 수 있다. 로직 하이인 전송 신호(VT)에 응답하여 전송 트랜지스터(TX)가 턴-온되는 동안, 포토 다이오드(PD)로부터 플로팅 확산 노드(FD)로 전하가 이동될 수 있다. 이에 따라, 플로팅 확산 노드(FD)의 전압이 낮아질 수 있다.

리셋 트랜지스터(RST)는 전원 전압(VDD) 및 플로팅 확산 노드(FD) 사이에 연결될 수 있다. 리셋 트랜지스터(RST)는 로우 드라이버(120)로부터의 리셋 신호(VRST)에 응답하여 동작할 수 있다. 예를 들어, 리셋 트랜지스터(RST)는 로직 하이인 리셋 신호(VRST)에 응답하여 턴-온될 수 있다. 로직 하이인 리셋 신호(VRST)에 응답하여 리셋 트랜지스터(RST)가 턴-온되는 동안, 플로팅 확산 노드(FD)가 리셋 될 수 있다. 이에 따라, 플로팅 확산 노드(FD)는 리셋 전압으로 충전될 수 있다. 리셋 전압은 로직 하이인 리셋 신호(VRST)의 전압 레벨에 기초하여 결정될 수 있다. 일 실시 예에서, 이미지 센서 장치(100)는 로직 하이인 리셋 신호(VSRT)의 전압 레벨을 조절하여, 리셋 전압의 크기를 제어할 수 있다.

구동 트랜지스터(DX)는 전원 전압(VDD) 및 제0 노드(N0)사이에 연결될 수 있다. 구동 트랜지스터(DX)는 플로팅 확산 노드(FD)의 전압에 응답하여 동작할 수 있다. 예를 들어, 구동 트랜지스터(DX)의 게이트 단자는 플로팅 확산 노드(FD)와 연결될 수 있다. 이 경우, 구동 트랜지스터(DX)는 플로팅 확산 노드(FD)의 전압 변화량에 대응하는 픽셀 신호(PIX)를 제0 노드(N0)를 통해 선택 트랜지스터(SEL)로 전달하도록 구성될 수 있다. 즉, 구동 트랜지스터(DX)는 입력 단자가 플로팅 확산 노드(FD)와 연결된 소스 팔로워(source follower)로써 동작할 수 있다.

선택 트랜지스터(SEL)는 제0 노드(N0) 및 컬럼 라인(CL) 사이에 연결될 수 있다. 선택 트랜지스터(SEL)는 로우 드라이버(120)로부터의 선택 신호(VSEL)에 응답하여 동작할 수 있다. 예를 들어, 선택 트랜지스터(SEL)는 로직 하이의 선택 신호(VSEL)에 응답하여, 구동 트랜지스터(DX)로부터의 픽셀 신호(PIX)를 컬럼 라인(CL)으로 전송할 수 있다.

일 실시 예에서, 구동 트랜지스터(DX) 및 선택 트랜지스터(SEL)를 통해 플로팅 확산 노드(FD)의 전압을 컬럼 라인(CL)에 전송하여 픽셀 신호(PIX)를 출력하는 것을 읽기 동작(readout)이라고 지칭할 수 있다. 또한, 포토 다이오드(PD)로부터 전하를 수신하여, 플로팅 확산 노드(FD)의 전압을 감소시키기 위해 전송 트랜지스터(TX)를 턴-온하고 턴-오프하는 과정을 셔터(shutter) 동작이라고 지칭할 수 있다. 또한, 리셋 트랜지스터(RST)를 통해 플로팅 확산 노드(FD)를 리셋 전압으로 충전하는 동작은 리셋(reset) 동작으로 지칭될 수 있다.

일 실시 예에서, 셔터 동작을 통해 감소된 플로팅 확산 노드(FD)의 전압에 기초하여 구동 트랜지스터(DX)가 출력하는 픽셀 신호(PIX)의 전압은 데이터 전압으로 지칭될 수 있다.

한편, 상술한 셔터 동작을 수행하기 위해, 전송 트랜지스터(TX)가 전송 신호(VT)에 응답하여 턴-온되면, 플로팅 확산 노드(FD)의 전위는 변화할 수 있다. 이로 인해 플로팅 확산 노드(FD)와 구동 트랜지스터(DX)의 게이트 사이에 커플링이 발생할 수 있다. 이에 따라, 컬럼 라인(CL)의 전압 레벨에 영향을 미칠 수 있다. 이러한 커플링을 방지하기 위해, 전송 트랜지스터(TX)가 턴-온되는 동안 선택 트랜지스터(SEL)는 턴-오프될 수 있다.

즉, 셔터 동작을 수행하는 동안 선택 트랜지스터(SEL)는 턴-오프되고, 셔터 동작이 종료된 때에 전송 트랜지스터(TX)가 턴-오프되고, 선택 트랜지스터(SEL)는 턴-온 될 수 있다. 선택 트랜지스터(SEL)가 턴-온되는 경우, 셔터 동작에 의해 생성된 픽셀신호(PIX)는 컬럼 라인을 통해 출력될 수 있다. 이때, 픽셀 신호(PIX)의 전압은 데이터 전압일 수 있다.

도 5b는 도 1의 픽셀 어레이의 픽셀들 중 어느 하나의 다른 예를 나타내는 회로도이다. 도 5b를 참조하면, 픽셀(PX)은 도 5a와 달리 2개의 전송 트랜지스터들(Tx1, Tx2) 및 2개의 포토 다이오드(PD1, PD2)를 포함할 수 있다. 또한 픽셀(PX)은 제2 플로팅 확산 노드(FD2)와 제1 플로팅 확산 노드(FD1)사이에 연결된 듀얼 컨버전 트랜지스터(DC)를 포함할 수 있다.

제1 플로팅 확산 노드(FD1) 또는 제2 플로팅 확산 노드(FD2)는 입사한 빛의 양에 대응하는 전하들을 축적할 수 있다. 전송 신호들(VTa, VTb)에 의해 전송 트랜지스터들(TX1, TX2)이 각각 턴-온되는 동안, 제1 플로팅 확산 노드(FD1) 또는 제2 플로팅 확산 노드(FD2)는 포토 다이오드들(PD1, PD2)로부터 전하들을 제공 받아 축적할 수 있다. 예를 들어, 제1 플로팅 확산 노드의 정전 용량은 제1 커패시턴스(CFD1)로 나타낼 수 있다.

듀얼 컨버전 트랜지스터(DC)는 듀얼 컨버전 신호(VDC)에 의해 구동될 수 있다. 듀얼 컨버전 트랜지스터(DC)가 턴-오프되는 경우 제1 플로팅 확산 노드(FD1)의 정전 용량은 제1 커패시턴스(CFD1)에 대응할 수 있다. 일반적인 환경에서 제1 플로팅 확산 노드(FD1)는 쉽게 포화되지 않으므로, 제1 플로팅 확산 노드(FD1)의 정전 용량(즉, CFD1)을 늘릴 필요성은 요구되지 않을 수 있고, 듀얼 컨버전 트랜지스터(DC)는 턴-오프될 수 있다. 듀얼 컨버전 트랜지스터(DC)가 턴-오프되는 경우, 이미지 센서 장치(100)는 HCG(high conversion gain)모드로 동작한다고 지칭할 수 있다.

그러나, 고조도 환경에서 제1 플로팅 확산 노드(FD1)는 쉽게 포화될 수 있다. 이와 같은 포화를 방지하기 위해 듀얼 컨버전 트랜지스터(DC)는 턴-온될 수 있고, 제1 플로팅 확산 노드(FD1)는 제2 플로팅 확산 노드(FD2)와 전기적으로 연결될 수 있으며, 플로팅 확산 영역들(FD1, FD2)의 정전 용량은 제1 커패시턴스(CFD1)와 제2 커패시턴스(CFD2)의 합으로 확장될 수 있다. 듀얼 컨버전 트랜지스터(DC)가 턴-온되는 경우, 이미지 센서 장치(100)는 LCG(low conversion gain)모드로 동작한다고 지칭할 수 있다.

리셋 트랜지스터(RST), 구동 트랜지스터(DX), 선택 트랜지스터(SEL)의 동작, 및 선택 트랜지스터(SEL)의 턴-온, 턴-오프에 따른 컬럼 라인(CL)의 전압 레벨 변화는 도 5a를 참조하여 설명한 것과 대체로 유사하므로, 상세한 설명은 생략하기로 한다.

도 6a은 본 개시의 실시 예에 따른 픽셀 출력 레벨 제어 동작을 설명하기 위한 도면이다. 도1 및 도6a를 참조하면, 픽셀 어레이(110)는 복수의 픽셀들(PX1, PX2, PX_IPF), 제1 컬럼 라인(CL1), 제2 컬럼 라인(CL2)을 포함할 수 있다. 제1 픽셀은 제1 컬럼 라인(CL1)과 연결될 수 있다. 제2 픽셀(PX2) 및 본 개시의 실시 예에 따른 픽셀 어레이(110)에 의한 컬럼 라인 변화에 따른 픽셀 출력 레벨 제어 동작을 수행하는 픽셀(PX_IPF, 이하에서, IPF 픽셀이라고 지칭한다)은 제2 컬럼 라인(CL2)과 연결될 수 있다.

간략한 도시를 위해 2개의 컬럼 라인들(CL1, CL2)과 3개의 픽셀들(PX1, PX2, PX_IPF)만 나타나 있다. 그러나 본 개시의 범위가 이에 한정되지는 않으며, 픽셀 어레이는 더 많은 픽셀들과 컬럼 라인들을 포함할 수 있다.

일 실시 예에서 각각의 픽셀들(PX1, PX2, PX_IPF)은 도 5a에서 설명된 픽셀과 동일한 구조를 가질 수 있다. 그러나 본 개시의 범위가 이에 한정되지는 않으며, 픽셀들(PX1, PX2, PX_IPF)은 다른 구조로 구현될 수 있다.

예를 들어, 제1 픽셀(PX1)은 로우 드라이버(120)로부터 제1 리셋 신호(VRST1), 제1 전송 신호(VT1) 및 제1 선택 신호(VSEL1)를 수신할 수 있다. 제2 픽셀(PX2)은 로우 드라이버(120) 로부터 제2 리셋 신호(VRST2), 제2 전송 신호(VT2) 및 제2 선택 신호(VSEL2)를 수신할 수 있다. IPF 픽셀(PX_IPF)은 로우 드라이버(120)로부터 IPF 리셋 신호(VRST_IPF), IPF 전송 신호(VT_IPF) 및 IPF 선택 신호(VSEL_IPF)를 수신할 수 있다.

예를 들어, 제1 시구간 동안 제1 픽셀(PX1)에 대하여 읽기 동작 을 수행하기 위해, 제1 선택 신호(VSEL1)는 로직 하이 상태 및 로직 로우 상태를 반복할 수 있다. 본 개시의 픽셀 어레이(110)에 의한 컬럼 라인 변화에 따른 픽셀 출력 레벨 제어 동작을 수행하지 않는 경우, 제1 시구간 동안, 제2 선택 신호(VSEL2) 및 IPF 선택 신호(VSEL_IPF) 로직 로우일 수 있다. 이에 따라, 제1 시구간 동안, 제2 컬럼 라인(CL2)은 플로팅 상태가 될 수 있다. 제1 시구간 이후에, 제2 픽셀(PX2)에 대하여 읽기 동작을 수행하기 위하여 제2 선택 신호(VSEL2)가 로직 하이가 될 수 있다. 이때 제2 컬럼 라인(CL2)은 임의의 전압 레벨을 가질 수 있다.

이 경우, 제2 픽셀(PX2)의 선택 트랜지스터(SEL)가 턴-온될 때, 제2 컬럼 라인(CL2)의 전압 레벨을 리셋 전압으로 충전하는 시간(이하, 세틀링 시간이라고 지칭한다)이 요구될 수 있다. 또한 도 6a에 도시된 것과 달리, 픽셀 어레이(110)가 더 많은 컬럼 라인들을 포함하는 경우, 예를 들어, 홀수번째 컬럼 라인들에 연결된 픽셀들에 대해서 읽기 동작이 종료되고, 짝수 번째 컬럼 라인들에 연결된 픽셀들에 대해 읽기 동작이 시작될 때, 짝수 번째 컬럼 라인들은 서로 다른 임의의 전압을 가질 수 있다. 즉, 컬럼 라인들은 서로 다른 세틀링 시간을 가질 수 있다. 이에 따라, 컬럼 라인들 별로 상관 이중 샘플링(CDS)의 정확성이 감소할 수 있고, 이미지 센서의 동적 범위(dynamic range)도 감소할 수 있다.

이를 방지하기 위해, 본 개시는 픽셀 어레이(110)에 의한 컬럼 라인 변동에 따른 픽셀 출력 레벨 제어 동작을 수행할 수 있다. 예를 들어, 제1 픽셀(PX1)에 대하여 읽기 동작을 수행하는 동안(예를 들어, 제1 선택 신호(VSEL1)가 토글링하는 동안), 제2 컬럼 라인의 전압 레벨은 제1 픽셀(PX1)과 다른 행에 위치하고, 제2 컬럼 라인에 연결되고, 읽기 동작이 수행되지 않는(예를 들어, 이미 읽기 동작이 수행된) IPF 픽셀(PX_IPF)의 동작에 기반하여 원하는 전압 레벨로 조정될 수 있다.

IPF 픽셀(PX_IPF)은 읽기 동작이 수행되는 픽셀(PX1)이 위치한 행(Row Read)으로부터 일정한 행(N)만큼 시프팅된 행(Row IPF)에 위치하는 픽셀일 수 있다(Row IPF= Row Read-N). 이하에서 본 개시의 픽셀 어레이(110)에 의한 컬럼 라인 변화에 따른 픽셀 출력 레벨 제어 동작은 인-픽셀 FLT(in-pixel FLT; IPF) 동작이라고 지칭한다.

도 6b는 도 6a의 픽셀 출력 레벨 제어 동작을 설명하기 위한 타이밍도이다.도 6a 및 도 6b를 참조하면, 제1 시점(T1)이전에 제1 리셋 신호(VRST1) 및 IPF 리셋 신호(VRST_IPF)가 로직 하이이고, 제1 선택 신호(VSEL1) 및 IPF 선택 신호(VSEL_IPF)가 로직 로우일 수 있다. 이에 따라, 제1 픽셀(PX1) 및 IPF 픽셀(PX_IPF)의 리셋 트랜지스터(RST)들이 턴-온될 수 있고, 제1 픽셀(PX1) 및 IPF 픽셀(PX_IPF)의 선택 트랜지스터들(SEL)이 턴-오프될 수 있다. 이에 따라, 제1 픽셀(PX1) 및 IPF 픽셀(PX_IPF)은 리셋 동작을 수행할 수 있다. 즉, 제1 픽셀(PX1) 및 IPF 픽셀(PX_IPF)의 플로팅 확산 노드(FD)들은 리셋 전압으로 충전될 수 있다.

도 6b에 도시된 시구간들에서, IPF 픽셀(PX_IPF)의 전송 트랜지스터(TX)는 로직 로우의 IPF 전송 신호(VT_IPF)에 응답하여 턴-오프 상태일 수 있다.

제1 시점(T1)에서, 제1 리셋 신호(VSRT1)는 로직 로우가 될 수 있다. 로직 로우의 제1 리셋 신호(VRST1)에 응답하여, 제1 픽셀(PX1)의 리셋 트랜지스터(RST)는 턴-오프될 수 있다.

제1 시점(T1)에서 제2 시점(T2)까지, 제1 픽셀에 대해서 읽기 동작을 수행하기 위해, 제1 선택 신호(VSEL1)가 로직 하이가 될 수 있다. 이에 따라, 제1 픽셀(PX1)의 선택 트랜지스터(SEL)가 제1 선택 신호(VSEL1)에 응답하여 턴-온되고, 제1 픽셀(PX1)은 제1 컬럼 라인(CL1) 및 액티브 로드 회로(130)를 통해 멀티플렉서 유닛(150)으로 출력 전압(OUT1)을 갖는 픽셀 신호(PIX)를 출력할 수 있다. 이때, 출력 전압(OUT1)은 리셋 전압일 수 있다.

또한, 제1 시점(T1)에서 IPF 픽셀(PX_IPF)에 대한 IPF 동작을 시작하기 위해, IPF 리셋 신호가 로직 로우가 되고, IPF 선택 신호(VSEL_IPF)가 로직 하이가될 수 있다. IPF 픽셀(PX_IPF)의 리셋 트랜지스터(RST)는 로직 로우의 IPF 리셋 신호(VRST_IPF)에 응답하여 턴-오프될 수 있다. IPF 픽셀(PX_IPF)의 선택 트랜지스터(SEL)는 로직 하이의 IPF 선택 신호(VSEL_IPF)에 응답하여 턴-온될 수 있다.

이에 따라, IPF 픽셀(PX_IPF)은 선택 트랜지스터(SEL)를 통해 제2 컬럼 라인의 전압 레벨을 조정할 수 있다. 이때, 제2 컬럼 라인의 전압 레벨은 IPF 픽셀의 리셋된 플로팅 확산 노드(FD)의 전압 레벨에 기반하여 조정될 수 있다.

이후에 제2 시점(T2)에서 제3 시점(T3)까지, 제1 선택 신호(VSEL1)가 로직 로우가 되고, 제1 전송 신호(VT1)가 로직 하이가 될 수 있다. 로직 로우의 제1 선택 신호(VSEL1)에 응답하여 제1 픽셀의 선택 트랜지스터(SEL)가 턴-오프 될 수 있다. 로직 하이의 제1 전송 신호(VT1)에 응답하여 제1 픽셀(PX1)의 전송 트랜지스터(TX)가 턴-온되고, 제1 픽셀(PX1)의 포토 다이오드(PD)로부터의 전하들이 플로팅 확산 노드(FD)로 전달될 수 있다. 이에 따라, 제1 픽셀(PX1)의 플로팅 확산 노드의 전압(FD)은 감소할 수 있다.

IPF 픽셀(PX_IPF)에 대해서는 로직 로우의 IPF 리셋 신호(VRST_IPF) 및 로직 하이의 IPF 선택 신호(VSEL_IPF)가 계속 입력될 수 있다. 이에 따라, IPF 픽셀(PX_IPF)의 선택 트랜지스터(SEL)는 턴-온 상태를 유지할 수 있다. 즉, 제2 시점(T2)에서 제3 시점(T3)까지, IPF 픽셀(PF_IPF)은 제2 컬럼 라인(CL2)에 대한 IPF 동작을 계속 수행할 수 있다.

이후에 제3 시점(T3)에서 제4 시점(T4)까지, 제1 픽셀(PX1)에 대해서 읽기 동작을 수행하기 위하여, 제1 선택 신호(VSEL1)가 로직 하이가 되고, 제1 전송 신호(VT1)가 로직 로우가 될 수 있다. 로직 로우의 제1 전송 신호(VT1)에 응답하여 제1 픽셀의 전송 트랜지스터(TX)가 턴-오프 될 수 있다.

로직 하이의 제1 선택 신호(VSEL)에 응답하여 제1 픽셀의 선택 트랜지스터(SEL)는 턴-온될 수 있다. 이에 따라, 제1 픽셀(PX1)은 제1 컬럼 라인(CL1) 및 액티브 로드 회로(130)를 통해 멀티플렉서 유닛(150)으로 출력 전압(OUT1)을 갖는 픽셀 신호(PIX)를 출력할 수 있다. 이때, 출력 전압(OUT1)은 데이터 전압일 수 있다.

IPF 픽셀(PX_IPF)에 대해서는 로직 로우의 IPF 리셋 신호(VRST_IPF) 및 로직 하이의 IPF 선택 신호(VSEL_IPF)가 계속 입력될 수 있다. 이에 따라, IPF 픽셀(PX_IPF)의 선택 트랜지스터(SEL)는 턴-온 상태를 유지할 수 있다. 즉, 제3 시점(T3)에서 제4 시점(T4)까지, IPF 픽셀(PF_IPF)은 제2 컬럼 라인(CL2)에 대한 IPF 동작을 계속 수행할 수 있다.

이후에 제4 시점(T4)에서, 제1 리셋 신호(VRST1)가 로직 하이가 되고, 제1 선택 신호(VSEL1)는 로직 로우가 될 수 있다. 이에 따라, 제1 픽셀의 리셋 트랜지스터(RST)가 턴-온될 수 있고, 제1 픽셀은 리셋 동작을 수행할 수 있다. 또한, 도 6b에는 도시되지 않았으나, 제2 픽셀에 대해서 읽기 동작을 수행하기 위하여, 제2 선택 신호(VSEL2)가 로직 하이가 될 수 있다. 로직 하이인 제2 선택 신호(VSEL2)에 응답하여 제2 픽셀(PX2)의 선택 트랜지스터(SEL)가 턴-온될 수 있다. 즉, 제4 시점(T4)에서, 제1 픽셀(PX1)에 대한 읽기 동작은 종료되고, 제2 픽셀(PX2)에 대한 읽기 동작이 수행되기 시작할 수 있다.

또한, 제4 시점(T4)에서, 제1 픽셀(PX1)에 대한 읽기 동작이 종료됨에 따라, IPF 선택 신호(VSEL_IPF)가 로직 로우가 되고, IPF 리셋 신호(VRST_IPF)가 로직 하이가 될 수 있다. 로직 로우의 IPF 선택 신호(VSEL_IPF)에 응답하여 IPF 픽셀(PX_IPF)의 선택 트랜지스터(SEL)가 턴-오프되고, 제2 컬럼 라인에 대한 IPF 동작이 종료될 수 있다.

다시 말하면, 제1 시점(T1)에서 제4 시점(T4)까지 제1 픽셀(PX1)에 대해서 읽기 동작이 반복적으로 수행될 수 있다. 이에 따라, 제1 선택 신호(VSEL1)는 제1 시점(T1)에서 제4 시점(T4)까지의 구간 동안 토글링할 수 있다. 제1 픽셀(PX1)에 대한 읽기 동작이 종료될 때까지, IPF 픽셀(PX_IPF)에 대해서 IPF 동작이 수행될 수 있다. 즉, 제1 시점(T1)에서 제4 시점(T4)까지, 제2 컬럼 라인(CL2)의 전압 레벨은 IPF 픽셀(PX_IPF)의 리셋된 플로팅 확산 노드의 전압 레벨에 기반하여 조정될 수 있다. 따라서, 제1 시점(T1)에서 제4 시점(T4)까지 제2 컬럼 라인(CL2)은 플로팅 상태가 되지 않을 수 있다. 이에 따라, 제4 시점(T4)에서, 제2 픽셀(PX2)에 대한 읽기 동작이 시작될 때, 제2 컬럼 라인(CL2)은 IPF 동작에 의해서 미리 조정된 전압 레벨을 가질 수 있고, 세틀링 시간이 요구되지 않을 수 있다.

즉, 본 개시의 일 실시 예에서, 특정 행에 대해서 읽기 동작을 수행하기 위해 특정 행에 대한 선택 신호(예를 들어, VSEL1)가 토글링하는 동안, 읽기 동작이 수행되지 않는 행에 위치한 픽셀들의 동작에 기반하여, 읽기 동작이 수행되는 픽셀에 연결되지 않은 컬럼 라인들의 전압 레벨을 조정할 수 있다. 이러한 전압 레벨 조정 동작을 IPF 동작이라고 지칭할 수 있다.

이미지 센서 장치(100)는 IPF 동작을 이용하는 경우, 추가적인 회로 없이, 읽기 동작이 수행되는 픽셀들에 연결된 컬럼 라인들의 위치가 홀수번째에서 짝수번?? 또는 짝수번째에서 홀수번째로 변동될 때, 읽기 동작이 수행될 컬럼 라인들의 전압 레벨이 특정 전압 레벨을 갖도록 제어할 수 있다. 이때, 특정 전압 레벨은 IPF 동작이 수행되는 픽셀의 리셋된 플로팅 확산 노드의 전압에 기반하여 결정될 수 있다.

일 실시 예에서, 제1 시점(T1) 이전에 IPF 픽셀(PX_IPF)에 입력되는 로직 하이인 IPF 리셋 신호(VRST_IPF)의 전압 레벨은 제4 시점(T4) 이후에 IPF 픽셀(PX_IPF)에 입력되는 로직 하이인 IPF 리셋 신호(VRST_IPF)의 전압 레벨보다 낮을 수 있다.

이 경우, 제1 시점(T1) 이전에 IPF 픽셀(PX_IPF)의 리셋된 플로팅 확산 노드(FD) 전압 레벨은 제4 시점(T4) 이후의 IPF 픽셀(PX_IPF)의 리셋된 플로팅 확산 노드(FD)의 전압 레벨보다 낮을 수 있다. 이에 따라, 제4 시점(T4) 이후에, IPF 픽셀(PX_IPF)에 의해서 IPF 동작이 수행되는 경우, IPF 동작에 의한 제2 컬럼 라인(CL2)의 전압 레벨은 제4 시점(T4)보다 더 높은 전압 레벨을 갖도록 조정될 수 있다.

다시 말해, 일 실시 예에서, 이미지 센서 장치(100)는 IPF 동작을 수행하는 픽셀에 입력되는 로직 하이인 리셋 신호의 전압 레벨을 제어할 수 있다. 이에 따라, IPF 동작에 의해 조정되는 컬럼 라인의 전압 레벨을 제어할 수 있다.

도 6b을 참조하여, 본 개시의 실시 예에 따른 픽셀 어레이(110)에서의 읽기 동작, IPF 동작의 타이밍이 설명되었으나, 본 개시는 이에 한정되지 않으며, 구현 방법에 따라 신호들의 타이밍은 변형될 수 있다.

도 7a은 도 1의 로우 드라이버의 구성의 예를 나타낸다. 도 1을 참조하여 설명한 바와 같이, 로우 드라이버(120)는 타이밍 컨트롤러(180)의 제어 하에 픽셀 어레이(110)의 행을 선택하고 구동하기 위한 전송 신호(VT), 리셋 신호(VRST), 및 선택 신호(VSEL)를 픽셀 어레이(110)로 제공할 수 있다.

로우 드라이버(120)는 읽기 래치 회로(read latch circuit, 121), 셔터 래치 회로(shutter latch circut, 122), IPF 래치 회로(in pixel FLT(IPF) latch circuit, 123), 전송 로직 회로(TX logic circuit, 124), 리셋 로직 회로(RST logic circuit, 125), 및 선택 로직 회로(SEL logic circuit, 126)를 포함할 수 있다. 도 2을 참조하면, 픽셀 어레이(110)는 제1 반도체 기판(SD1) 상에 구현될 수 있고, 로우 드라이버(120) 및 타이밍 컨트롤러(180)는 제2 반도체 기판(SD2) 상에 구현될 수 있다.

래치 회로들(121, 122, 123)은 타이밍 컨트롤러(180)로부터 제공되는 제어 신호들에 기반하여 타이밍 컨트롤러(180)에 의해 생성된 어드레스들을 저장할 수 있고, 로직 회로들(124, 125, 126)로 제공할 수 있다. 로직 회로들(124, 125, 126)은 전래치 회로들(121, 122, 123)로부터 제공 받은 어드레스들에 기반하여 픽셀 어레이(110)를 제어할 수 있다.

타이밍 컨트롤러(180)는 수직 디코딩 신호(VDEC)를 생성할 수 있고, 읽기 래치 회로(121) 및 셔터 래치 회로(122)로 전송할 수 있다. 예를 들어, 수직 디코딩 신호(VDEC)는 읽기 래치 회로(121) 및 셔터 래치 회로(122)가 저장할 행 어드레스(즉, 읽기 동작 및 셔터 동작이 수행될 행의 어드레스)를 나타낼 수 있다.

타이밍 컨트롤러(180)는 어드레스 시프터(181)를 포함할 수 있다. 어드레스 시프터(181)는 수직 디코딩 신호(VDEC)에 대응하는 행 어드레스로부터 미리 정해진 일정한 행만큼 시프팅된 행 어드레스를 나타내는 IPF 수직 디코딩 신호(VDEC_IPF)를 생성할 수 있다.

예를 들어, IPF 수직 디코딩 신호(VDEC_IPF)는 IPF 래치 회로(123)가 저장할 행 어드레스(즉, IPF 동작이 수행될 행의 어드레스)를 나타낼 수 있다. 다시 말해, IPF 동작이 수행될 행의 어드레스는 읽기 동작이 수행될 행의 어드레스로부터 일정한 행만큼 시프팅된 어드레스일 수 있다. 예를 들어, IPF 동작이 수행될 픽셀 어레이(110)의 행은 이미 읽기 동작이 완료된 픽셀 어레이(110)의 행들 중 하나일 수 있다. 이때, IPF 동작이 수행될 픽셀 어레이(110)의 행에 위치하는 픽셀은 읽기 동작이 수행될 행에 위치한 픽셀이 연결된 컬럼 라인과 다른 컬럼 라인에 연결된 픽셀일 수 있다.

또한, 타이밍 컨트롤러(180)는 래치 회로들(121, 122, 123)이 어드레스를 저장하고 유지하는 동작을 활성화하는(다시 말해, 제공 받은 어드레스를 저장하고 유지할 것인지 여부를 결정하는) 래치 셋(SET) 신호들(VDA_RD_SET, VDA_SH_SET, VDA_IPF_SET)을 생성할 수 있다. 즉, 본 개시의 래치 회로들(121, 122, 123)은 활성화된 래치 셋 신호들(VDA_RD_SET, VDA_SH_SET, VDA_IPF_SET)을 제공 받지 않으면, 수직 디코딩 신호(VDEC) 또는 IPF 수직 디코딩 신호(VDEC_IPF)를 제공 받더라도, 대응하는 행 어드레스를 저장하지 못할 수 있다.

나아가, 타이밍 컨트롤러(180)는 래치 회로들(121, 122, 123)의 동작을 제어하기 위한 래치 제어 신호(VDA_SET) 및 래치 리셋 신호(VDA_RST)를 생성할 수 있다. 래치 제어 신호(VDA_SET)는 래치 회로들(121, 122, 123) 신호(예를 들어, 수직 디코딩 신호(VDEC) 또는 IPF 수직 디코딩 신호(VDEC_IPF)가 나타내는 행 어드레스)를 저장하고 유지하도록 제어할 수 있고, 래치 리셋 신호(VDA_RST)는 래치 회로들(121, 122, 123)이 초기화되도록 제어할 수 있다.

상술한 바와 같이, 래치 회로들(121, 122, 123)이 래치 제어 신호(VDA_SET)에 응답하여 신호를 저장하고 유지하기 위해서는, 먼저 활성화된 래치 셋 신호들(VDA_RD_SET, VDA_SH_SET, VDA_IPF_SET)을 제공 받아야 한다.

읽기 래치 회로(121)는 픽셀 어레이(110)에서 읽기 동작이 수행될 행의 어드레스(이하, 읽기 어드레스라고 지칭함)를 일정 시간 동안 저장하고 유지할 수 있고, 셔터 래치 회로(122)는 픽셀 어레이(110)에서 셔터 동작이 수행될 행의 어드레스(이하, 셔터 어드레스라고 지칭함)를 일정 시간 동안 저장하고 유지할 수 있다. 읽기 래치 회로(121) 및 셔터 래치 회로(122)는 모두 수직 디코딩 신호(VDEC)를 제공 받을 수 있다.

구체적으로, 읽기 래치 회로(121)는 활성화된 읽기 래치 셋 신호(VDA_RD_SET) 및 래치 제어 신호(VDA_SET)에 응답하여 수직 디코딩 신호(VDEC)가 나타내는 읽기 어드레스(RDA)를 저장 및 유지할 수 있고, 셔터 래치 회로(122)는 활성화된 셔터 래치 셋 신호(VDA_SH_SET) 및 래치 제어 신호(VDA_SET)에 응답하여 수직 디코딩 신호(VDEC)가 나타내는 셔터 어드레스(SHA)를 저장 및 유지할 수 있다.

일정 시간이 지나고 나면 읽기 래치 회로(121) 및 셔터 래치 회로(122)는 래치 리셋 신호(VDA_RST)에 응답하여 초기화될 수 있다. 읽기 래치 회로(121)는 읽기 어드레스(RDA)를 로직 회로들(124, 125, 126)로 전송할 수 있고, 셔터 래치 회로(122)는 셔터 어드레스(SHA)를 전송 로직 회로(124) 및 리셋 로직 회로(125)로 전송할 수 있다.

IPF 래치 회로(123)는 픽셀 어레이(110)에서 IPF 동작이 수행될 행의 어드레스(이하, IPF 어드레스라고 지칭함)를 일정 시간 동안 저장하고 유지할 수 있다. IPF 래치 회로(123)는 IPF 수직 디코딩 신호(VDEC_IPF)를 제공 받을 수 있다. 구체적으로, IPF 래치 회로(123)는 활성화된 IPF 래치 셋 신호(VDA_IPF_SET) 및 래치 제어 신호(VDA_SET)에 응답하여 IPF 수직 디코딩 신호(VDEC_IPF)가 나타내는 IPF 어드레스(IPFA)를 저장 및 유지할 수 있다. 일정 시간이 지나고 나면 IPF 래치 회로(123)는 래치 리셋 신호(VDA_RST)에 응답하여 초기화될 수 있다. IPF 래치 회로(123)는 IPF 어드레스(IPFA)를 리셋 로직 회로(125) 및 선택 로직 회로(126)로 전송할 수 있다.

전송 로직 회로(124)는 읽기 어드레스(RDA) 또는 셔터 어드레스(SHA)에 기반하여 읽기 동작 또는 셔터 동작이 수행될 픽셀 어레이(110)의 행에 위치한 픽셀로 전송 신호(VT)를 제공할 수 있다.

리셋 로직 회로(125)는 읽기 어드레스(RDA), 셔터 어드레스(SHA), 또는 IPF 어드레스(IPFA)에 기반하여 읽기 동작, 셔터 동작, 또는 IPF 동작이 수행될 행에 위치한 픽셀로 리셋 신호(VRST)를 제공할 수 있다.

선택 로직 회로(126)는 읽기 어드레스(RDA) 또는 IPF 어드레스(IPFA)에 기반하여 읽기 동작 또는 IPF 동작이 수행될 행에 위치한 픽셀로 선택 신호(VSEL)를 제공할 수 있다. 예를 들어, 선택 로직 회로(126)로 동일한 행에 대응하는 읽기 어드레스(RDA)와 IPF 어드레스(IPFA)가 동시에 제공될 수도 있다. 이 경우, 선택 로직 회로(126)는 읽기 동작과 관련된 선택 신호(VSEL)를 먼저 출력하고, 그 후 IPF 동작과 관련된 선택 신호(VSEL)를 출력하도록 구현될 수 있다.

도 7b는 도 7a의 선택 로직 회로의 일부 구성의 일 예시를 보다 상세하게 보여주는 논리 회로도이다. 도 7b를 참조하면, 도 7a의 선택 로직 회로(126)는 IPF 컨트롤 신호생성 회로(126a) 및 선택 신호 생성 회로(126b)를 포함할 수 있다.

IPF 컨트롤 신호 생성 회로(126a)는 제1 및 제2 인버터(126a_1, 126a_2), 제1 내지 제3 낸드 게이트(126a_3~126a_5)를 포함할 수 있다. 제1 인버터(126a_1)는 읽기 컨트롤 신호(RD_O)를 수신하고, 읽기 컨트롤 신호(RD_O)를 반전시켜 제3 낸드 게이트(126a_5)로 출력할 수 있다. 읽기 컨트롤 신호(RD_O)는 읽기 어드레스(RDA) 및 읽기 동작을 컨트롤하기 위한 정보를 포함할 수 있다.

제2 인버터(126a_2)는 외부로부터 IPF 인에이블 신호(IPF_EN)를 수신하고, IPF 인에이블 신호(IPF_EN)를 반전시켜 제2 낸드 게이트(126a_4)로 출력할 수 있다. IPF 인에이블 신호(IPF_EN)는 이미지 센서 장치(100)가 IPF 동작을 수행할지 여부에 관한 정보를 포함할 수 있다.

일 실시 예에서, IPF 인에이블 신호(IPF_EN)는 이미지 센서 장치(100)가 IPF 동작을 수행하지 않는다는 정보를 포함할 수 있다. 이 경우, 선택 로직 회로(126)는 IPF 어드레스(IPFA)가 입력되더라도, IPF 동작을 수행하기 위한 선택 신호(VSEL)를 출력하지 않을 수 있다.

제1 낸드 게이트는 IPF 어드레스(IPFA) 및 모드 선택 신호(SEL_LCG_EN)를 수신할 수 있다. 모드 선택 신호(SEL_LCG_EN)는 읽기 동작을 수행할 때, HCG 모드 또는 LCG 모드 중 어떤 모드로 동작할지에 대한 정보를 포함할 수 있다. 예를 들어, 도 7a의 픽셀 어레이(110)의 픽셀(PX)들은 도 5b에서 설명된 픽셀 구조와 같이 듀얼 컨버전 트랜지스터(DC)를 포함할 수 있다.

제2 낸드 게이트(126a_4)는 제1 인버터(126a_1)의 출력 신호 및 제1 낸드 게이트(126a_3)의 출력 신호를 수신할 수 있다. 제2 낸드 게이트(126a_4)는 제3 낸드 게이트로 IPF 인에이블 신호(IPF_EN), IPF 어드레스(IPFA) 및 모드 선택 신호(SEL_LCG_EN)기초한 신호를 출력할 수 있다.

제3 낸드 게이트(126a_5)는 제2 낸드 게이트(126a_4)의 출력 신호, 제2 인버터(126a_2)의 출력 신호 및 IPF 펄스 신호(SL_IPF)를 수신하고, IPF 컨트롤 신호(IPF_ctrl)를 선택 신호 생성 회로(126b)로 출력할 수 있다. IPF 펄스 신호(SL_IPF)는 IPF 컨트롤 신호(IPF_ctrl)를 생성하기 위해 기본적으로 요구되는 펄스 신호일 수 있다. IPF 컨트롤 신호(IPF_ctrl)는 IPF 동작 여부, IPF 동작이 수행될 어드레스, 읽기 동작이 수행될 주소 및 읽기 동작이 수행될 모드에 관한 정보를 포함할 수 있다.

선택 신호 생성 회로(126b)는 제1 낸드 게이트(126b_1) 및 제2 낸드 게이트(126b_2)를 포함할 수 있다. 제1 낸드 게이트(126b_1)는 선택 펄스 신호(SL) 및 읽기 컨트롤 신호(RD_O)를 수신할 수 있다. 선택 펄스 신호(SL)는 선택 신호(VSEL)를 생성하기 위해 기본적으로 요구되는 펄스 신호일 수 있다. 제2 낸드 게이트(126b_2)는 제1 낸드 게이트(126b_1)의 출력 신호 및 IPF 컨트롤 신호(IPF_ctrl)를 수신하고, 선택 신호(VSEL)를 출력할 수 있다. 선택 신호(VSEL)는 읽기 어드레스(RDA), IPF 어드레스(IPFA), 읽기 동작이 수행될 모드, IPF 동작이 수행되는지 여부 등에 기초하여 생성될 수 있다.

도 8a는 도 1의 라인 분리 회로를 나타내는 회로도이다. 도 1 및 도 8a를 참조하면, 이미지 센서 장치(100)는 픽셀 어레이(110) 및 라인 분리 회로(140)를 포함할 수 있다. 본 개시에 따른 이미지 센서 장치(100)는 도 6a 및 도6b를 통해 상술한 바와 같이 IPF 동작을 수행할 수 있다.

일 실시 예에서, 픽셀 어레이(110)에 포함되는 각각의 픽셀들(PX11, PX12, PX21, PX22)은 도 5a에서 설명된 픽셀과 동일한 구조를 가질 수 있다. 그러나 본 개시의 범위가 이에 한정되지는 않으며, 픽셀들(PX11, PX12, PX21, PX22)은 다른 구조로 구현될 수 있다.

예를 들어, 이미지 센서 장치(100)는 홀수번째 컬럼 라인(CL1, CL3)들에 연결된 픽셀들(PX11, PX12)에 대해 읽기 동작 및 셔터 동작을 수행하는 동안, 짝수번째 컬럼 라인들(CL2, CL4)에 연결된 IPF 픽셀들의 선택 트랜지스터(SEL)를 턴-온시켜 짝수번째 컬럼 라인들(CL2, CL4)이 플로팅되지 않도록 제어 할 수 있다.

이에 따라, 제1 행에 위치하는 픽셀들에 대한 읽기 동작이 종료되고, 제2 행에 위치하는 픽셀들의 선택 트랜지스터들이 턴-온 되더라도(즉, 읽기 동작 및 셔터 동작이 수행되는 픽셀들에 연결된 컬럼 라인들이 홀수번째 컬럼 라인들(CL1, CL3)에서 짝수번째 컬럼 라인들CL2, CL4)로 변경 되더라도), 짝수번째 컬럼 라인들(CL2, CL4)에 대한 추가적인 세틀링 시간이 요구되지 않을 수 있다.

그러나, 이미지 센서 장치(100)가 라인 분리 회로(140)를 포함하지 않는 경우, 예를 들어, 제1 행에 위치하는 픽셀들(PX11, PX12)에 대해 셔터 동작을 수행하는 동안, 제1 컬럼 라인(CL1) 및 제3 컬럼 라인(CL3)에 연결된 픽셀들(PX11, PX12)에 포함되는 선택 트랜지스터(SEL)들은 로직 로우의 제1 선택 신호(VSEL1)에 응답하여 모두 턴-오프되어 있을 수 있다.

이 경우, 제1 행에 위치하는 픽셀들(PX11, PX12)에 대해 셔터 동작을 수행하는 동안, 제2 컬럼 라인(CL2) 및 제4 컬럼 라인(CL4)들은 IPF 동작에 의해 플로팅 상태가 되지 않을 수 있다. 반면, 제1 컬럼 라인(CL1) 및 제3 컬럼 라인(CL3)들은 플로팅 상태가 되어 임의의 전압 레벨을 가질 수 있다. 이때, 제1 컬럼 라인(CL1) 및 제3 컬럼 라인(CL3)들은 임의의 서로 다른 전압 레벨을 가질 수 있다.

한편, 셔터 동작 이후 제1 행에 위치하는 픽셀들(PX11, PX12)에 대해 읽기 동작을 수행하기 위해 제1 행에 위치하는 픽셀들(PX11, PX12)의 선택 트랜지스터(SEL)들이 턴-온될 수 있다. 이때, 예를 들어, 제1 컬럼 라인(CL1)의 전압 레벨을 상술한 임의의 전압 레벨에서 셔터 동작에 의해 생성된 데이터 전압으로 변화시키는 경우, 상관 이중 샘플링(CDS)의 정확성이 감소할 수 있다. 이에 따라, 셔터 동작 이후에 제1 컬럼 라인(CL1)의 전압 레벨을 임의의 전압 레벨에서 리셋 전압으로 변화 시키는 세틀링 시간이 요구될 수 있다.

또한, 제1 컬럼 라인(CL1)과 제3 컬럼 라인(CL3)의 임의의 전압 레벨이 서로 다른 경우, 제1 컬럼 라인(CL1)과 제3 컬럼 라인(CL3)은 서로 다른 세틀링 시간을 가질 수 있다. 이에 따라, 컬럼 라인들(CL1, CL3) 별로 상관 이중 샘플링(CDS)의 정확성이 감소할 수 있고, 이미지 센서의 동적 범위(dynamic range)도 감소할 수 있다.

이를 방지하기 위해, 본 개시의 이미지 센서 장치(100)는 라인 분리 회로(140)를 포함할 수 있다. 라인 분리 회로(140)는 컬럼 라인들(CL1~CL4)의 전압 레벨을 원하는 전압 레벨로 조정하기 위한 복수의 트랜지스터들(LD1~LD4, LDB1~LDB4)을 포함할 수 있다.

트랜지스터들(LD1~LD4)은 라인 분리 신호(VLD)에 응답하여 턴-온 또는 턴-오프될 수 있고, 트랜지스터들(LDB1~LDB4)은 반전 라인 분리 신호(VLDB)에 응답하여 턴-온 또는 턴-오프될 수 있다. 예를 들어, 라인 분리 신호(VLD) 및 반전 라인 분리 신호(VLDB)는 도 1의 타이밍 컨트롤러(180)의 제어 하에 제공될 수 있다.

예를 들어, 라인 분리 신호(VLD)와 반전 라인 분리 신호(VLDB)의 전압 레벨은 서로 반대일 수 있다. 즉, 라인 분리 신호(VLD)의 전압 레벨이 하이 레벨일 때 반전 라인 분리 신호(VLDB)의 전압 레벨은 로우 레벨일 수 있고, 반대로 라인 분리 신호(VLD)의 전압 레벨이 로우 레벨일 때 반전 라인 분리 신호(VLDB)의 전압 레벨은 하이 레벨일 수 있다.

예를 들어, 트랜지스터들(LD1~LD4)의 한 쪽 끝은 액티브 로드 회로(130)와 연결될 수 있고, 다른 쪽 끝은 컬럼 라인들(CL1~CL4)과 연결될 수 있다. 또한, 트랜지스터들(LDB1~LDB4)의 한 쪽 끝으로는 전원 전압(VDD)이 제공될 수 있고, 다른 쪽 끝은 컬럼 라인들(CL1~CL4)과 연결될 수 있다.

픽셀 어레이(110)의 임의의 행에 위치하는 픽셀들(예를 들어, PX11, PX12)에 대해서 읽기 동작을 수행하는 동안에는 트랜지스터들(LD1~LD4)은 하이 레벨의 라인 분리 신호(VLD)에 응답하여 턴-온될 수 있고, 트랜지스터들(LDB1~LDB4)은 로우 레벨의 반전 라인 분리 신호(VLDB)에 응답하여 턴-오프될 수 있다. 이 경우, 픽셀 신호는 출력 전압(OUT1~OUT4)의 레벨과 같은 크기를 갖고 멀티플렉서 유닛(150)으로 전송될 수 있으며, 별도로 컬럼 라인들(CL1~CL4)의 전압 레벨은 조정되지 않을 수 있다.

라인 분리 회로(140)는 컬럼 라인들(CL1~CL4)의 전압 레벨을 원하는 전압 레벨로 조정하여, 선택 트랜지스터(SEL)가 턴-온되기 전에 컬럼 라인들(CL1~CL4)의 전압 레벨을 동일하게 만들 수 있다. 예를 들어, 컬럼 라인들(CL1~CL4)의 전압 레벨은 출력 전압들(OUT1~OUT4)의 레벨에 대응할 수 있다. 픽셀들의 선택 트랜지스터(SEL)들이 턴-오프되어 있는 경우, 트랜지스터들(LDB1~LDBN)은 하이 레벨의 반전 라인 분리 신호(VLDB)에 응답하여 턴-온될 수 있다.

턴-온된 트랜지스터들(LDB1~LDB4)은 예를 들어, 읽기 동작을 수행할 행에 위치하는 픽셀들의 선택 트랜지스터(SEL)들이 턴-온되기 전에, 컬럼 라인들(CL1~CL4)의 전압 레벨을 특정 전압(예를 들어, 전원 전압(VDD))으로 조정할 수 있다. 이 때, 트랜지스터들(LD1~LD4)은 로우 레벨의 라인 분리 신호(VLD)에 응답하여 턴-오프될 수 있다

즉, 라인 분리 회로(140)는 픽셀들의 선택 트랜지스터들(SEL)이 턴-오프 되어 있는 동안에, 트랜지스터들(LDB1~LDB4)을 턴-온시켜 컬럼 라인들(CL1~CL4)이 플로팅 되지 않도록 할 수 있다. 이에 따라, 예를 들어, 셔터 동작 이후에 임의의 행에 위치하는 픽셀들에 대해서 읽기 동작을 수행할 때, 읽기 동작이 수행되는 행의 픽셀그룹과 연결된 컬럼 라인들에 대해서, 추가적인 세틀링 시간이 요구되지 않을 수 있다.

이와 같이 라인 분리 회로(140)는 컬럼 라인들(CL1~CL4)의 전압 레벨을 제어할 수 있다. 그러나, 도 2을 참조하여 상술한 바와 같이 라인 분리 회로(140)는 제2 반도체 기판(SD2) 상에 구현될 수 있고, 픽셀 어레이(110)는 제1 반도체 기판(SD1) 상에 구현될 수 있기 때문에, 반도체 기판의 공정 과정의 차이에 따라 라인 분리 회로(140)가 컬럼 라인들(CL1~CL4)의 전압 레벨을 조정하는 기능이 일정하지 않을 수 있다.

또한, 행 별로 픽셀과 트랜지스터들(LDB1~LDB4) 사이의 거리가 다르기 때문에, 각 행마다, 트랜지스터들(LDB1~LDB4)이 컬럼 라인들(CL1~CL4)을 충전 시킬 때 각각의 컬럼 라인들(CL1~CL4)에 포함되는 라인 저항들 및 라인 커패시턴스들에 의해서 발생하는 IR 드롭(IR drop) 및 RC 딜레이(RC delay)가 서로 다를 수 있다. 이에 따라, 컬럼 라인들(CL1~CL4)의 전압 레벨이 정확하게 조정되기 어려울 수 있다.

한편, 라인 분리 회로(140)를 포함하는 이미지 센서 장치(100)는 본 개시의 실시 예에 따른 IPF동작을 수행하지 않더라도 읽기 동작이 수행되는 픽셀에 연결된 컬럼 라인과 다른 컬럼 라인의 전압 레벨을 조정할 수 있다.

예를 들어, 제1 행에 위치하는 픽셀(PX11, PX12)에 대해서 셔터 동작을 수행하기 위해 제1 행에 위치하는 픽셀(PX11, PX12)의 선택 트랜지스터(SEL)들이 턴-오프 되는 구간에서, 라인 분리 회로(140)의 트랜지스터들(LDB1~LDB4)은 턴-온될 수 있다. 이에 따라, 라인 분리 회로(140)는 제1 행에 위치하는 픽셀들(PX11, PX12)에 연결되지 않은 제2 컬럼 라인(CL2) 및 제4 컬럼 라인(CL4)의 전압 레벨 또한 조정할 수 있다.

그러나, 이 경우에도 라인 분리 회로(140)의 전압 레벨 조정 기능은 이미 상술된 바와 같이, 반도체 기판들의 공정 차이와 행마다 다르게 발생하는 IR 드롭 및 RC 딜레이에 의해서 저하될 수 있다.

또한, 라인 분리 회로(140)는 읽기 동작이 수행되는 픽셀들(예를 들어, PX11, PX12)의 선택 트랜지스터(SEL)들이 턴-오프 되어 있는 구간에 대해서만 컬럼 라인들의 전압 레벨을 조정할 수 있다. 이미지 센서 장치(100)가 고속으로 동작함에 따라, 선택 트랜지스터(SEL)들이 턴-오프 되어 있는 구간이 짧아질 수 있다. 이 경우, 라인 분리 회로(140)에 의해 컬럼 라인들이 전압 레벨이 충분히 조정되지 않을 수 있다.

도 8b는 도 8a의 라인 분리 회로의 문제점을 보다 상세하게 설명하기 위한 도면이다. 도 8a 및 도8b를 참조하면, 제1 행에 위치하는 픽셀(PX11)에 포함되는 선택 트랜지스터(SEL11)는 제1 컬럼 라인(CL1)과 연결될 수 있고, 제2 행에 위치하는 픽셀(PX21)의 선택 트랜지스터(SEL21)는 제2 컬럼 라인에 연결될 수 있다. 라인 분리 회로(140)의 트랜지스터들(LDB1, LDB2)은 대응되는 컬럼 라인들(CL1, CL2)에 연결될 수 있다.

한편, 픽셀 어레이에 포함되는 선택 트랜지스터들(SEL11, SLE21)은 제1 기판(SD1)상에 형성될 수 있고, 라인 분리 회로(140)에 포함되는 트랜지스터들(LDB1, LDB2)는 제2 기판(SD2)상에 형성될 수 있다.

제1 반도체 기판(SD1)에 형성되고, 제1 반도체 기판(SD1)에 전원 전압((VDD)을 공급하기 위한 도선(LT)은 제1 임피던스(Z1)들을 포함할 수 있다. 제2 반도체 기판(SD2)에 형성되고, 제2 반도체 기판(SD2)에 전원 전압(VDD) 및 접지 전압(VSS)을 공급하기 위한 도선들(LB1, LB2)은 제2 임피던스(Z2)들을 포함할 수 있다. 제1 반도체 기판(SD1)과 제2 반도체 기판(SD2)의 공정 차이로 인하여, 제1 임피던스(Z1)의 크기와 제2 임피던스(Z2)의 크기는 서로 다를 수 있다.

한편, 예를 들어, 제1 행에 위치하고, 제1 컬럼 라인(CL1)에 연결된 픽셀(PX11)에 대해서 읽기 동작을 수행하는 경우, 로직 하이의 제1 선택 신호(VSEL1)에 응답하여, 선택 트랜지스터(SEL11)가 턴-온되고, 라인 분리 회로(140)의 트랜지스터들(LDB1, LDB2)은 턴-오프될 수 있다. 이에 따라, 전류 경로(current path) (P1)는 제1 반도체 기판(SD1)에서 형성될 수 있다.

제1 행에 위치하고, 제1 컬럼 라인에 연결된 픽셀(PX11)에 대해서 읽기 동작을 수행한 후, 로직 로우의 제1 선택 신호(VSEL1)에 응답하여, 선택 트랜지스터(SEL11)가 턴-오프 될 수 있다. 이때, 라인 분리 회로의 트랜지스터들(LDB1, LDB2)은 로직 하이의 반전 라인 분리 신호(VLDB)에 응답하여 턴-온될 수 있다. 이에 따라, 전류 경로(P2)는 제2 반도체 기판(SD2)에서 형성될 수 있다.

이후에, 제2 행에 위치하고, 제2 컬럼 라인에 연결된 픽셀(PX21)에 대해서 읽기 동작을 수행하는 경우, 로직 하이의 제2 선택 신호(VSEL2)에 응답하여, 선택 트랜지스터(SEL21)가 턴-온될 수 있다. 이에 따라, 전류 경로(P3)는 제1 반도체 기판(SD1)에서 형성될 수 있다.

상술한 바와 같이, 전류 경로(P1~P3)가 형성되는 위치는 읽기 동작이 수행되는 픽셀에 연결된 컬럼 라인이 변동됨에 따라 제2 반도체 기판(SD2)에서 제1 반도체 기판(SD1)으로 또는 제1 반도체 기판(SD1)에서 제2 반도체 기판(SD2)으로 바뀔 수 있다. 전류 경로(P1~P3)가 바뀔 때(예를 들어, P2에서 P3로 바뀔 때), 제1 반도체 기판(SD1)의 제1 임피던스(Z1)와 제2 반도체 기판(SD2)의 제2 임피던스(Z2)의 차이로 인하여, 전류 변동(current fluctuation)이 발생할 수 있다.

이에 따라, 라인 분리 회로(140)가 일정한 전류로 컬럼 라인(예를 들어, CL1, CL2)들의 전압 레벨을 조정할 수 없을 수 있다. 즉, 라인 분리 회로(140)의 전압 레벨 조정 기능이 저하될 수 있다.

반면, 픽셀 어레이(110)의 픽셀들은 모두 동일한 반도체 기판(예를 들어, 제1 반도체 기판(SD1)) 상에 구현될 수 있다. 이에 따라, 이미지 센서 장치(100)가 IPF 동작을 수행하는 경우, 반도체 기판의 공정 과정이 컬럼 라인들의 전압 레벨을 조정하는 기능에 영향을 미치지 않을 수 있다.

또한, IPF 동작에 의해 컬럼 라인들의 전압 레벨을 조정하는 경우, 전류 경로가 제1 반도체 기판(SD1)에서만 형성되기 때문에 전류 변동에 의한 전압레벨 조정 기능 저하의 문제가 발생하지 않을 수 있다.

또한, 픽셀 어레이(110)는 모든 픽셀들에 대해 일정한 거리만큼 떨어진 행에 위치하는 다른 픽셀들의 동작에 기반하여 컬럼 라인들의 전압 레벨을 조정하기 때문에, 픽셀의 위치가 컬럼 라인들의 전압 레벨을 조정하는 기능에 영향을 미치지 않을 수 있다. 이로써, 픽셀 어레이(110)의 IPF 동작은 라인 분리 회로(140)의 일정하지 않을 수 있는 동작을 보완할 수 있다.

또한, IPF 동작은 임의의 행에 대해서 읽기 동작이 수행되는 동안(즉, 읽기 동작이 수행되는 픽셀들의 선택 트랜지스터들이 턴-온되어 있는 동안)에도 읽기 동작이 수행되는 픽셀들과 연결되지 않은 컬럼 라인들의 전압 레벨을 조정할 수 있다. 이에 따라, IPF 동작을 이용하는 경우, 라인 분리 회로(140)보다 긴 시간 동안 컬럼 라인들의 전압 레벨을 조정할 수 있다. 이에 따라, 이미지 센서 장치(100)가 고속으로 동작하더라도, 컬럼 라인들의 전압 레벨을 조정하기에 충분한 시간을 확보할 수 있다.

다시 말해, 이미지 센서 장치(100)가 IPF 동작을 수행하는 경우, 읽기 동작이 수행되는 행의 픽셀과 연결되지 않은 컬럼 라인들에 대해 라인 분리 회로(140)의 일정하지 않을 수 있는 동작을 보완하거나 대체할 수 있다.

도 9a는 본 개시의 실시 예에 따른 라인 분리 회로를 포함하는 픽셀 출력 레벨 제어 동작을 설명하기 위한 도면이다. 도1 및 도9a를 참조하면, 픽셀 어레이(110)는 복수의 픽셀들(PX1, PX_IPL, PX_IPF), 제1 컬럼 라인(CL1), 제2 컬럼 라인(CL2)을 포함할 수 있다. 제1 픽셀(PX1) 및 IPL 픽셀(PX_IPL)들은 제1 컬럼 라인(CL1)과 연결될 수 있다. IPF 픽셀(PX_IPF)은 제2 컬럼 라인(CL2)과 연결될 수 있다.

일 실시 예에서, 각각의 픽셀들(PX1, PX_IPL, PX_IPF)은 도 5a에서 설명된 픽셀과 동일한 구조를 가질 수 있다. 그러나 본 개시의 범위가 이에 한정되지는 않으며, 픽셀들(PX1, PX2, PX_IPF)는 다른 구조로 구현될 수 있다.

간략한 도시를 위해 2개의 컬럼 라인들(CL1, CL2)과 3개의 픽셀들(PX1, PX_IPL, PX_IPF)만 나타나 있다. 그러나 본 개시의 범위가 이에 한정되지는 않으며, 픽셀 어레이는 더 많은 픽셀들과 컬럼 라인들을 포함할 수 있다.

IPF 픽셀(PX_IPF)의 동작은 도6a 및 도6b를 참조하여 상술된 바와 같다. 예를 들어, 제1 픽셀(PX1)에 대해서 읽기 동작 및 셔터 동작을 수행하는 동안, IPF 픽셀(PX_IPF)은 IPF 동작을 수행하여, 제2 컬럼 라인(CL2)의 전압 레벨을 IPF 픽셀(PX_IPF)의 리셋된 플로팅 확산 노드(FD)의 전압 레벨에 기반하여 조정할 수 있다.

라인 분리 회로(140)는 도8a를 참조하여 상술된 바와 같이, 읽기 동작이 수행되는 픽셀들의 선택 트랜지스터(SEL)들이 턴-오프 되어 있는 구간 동안, 읽기 동작이 수행되는 픽셀들과 연결된 컬럼 라인들이 플로팅되는 것을 방지할 수 있다.

예를 들어, 제1 픽셀(PX1)에 대해서 읽기 동작을 반복적으로 수행할 수 있다. 제1 픽셀(PX1)에 대해서 셔터 동작을 수행하기 위해, 제1 픽셀(PX1)의 선택 트랜지스터(SEL)는 로우 레벨의 제1 선택 신호(VSEL1)에 응답하여 턴-오프 될 수 있다. 제1 픽셀(PX1)의 선택 트랜지스터(SEL)가 턴-오프되어 있는 동안, 라인 분리 회로(140)의 트랜지스터들(LDB1, LDB2)은 로직 하이의 반전 라인 분리 신호(VLDB)에 응답하여 턴-온 될 수 있다. 이에 따라, 라인 분리 회로(140)는 제1 픽셀(PX1)의 선택 트랜지스터(SEL)가 턴-오프 되어 있는 구간 동안, 제1 컬럼 라인(CL1)이 플로팅 되는 것을 방지할 수 있다.

다만, 제1 픽셀(PX1)의 선택 트랜지스터(SEL)가 턴-오프 되어 있는 구간 동안 라인 분리 회로(140)가 제1 컬럼 라인(CL1)의 전압을 조정하더라도, 도8a를 참조하여 상술된 바와 같이, 제1 반도체 기판(SD1) 과 제2 반도체 기판(SD2)의 공정 차이 및 필셀 그룹들이 위치하는 행의 차이에 따라서 제1 컬럼 라인(CL1)에 대한 라인 분리 회로(140)의 전압 조정 기능 저하 문제가 발생할 수 있다.

일 실시 예에서, 읽기 동작이 수행되는 픽셀(예를 들어, PX1)과 연결된 컬럼 라인들(예를 들어, CL1)에 대한 라인 분리 회로(140)의 전압 조정 기능 저하 문제를 보완하기 위해서, 픽셀 어레이(110)의 읽기 동작이 수행되는 컬럼 라인에 대한 픽셀 출력 레벨 제어 동작이 수행될 수 있다. 이하에서 픽셀 어레이(110)의 읽기 동작이 수행되는 컬럼 라인에 대한 픽셀 출력 레벨 제어 동작은 인-픽셀 LDB(in-pixel LDB; IPL) 동작이라고 지칭한다.

IPL 동작은 IPL 픽셀(PX_IPL)에 의해 수행될 수 있다. IPL 픽셀(PX_IPL)은 읽기 동작이 수행되는 픽셀(예를 들어, PX1)이 연결된 컬럼 라인(예를 들어, CL1)과 동일한 컬럼 라인에 연결되고, 이미 읽기 동작이 완료된 픽셀일 수 있다. 예를 들어, IPL 동작을 수행하는 픽셀은 읽기 동작이 수행될 픽셀이 위치한 행(Row_Read)으로부터 일정한 행(M)만큼 시프팅된 행(Row_IPL)에 위치하는 픽셀일 수 있다(Row_IPL=Row_Read-M).

예를 들어, 제1 픽셀(PX1)에 대해서 읽기 동작 및 셔터 동작이 수행될 수 있다. 제1 픽셀(PX1)에 대해서 셔터 동작을 수행하기 위해 제1 픽셀(PX1)의 선택 트랜지스터(SEL)가 로우 레벨의 제1 선택 신호(VSEL1)에 응답하여 턴-오프되어 있을 수 있다. 제1 픽셀(PX1)의 선택 트랜지스터(SEL)가 턴-오프 되어 있는 구간 에서, IPL 픽셀(PX_IPL)의 선택 트랜지스터(SEL)는 로직 하이의 IPL 선택 신호(VSEL_IPL)에 응답하여 턴-온될 수 있다. 이에 따라, 제1 컬럼 라인(CL1)의 전압 레벨은 IPL 픽셀(PX_IPL)의 선택 트랜지스터(SEL)에 의해서 조정될 수 있다.

그 후, 제1 픽셀(PX1)에 대해서 읽기 동작을 수행하기 위해 제1 픽셀(PX1)의 선택 트랜지스터(SEL)가 하이 레벨의 제1 선택 신호(VSEL1)에 응답하여 턴-온 되어있는 동안, IPL 픽셀(PX_IPL)의 선택 트랜지스터(SEL)는 로우 레벨의 선택 신호(VSEL_IPL)에 응답하여 턴-오프될 수 있다.

다시 말해, 읽기 동작이 수행되는 제1 픽셀(PX1)의 선택 트랜지스터(SEL)가 턴-오프 되어있는 동안 IPL 픽셀(PX_IPL)의 선택 트랜지스터(SEL)가 턴-온됨으로써 제1 컬럼 라인(CL1)의 전압 레벨이 조정될 수 있다. 제1 컬럼 라인(CL1)의 전압 레벨은 IPL 픽셀(PX_IPL)의 리셋된 플로팅 확산 노드의 전압 레벨에 기반하여 조정될 수 있다.

IPL 동작은 로우 드라이버(예를 들어, 도1의 120) 및 타이밍 컨트롤러(예를 들어, 도1의 180)의 제어 하에 수행될 수 있다. IPL 동작을 이용하면, 픽셀 어레이(110)가 형성된 반도체 기판(예를 들어, SD1) 상의 트랜지스터들만을 이용하여 읽기 동작이 수행되는 픽셀들(예를 들어, PX1)의 선택 트랜지스터(SEL)들이 턴-오프되는 구간에서 읽기 동작이 수행되는 픽셀들(예를 들어, PX1)과 연결된 컬럼 라인들의 플로팅을 방지할 수 있다. 이에 따라, IPL 동작은 읽기 동작이 수행되는 픽셀(예를 들어, PX1)들과 연결된 컬럼 라인들(예를 들어, CL1)들에 대한 라인 분리 회로(140)의 전압 조정 기능 저하 문제를 보완할 수 있다.

즉, 읽기 동작이 반복 수행되는 동안, 이미지 센서 장치(100)는 IPF 동작을 이용하여 읽기 동작이 수행되는 픽셀(예를 들어, PX1)과 연결되지 않은 컬럼 라인(예를 들어, CL2)이 플로팅되는 것을 방지할 수 있다. 또한, 읽기 동작이 수행되는 픽셀들의 선택 트랜지스터들이 턴-오프되어 있는 구간 동안, 이미지 센서 장치(100)는 IPL 동작을 이용하여 읽기 동작이 수행되는 픽셀(예를 들어, PX1)과 연결된 컬럼 라인(예를 들어, CL1)이 플로팅되는 것을 방지할 수 있다. 또한, 이미지 센서 장치(100)는 IPF 동작 및 IPL 동작을 이용하면 라인 분리 회로(140)의 픽셀 출력 레벨 제어 방법을 대체하거나 보완할 수 있다.

일 실시 예에서, 이미지 센서 장치(100)는 라인 분리 회로(140)에 의한 컬럼 라인들(CL1~CL2)의 전압 레벨 조정하는 방법, IPL 동작에 의한 컬럼 라인들(CL1~CL2)의 전압 레벨 조정하는 방법 및 IPF 동작에 의한 컬럼 라인들(CL1~CL2)의 전압 레벨을 조정하는 방법을 선택적으로 수행할 수 있다. 예를 들어, 상술한 세 가지 방법 중 적어도 하나의 방법을 인에이블할 수 있는 레지스터는 타이밍 컨트롤러(180)에 의해 설정될 수 있다.

도 9b는 도 9a의 픽셀 출력 레벨 제어 동작을 설명하기 위한 타이밍도이다. IPF 픽셀(PX_IPF)에 의한 IPF 동작은 도 6b에서 상술된 바와 같다. 예를 들어, 제1 시점(T1)에서 제4 시점(T4)까지 제1 픽셀(PX1)에 대해서 읽기 동작 및 셔터 동작이 반복적으로 수행될 수 있다.

이 경우, 제1 시점(T1)에서 제4 시점(T4)까지 IPF 선택 신호(VSEL_IPF)는 로직 하이이고, IPF 리셋 신호(VRST_IPF)는 로직 로우일 수 있다. 이에 따라, 제1 시점(T1)에서 제4 시점(T4)까지 IPF 픽셀(PX_IPF)은 제2 컬럼 라인(CL2)의 전압 레벨을 조정할 수 있다. 제2 컬럼 라인(CL2)의 전압 레벨은 IPF 픽셀(PX_IPF)의 리셋된 플로팅 확산 노드(FD)의 전압에 기반하여 결정될 수 있다.

IPF 동작에 대해서는 도6a 및 도6b를 참조하여 상세하게 상술되었으므로, 이하에서 IPL 동작 및 라인 분리 회로(140)의 동작에 대해 보다 상세하게 설명된다.

도 9a 및 도 9b를 참조하면, 제1 시점(T1)이전에 제1 리셋 신호(VRST1) 및 IPL 리셋 신호(VRST_IPL)가 로직 하이이고, 제1 선택 신호(VSEL1)가 로직 로우일 수 있다. 이에 따라, 제1 픽셀(PX1) 및 IPL 픽셀(PX_IPL)의 리셋 트랜지스터가 턴-온될 수 있고, 제1 픽셀(PX1)의 선택 트랜지스터(SEL)가 턴-오프될 수 있다. 이에 따라, 제1 픽셀(PX1) 및 IPL 픽셀(PX_IPL)은 리셋 동작을 수행할 수 있다. 즉, 제1 픽셀(PX1) 및 IPL 픽셀(PX_IPL)의 플로팅 확산 노드들을 리셋 전압으로 충전할 수 있다.

또한, 반전 라인 분리 신호(VLDB)는 로직 하이일 수 있다. 로직 하이의 반전이에 라인 분리 신호(VLDB)에 응답하여 라인 분리 회로(140)의 트랜지스터들(LDB1, LDB2)은 턴-온될 수 있다. 이에 따라, 제1 컬럼 라인(CL1) 및 제2 컬럼 라인(CL2)들의 전압 레벨은 라인 분리 회로(140)에 의해 조정될 수 있다.

제1 시점(T1)에 제1 리셋 신호(VSRT1)는 로직 로우가 될 수 있다. 로직 로우의 제1 리셋 신호(VRST1)에 응답하여, 제1 픽셀(PX1)의 리셋 트랜지스터(RST)는 턴-오프될 수 있다.

제1 시점(T1)에서 제2 시점(T2)까지 제1 픽셀에 대해서 읽기 동작을 수행하기 위해, 제1 선택 신호(VSEL1)가 로직 하이가 될 수 있다. 이에 따라, 제1 픽셀(PX1)의 선택 트랜지스터(SEL)는 로직 하이의 제1 선택 신호(VSEL1)에 응답하여 턴-온되고, 제1 픽셀(PX1)은 제1 컬럼 라인(CL1) 및 액티브 로드 회로(130)를 통해 멀티플렉서 유닛(150)으로 출력 전압(OUT1)을 갖는 픽셀 신호(PIX)를 출력할 수 있다. 이때, 출력 전압(OUT1)은 리셋 전압일 수 있다.

또한, IPL 리셋 신호(VRST_IPL), IPL 선택 신호(VSEL_IPL), 반전 라인 분리 신호(VLDB)가 로직 로우가 될 수 있다. 로직 로우의 반전 라인 분리 신호(VLDB)에 응답하여 라인 분리 회로(140)의 트랜지스터들(LDB1, LDB2)은 턴-오프될 수 있다. 또한, 로직 로우의 IPL 선택 신호(VSEL_IPL)에 응답하여 IPL 픽셀(PX_IPL)의 선택 트랜지스터(SEL)가 턴-오프될 수 있다. 이에 따라, 라인 분리 회로(140)에 의해 제1 및 제2 컬럼 라인들의 전압이 조정되지 않을 수 있고, IPL 픽셀(PX_IPL)에 의한 IPL 동작이 수행되지 않을 수 있다.

이후에 제2 시점(T2)에서 제3 시점(T3)까지, 제1 선택 신호(VSEL1)가 로직 로우가 되고, 제1 전송 신호(VT1)가 로직 하이가 될 수 있다. 로직 로우의 제1 선택 신호(VSEL1)에 응답하여 제1 픽셀의 선택 트랜지스터(SEL)가 턴-오프 될 수 있다. 로직 하이의 제1 전송 신호(VT1)에 응답하여 제1 픽셀의 전송 트랜지스터(TX)가 턴-온되고, 이에 따라, 제1 픽셀의 포토 다이오드로부터의 전하들이 플로팅 확산 노드(FD)로 전달될 수 있다. 이에 따라, 제1 픽셀의 플로팅 확산 노드(FD)의 전압은 감소할 수 있다.

한편, IPL 선택 신호(VSEL_IPL) 및 반전 라인 분리 신호(VLDB)는 로직 하이가 될 수 있다. 로직 하이의 반전 라인 분리 신호(VLDB)에 응답하여 라인 분리 회로(140)의 트랜지스터들(LDB1, LDB2)은 턴-온될 수 있다. 이에 따라, 라인 분리 회로(140)에 의해 제1 컬럼 라인 및 제2 컬럼 라인(CL1, CL2)의 전압 레벨이 조정될 수 있다.

또한, 로직 하이의 IPL 선택 신호(VSEL_IPL)에 응답하여 IPL 픽셀(PX_IPL)의 선택 트랜지스터(SEL)가 턴-온되고 IPL 픽셀(PX_IPL)은 IPL 동작을 수행할 수 있다. IPL 동작에 의해 제1 컬럼 라인(CL1)의 전압 레벨이 조정될 수 있다. 제1 컬럼 라인(CL1)의 전압 레벨은 IPL 픽셀(PX_IPL)의 리셋된 플로팅 확산 노드의 전압 레벨이 기반하여 조정될 수 있다.

이후에 제3 시점(T3)에서 제4 시점(T4)까지, 제1 픽셀(PX1)에 대해서 읽기 동작을 수행하기 위하여, 제1 선택 신호(VSEL1)가 로직 하이가 되고, 제1 전송 신호(VT1)가 로직 로우가 될 수 있다. 로직 로우의 제1 전송 신호(VT1)에 응답하여 제1 픽셀의 전송 트랜지스터(TX)가 턴-오프 될 수 있다. 로직 하이의 제1 선택 신호(VSEL)에 응답하여 제1 픽셀의 선택 트랜지스터(SEL)가 턴-온되고, 이에 따라, 제1 픽셀(PX1)은 제1 컬럼 라인(CL1) 및 액티브 로드 회로(130)를 통해 멀티플렉서 유닛(150)으로 출력 전압(OUT1)을 갖는 픽셀 신호(PIX)를 출력할 수 있다. 이때, 출력 전압(OUT1)은 데이터 전압일 수 있다.

한편, IPL 선택 신호(VSEL_IPL) 및 반전 라인 분리 신호(VLDB)는 로직 로우가 될 수 있다. 로직 로우의 반전 라인 분리 신호(VLDB)에 응답하여 라인분리회로(140)의 트랜지스터들(LDB1, LDB2)은 턴-오프될 수 있다. 또한, 로직 로우의 IPL 선택 신호(VSEL_IPL)에 응답하여 IPL 픽셀(PX_IPL)의 선택 트랜지스터(SEL)는 턴-오프될 수 있다. 이에 따라, 라인 분리 회로(140)에 의해 제1 및 제2 컬럼 라인들(CL1, CL2)의 전압이 조정되지 않을 수 있고, IPL 픽셀(PX_IPL)에 의한 IPL 동작이 수행되지 않을 수 있다.

이후에 제4 시점(T4)에서, 제1 선택 신호(VSEL1)는 로직 로우가 되고, 제1 픽셀(PX1)의 선택 트랜지스터(SEL)는 턴-오프될 수 있다. 또한, 제1 리셋 신호(VRST1)가 로직 하이가 되어 제1 픽셀의 리셋 트랜지스터(RST)가 턴-온될 수 있다. 이에 따라, 제1 픽셀은 리셋 동작을 수행할 수 있다.

또한, 제4 시점(T4)에서, 제1 픽셀(PX1)에 대한 읽기 동작이 종료됨에 따라, 반전 라인 분리 신호(VLDB)가 로직 하이가 되고, IPL 리셋 신호(VRST_IPL)가 로직 하이가 될 수 있다. 이에 따라, IPL 픽셀(PX_IPL)은 리셋 동작을 수행하고, 라인 분리 회로(140)에 의해 제1 및 제2 컬럼 라인(CL1, CL2)의 전압 레벨이 조정될 수 있다.

도 9b을 참조하여, 본 개시의 실시 예에 따른 픽셀 어레이(110)에서의 읽기 동작, IPF 동작 및 IPL 동작의 타이밍이 설명되었으나, 본 개시는 이에 한정되지 않으며, 구현 방법에 따라 신호들의 타이밍은 변형될 수 있다.

도 10는 도 1의 로우 드라이버의 구성의 예를 나타낸다. 도 10은 도 7a 및 도7b를 참조하여 설명된다. 이미지 센서 장치(110)가 IPF 동작 및 IPL 동작을 모두 수행하는 경우, 로우 드라이버(120)는 도 7a를 참조하여 상술한 읽기 래치 회로(read latch circuit, 121), 셔터 래치 회로(shutter latch circut, 122), IPF 래치 회로(in pixel FLT(IPF) latch circuit, 123), 전송 로직 회로(TX logic circuit, 124), 리셋 로직 회로(RST logic circuit, 125), 및 선택 로직 회로(SEL logic circuit, 126)뿐만 아니라 IPL 래치 회로(in pixel LDB(IPL latch circuit, 127)를 더 포함할 수 있다.

로우 드라이버(120)의 각 구성의 동작 및 기능은 도 7a를 참조하여 상술된 바와 유사하다. 따라서, 이하에서는 로우 드라이버(120)가 IPL 래치 회로(127)를 더 포함함에 따라 존재하는 차이점에 대해서 상세하게 설명된다.

IPL 래치 회로(127)는 어드레스 시프터(181)로부터, IPL 수직 디코딩 신호(VDEC_IPL)를 수신할 수 있다. IPL 래치 회로(127)는 타이밍 컨트롤러(180)로부터 IPL 래치 회로(127)가 어드레스를 저장하고 유지하는 동작을 활성화하는 IPL 래치 셋 신호(VDA_IPL_SET)를 수신할 수 있고, 래치 제어 신호(VDA_SET) 및 래치 리셋 신호(VDA_RST)를 수신할 수 있다.

타이밍 컨트롤러(180)에 포함되는 어드레스 시프터(181)는 수직 디코딩 신호(VDEC)에 대응하는 행 어드레스로부터 미리 정해진 일정한 행만큼 시프팅된 행 어드레스를 나타내는 IPL 수직 디코딩 신호(VDEC_IPL)를 생성하고, IPL 래치 회로(127)로 전송할 수 있다.

예를 들어, IPL 수직 디코딩 신호(VDEC_IPL)는 IPL 래치 회로(127)가 저장할 행 어드레스(즉, IPL 동작이 수행될 행의 어드레스)를 나타낼 수 있다. 예를 들어, IPL 동작이 수행될 행의 어드레스는 읽기 동작이 수행될 행의 어드레스로부터 일정한 행만큼 시프팅된 어드레스일 수 있다. 예를 들어, IPL 동작이 수행될 픽셀 어레이(110)의 행은 이미 읽기 동작이 완료된 픽셀 어레이(110)의 행들 중 하나일 수 있다.

예를 들어, IPL 동작이 수행될 픽셀 어레이(110)의 행에 위치하는 픽셀은 읽기 동작이 수행될 행에 위치한 픽셀이 연결된 컬럼 라인과 같은 컬럼 라인에 연결된 픽셀일 수 있다.

IPL 래치 회로(127)는 픽셀 어레이(110)에서 IPL 동작이 수행될 행의 어드레스(이하, IPL 어드레스(IPLA)라고 지칭함)를 일정 시간 동안 저장하고 유지할 수 있다. IPL 래치 회로(127)는 활성화된 IPL 래치 셋 신호(VDA_IPL_SET) 및 래치 제어 신호(VDA_SET)에 응답하여 IPL 수직 디코딩 신호(VDEC_IPL)가 나타내는 IPL 어드레스(IPFA)를 저장 및 유지할 수 있다. IPL 래치 회로(127)는 IPL 어드레스(IPLA)를 리셋 로직 회로(125) 및 선택 로직 회로(126)로 전송할 수 있다.

리셋 로직 회로(125)는 읽기 어드레스(RDA), 셔터 어드레스(SHA), IPL 어드레스(IPLA) 또는 IPF 어드레스(IPFA)에 기반하여 읽기 동작, 셔터 동작, IPF 동작, IPL 동작이 수행될 행에 위치한 픽셀로 리셋 신호(VRST)를 제공할 수 있다.

선택 로직 회로(126)는 읽기 어드레스(RDA), IPF 어드레스(IPFA) 및 IPL 어드레스(IPLA)에 기반하여 읽기 동작, IPF 동작 또는 IPL 동작이 수행될 행에 위치한 픽셀로 선택 신호(VSEL)를 제공할 수 있다.

일 실시 예에서, 도 10의 선택 로직 회로(126)는 도 7b에서 설명된 바와 같이 IPF 컨트롤 신호생성 회로(126a) 및 선택 신호 생성 회로(126b)들을 포함할 수 있다. 또한, IPL 동작에 대한 컨트롤 신호를 생성하기 위해서 IPL 컨트롤 신호 생성 회로를 포함할 수 있다. IPL 컨트롤 신호 생성 회로는 IPF 컨트롤 신호 생성 회로(126a)와 수신하는 신호의 일부 차이만 있을 뿐, 논리 회로의 구성은 동일 할 수 있다.

구체적으로, IPL 컨트롤 신호 생성 회로는 IPF 컨트롤 신호 생성 회로(126a)와 같이 2개의 인버터들 및 3개의 낸드 게이트들을 포함할 수 있다. 또한, IPL 컨트롤 신호 생성 회로는 예를 들어, 외부로부터 IPL 인에이블 신호, IPL 어드레스 등을 수신하여 IPF 컨트롤 신호 생성 회로(126a)와 동일한 방식으로 IPL 컨트롤 신호를 생성할 수 있다. 또한, IPL 컨트롤 신호 생성 회로는 IPL 컨트롤 신호를 선택 신호 생성 회로(126b)의 제2 낸드 게이트(126b_3)로 입력할 수 있다.

선택 신호 생성 회로(126b)는 IPF 컨트롤 신호(IPF_ctrl), IPL 컨트롤 신호 및 읽기 컨트롤 신호(RD_O)에 기초하여 선택 신호(VSEL)를 생성할 수 있다. 선택 신호(VSEL)는 읽기 동작, IPF 동작 또는 IPL 동작이 수행될 픽셀에 입력될 수 있다.

도 11은 본 개시의 실시 예에 따른 컬럼 라인 변동에 따른 픽셀 출력 레벨 제어를 위한 이미지 센서의 동작 방법의 예를 나타내는 흐름도이다. 이하 도 11과 함께, 도 1, 도 6a 및 도 6b을 참조하여 설명한다.

단계 S110에서, 이미지 센서 장치(100)는 읽기 동작이 수행되는 픽셀들(예를 들어, PX1)의 선택 트랜지스터들을 턴-온 시키고 읽기 동작을 수행할 수 있다. 또한, 이미지 센서 장치(100)는 IPF 동작이 수행되는 픽셀들(예를 들어, PX_IPF)의 선택 트랜지스터들을 턴-온시키고 IPF 동작을 시작할 수 있다. IPF 동작이 수행되는 픽셀들(예를 들어, PX_IPF)의 선택 트랜지스터들이 턴-온됨에 따라, 읽기 동작이 수행되는 픽셀들(예를 들어, PX1)에 연결되지 않은 컬럼 라인들(예를 들어, CL2)의 전압 레벨을 미리 정해진 전압 레벨로 조정하기 시작할 수 있다. 예를 들어, 미리 정해진 전압 레벨은 IPF 동작이 수행되는 픽셀들(예를 들어, PX_IPF)의 리셋된 플로팅 확산 노드의 전압 레벨에 기반하여 결정될 수 있다.

IPF 동작이 수행되는 픽셀들(예를 들어, PX_IPF)은 읽기 동작이 수행되는 픽셀들(예를 들어, PX1)과 연결된 컬럼 라인(예를 들어, CL1)에 연결되지 않은 픽셀들일 수 있다. 또한, IPF 동작이 수행되는 픽셀들(예를 들어, PX_IPF)은 읽기 동작이 수행되는 픽셀들(예를 들어, PX1)로부터 일정한 행만큼 떨어진 행에 위치할 수 있다.

단계 S120에서, 이미지 센서 장치(100)는 읽기 동작이 수행된 픽셀들(예를 들어, PX1)에 대해, 셔터 동작을 수행할 수 있다. 셔터 동작이 수행되는 동안, 이미지 센서 장치(100)는 셔터 동작이 수행되는 픽셀들(예를 들어, PX1)의 선택 트랜지스터들을 턴-오프 시킬 수 있다. 이미지 센서 장치(100)는 셔터 동작이 수행되는 픽셀들의 선택 트랜지스터들이 턴-오프 되어 있는 동안, IPF 동작이 수행되는 픽셀들(예를 들어, PX_IPF)의 선택 트랜지스터들이 턴-온상태를 유지하도록 제어할 수 있다. 이에 따라, 셔터 동작이 수행되는 픽셀들(예를 들어, PX1)에 연결되지 않은 컬럼 라인들(예를 들어, CL2)에 대해 IPF 동작이 계속 수행될 수 있다.

단계 S130에서, 이미지 센서 장치(100)는 셔터 동작이 수행된 픽셀들(예를 들어, PX1)의 선택 트랜지스터를 턴-온시켜 읽기 동작을 수행할 수 있다. 이미지 센서 장치(100)는 읽기 동작이 수행되는 동안, IPF 동작이 수행되는 픽셀들(예를 들어, PX_IPF)의 선택 트랜지스터들이 턴-온상태를 유지하도록 제어할 수 있다. 이에 따라, 읽기 동작이 수행되는 픽셀들(예를 들어, PX1)에 연결되지 않은 컬럼 라인들(예를 들어, CL2)에 대해 IPF 동작이 계속 수행될 수 있다.

단계 S140에서, 이미지 센서 장치(100)는 읽기 동작을 수행한 픽셀들(예를 들어, PX1)의 선택 트랜지스터들을 다시 턴-오프시켜 읽기 동작을 종료할 수 있다. 또한, IPF 동작이 수행되는 픽셀들(예를 들어, PX_IPF)의 선택 트랜지스터들을 턴-오프시켜 IPF 동작을 종료할 수 있다.

한편, 이미지 센서 장치(100)는 IPF을 수행한 픽셀들(예를 들어, PX_IPF)이 연결된 컬럼 라인들(예를 들어, CL2)에 연결된 픽셀들(예를 들어, PX2)의 선택 트랜지스터를 턴-온 시킬 수 있다. 이에 따라, 이미지 센서 장치(100)는 S110 단계 내지 S130 단계에서, IPF 동작을 수행한 픽셀들(예를 들어, PX_IPF)이 연결된 컬럼 라인들(예를 들어, CL2)에 연결된 픽셀들(예를 들어, PX2)에 대해서 읽기 동작을 수행할 수 있다.

상술된 내용은 본 개시를 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안 되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다

100: 이미지 센서
110: 픽셀 어레이
120: 로우 드라이버
130: 액티브 로드 회로
140: 라인 분리 회로
150: 멀티플렉서 유닛
160: 램프 신호 생성기
170: 아날로그-디지털 컨버터
180: 타이밍 컨트롤러
181: 어드레스 시프터

Claims

제1 행 및 제1 열에 위치하고, 제1 제어 신호들에 응답하여 제1 픽셀 신호를 제1 컬럼 라인을 통해 출력하도록 구성된 제1 컬럼 라인과 연결된 제1 픽셀; 및
상기 제1 행과 다른 제2 행 및 상기 제1 열에 위치하고, 제2 제어 신호들에 응답하여, 제2 픽셀 신호를 제2 컬럼 라인을 통해 출력하도록 구성된 제2 픽셀을 포함하고,
상기 제1 픽셀은 제1 시구간 동안 상기 제1 픽셀 신호를 출력하고, 상기 제2 픽셀은 상기 제1 시구간을 포함하는 제2 시구간 동안 상기 제2 컬럼 라인에 제1 전압을 인가하도록 더 구성되고,
상기 제2 픽셀은 상기 제1 픽셀보다 먼저 상기 제2 픽셀 신호를 출력하도록 구성된 이미지 센서 장치.
제 1항에 있어서,
상기 제1 전압은 상기 제2 픽셀의 리셋된 플로팅 확산 노드의 전압 레벨에 기반하여 결정되는 이미지 센서 장치.
제 1항에 있어서,
상기 제1 픽셀은 제1 선택 트랜지스터를 포함하고, 상기 제2 픽셀은 제2 선택 트랜지스터를 포함하고,
상기 제1 시구간 동안 상기 제1 선택 트랜지스터가 턴-온되고,
상기 제2 시구간 동안 상기 제2 선택 트랜지스터가 턴-온되고,
상기 제1 전압은 상기 제2 선택 트랜지스터를 통해 상기 제2 컬럼 라인으로 인가되도록 구성된 이미지 센서 장치.
제 3항에 있어서,
상기 제1 제어 신호들 및 상기 제2 제어 신호들을 생성하여 상기 제1 픽셀 내지 상기 제2 픽셀로 제공하는 로우 드라이버; 및
상기 로우 드라이버를 제어하는 타이밍 컨트롤러를 더 포함하되,
상기 로우 드라이버는 상기 제어 신호들에 기반하여, 상기 제2 시구간에서 상기 제2 선택 트랜지스터를 턴-온하고, 상기 제2 선택 트랜지스터를 통해 상기 제2 컬럼 라인으로 상기 제1 전압을 인가하고,
상기 제2 행의 어드레스는 상기 제1 행의 어드레스에 기반하여 결정되는 이미지 센서 장치.
제 4항에 있어서,
상기 로우 드라이버는:
상기 타이밍 컨트롤러로부터 상기 제1 행의 어드레스 신호를 제공 받는 제1 래치 회로;
상기 타이밍 컨트롤러로부터 상기 제2 행의 어드레스를 제공 받는 제2 래치 회로;
상기 제1 래치 회로 및 상기 제2 래치 회로로부터 상기 제1 행 및 상기 제2 행 어드레스의 어드레스를 제공 받아, 상기 픽셀 어레이의 상기 제1 픽셀 및 상기 제2 픽셀로 상기 제어 신호들을 전송하는 로직 회로들을 포함하는 이미지 센서 장치.
제 5항에 있어서,
상기 로직 회로들은 상기 제1 행의 어드레스에 응답하여 상기 제1 선택 트랜지스터로 제1 선택 신호를 출력하고, 상기 제2 행의 어드레스에 응답하여 상기 제2 선택 트랜지스터로 제2 선택 신호를 출력하는 선택 로직 회로를 포함하고,
상기 제1 선택 트랜지스터는 상기 제1 선택 신호에 응답하여 턴-온 또는 턴-오프되고, 상기 제2 선택 트랜지스터는 상기 제2 선택 신호에 응답하여 턴-온 또는 턴-오프되는 이미지 센서 장치.
제 4항에 있어서,
상기 타이밍 컨트롤러는 상기 제1 행의 어드레스를 시프팅함으로써 상기 제2 행의 어드레스들을 생성하는 어드레스 시프터를 포함하는 이미지 센서 장치.
제 4항에 있어서,
상기 제1 및 제2 컬럼 라인들과 연결되며 상기 컬럼 라인들의 전압 레벨을 미리 정해진 전압 레벨로 조정하는 복수의 트랜지스터들을 포함하는 라인 분리 회로를 더 포함하고,
상기 제1 선택 트랜지스터가 턴-온될 때, 상기 복수의 트랜지스터들은 턴-오프되고, 상기 제1 선택 트랜지스터가 턴-오프될 때, 상기 복수의 트랜지스터들은 턴-온되어 상기 제1 컬럼 라인의 전압을 제2 전압으로 조절하는 이미지 센서 장치.
제8 항에 있어서,
상기 타이밍 컨트롤러는 레지스터를 더 포함하고,
상기 레지스터에 저장된 값에 따라, 상기 제2 선택 트랜지스터를 이용하여, 상기 제2 컬럼 라인으로 상기 제1 전압을 인가하거나, 또는 상기 라인 분리 회로를 이용하여 상기 제1 컬럼 라인의 상기 전압 레벨을 상기 제2 전압으로 조절하는 이미지 센서 장치.
제1 행 및 제1 열에 위치하고, 제1 제어 신호들에 응답하여 제1 픽셀 신호를 제1 컬럼 라인을 통해 출력하도록 구성된 제1 컬럼 라인과 연결된 제1 픽셀;
상기 제1 행과 다른 제2 행 및 상기 제1 열에 위치하고, 제2 제어 신호들에 응답하여, 제2 픽셀신호를 제2 컬럼 라인을 통해 출력하도록 구성된 제2 픽셀을 포함하고,
상기 제1 행 및 상기 제2 행과 다른 제3 행 및 상기 제1 열에 위치하고, 제3 제어 신호들에 응답하여, 제3 픽셀 신호를 상기 제1 컬럼 라인을 통해 출력하도록 구성된 제3 픽셀을 포함하고,
상기 제1 픽셀은 제1 시구간 및 제2 시구간 동안 상기 제1 픽셀 신호를 출력하고, 상기 제2 픽셀은 상기 제1 시구간 및 상기 제2 시구간을 포함하는 제3 시구간 동안 상기 제2 컬럼 라인에 제1 전압을 인가하도록 더 구성되고,
상기 제1 픽셀은 상기 제1 시구간 및 상기 제2 시구간 사이의 제4 시구간 동안, 상기 제1 픽셀 신호를 출력하지 않도록 구성되고,
상기 제3 픽셀은 상기 제4 시구간 동안 상기 제1 컬럼 라인으로 제2 전압을 인가하도록 구성되고
상기 제2 픽셀 및 제3 픽셀은 상기 제1 픽셀보다 먼저 상기 제2 픽셀 신호 및 상기 제3 픽셀 신호를 출력하도록 구성된 이미지 센서 장치.