KR20200118687A - 이미지 센서 장치 및 그것의 동작 방법 - Google Patents
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Abstract
본 발명의 실시 예에 따른 이미지 센서 장치는 외부로부터 수신된 광 신호를 전기적 신호로 변환하고, 변환된 전기적 신호를 데이터 라인을 통해 출력하도록 구성된 픽셀, 데이터 라인 및 접지 전압 사이에 연결된 전류 바이어스, 및 데이터 라인 및 접지 전압 사이에 연결되고, 데이터 라인의 출력 전압을 기반으로 데이터 라인을 풀-다운시키도록 구성된 셀프-풀-다운 회로를 포함한다.
Description
본 발명은 이미지 센서에 관한 것으로 더욱 상세하게는 이미지 센서 장치 및 그것의 동작 방법에 관한 것이다.
이미지 센서는 외부로부터 수신되는 빛을 전기적 신호로 변환하는 동작을 수행한다. 이미지 센서는 크게 상보성 금속산화막 반도체(CMOS; Complementary Metal Oxide Semiconductor) 이미지 센서 및 CCD(Charge coupled device) 이미지 센서로 구분된다. CMOS 이미지 센서는 범용 반도체 제조 장치를 통해 제조가 가능하기 때문에 CCD 이미지 센서와 비교하여 상대적으로 저렴한 장점을 갖는다. CCD 이미지 센서는 CMOS 이미지 센서와 비교하여 향상된 품질의 이미지를 획득할 수 있다.
최근에는 이미지 데이터에 대한 해상도가 증가함에 따라, 이미지 센서의 픽셀들의 개수가 증가하고 있으며, 이미지 센서로부터 데이터를 독출하는 시간(예를 들어, 1H time)이 감소되고 있다. 즉, 이미지 데이터를 독출하는 시간이 감소되고, 픽셀들의 개수가 증가함에 따라, 이미지 센서에서 다양한 노이즈가 발생하게 되고, 이를 해결하기 위한 다양한 기법들이 개발되고 있다.
본 발명의 목적은 향상된 신뢰성 및 향상된 성능을 갖는 이미지 센서 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 이미지 센서 장치는 외부로부터 수신된 광 신호를 전기적 신호로 변환하고, 상기 변환된 전기적 신호를 데이터 라인을 통해 출력하도록 구성된 픽셀, 상기 데이터 라인 및 접지 전압 사이에 연결된 전류 바이어스, 및 상기 데이터 라인 및 상기 접지 전압 사이에 연결되고, 상기 데이터 라인의 출력 전압을 기반으로 상기 데이터 라인을 풀-다운시키도록 구성된 셀프-풀-다운 회로를 포함한다.
본 발명의 실시 예에 따른 이미지 센서 장치는 픽셀 제어 신호들을 출력하도록 구성된 로우 드라이버, 제1 데이터 라인과 연결되고, 상기 픽셀 제어 신호들에 응답하여, 외부로부터 수신된 제1 광 신호를 제1 전기적 신호로 변환하여 제1 데이터 라인을 통해 출력하도록 구성된 제1 픽셀, 제2 데이터 라인과 연결되고, 상기 픽셀 제어 신호들에 응답하여, 상기 외부로부터 수신된 제2 광 신호를 제2 전기적 신호로 변환하여 제2 데이터 라인을 통해 출력하도록 구성된 제2 픽셀, 상기 제1 데이터 라인 및 접지 전압 사이에 연결되고, 상기 제1 데이터 라인의 제1 출력 전압에 응답하여 동작하도록 구성된 제1 셀프 풀-다운 회로, 상기 제2 데이터 라인 및 상기 접지 전압 사이에 연결되고, 상기 제2 데이터 라인의 제2 출력 전압에 응답하여 동작하도록 구성된 제2 셀프 풀-다운 회로를 포함한다.
본 발명의 실시 예에 따른 이미지 센서 장치는 외부로부터 수신된 광 신호를 전기적 신호로 변환하고, 상기 변환된 전기적 신호를 데이터 라인을 통해 출력하도록 구성된 픽셀을 포함한다. 상기 이미지 센서 장치의 동작 방법은 상기 픽셀에 대한 리셋 동작을 수행하는 단계, 상기 데이터 라인에 대한 리셋 샘플링 동작을 수행하여 리셋 데이터를 생성하는 단계, 상기 픽셀에 대한 전송 동작을 수행하는 단계, 및 상기 데이터 라인에 대한 픽셀 샘플링 동작을 수행하여 픽셀 데이터를 생성하는 단계를 포함하고, 상기 리셋 동작이 개시된 시점으로부터 상기 리셋 샘플링 동작이 개시되기 전까지의 제1 구간 또는 상기 전송 동작이 개시된 시점으로부터 상기 픽셀 샘플링 동작이 개시되기 전까지의 제2 구간에서, 상기 데이터 라인의 출력 전압이 기준 전압에 도달한 경우, 상기 데이터 라인에 대한 셀프 풀-다운 동작이 수행된다.
본 발명의 실시 예에 따르면, 이미지 센서 장치는 대응하는 데이터 라인의 전압에 응답하여 셀프 풀-다운 동작을 수행하도록 구성된 셀프 풀-다운 회로들을 포함할 수 있다. 셀프 풀-다운 회로들 각각은 데이터 라인들 각각에 대하여 개별적으로 또는 독립적으로 동작하기 때문에, 이를 제어하기 위한 별도의 제어 신호를 필요로 하지 않는다. 따라서, 제어 신호를 위한 메탈 라인의 배선이 간결해 질 수 있으며, 제어 신호의 타이밍이 고려되지 않아도 되므로, 향상된 신뢰성을 갖는 이미지 센서 장치가 용이하게 구현될 수 있다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 이미지 센서 장치 및 그것의 동작 방법이 제공될 수 있다.
도 1은 본 발명의 실시 에에 따른 이미지 센서 장치를 보여주는 블록도이다.
도 2는 도 1의 이미지 센서 장치의 일부 구성을 예시적으로 보여주는 도면이다.
도 3은 도 2의 이미지 센서 장치의 일부 구성을 상세하게 보여주는 도면이다.
도 4는 도 3의 이미지 센서 장치의 일부 구성의 동작을 설명하기 위한 타이밍도이다.
도 5a 및 도 5b는 도 1의 이미지 센서 장치의 예시적인 구성 및 예시적인 동작을 설명하기 위한 도면들이다.
도 6은 본 발명의 실시 예에 따른 이미지 센서 장치를 보여주는 블록도이다.
도 7는 도 6의 이미지 센서 장치를 예시적으로 보여주는 도면이다.
도 8a는 도 7의 이미지 센서 장치의 일부 구성을 좀 더 상세하게 보여주는 도면이다.
도 8b는 도 8a의 일부 구성들의 동작을 설명하기 위한 타이밍도이다.
도 9a는 도 7의 이미지 센서 장치의 일부 구성을 상세하게 보여주는 도면이다.
도 9b는 도 9a의 이미지 센서 장치의 일부 구성을 동작을 설명하기 위한 타이밍도이다.
도 10은 도 7a의 셀프-풀-다운 회로를 예시적으로 보여주는 도면이다.
도 11은 도 7a의 셀프-풀-다운 회로를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 이미지 센서 장치의 동작을 예시적으로 보여주는 순서도이다.
도 13은 본 발명의 실시 예에 따른 이미지 센서 장치가 적용된 전자 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 이미지 센서 장치의 일부 구성을 예시적으로 보여주는 도면이다.
도 3은 도 2의 이미지 센서 장치의 일부 구성을 상세하게 보여주는 도면이다.
도 4는 도 3의 이미지 센서 장치의 일부 구성의 동작을 설명하기 위한 타이밍도이다.
도 5a 및 도 5b는 도 1의 이미지 센서 장치의 예시적인 구성 및 예시적인 동작을 설명하기 위한 도면들이다.
도 6은 본 발명의 실시 예에 따른 이미지 센서 장치를 보여주는 블록도이다.
도 7는 도 6의 이미지 센서 장치를 예시적으로 보여주는 도면이다.
도 8a는 도 7의 이미지 센서 장치의 일부 구성을 좀 더 상세하게 보여주는 도면이다.
도 8b는 도 8a의 일부 구성들의 동작을 설명하기 위한 타이밍도이다.
도 9a는 도 7의 이미지 센서 장치의 일부 구성을 상세하게 보여주는 도면이다.
도 9b는 도 9a의 이미지 센서 장치의 일부 구성을 동작을 설명하기 위한 타이밍도이다.
도 10은 도 7a의 셀프-풀-다운 회로를 예시적으로 보여주는 도면이다.
도 11은 도 7a의 셀프-풀-다운 회로를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 이미지 센서 장치의 동작을 예시적으로 보여주는 순서도이다.
도 13은 본 발명의 실시 예에 따른 이미지 센서 장치가 적용된 전자 장치를 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명에서 사용되는 "블록(block)", "유닛 또는 부(unit)", "로직(logic)" 등과 같은 용어들 또는 그것들과 대응되도록 도면에 도시된 기능 블록들은 소프트웨어, 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다.
도 1은 본 발명의 실시 에에 따른 이미지 센서 장치를 보여주는 블록도이다. 도 1을 참조하면, 이미지 센서 장치(100)는 픽셀 어레이(110), 로우 드라이버(120), 풀-다운 제어 회로(130), 컬럼 회로(140), 상관 이중 샘플링 회로(150)(CDS; Correlated Double Sampling circuit), 입출력 회로(160), 및 제어 로직 회로(170)를 포함할 수 있다.
픽셀 어레이(110)는 행 방향 및 열 방향으로 정렬된 복수의 이미지 픽셀들(이하에서, 간결한 설명을 위하여, "픽셀(pixel)"이라 칭함.)을 포함할 수 있다. 복수의 픽셀들 각각은 로우 드라이버(120)로부터의 다양한 신호(예를 들어, TX, RST, RS 등)에 응답하여, 외부 객체로부터 반사된 빛을 수신하고, 수신된 빛에 대응하는 전기적 신호를 출력하도록 구성될 수 있다.
로우 드라이버(120)는 복수의 신호 라인들을 통해 픽셀 어레이(110)와 연결될 수 있다. 로우 드라이버(120)는 복수의 신호 라인들을 통해 픽셀 어레이(110)의 복수의 픽셀들 각각으로 전송 신호들(TX), 리셋 신호들(RST), 및 행 선택 신호들(RS)을 전송할 수 있다.
풀-다운 제어 회로(130)는 풀-다운 제어 신호(PDC)(이하에서, 간결한 표현을 위해 "풀-다운 신호"라 칭함.)를 출력하도록 구성될 수 있다. 풀-다운 신호(PDC)는 픽셀 어레이(110)와 연결된 데이터 라인들(DL)의 신호 레벨을 특정 레벨로 유지 또는 풀-다운시키는데 사용될 수 있다. 예를 들어, 컬럼 회로(140)는 픽셀 어레이(110)로부터의 데이터 라인들과 연결될 수 있다. 컬럼 회로(140)는 풀-다운 신호(PDC)에 응답하여, 데이터 라인들(DL) 각각의 신호 레벨을 특정 레벨로 유지 또는 풀-다운시킬 수 있다. 풀-다운 제어 회로(130) 및 컬럼 회로(140)의 구성 및 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
CDS(150)는 데이터 라인들(DL)을 통해 픽셀 어레이(110)와 연결될 수 있다. CDS(150)는 데이터 라인들(DL) 각각의 전기적 신호(즉, 아날로그 신호)를 샘플링하여 디지털 신호로 변환시킬 수 있다. 예를 들어, CDS(150)는 리셋 샘플링 동작 및 픽셀 샘플링 동작을 수행하고, 각 샘플링 동작들의 결과 값들의 차이를 픽셀 값(즉, 디지털 신호)으로서 출력할 수 있다.
입출력 회로(160)는 CDS(150)로부터 픽셀 값(즉, 디지털 신호)을 수신하고, 수신된 픽셀 값들을 조합하여 최종 이미지 데이터(IMG)로서 출력할 수 있다.
제어 로직 회로(170)는 이미지 센서 장치(100)의 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(170)는 로우 디코더(120), 풀-다운 제어 회로(130), 컬럼 회로(140), CDS(150), 및 입출력 회로(160)를 제어하여, 이미지 데이터(IMG)를 생성할 수 있다.
도 2는 도 1의 이미지 센서 장치의 일부 구성을 예시적으로 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위하여, 이미지 센서 장치(100)의 일부 구성이 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, 픽셀 어레이(110)의 복수의 픽셀들(PIX)은 제1 내지 제4 행들 및 제1 내지 제4 열들로 배열된 것으로 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 픽셀 어레이(110)의 복수의 픽셀들은 행 방향 또는 열 방향으로 확장될 수 있으며, 이에 따라, 추가 픽셀들이 픽셀 어레이(110)에 더 포함될 수 있다.
도 1 및 도 2를 참조하면, 이미지 센서 장치(100)는 픽셀 어레이(110), 컬럼 회로(140), 및 CDS(150)를 포함할 수 있다. 픽셀 어레이(110)는 복수의 픽셀들(PIX)을 포함할 수 있다. 복수의 픽셀들(PIX) 중 제1 열에 위치한 픽셀들은 제1 데이터 라인(DL1)과 연결될 수 있고, 제2 열에 위치한 픽셀들은 제2 데이터 라인(DL2)과 연결될 수 있고, 제3 열에 위치한 픽셀들은 제3 데이터 라인(DL3)과 연결될 수 있고, 제4 열에 위치한 픽셀들은 제4 데이터 라인(DL4)과 연결될 수 있다.
예시적인 실시 예에서, 픽셀 어레이(110)는 다양한 형태의 컬러 필터 어레이를 포함할 수 있다. 예를 들어, 픽셀 어레이(110)는 복수의 픽셀들 각각이 미리 정해진 컬러에 대응하는 광 신호를 수신할 수 있도록 구성된 컬러 필터 어레이를 포함할 수 있다. 예시적인 실시 예에서, 컬러 필터 어레이는 베이어 패턴(Bayer Pattern), RGBE 패턴, CYYM 패턴, CYGM 패턴, BGBW 베이어 패턴, BGBW 패턴, Tetra 패턴 등과 같은 다양한 컬러 필터 어레이 패턴들 중 적어도 하나를 포함할 수 있다.
컬럼 회로(140)는 제1 내지 제4 전류 바이어스들(CB1~CB4) 및 제1 내지 제4 풀-다운 회로들(PB1~PB4)을 포함할 수 있다. 제1 전류 바이어스(CB1) 및 제1 풀-다운 회로(PB1)는 제1 데이터 라인(DL1)과 연결될 수 있고, 제2 전류 바이어스(CB2) 및 제2 풀-다운 회로(PB2)는 제2 데이터 라인(DL2)과 연결될 수 있고, 제3 전류 바이어스(CB3) 및 제3 풀-다운 회로(PB3)는 제3 데이터 라인(DL3)과 연결될 수 있고, 제4 전류 바이어스(CB4) 및 제4 풀-다운 회로(PB4)는 제4 데이터 라인(DL4)과 연결될 수 있다.
제1 내지 제4 전류 바이어들(CB1~CB4) 각각은 제1 내지 제4 데이터 라인들(DL1~DL4) 각각을 특정 신호 레벨로 유지하는데 사용될 수 있다. 제1 내지 제4 전류 바이어들(CB1~CB4)은 전류 소스로서 구현될 수 있으며, 제1 내지 제4 데이터 라인들(DL1~DL4) 각각의 레벨을 풀-다운시키는데 사용될 수 있다.
제1 내지 제4 풀-다운 회로들(PB1~PB4) 각각은 풀-다운 신호(PDC)에 응답하여, 제1 내지 제4 데이터 라인들(DL1~DL4) 각각의 레벨을 풀-다운시킬 수 있다. 예를 들어, 정확한 픽셀 값을 독출하기 위하여, 특정 타이밍에서, 제1 내지 제4 데이터 라인들(DL1~DL4) 각각의 레벨이 빠르게 풀-다운될 필요가 있다. 이 경우, 제1 내지 제4 전류 바이어스들(CB1~CB4)과 함께 제1 내지 제4 풀-다운 회로들(PB1~PB4)이 풀-다운 동작을 수행함으로써, 제1 내지 제4 데이터 라인들(DL1~DL4)의 레벨이 빠르게 풀-다운될 수 있다.
CDS(150)는 제1 내지 제4 데이터 라인들(DL1~DL4)과 연결될 수 있다. CDS(150)는 제어 로직 회로(170)로부터의 리셋 샘플링 신호(SHR) 및 픽셀 샘플링 신호(SHS)에 응답하여, 제1 내지 제4 데이터 라인들(DL1~DL4) 각각으로부터의 제1 내지 제4 출력 전압들(Vout1~Vout4)을 샘플링(즉, 디지털 신호 변환)할 수 있다.
도 3은 도 2의 이미지 센서 장치의 일부 구성을 상세하게 보여주는 도면이다. 도 4는 도 3의 이미지 센서 장치의 일부 구성의 동작을 설명하기 위한 타이밍도이다. 도면의 간결성 및 설명의 편의를 위하여, 본 발명의 실시 예를 설명하는데 불필요한 구성 요소들은 생략된다. 또한, 도 4의 타이밍도는 개략적으로 도시된 것이며, 이미지 센서 장치(100)의 실제 구동 파형은 도 4에 도시된 파형과 다를 수 있다.
도면의 간결성 및 설명의 편의를 위하여, 도 4에 도시된 파형은 암흑(dark) 상태(즉, 제1 픽셀(PIX1)이 빛을 수신하지 않는 상태)에서의 신호 파형을 보여준다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 픽셀(PIX1)로의 광의 수광량에 따라, 부유 확산 노드(FD)의 전압 레벨, 또는 제1 출력 전압(Vout1)의 레벨이 다양하게 변형될 수 있다.
도 1, 도 3, 및 도 4를 참조하면, 제1 픽셀(PIX1)은 로우 드라이버(120)로부터의 리셋 신호(RST), 전송 신호(TX), 및 행 선택 신호(RS)에 응답하여, 제1 데이터 라인(DL1)을 통해 제1 출력 전압(Vout1)을 출력할 수 있다.
예를 들어, 제1 픽셀(PIX1)은 포토 다이오드(PD), 전송 게이트(TG), 리셋 게이트(RG), 소스 팔로워(SF), 및 선택 게이트(SG)를 포함할 수 있다. 예시적인 실시 예에서, 제1 픽셀(PIX1)이 4TR-1PD 구조의 픽셀인 것으로 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 픽셀 어레이(110)에 포함된 픽셀들은 다양한 다른 형태로 구현될 수 있다.
포토 다이오드(PD)는 외부로부터 수신된 광 신호에 응답하여, 전하를 충전하도록 구성될 수 있다.
전송 게이트(TG)는 포토 다이오드(PD) 및 부유 확산 노드(FD; floating diffusion node) 사이에 연결되고, 로우 드라이버(120)로부터의 전송 신호(TX)에 응답하여 동작할 수 있다. 예를 들어, 전송 게이트(TG)는 로직 하이인 전송 신호(TX)에 응답하여 턴-온되고, 이에 따라, 포토 다이오드(PD)로부터의 전하가 부유 확산 노드(FD)로 이동할 수 있다. 이에 따라, 부유 확산 노드(FD)의 전압이 낮아질 수 있다.
리셋 게이트(RG)는 전원 전압(VDDA) 및 부유 확산 노드(FD) 사이에 연결되고, 로우 드라이버(120)로부터의 리셋 신호(RST)에 응답하여 동작할 수 있다. 예를 들어, 리셋 게이트(RG)는 로직 하이인 리셋 신호(RST)에 응답하여 턴-온되고, 이에 따라, 부유 확산 노드(FD)가 전원 전압(VDDA)으로 충전될 수 있다.
소스 팔로워(SF)는 전원 전압(VDDA) 및 선택 게이트(SG) 사이에 연결되고, 부유 확산 노드(FD)의 전압에 응답하여 동작할 수 있다. 예를 들어, 소스 팔로워(SF)는 부유 확산 노드(FD)의 전압 변화량에 대응하는 전압을 선택 게이트(SG)로 전달하도록 구성될 수 있다.
선택 게이트(SG)는 소스 팔로워(SF) 및 제1 노드(n1)(즉, 제1 데이터 라인(DL1)) 사이에 연결되고, 로우 드라이버(120)로부터의 행 선택 신호(RS)에 응답하여 동작할 수 있다. 예를 들어, 선택 게이트(SG)는 로직 하이의 행 선택 신호(RS)에 응답하여, 소스 팔로워(SF)로부터의 신호(즉, 부유 확산 노드(FD)의 전압 변화량에 대응하는 전압)을 제1 노드(n1)로 전달할 수 있다.
제1 전류 바이어스(CB1) 및 제1 풀-다운 회로(PB1)는 제1 노드(n1)에 연결될 수 있다. 제1 전류 바이어스(CB1) 및 제1 풀-다운 회로(PB1)는 제1 노드(n1)의 전압을 풀-다운시키도록 구성될 수 있다.
예를 들어, 제1 전류 바이어스(CB1)는 제1 및 제2 바이어스 트랜지스터들(BT1, BT2)을 포함할 수 있다. 제1 및 제2 바이어스 트랜지스터들(BT1, BT2)은 제1 노드(n1) 및 접지 전압 사이에 직렬 연결되고, 제1 및 제2 바이어스 전압(VB1, VB2)에 응답하여 동작할 수 있다. 예시적인 실시 예에서, 제1 전류 바이어스(CB1)는 전류 소스일 수 있다.
제1 풀-다운 회로(PB1)는 제3 바이어스 트랜지스터(BT3) 및 부스팅 스위치(BSW)를 포함할 수 있다. 제3 바이어스 트랜지스터(BT3)는 제3 바이어스 전압(VB3)에 응답하여 동작할 수 있다. 풀-다운 스위치(SW)는 풀-다운 제어 회로(130)로부터의 풀-다운 신호(PDC)에 응답하여 동작할 수 있다. 예를 들어, 풀-다운 스위치(SW)는 하이 레벨의 풀-다운 신호(PDC)에 응답하여 턴-온되고, 이에 따라 제1 노드(n1)의 전압이 풀-다운될 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 제1 픽셀(PIX1)의 픽셀 값을 독출하기 위하여, 행 선택 신호(RS)가 로직 하이가 될 수 있다.
이후에, 제1 시점(t1)에서, 부유 확산 노드(FD)의 전압 레벨을 리셋하기 위하여, 리셋 신호(RST)가 로직 하이가 될 수 있다. 리셋 신호(RST)에 응답하여 리셋 게이트(RG)가 턴-온되고, 부유 확산 노드(FD)의 전압 레벨이 리셋될 수 있다. 예시적인 실시 예에서, 로직 하이의 리셋 신호(RST)에 의한 커플링 전압으로 인하여, 부유 확산 노드(FD)의 전압 레벨이 일시적으로 상승할 수 있다. 이 경우, 제1 출력 전압(Vout1)(즉, 제1 노드(n1)의 전압, 또는 제1 데이터 라인(DL1)의 전압)이 일시적으로 상승할 수 있다.
이후의 제2 시점(t2)에서, 리셋 신호(RST)가 로직 로우가 되고, 이에 따라, 커플링 전압에 의해 일시적으로 상승한 부유 확산 노드(FD)의 전압이 특정 레벨로 감소될 수 있다. 부유 확산 노드(FD)의 전압 감소에 의해, 제1 데이터 라인(DL1)의 제1 출력 전압(Vout1)이 리셋 레벨로 감소할 수 있다.
예시적일 실시 예에서, 리셋 레벨은 부유 확산 노드(FD)가 전원 전압(VDDA)으로 충전 또는 리셋된 상태에서의, 데이터 라인의 출력 전압을 가리킬 수 있다. 또는 리셋 레벨은 상기 픽셀 어레이(110)에 포함된 복수의 픽셀들로 광이 입사되지 않는 경우(즉, 암흑 상태인 경우)에서의, 데이터 라인의 출력 전압을 가리킬 수 있다.
이후에, 제3 시점(t3)으로부터 제4 시점(t4)까지, 리셋 샘플링 신호(SHR)가 로직 하이가 될 수 있다. CDS(150)는 리셋 샘플링 신호(SHR)가 로직 하이인 구간(즉, t3~t4) 동안, 제1 출력 전압(Vout1)을 샘플링할 수 있다. 이 구간에서, 샘플링된 디지털 데이터는 리셋 레벨에 대응하는 리셋 데이터일 수 있다.
이후에, 제5 시점(t5)에서, 전송 신호(TX)가 로직 하이로 될 수 있다. 로직 하이의 전송 신호(TX)에 응답하여 전송 게이트(TG)가 턴-온되고, 이에 따라 포토 다이오드(PD)로부터의 전하들이 부유 확산 노드(FD)로 전달될 수 있다.
예시적인 실시 예에서, 로직 하이의 전송 신호(TX)에 의한 커플링 전압으로 인하여, 부유 확산 노드(FD)의 전압이 일시적으로 상승할 수 있다. 이 경우, 부유 확산 노드(FD)의 전압 상승으로 인하여, 제1 출력 전압(Vout1)의 전압이 일시적으로 상승할 것이다.
이후에, 제6 시점(t6)에서, 전송 신호(TX)가 로직 로우로 될 수 있다. 로직 로우의 전송 신호(TX)에 의해, 일시적으로 상승한 부유 확산 노드(FD)의 전압이 서서히 감소할 것이다.
이 후에, 제8 시점(t8)으로부터 제9 시점(t9)까지의 시간 구간동안, 픽셀 샘플링 신호(SHS)가 로직 하이로 되고, 이에 응답하여, CDS(150)는 픽셀 샘플링 동작을 수행할 수 있다.
예시적인 실시 예에서, 로직 하이의 전송 신호(TX)의 커플링 전압에 의해 일시적으로 상승한 부유 확산 노드(FD)의 전압은, 전송 신호(TX)가 로직 로우로 된 이후에, 서서히 감소할 수 있다. 이에 따라, 제1 출력 전압(Vout1)의 레벨은 서서히 감소할 것이다. 즉, 전송 신호(TX)와의 커플링으로 인하여, 제1 출력 전압(Vout1)이 도 4의 점선과 같이 감소될 수 있다. 이 경우, 픽셀 샘플링 동작이 게시되는 제8 시점(t8)에서, 제1 출력 전압(Vout1)이 정상 상태에 도달하지 않았기 때문에, 픽셀 샘플링 동작의 신뢰성이 저하될 수 있다. 예시적인 실시 예에서, 제1 출력 전압(Vout1)이 정상 상태인 것은, 제1 출력 전압(Vout1)이 제1 픽셀(PIX1)의 픽셀 값과 대응하는 레벨에 도달한 것을 의미한다.
이 경우, 제1 풀-다운 회로(PD1)가 제1 출력 전압(Vout1)을 풀-다운시킴으로써, 제1 출력 전압(Vout1)을 빠르게 안정화시킬 수 있다. 예를 들어, 제6 시점(t6)으로부터 제7 시점(t7)까지의 시간 구간 동안, 풀-다운 신호(PDC)가 로직 하이로 될 수 있다. 로직 하이의 풀-다운 신호(PDC)에 응답하여, 제1 풀-다운 회로(PD1)의 풀-다운 스위치(SW)가 턴-온되고, 이에 따라, 제1 출력 전압(Vout1)이 빠르게 풀-다운(또는 안정화)될 수 있다. 이에 따라, 픽셀 샘플링 동작이 개시되는 제8 시점(t8)에서, 제1 출력 전압(Vout1)은 안정화된 상태이므로, 픽셀 샘플링 동작의 신뢰성이 향상될 수 있다.
예시적인 실시 예에서, 제1 풀-다운 회로(PD1)에 의해 풀-다운된, 제1 데이터 라인(DL1)의 제1 출력 전압(Vout1)은 리셋 레벨보다 낮거나 같을 수 있다. 예를 들어, 도 4에 도시된 실시 예에서, 제1 픽셀(PIX1)은 광 신호를 수신하지 않는 암흑 상태일 수 있다. 이 경우, 제1 픽셀(PIX1)의 포토 다이오드(PD)에 의해 생성된 전하가 없으므로, 전송 게이트(TG)가 턴-온되기 전과 턴-온된 이후의 부유 확산 노드(FD)의 전압은 서로 동일할 것이다. 즉, 암흑 상태에서, CDS(150)에의 의해 샘플링된 리셋 데이터 및 픽셀 데이터는 서로 동일할 것이다.
그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 픽셀(PIX1)로 광 신호가 입사된 경우, 전송 게이트(TG)가 턴-온된 이후의 제1 출력 전압(Vout1)은 전송 게이트(TG)가 턴-온되기 이전의 제1 출력 전압(Vout1)보다 낮을 수 있다. 이 경우, CDS(150)에 의해 샘플링된 리셋 데이터 및 픽셀 데이터를 서로 다를 수 있다.
상술된 실시 예들은 본 발명의 실시 예들을 간결하게 설명하기 위한 예시적인 것이며 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 제1 전압(Vout1)은 부유 확산 노드(FD)의 전압 변화에 따라 변화할 뿐만 아니라, 다른 다양한 제어 신호들(RS, TX, RST 등)의 신호 레벨에 따른 커플링 영향을 받을 수 있다.
도 5a 및 도 5b는 도 1의 이미지 센서 장치의 예시적인 구성 및 예시적인 동작을 설명하기 위한 도면들이다. 도 5a 및 도 5b를 참조하면, 이미지 센서 장치(100)는 픽셀 어레이(110), 로우 드라이버(120), 풀-다운 제어 회로(130), 및 컬럼 회로(140)를 포함할 수 있다.
도 5a에 도시된 바와 같이, 이미지 센서 장치(100)의 제한된 면적으로 인하여, 로우 드라이버(120)는 픽셀 어레이(110)의 일 측면에 위치할 수 있고, 풀-다운 제어 회로(130)는 픽셀 어레이(110)의 다른 일 측면에 위치할 수 있다. 다시 말해서, 로우 드라이버(120)는 픽셀 어레이(110)에 포함된 복수의 픽셀들 중 제1 열(COL1)과 인접한 영역에 배치될 수 있고, 풀-다운 회로(130)는 픽셀 어레이(110)에 포함된 복수의 픽셀들 중 제2 열(COL2)과 인접한 영역에 배치될 수 있다. 이 때, 제1 열(COL1)은 픽셀 어레이(110)의 제1 에지 영역을 가리킬 수 있고, 제2 열(COL2)은 픽셀 에러이(110)의 제1 에지 영역과 반대되는 제2 에지 영역을 가리킬 수 있다.
도 5a에 도시된 바와 같은 배치에서, 로우 드라이버(120)는 메탈 라인을 통해 픽셀 어레이(110)의 복수의 픽셀들 각각으로 전송 신호(TX)를 전송할 수 있다. 이 때, 제2 열(COL2)에 위치한 픽셀과 로우 드라이버(120) 사이의 메탈 라인의 길이는 제1 열(COL1)에 위치한 픽셀과 로우 드라이버(120) 사이의 메탈 라인의 길이보다 길 수 있다. 이 경우, 로우 드라이버(120)가 동일한 전송 신호(TX)를 출력하더라도, 제1 열(COL1)에 위치한 픽셀들에서 수신되는 전송 신호와 제2 열(COL2)에 위치한 픽셀들에서 수신되는 전송 신호는 서로 다를 수 있다.
마찬가지로, 도 5a에 도시된 바와 같은 레이아웃에서, 풀-다운 제어 회로(130)는 메탈 라인을 통해 컬럼 회로(140)의 복수의 풀-다운 회로들 각각으로 풀-다운 신호(PDC)를 전송할 수 있다. 이 때, 제1 열(COL1)에 위치한 풀-다운 회로와 풀-다운 제어 회로(130) 사이의 메탈 라인의 길이는 제2 열(COL2)에 위치한 풀-다운 회로와 풀-다운 제어 회로(130) 사이의 메탈 라인의 길이보다 길 수 있다. 이 경우, 풀-다운 제어 회로(130)가 동일한 풀-다운 신호(PDC)를 출력하더라도, 제1 열(COL1)에 위치한 풀-다운 회로에서 수신되는 풀-다운 신호와 제2 열(COL2)에 위치한 풀-다운 회로에서 수신되는 풀-다운 신호는 서로 다를 수 있다.
예를 들어, 도 5b에 도시된 바와 같이, 로우 드라이버(120)는 제1 시점(t1)에 로직 하이로 상승하는 전송 신호(TX)를 출력할 수 있다. 이 경우, 로우 드라이버(120)와 상대적으로 인접한 제1 열(COL1)에 위치한 픽셀에서 수신된 제1 전송 신호(TX1)는 제2 시점(t2)에서 로직 하이로 상승할 수 있다. 로우 드라이버(120)와 상대적으로 이격된 제2 열(COL2)에 위치한 픽셀에서 수신되는 제2 전송 신호(TX2)는 제3 시점(t3)에서 로직 하이로 상승할 수 있다.
즉, 제1 열(COL1)에 위치한 픽셀들에서 수신되는 제1 전송 신호(TX1) 및 제2 열(COL2)에 위치한 픽셀들에서 수신되는 제2 전송 신호(TX2)는 서로 다른 시간 지연을 가질 수 있다. 또한, 메탈 라인의 길이에 따른 기생 캐패시턴스 값의 차이로 인하여, 제1 전송 신호(TX1) 및 제2 전송 신호(TX2)의 파형이 다를 수 있다.
풀-다운 제어 회로(130)는 제4 시점(t4)에 로직 하이로 상승하는 전송 신호를 출력할 수 있다. 이 경우, 풀-다운 제어 회로(130)와 상대적으로 인접한 제2 열(COL2)에 위치한 풀-다운 회로는 제5 시점(t5)에 로직 하이로 상승하는 제2 풀-다운 신호(PDC2)를 수신할 수 있다. 풀-다운 제어 회로(130)와 상대적으로 이격된 제1 열(COL1)에 위치한 풀-다운 회로는 제6 시점(t6)에 로직 하이로 상승하는 제1 풀-다운 신호(PDC1)를 수신할 수 있다.
상술된 바와 같이, 로우 드라이버(120)로부터 출력되는 전송 신호(TX) 및 풀-다운 제어 회로(130)로부터 출력되는 풀-다운 신호(PDC)의 타이밍이 서로 동기되어 출력되더라도, 각 신호가 도달하는 영역에 따라 신호 왜곡이 발생하고, 이로 인하여, 정상적인 동작이 어려울 수 있다.
도 6은 본 발명의 실시 예에 따른 이미지 센서 장치를 보여주는 블록도이다. 설명의 편의를 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 6을 참조하면, 이미지 센서 장치(200)는 픽셀 어레이(210), 로우 드라이버(220), 컬럼 회로(240), CDS(250), 입출력 회로(260), 및 제어 로직 회로(270)를 포함할 수 있다. 픽셀 어레이(210), 로우 드라이버(220), CDS(250), 입출력 회로(260), 및 제어 로직 회로(270)는 앞서 설명된 구성 요소들과 유사함으로, 이에 대한 상세한 설명은 생략된다.
도 1 내지 도 5b를 참조하여 설명된 실시 예들과 달리, 컬럼 회로(240)는 셀프-풀-다운 회로(SPD)를 포함할 수 있다. 도 1 내지 도 5b를 참조하여 설명된 풀-다운 회로(PB)는 별도의 풀-다운 제어 회로(130)로부터의 풀-다운 신호(PDC)를 수신하고, 수신된 풀-다운 신호(PDC)에 응답하여 동작한다. 이 경우, 도 5a 및 도 5b를 참조하여 설명된 바와 같이, 각 풀-다운 회로(PD)에서 수신되는 풀-다운 신호(PDC)의 타이밍이 서로 다르기 때문에, 정상적인 동작이 어려울 수 있다.
반면에, 도 6의 실시 예에 따른 셀프-풀-다운 회로(SPD)는 별도의 제어 신호(예를 들어, PDC) 없이, 대응하는 데이터 라인의 전압(즉, 출력 전압)을 기반으로 동작할 수 있다. 예를 들어, 셀프-풀-다운 회로(SPD)는 대응하는 데이터 라인의 전압이 기준 전압 이상인 경우, 대응하는 데이터 라인의 전압을 풀-다운시킬 수 있다.
셀프-풀-다운 회로(SPD)가 대응하는 데이터 라인의 전압에 응답하여 개별적으로 또는 독립적으로 동작하기 때문에, 별도의 제어 신호(예를 들어, PDC)에 대한 타이밍을 고려하지 않아도 되므로, 이미지 센서 장치(200)의 구현이 간결해 질 수 있으며, 특정 신호 라인과의 커플링 전압으로 인한 출력 전압의 오류를 효율적으로 제거할 수 있다.
도 7는 도 6의 이미지 센서 장치를 예시적으로 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 6 및 도 7을 참조하면, 이미지 센서 장치(200)는 픽셀 에레이(210), 컬럼 회로(240), 및 CDS(250)를 포함할 수 있다. 픽셀 어레이(210)는 복수의 픽셀들(PIX)을 포함할 수 있다. 컬럼 회로(240)는 제1 내지 제4 전류 바이어스들(CB1~CB4) 및 제1 내지 제4 셀프-풀-다운 회로들(SPD1~SPD4)을 포함할 수 있다. CDS(250)는 제1 내지 제4 데이터 라인들(DL1~DL4)과 연결될 수 있다. 상술된 각 구성 요소들은 앞서 설명된 구성 요소들과 유사하므로 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 제1 내지 제4 셀프 풀-다운 회로들(SPD1~SPD4)는 각각 제1 내지 제4 데이터 라인들(DL1~DL4)의 전압 레벨들에 응답하여, 제1 내지 제4 데이터 라인들(DL1~DL4)을 개별적으로 또는 독립적으로 풀-다운시킬 수 있다.
예를 들어, 제1 셀프-풀-다운 회로(SPD1)는 제1 데이터 라인(DL1)의 전압을 기반으로 제1 데이터 라인(DL1)을 풀-다운시킬 수 있다. 제2 셀프-풀-다운 회로(SPD2)는 제2 데이터 라인(DL2)의 전압을 기반으로 제2 데이터 라인(DL2)을 풀-다운시킬 수 있다. 제3 셀프-풀-다운 회로(SPD3)는 제3 데이터 라인(DL3)의 전압을 기반으로 제3 데이터 라인(DL3)을 풀-다운시킬 수 있다. 제4 셀프-풀-다운 회로(SPD4)는 제4 데이터 라인(DL4)의 전압을 기반으로 제4 데이터 라인(DL4)을 풀-다운시킬 수 있다.
도 8a는 도 7의 이미지 센서 장치의 일부 구성을 좀 더 상세하게 보여주는 도면이다. 도 8b는 도 8a의 일부 구성들의 동작을 설명하기 위한 타이밍도이다. 도면의 간결성 및 설명의 편의를 위하여, 본 발명의 실시 예를 설명하는데 불필요한 구성 요소들은 생략된다. 또한, 도 8b의 타이밍도는 개략적으로 도시된 것이며, 이미지 센서 장치(200)의 실제 구동 파형은 도 8b에 도시된 파형과 다를 수 있다.
도 6, 도 8a, 및 도 8b를 참조하면, 제1 픽셀(PIX1)은 로우 드라이버(220)로부터의 리셋 신호(RST), 전송 신호(TX), 및 행 선택 신호(RS)에 응답하여 동작할 수 있다. 제1 픽셀(PIX1)은 포토 다이오드(PD), 전송 게이트(TG), 리셋 게이트(RG), 소스 팔로워(SF), 및 선택 게이트(SG)를 포함할 수 있다. 제1 픽셀(PIX1)의 구성 및 동작은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
제1 전류 바이어스(CB1)는 제1 및 제2 바이어스 트랜지스터들(BT1, BT2)을 포함하고, 제1 및 제2 바이어스 트랜지스터들(BT1, BT2)은 제1 및 제2 바이어스 전압들(VB1, VB2)에 응답하여 동작할 수 있다. 제1 전류 바이어스(CB1)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 1 내지 도 6을 참조하여 설명된 풀-다운 회로(PD)는 별도의 제어 신호(예를 들어, PDC)에 응답하여 동작하도록 구성된다. 반면에, 도 8a의 제1 셀프-풀-다운 회로(SPD1)는 제1 노드(n1)의 전압(즉, 제1 출력 전압(Vout1))에 응답하여 동작할 수 있다.
제1 셀프-풀-다운 회로(SPD1)는 제3 바이어스 트랜지스터(BT3) 및 셀프 풀-다운 스위치(SBSW)를 포함할 수 있다. 제3 바이어스 트랜지스터(BT3)는 제3 바이어스 전압(VB3)에 응답하여 동작할 수 있다. 셀프 풀-다운 스위치(SSW)는 제1 노드(n1) 및 제3 바이어스 트랜지스터(BT3) 사이에 연결되고, 제1 노드(n1)의 전압(즉, 제1 출력 전압(Vout1))에 응답하여 동작할 수 있다. 예를 들어, 제1 노드(n1)의 전압(즉, 제1 출력 전압(Vout1))이 기준 레벨 이상인 경우, 셀프 풀-다운 스위치(SSW)가 턴-온되고, 이에 따라, 제1 노드(n1)의 전압이 풀-다운될 수 있다.
좀 더 상세한 예로서, 이미지 센서 장치(200)는 도 8b에 도시된 타이밍도에 따라 동작할 수 있다. 리셋 신호(RST), 전송 신호(TX), 리셋 샘플링 신호(SHR), 및 픽셀 샘플링 신호(SHS)의 구성들은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
앞서 설명된 바와 유사하게, 전송 신호(TX)가 로직 하이가 됨에 따라, 부유 확산 노드(FD)의 전압이 커플링에 의해 일시적으로 상승할 수 있다. 일시적으로 상승한 부유 확산 노드(FD)의 전압에 의해 제1 출력 전압(Vout1)의 레벨이 일시적으로 상승할 수 있다. 이 때, 특정 시점에서, 제1 출력 전압(Vout1)의 레벨이 기준 전압(Vref)에 도달할 수 있다. 제1 출력 전압(Vout1)이 기준 전압(Vref)에 도달한 경우, 셀프 부스팅 스위치(SBSW)가 턴-온될 수 있고, 이에 따라, 제1 노드(n1)가 풀-다운될 수 있다. 즉, 제1 출력 전압(Vout1)이 기준 전압(Vref)에 도달한 경우, 제1 셀프-풀-다운 회로(SPD1)에 의해 제1 출력 전압(Vout1)이 빠르게 안정화될 수 있다. 따라서, 안정화된 제1 출력 전압(Vout1)을 기반으로 픽셀 샘플링 동작이 수행될 수 있다.
비록 도 8a 및 도 8b를 참조하여, 로직 하이의 전송 신호(TX)에 의해 부유 확산 노드(FD)의 전압이 일시적으로 상승하는 실시 예가 설명되었으나 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 다른 다양한 제어 신호들(예를 들어, RST, TX, RS 등)에 의한 직접적인 커플링에 의해 제1 출력 전압(Vout1) 또는 제1 데이터 라인(DL1)의 전압이 일시적으로 상승할 수 있다.
비록 도 8a 및 도 8b를 참조하여, 로직 하이의 전송 신호(TX)에 의해 제1 출력 전압(Vout1)이 기준 전압(Vref)에 도달하는 실시 예가 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 앞서 설명된 바와 같이, 제1 출력 전압(Vout1)은 로직 하이의 리셋 신호(RST)에 의해 일시적으로 상승될 수 있다. 이 때, 제1 출력 전압(Vout1)이 기준 전압(Vref)에 도달한 경우, 앞서 설명된 바와 유사하게, 셀프 풀-다운 스위치(SSW)가 턴-온될 수 있고, 제1 출력 전압(Vout1)이 빠르게 안정화될 수 있다.
도 9a는 도 7의 이미지 센서 장치의 일부 구성을 상세하게 보여주는 도면이다. 도 9b는 도 9a의 이미지 센서 장치의 일부 구성을 동작을 설명하기 위한 타이밍도이다.
도 9a 및 도 9b를 참조하면, 제1 픽셀(PIX1)은 제1 데이터 라인(DL1)과 연결될 수 있다. 제1 픽셀(PIX1)은 제1 포토 다이오드(PD1), 제1 전송 게이트(TG1), 제1 리셋 게이트(RG1), 제1 소스 팔로워(SF1), 및 제1 선택 게이트(SG1)를 포함할 수 있다. 제2 픽셀(PIX2)은 제2 데이터 라인(DL2)과 연결될 수 있다. 제2 픽셀(PIX2)은 제2 포토 다이오드(PD2), 제2 전송 게이트(TG2), 제2 리셋 게이트(RG2), 제2 소스 팔로워(SF2), 및 제2 선택 게이트(SG2)를 포함할 수 있다. 제1 및 제2 픽셀들(PIX1, PIX2) 각각의 구성들 및 동작은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 제1 및 제2 픽셀들(PIX1, PIX2)은 픽셀 어레이(110)의 동일한 행에 배치될 수 있으며, 1회의 수평 독출 시간(1H readout time) 내에서 동작할 수 있다. 예시적인 실시 예에서, 1회의 수평 독출 시간(1H readout time)은 하나의 행에 포함된 복수의 픽셀들 각각으로부터 리셋 데이터 및 픽셀 데이터를 샘플링하기 위한 시간을 가리킬 수 있다.
제1 전류 바이어스(CB1) 및 제1 셀프-풀-다운 회로(SPD1) 각각은 제1 노드(n1) 및 접지 전압 사이에 연결될 수 있다. 제2 전류 바이어스(CB2) 및 제2 셀프-풀-다운 회로(SPD2) 각각은 제2 노드(n2) 및 접지 전압 사이에 연결될 수 있다. 제1 및 제2 전류 바이어스들(CB1, CB2) 및 제1 및 제2 셀프-풀-다운 회로들(SPD1, SPD2)은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 도 5a 및 도 5b를 참조하여 설명된 바와 같이, 픽셀들의 물리적 위치에 따라, 로우 드라이버(220)로부터 수신되는 제어 신호들(RST, TX, RS 등)의 타이밍 또는 파형이 다를 수 있다. 예를 들어, 로우 드라이버(220)는 특정 타이밍에 동기된 리셋 신호(RST), 전송 신호(TX), 및 행 선택 신호(RS)를 출력할 수 있다. 이 경우, 제1 픽셀(PIX1)은 제1 리셋 신호(RST1), 제1 전송 신호(TX1), 및 제1 행 선택 신호(RS1)를 수신할 수 있고, 제2 픽셀(PIX2)은 제2 리셋 신호(RST2), 제2 전송 신호(TX2), 및 제2 행 선택 신호(RS2)를 수신할 수 있다.
이 때, 제1 및 제2 리셋 신호들(RST1, RST2)은 로우 드라이버(220로부터의 리셋 신호(RST)가 RC-지연된 신호(RC-delayed signal)이고, 제1 및 제2 전송 신호들(TX1, TX2)은 로우 드라이버(220로부터의 전송 신호(TX)가 RC-지연된 신호(RC-delayed signal)이고, 제1 및 제2 행 선택 신호들(RS1, RS2)은 로우 드라이버(220로부터의 행 선택 신호(RS)가 RC-지연된 신호(RC-delayed signal)일 수 있다. 이 때, 각 제어 신호의 RC 지연은 대응하는 메탈 라인에 따라 결정될 수 있다.
좀 더 상세한 예로서, 도 9b에 도시된 바와 같이, 제1 리셋 신호(RST1) 및 제2 리셋 신호(RST2)는 서로 제1 지연 시간(DT1)만큼 지연될 수 있고, 제1 전송 신호(TX1) 및 제2 전송 신호(TX2)는 서로 제2 지연 시간(DT2)만큼 지연될 수 있다. 이 때, 제1 및 제2 지연 시간들(DT1, DT2)은 각각 대응하는 메탈 라인의 길이 또는 메탈 라인의 레이아웃에 따라 달라질 수 있다. 예시적인 실시 예에서, 제1 및 제2 행 선택 신호들(RS1, RS2)은 도면의 간결성을 위하여 도 9b에서 생략된다.
즉, 도 9b에 도시된 바와 같이, 제1 전송 신호(TX1)가 로직 하이가 되는 시점 및 제2 전송 신호(TX2)가 로직 하이가 되는 시점이 서로 다를 수 있다. 이 경우, 제1 픽셀(PIX1)의 제1 부유 확산 노드(FD1)의 전압이 커플링되는 시점 및 제2 픽셀(PIX2)의 제2 부유 확산 노드(FD2)의 전압이 커플링되는 시점이 서로 다를 것이다.
본 발명의 실시 예에 따른 제1 및 제2 셀프-풀-다운 회로들(SPD1, SPD2)은 제1 및 제2 픽셀들(PIX1, PIX2)에서 수신되는 제1 및 제2 전송 신호들(TX1, TX2)의 타이밍과 무관하게, 제1 및 제2 노드들(n1, n2), 또는 제1 및 제2 출력 전압들(Vout1, Vout2), 또는 제1 및 제2 데이터 라인들(DL1, DL2)의 레벨들을 기반으로 동작하기 때문에, 제1 및 제2 노드들(n1, n2), 또는 제1 및 제2 출력 전압들(Vout1, Vout2), 또는 제1 및 제2 데이터 라인들(DL1, DL2)의 레벨들을 정상적으로 풀-다운시킬 수 있다.
예를 들어, 제1 및 제2 전송 신호들(TX1, TX2)의 타이밍이 서로 다르더라도, 제1 출력 전압(Vout1)이 기준 전압(Vref)에 도달하는 제1 시점(t1)에, 제1 셀프-풀-다운 회로(SPD1)가 제1 노드(n1)를 풀-다운시키고, 제2 출력 전압(Vout2)이 기준 전압(Vref)에 도달하는 제2 시점(t2)에, 제2 셀프-풀-다운 회로(SPD2)가 제2 노드(n2)를 풀-다운시킬 수 있다. 따라서, 제1 및 제2 출력 전압들(Vout1, Vout2)이 빠르게 안정화될 수 있고, 이에 따라, 픽셀 샘플링 동작의 신뢰성이 향상될 수 있다.
도 10은 도 7a의 셀프-풀-다운 회로를 예시적으로 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위하여, 하나의 셀프-풀-다운 회로(SPD1-1)가 도 10에 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 10을 참조하면, 셀프-풀-다운 회로(SPD1-1)는 제3 바이어스 트랜지스터(BT3) 및 셀프-부스팅 스위치(SBSW-1)를 포함할 수 있다. 도 7a의 실시 예와 달리, 도 10의 셀프 풀-다운 스위치(SSW-1)는 복수의 트랜지스터들(TR1~TRn)을 포함할 수 있다.
예를 들어, 앞서 설명된 바와 같이, 셀프 풀-다운 스위치(SSW-1)는 제1 노드(n1)의 전압이 기준 전압(Vref)에 도달한 경우, 턴-온되도록 구성될 수 있다. 즉, 셀프 풀-다운 스위치(SSW-1)는 기준 전압(Vref)을 문턱 전압으로 가질 수 있다. 예시적인 실시 예에서, 일반적인 트랜지스터의 문턱 전압은 채널의 길이 또는 너비와 같은 파라미터로 결정될 수 있다. 즉, 셀프 풀-다운 스위치(SSW-1)가 복수의 트랜지스터들(TR1~TRn)로 구현됨으로써, 셀프 풀-다운 스위치(SSW-1)의 문턱 전압이 용이하게 조절될 수 있다. 다시 말해서, 의도한 기준 전압(Vref)에서 셀프 풀-다운 스위치(SSW-1)가 동작할 수 있도록, 복수의 트랜지스터들(TR1~TRn)이 다양한 방식으로 연결될 수 있다.
예시적인 실시 예에서, 비록 도 10에서 복수의 트랜지스터들(TR1~TRn)이 직렬로 연결된 것으로 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 셀프-부스팅 스위치(SBSW-1)의 적절한 문턱 전압을 구현하기 위하여, 복수의 트랜지스터들(TR1~TRn)은 직렬, 병렬 또는 직병렬로 연결될 수 있다.
도 11은 도 7a의 셀프-풀-다운 회로를 예시적으로 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위하여, 하나의 셀프-풀-다운 회로(SPD1-2)가 도 11에 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 11을 참조하면, 셀프-풀-다운 회로(SPD1-2)는 셀프 풀-다운 스위치(SSW), 제3 바이어스 트랜지스터(BT3), 및 비교기(CMP)를 포함할 수 있다. 제3 바이어스 트랜지스터(BT3)는 제3 바이어스 전압(VB3)에 응답하여 동작할 수 있다.
앞선 실시 예들에서, 셀프 풀-다운 스위치(SSW)는 대응하는 데이터 라인의 전압 또는 대응하는 출력 전압에 직접 응답하여 동작하였으나, 도 11의 실시 예에 따른 셀프 풀-다운 스위치(SSW)는 비교기(CMP)의 비교 신호(CS)에 응답하여 동작할 수 있다.
예를 들어, 비교기(CMP)는 제1 노드(n1)의 전압(즉, 제1 출력 전압(Vout1)) 및 기준 전압(Vref)을 비교하고, 비교 결과로서 비교 신호를 출력하도록 구성될 수 있다. 예시적인 실시 예에서, 비교기(CMP)는 제1 노드(n1)의 전압이 기준 전압(Vref)에 도달한 경우, 로직 하이의 비교 신호(CS)를 출력할 수 있다. 셀프 풀-다운 스위치(SSW)는 로직 하이의 비교 신호(CS)에 응답하여 턴-온될 수 있다. 이후의 동작은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 12는 본 발명의 실시 예에 따른 이미지 센서 장치의 동작을 예시적으로 보여주는 순서도이다. 설명의 편의를 위하여, 앞서 설명된 구성 및 동작에 대한 상세한 설명은 생략된다. 또한, 설명의 편의를 위하여, 하나의 픽셀을 기준으로, 이미지 센서 장치(200)의 동작이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 이미지 센서 장치(200)는 행 단위로 도 12에 도시된 동작을 반복 수행하여, 이미지 데이터를 생성할 수 있다. 또는 이미지 센서 장치(200)는 미리 정해진 순서에 따라 도 12에 도시된 동작을 반복 수행하여 이미지 데이터를 생성할 수 있다.
도 6, 도 8a, 및 12를 참조하면, S110 단계에서, 이미지 센서 장치(200)는 리셋 동작을 수행할 수 있다. 예를 들어, 이미지 센서 장치(200)가 리셋 신호(RST)를 활성화(예를 들어, 로직 하이)함으로써, 대응하는 픽셀(이하에서, 제1 픽셀(PIX1)이라 칭함.)의 부유 확산 노드(FD)의 레벨이 리셋될 수 있다.
S120 단계에서, 이미지 센서 장치(200)는 제1 출력 전압(Vout1)이 기준 전압(Vref) 이상인지 판별할 수 있다. 제1 출력 전압(Vout1)이 기준 전압(Vref)보다 높은 경우, S130 단계에서, 이미지 센서 장치(200)는 셀프 풀-다운 동작을 수행할 수 있다. 예를 들어, 도 8a 및 도 8b를 참조하여 설명된 바와 같이, 제1 출력 전압(Vout1)이 기준 전압(Vref)에 도달한 경우(또는 그 이상인 경우), 제1 셀프 풀-다운 회로(SPD1)는 제1 데이터 라인(DL1)을 풀-다운시킬 수 있다. 즉, 셀프 풀-다운 동작은 제1 셀프 풀-다운 회로(SPD1)에 의한 풀-다운 동작을 가리킬 수 있다.
제1 출력 전압(Vout1)이 기준 전압(Vref)보다 낮거나 또는 S130 단계 이후에, S140 단계에서, 이미지 센서 장치(200)는 리셋 샘플링 동작을 수행할 수 있다. 예를 들어, CDS(250)는 리셋 샘플링 신호(SHR)에 응답하여, 제1 출력 전압(Vout1)에 대한 샘플링 동작(즉, 리셋 샘플링 동작)을 수행하여 리셋 데이터를 생성할 수 있다. 예시적인 실시 예에서, 리셋 샘플링 동작이 수행되는 시점에서, 제1 출력 전압(Vout1)은 리셋 레벨로 안정화된 상태일 것이다.
이후에, S150 단계에서, 이미지 센서 장치(200)는 전송 동작을 수행할 수 있다. 예를 들어, 이미지 센서 장치(200)가 전송 신호(RST)를 활성화(예를 들어, 로직 하이)함으로써, 제1 픽셀(PIX1)의 포토 다이오드(PD)로부터의 전하가 부유 확산 노드(FD)로 전달될 수 있다.
이후에, 이미지 센서 장치(200)는 S160 단계 및 S170 단계의 동작들을 수행할 수 있다. S160 단계 및 S170 단계의 동작들은 앞서 설명된 S120 단계 및 S130 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
이후에, S180 단계에서, 이미지 센서 장치(200)는 픽셀 샘플링 동작을 수행할 수 있다. 예를 들어, 이미지 센서 장치(200)의 CDS(250)는 픽셀 샘플링 신호(SHS)에 응답하여, 제1 출력 전압(Vout1)에 대한 샘플링 동작(즉, 픽셀 샘플링 동작)을 수행하여 픽셀 데이터를 생성할 수 있다. 예시적인 실시 예에서, CDS(250)에 의한 픽셀 샘플링 동작이 개시되기 이전에, 제1 출력 전압(Vout1)은 리셋 레벨보다 낮거나 같은 레벨로 안정화된 상태일 것이다.
예시적인 실시 예에서, CDS(250)는 리셋 샘플링 동작 및 픽셀 샘플링 동작에 의해 생성된 리셋 데이터 및 픽셀 데이터를 기반으로 디지털 데이터(또는 이미지 데이터)를 생성할 수 있다.
상술된 바와 같이 본 발명의 실시 예에 따른 이미지 센서 장치는 복수의 데이터 라인들에 각각 연결된 복수의 셀프 풀-다운 회로들을 포함할 수 있다. 복수의 셀프 풀-다운 회로들 각각은 별도의 제어 신호 없이, 대응하는 데이터 라인의 전압에 응답하여 대응하는 데이터 라인의 전압을 풀-다운시킬 수 있다. 따라서, 셀프-풀-다운 회로(SPD)가 대응하는 데이터 라인의 전압에 응답하여 개별적으로 또는 독립적으로 동작하기 때문에, 별도의 제어 신호(예를 들어, PDC)에 대한 타이밍을 고려하지 않아도 되므로, 이미지 센서 장치의 구현이 간결해 질 수 있으며, 특정 신호 라인과의 커플링 전압으로 인한 출력 전압의 오류를 효율적으로 제거할 수 있다.
도 13은 본 발명의 실시 예에 따른 이미지 센서 장치가 적용된 전자 장치를 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 전자 장치(1000)는 터치 센서 패널(1100), 터치 처리기(1102), 디스플레이 패널(1200), 디스플레이 드라이버(1202), 버퍼 메모리(1400), 불휘발성 메모리(1500), 이미지 처리기(1600), 통신 블록(1700), 오디오 처리기(1800), 및 메인 프로세서(1900)를 포함할 수 있다. 예로서, 전자 장치(1000)는 이동식 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 디지털 카메라, 스마트폰, 태블릿 컴퓨터, 랩톱 컴퓨터, 웨어러블(Wearable) 장치 등과 같은 다양한 전자 장치 중 하나일 수 있다.
터치 센서 패널(1100)은 터치 처리기(1102)의 제어에 따라 외부 사용자로부터의 터치를 감지하도록 구성될 수 있다. 디스플레이 패널(1200)은 디스플레이 드라이버(1202)의 제어에 따라, 화면 정보를 사용자에게 표시하도록 구성될 수 있다.
버퍼 메모리(1400)는 전자 장치(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 버퍼 메모리(1400)는 메인 프로세서(1900)에 의해 처리된 또는 처리될 데이터를 임시로 저장할 수 있다. 예로서, 버퍼 메모리(1400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
불휘발성 메모리(1500)는 전원 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 불휘발성 메모리(1500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 다양한 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예로서, 불휘발성 메모리(1500)는 전자 장치(1000)의 내장 메모리 및/또는 착탈식 메모리를 포함할 수 있다.
이미지 처리기(1600)는 렌즈(1610)를 통해 광을 수신할 수 있다. 이미지 처리기(1600)에 포함되는 이미지 센서(1620) 및 이미지 신호 처리기(1630)는 수신된 광에 기초하여, 외부 객체에 관한 이미지 정보를 생성할 수 있다. 예시적인 실시 예에서, 이미지 센서(1620)는 도 1 내지 도 11을 참조하여 설명된 다양한 이미지 센서 장치들 중 어느 하나일 수 있다.
통신 블록(1700)은 안테나(1710)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(1700)의 송수신기(1720) 및 MODEM(Modulator/Demodulator, 2730)은 LTE(Long Term Evolution), WiMax(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 다양한 무선 통신 규약 중 적어도 하나에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.
오디오 처리기(1800)는 오디오 신호 처리기(1810)를 이용하여 오디오 신호를 처리할 수 있다. 오디오 처리기(1800)는 마이크(1820)를 통해 오디오 입력을 수신하거나, 스피커(1830)를 통해 오디오 출력을 제공할 수 있다.
메인 프로세서(1900)는 전자 장치(1000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(1900)는 전자 장치(1000)의 구성 요소들의 동작들을 제어/관리할 수 있다. 메인 프로세서(1900)는 전자 장치(1000)를 동작시키기 위해 다양한 연산을 처리할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
Claims (10)
- 외부로부터 수신된 광 신호를 전기적 신호로 변환하고, 상기 변환된 전기적 신호를 데이터 라인을 통해 출력하도록 구성된 픽셀;
상기 데이터 라인 및 접지 전압 사이에 연결된 전류 바이어스; 및
상기 데이터 라인 및 상기 접지 전압 사이에 연결되고, 상기 데이터 라인의 출력 전압을 기반으로 상기 데이터 라인을 풀-다운시키도록 구성된 셀프-풀-다운 회로를 포함하는 이미지 센서 장치. - 제 1 항에 있어서,
상기 셀프 풀-다운 회로는 상기 출력 전압이 기준 전압에 도달한 경우, 상기 데이터 라인의 상기 출력 전압을 풀-다운시키는 이미지 센서 장치. - 제 1 항에 있어서,
상기 셀프 풀-다운 회로는:
제1 노드 및 상기 접지 전압 사이에 연결되고, 제1 바이어스 전압에 응답하여 동작하도록 구성된 제1 바이어스 트랜지스터; 및
상기 데이터 라인 및 상기 제1 노드 사이에 연결되고, 상기 데이터 라인의 상기 출력 전압에 응답하여 동작하도록 구성된 셀프 풀-다운 스위치를 포함하는 이미지 센서 장치. - 제 3 항에 있어서,
상기 셀프 풀-다운 스위치는 상기 데이터 라인 및 상기 제1 노드 사이에 직렬, 병렬, 또는 직병렬로 연결된 적어도 하나의 트랜지스터를 포함하고,
상기 적어도 하나의 트랜지스터는 상기 출력 전압에 응답하여 동작하도록 구성된 이미지 센서 장치. - 제 1 항에 있어서,
상기 셀프 풀-다운 회로는:
제1 노드 및 상기 접지 전압 사이에 연결되고, 제1 바이어스 전압에 응답하여 동작하도록 구성된 제1 바이어스 트랜지스터;
상기 출력 전압 및 기준 전압을 비교하여, 비교 신호를 출력하도록 구성된 비교기; 및
상기 데이터 라인 및 상기 제1 노드 사이에 연결되고, 상기 비교 신호에 응답하여 동작하도록 구성된 셀프 풀-다운 스위치를 포함하는 이미지 센서 장치. - 제 1 항에 있어서,
상기 픽셀로 전송 신호, 리셋 신호, 및 행 선택 신호를 제공하도록 구성된 로우 드라이버;
상기 로우 드라이버를 제어하고, 리셋 샘플링 신호 및 픽셀 샘플링 신호를 출력하도록 구성된 제어 로직 회로; 및
상기 리셋 샘플링 신호 및 상기 픽셀 샘플링 신호에 응답하여 상기 데이터 라인의 상기 출력 전압을 샘플링하여 디지털 신호를 생성하도록 구성된 이중 상관 샘플링 회로를 더 포함하는 이미지 센서 장치. - 제 6 항에 있어서,
상기 픽셀은:
상기 광 신호에 응답하여 전하를 축적하도록 구성된 포토 다이오드;
상기 포토 다이오드 및 부유 확산 노드 사이에 연결되고, 상기 전송 신호에 응답하여 동작하도록 구성된 전송 게이트;
전원 전압 및 상기 부유 확산 노드 사이에 연결되고, 상기 리셋 신호에 응답하여 동작하도록 구성된 리셋 게이트;
상기 전원 전압 및 제1 노드 사이에 연결되고, 상기 부유 확산 노드의 전압에 응답하여 동작하도록 구성된 소스 팔로워; 및
상기 제1 노드 및 상기 데이터 라인 사이에 연결되고, 상기 행 선택 신호에 응답하여 동작하도록 구성된 행 선택 게이트를 포함하는 이미지 센서 장치. - 제 7 항에 있어서,
상기 전송 신호가 로직 하이인 구간에서, 상기 출력 전압이 기준 전압에 도달한 경우, 상기 셀프 풀-다운 회로는 상기 데이터 라인을 풀-다운시키는 이미지 센서 장치. - 제 7 항에 있어서,
상기 상관 이중 샘플링 회로가 상기 데이터 라인으로부터의 상기 출력 전압에 대한 샘플링 동작을 게시하기 전에, 상기 데이터 라인은 상기 셀프 풀-다운 회로에 의해 풀-다운되는 이미지 센서 장치. - 제 9 항에 있어서,
상기 셀프 풀-다운 회로에 의해 풀-다운된 상기 출력 전압은 상기 픽셀의 리셋 레벨보다 낮거나 같은 이미지 센서 장치.
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