KR20240065491A - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 부화소전극; 상기 제1 부화소전극과 인접하게 배치된 공통전압전극; 상기 제1 부화소전극과 중첩하는 제1 개구 및 상기 공통전압전극과 중첩하는 제1 컨택홀을 가지고, 제1 금속층 및 상기 제1 금속층 상의 제2 금속층을 포함하는, 금속 뱅크층; 상기 제1 부화소전극의 외측부분과 상기 금속 뱅크층 사이에 배치되는 절연층; 상기 금속 뱅크층의 상기 제1 개구를 통해 상기 제1 부화소전극과 중첩하는 제1 중간층; 상기 금속 뱅크층의 상기 제1 개구를 통해 상기 제1 중간층 상에 배치되며, 상기 금속 뱅크층과 전기적으로 연결되는 제1 대향전극; 및 상기 금속 뱅크층의 상기 제1 컨택홀을 통해 상기 공통전압전극과 전기적으로 연결된 연결전극;을 포함하고, 상기 연결전극은 상기 금속 뱅크층을 상기 공통전압전극에 전기적으로 연결하는, 표시 장치를 제공한다.

Description

표시 장치 및 그 제조 방법 {DISPLAY APPARATUS AND MANUFACTURING METHODE THEREOF}
본 발명의 실시예들은, 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 표시 장치는 표시영역과 주변영역으로 구획된 기판을 포함할 수 있다. 상기 표시영역에는 스캔선과 데이터선이 상호 절연되어 형성되고, 복수의 화소들이 포함될 수 있다. 또한, 상기 표시영역에는 상기 화소들 각각에 대응하여 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결되는 부화소전극이 구비될 수 있다. 또한, 상기 표시영역에는 상기 화소들에 공통으로 구비되는 대향전극이 구비될 수 있다. 주변영역에는 표시영역에 전기적 신호를 전달하는 다양한 배선들, 스캔 구동부, 데이터 구동부, 제어부, 패드부 등이 구비될 수 있다.
이러한 표시 장치는 그 용도가 다양해지고 있다. 이에 따라, 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명의 실시예들은 우수한 품질의 이미지를 표시 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 제1 부화소전극; 상기 제1 부화소전극과 인접하게 배치된 공통전압전극; 상기 제1 부화소전극과 중첩하는 제1 개구 및 상기 공통전압전극과 중첩하는 제1 컨택홀을 가지고, 제1 금속층 및 상기 제1 금속층 상의 제2 금속층을 포함하는, 금속 뱅크층; 상기 제1 부화소전극의 외측부분과 상기 금속 뱅크층 사이에 배치되는 절연층; 상기 금속 뱅크층의 상기 제1 개구를 통해 상기 제1 부화소전극과 중첩하는 제1 중간층; 상기 금속 뱅크층의 상기 제1 개구를 통해 상기 제1 중간층 상에 배치되며, 상기 금속 뱅크층과 전기적으로 연결되는 제1 대향전극; 및 상기 금속 뱅크층의 상기 제1 컨택홀을 통해 상기 공통전압전극과 전기적으로 연결된 연결전극;을 포함하고, 상기 연결전극은 상기 금속 뱅크층을 상기 공통전압전극에 전기적으로 연결하는, 표시 장치를 제공한다.
일 실시예에 있어서, 상기 제1 대향전극은 상기 금속 뱅크층의 상기 제1 개구를 향하는 상기 제1 금속층의 측면과 직접 접촉할 수 있다.
일 실시예에 있어서, 상기 연결전극은 상기 금속 뱅크층의 상기 제1 컨택홀을 향하는 금속 뱅크층의 측면과 직접 접촉할 수 있다.
일 실시예에 있어서, 상기 제1 대향전극 상에 배치되는 제1 무기봉지층을 더 포함하고, 상기 연결전극은 상기 제1 무기봉지층 상으로 연장될 수 있다.
일 실시예에 있어서, 상기 연결전극 상에 배치되는 제1 유기봉지층; 및 상기 제1 유기봉지층 상에 배치되는 제2 무기봉지층;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 금속 뱅크층의 상기 제1 개구를 향하는 상기 제2 금속층의 일 부분은, 상기 제2 금속층의 바닥면과 상기 제1 금속층의 측면이 접하는 지점으로부터 상기 제1 개구를 향해 연장된 팁을 포함할 수 있다.
일 실시예에 있어서, 상기 연결전극은 상기 제1 대향전극과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 부화소전극의 상기 외측부분과 상기 절연층 사이에 개재되는 보호층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 보호층은 투명 도전성 산화물(transparent conductive oxide: TCO)을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 중간층과 동일한 물질을 포함하며, 상기 제2 금속층 상에 배치되는 제1 더미중간층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 대향전극과 동일한 물질을 포함하며, 상기 제1 더미중간층 상에 배치되는 제1 더미대향전극을 더 포함할 수 있다.
일 실시예에 있어서, 제2 부화소전극; 상기 금속 뱅크층의 제2 개구를 통해 상기 제2 부화소전극과 중첩하는 제2 중간층; 및 상기 금속 뱅크층의 상기 제2 개구를 통해 상기 제2 중간층 상에 배치되는 제2 대향전극;을 더 포함하고, 상기 공통전압전극은 상기 제1 부화소전극 및 상기 제2 부화소전극 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 제2 중간층과 동일한 물질을 포함하며, 상기 제2 금속층 상에 배치되는 제2 더미중간층; 상기 제2 대향전극과 동일한 물질을 포함하며, 상기 제2 더미중간층 상에 배치되는 제2 더미대향전극;을 더 포함하고, 상기 제2 더미중간층 및 상기 제2 금속층 사이에 상기 연결전극이 개재되는,
본 발명의 다른 실시예는, 제1 부화소전극, 제2 부화소전극, 및 제3 부화소전극을 포함하는 부화소전극을 형성하는 단계; 상기 제1 부화소전극, 상기 제2 부화소전극, 및 상기 제3 부화소전극 중 적어도 하나와 인접하게 공통전압전극을 형성하는 단계; 상기 제1 부화소전극, 상기 제2 부화소전극, 상기 제3 부화소전극 및 상기 공통전압전극 상에 배치되도록 절연층을 형성하는 단계; 상기 절연층 상에, 제1 금속층 및 상기 제1 금속층 상의 제2 금속층을 포함하는 금속 뱅크층을 형성하는 단계; 상기 제1 부화소전극과 중첩하는, 상기 금속 뱅크층의 제1 개구를 형성하는 단계; 상기 제1 부화소전극과 중첩하는, 상기 절연층의 개구를 형성하는 단계; 상기 금속 뱅크층의 제1 개구 및 상기 절연층의 개구를 통해 상기 제1 부화소전극과 중첩하는 제1 중간층을 형성하는 단계; 상기 금속 뱅크층의 제1 개구 및 상기 절연층의 개구를 통해 상기 제1 중간층 상에 배치되는 제1 대향전극을 형성하는 단계; 상기 절연층 및 상기 금속 뱅크층에 상기 공통전압전극과 중첩하도록 제1 컨택홀을 형성하는 공정; 및 상기 제1 컨택홀을 통해 상기 공통전압전극에 전기적으로 연결되고, 상기 금속 뱅크층과 상기 공통전압전극을 전기적으로 연결하는 연결전극을 형성하는 단계;을 포함하는 표시 장치의 제조 방법을 제공한다.
일 실시예에 있어서, 상기 제1 대향전극을 형성하는 단계는, 상기 제1 대향전극이 상기 금속 뱅크층의 제1 개구를 향하는 상기 제1 금속층의 측면과 직접 접촉되도록 상기 제1 대향전극을 증착하는 단계를 포함하고, 상기 연결전극을 형성하는 단계는, 상기 연결전극이 상기 금속 뱅크층의 상기 제1 컨택홀을 향하는 상기 제1 금속층의 측면과 직접 접촉하도록 상기 연결전극을 증착하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 컨택홀을 형성하는 공정은, 상기 제1 부화소전극, 상기 제2 부화소전극, 및 상기 제3 부화소전극과 중첩하도록 각각 포토레지스트를 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 포토레지스트를 형성하는 단계는, 상기 제1 부화소전극과 중첩하도록, 풀톤 마스크를 이용하여 제1 포토레지스트를 형성하는 단계; 상기 제2 부화소전극과 중첩하도록, 하프톤 마스크를 이용하여 제2 포토레지스트를 형성하는 단계; 및 상기 제3 부화소전극과 중첩하도록, 하프톤 마스크를 이용하여 제3 포토레지스트를 형성하는 단계;를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 컨택홀을 형성하는 공정은, 상기 절연층, 상기 금속 뱅크층, 상기 제1 중간층, 및 상기 제1 대향전극 중 상기 공통전압전극과 중첩하는 일부 영역을 제거하는 단계; 및 상기 제1 중간층, 및 상기 제1 대향전극 중 상기 제2 포토레지스트 및 상기 제3 포토레지스트와 중첩하는 일부 영역을 제거하는 단계;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 대향전극 상에 배치되는 제1 무기봉지층을 형성하는 단계;를 더 포함하고, 상기 연결전극은 상기 제1 무기봉지층 상에 형성될 수 있다.
일 실시예에 있어서, 상기 금속 뱅크층의 제1 개구를 형성하는 단계는, 상기 금속 뱅크층의 제1 개구를 향하는 상기 제2 금속층의 일부분이, 상기 제2 금속층의 바닥면과 상기 제1 금속층의 측면이 접하는 지점으로부터 상기 제1 개구를 향해 연장된 팁을 포함하도록 제1 금속층을 식각하는 단계를 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 표시 장치는 마스크의 사용없이 발광다이오드의 중간층 및 대향전극을 형성할 수 있으므로 표시 장치에 포함된 구성요소의 손상을 방지할 수 있고, 해상도를 높일 수 있다. 또한, 대향전극, 금속 뱅크층, 및 공통전압전극의 전기적 연결을 이용하여 대향전극의 전압 강하를 방지할 수 있다. 전술한 효과는 예시적인 것으로서, 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치가 포함되는 표시 패널을 개략적으로 도시하는 평면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 표시 장치의 어느 하나의 부화소에 해당하는 발광다이오드 및 해당 발광다이오드에 전기적으로 연결된 부화소회로를 개략적으로 나타낸 등가회로도이다.
도 5a 내지 도 5j는 본 발명의 일 실시예에 따른 표시 장치의 어느 하나의 부화소를 제조하는 공정을 나타낸 단면도이다.
도 5k는 본 발명의 일 실시예에 따른 발광다이오드의 적층 구조를 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 7a 내지 도 7o는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정을 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 “A 및/또는 B”은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, “A 또는 B 중 적어도 하나”는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라, 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 표시 장치(1)는 표시영역(DA) 및 표시영역(DA)의 외측에 위치한 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 표시영역(DA)에 배치된 부화소(P)들을 통해 이미지를 표시할 수 있다. 비표시영역(NDA)은 표시영역(DA)의 외측에 배치되며 이미지를 디스플레이하지 않는 비표시영역으로, 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)에는 표시영역(DA)에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 비표시영역(NDA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드가 배치될 수 있다.
일 실시예로서 도 1은 표시영역(DA)의 x방향의 길이가 y방향의 길이 보다 작은 다각형(예컨대, 사각형)인 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 표시영역(DA)은 N각형(N은 3이상의 자연수)이거나 원형 또는 타원형 등과 같이 다양한 형상을 가질 수 있다. 도 1은 표시영역(DA)의 코너부가 직선과 직선이 만나는 꼭지점을 포함하는 형상인 것을 도시하나, 다른 실시예로서 표시영역(DA)은 코너부가 라운드진 다각형일 수 있다.
이하에서는 설명의 편의를 위해 표시 장치(1)가 스마트 폰인 전자 기기인 경우에 대해 설명하지만, 본 발명의 표시 장치(1)는 이에 제한되지 않는다. 표시 장치(1)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품에 적용될 수 있다.
또한, 일 실시예에 따른 표시 장치(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 표시 화면에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치가 포함되는 표시 패널을 개략적으로 도시하는 평면도이다. 도 2는 표시 패널(10) 중 기판(100)의 모습으로 이해될 수 있다.
도 2를 참조하면, 표시 패널(10)은 표시영역(DA)과 표시영역(DA) 외측의 비표시영역(NDA)을 포함한다. 표시영역(DA)은 이미지를 표시하는 부분으로, 복수의 부화소(P)들이 표시영역(DA)에 배치될 수 있다. 도 2는 표시영역(DA)이 모서리가 둥근 대략 직사각형의 형상을 갖는 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 상술한 바와 같이, 표시영역(DA)은 예컨대, N각형(N은 3이상의 자연수)이거나 원형 또는 타원형 등과 같이 다양한 형상을 가질 수 있다.
부화소(P)들 각각은 유기발광다이오드(OLED)와 같은 표시요소를 포함할 수 있다. 부화소(P)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다.
비표시영역(NDA)은 표시영역(DA)의 외측에 배치될 수 있다. 비표시영역(NDA)에는 부화소(P)를 구동하기 위한 외곽회로들이 배치될 수 있다. 비표시영역(NDA)에는 제1 스캔 구동회로(11), 제2 스캔 구동회로(12), 발광제어 구동회로(13), 단자(14), 구동전원공급배선(15) 및 공통전원공급배선(16)이 배치될 수 있다.
제1 스캔 구동회로(11)는 스캔라인(SL)을 통해 부화소(P)에 스캔 신호를 제공할 수 있다. 제2 스캔 구동회로(12)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(11)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 부화소(P) 중 일부는 제1 스캔 구동회로(11)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(12)에 연결될 수 있다. 필요에 따라 제2 스캔 구동회로(12)는 생략되고, 표시영역(DA)에 배치된 부화소(P)들은 모두 제1 스캔 구동회로(11)에 전기적으로 연결될 수도 있다.
발광제어 구동회로(13)는 제1 스캔 구동회로(11) 측에 배치되며, 발광제어라인(EL)을 통해 부화소(P)에 발광 제어 신호를 제공할 수 있다. 도 1에서는 발광제어 구동회로(13)가 표시영역(DA)의 일측에만 배치된 것을 도시하나, 발광제어 구동회로(13)는 제1 스캔 구동회로(11) 및 제2 스캔 구동회로(12)와 마찬가지로 표시영역(DA)의 양측에 배치될 수도 있다.
구동칩(20)은 비표시영역(NDA)에 배치될 수 있다. 구동칩(20)은 표시 패널(10)을 구동하는 집적회로를 포함할 수 있다. 이러한 집적회로는 데이터신호를 생성하는 데이터 구동 집적회로일 수 있지만, 본 발명이 이에 한정되는 것은 아니다.
단자(14)는 비표시영역(NDA)에 배치될 수 있다. 단자(14)는 절연층에 의하여 덮이지 않고 노출되어 인쇄회로기판(30)과 전기적으로 연결될 수 있다. 인쇄회로기판(30)의 단자(34)는 표시 패널(10)의 단자(14)와 전기적으로 연결될 수 있다.
인쇄회로기판(30)은 제어부(미도시)의 신호 또는 전원을 표시 패널(10)로 전달한다. 제어부에서 생성된 제어 신호는 인쇄회로기판(30)을 통해 구동회로들에 각각 전달될 수 있다. 또한, 제어부는 구동전원공급배선(15)에 구동전압(ELVDD)를 전달하고 공통전원공급배선(16)에 공통전압(ELVSS)을 제공할 수 있다. 구동전압(ELVDD)은 구동전원공급배선(15)과 연결된 구동전압선(PL)을 통해 각 부화소(P)에 전달되고, 공통전압(ELVSS)은 공통전원공급배선(16)과 연결된 공통전압전극(VSL, 도 6 참조)을 통해 부화소(P)의 대향전극에 전달될 수 있다. 구동전원공급배선(15)은 표시영역(DA)의 하측에서 일 방향(x축 방향)으로 연장된 형상을 가질 수 있다. 공통전원공급배선(16)은 일측이 개방된 루프 형상을 가져, 표시영역(DA)을 부분적으로 둘러싸는 형상을 가질 수 있다.
한편, 제어부는 데이터신호를 생성하며, 생성된 데이터신호는 구동칩(20)을 통해 입력라인(IL)에 전달되고, 입력라인(IL)과 연결된 데이터선(DL)을 통해 부화소(P)에 전달될 수 있다. 참고로 "라인"이라 함은 "배선"이라는 의미일 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서 마찬가지이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 표시 장치의 어느 하나의 부화소에 해당하는 발광다이오드 및 해당 발광다이오드에 전기적으로 연결된 부화소회로를 개략적으로 나타낸 등가회로도이다.
도 3을 참조하면, 발광다이오드(ED)는 부화소회로(PC)에 전기적으로 연결되며, 부화소회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2)는 스캔선(GW)을 통해 입력되는 스캔신호(Sgw)에 따라 데이터선(DL)을 통해 입력된 데이터신호(Dm)를 제1 트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 제2 트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 제2 트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
제1 트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 발광다이오드(ED)를 흐르는 구동 전류(Id)를 제어할 수 있다. 발광다이오드(ED)의 대향전극(예, 캐소드)은 공통전압(ELVSSS)을 공급받을 수 있다. 발광다이오드(ED)는 구동 전류(Id)에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 3은 부화소회로(PC)가 2개의 트랜지스터 및 1개의 스토리지 박막트랜지스터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 4를 참조하면, 부화소회로(PC)는 7개의 트랜지스터 및 2의 커패시터를 포함할 수 있다.
부화소회로(PC)는 제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 및 부스트 커패시터(boost capacitor, Cbt)를 포함할 수 있다. 다른 실시예로서, 부화소회로(PC)는 부스트 커패시터(Cbt)를 포함하지 않을 수 있다.
제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 중 일부는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 다른 실시예로, 제3, 제4, 및 제7 트랜지스터(T3, T4, T7)는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다.
제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 부스트 커패시터(Cbt)는 신호선에 연결될 수 있다. 신호선은 스캔선(GW), 발광 제어선(EM), 보상 게이트선(GC), 제1 초기화 게이트선(GI1), 제2 초기화 게이트선(GI2), 및 데이터선(DL)을 포함할 수 있다. 부화소회로(PC)는 전압선, 예컨대 구동전압선(PL), 제1 초기화전압선(VL1), 및 제2 초기화전압선(VL2)에 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 제1 게이트전극은 스토리지 커패시터(Cst)와 연결되어 있고, 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 구동전압선(PL)에 전기적으로 연결되며, 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광다이오드(ED)의 화소전극(예, 애노드)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 제1 전극 및 제2 전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 발광다이오드(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 제2 트랜지스터(T2)의 제2 게이트전극은 스캔선(GW)에 연결되어 있고, 제2 트랜지스터(T2)의 제1 전극은 데이터선(DL)에 연결되어 있으며, 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 구동전압선(PL)에 전기적으로 연결되어 있다. 제2 트랜지스터(T2)의 제1 전극 및 제2 전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다. 제2 트랜지스터(T2)는 스캔선(GW)을 통해 전달받은 스캔신호(Sgw)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 문턱 전압을 보상하는 보상 트랜지스터일 수 있다. 제3 트랜지스터(T3)의 제3 게이트전극은 보상 게이트선(GC)에 연결되어 있다. 제3 트랜지스터(T3)의 제1 전극은 노드연결선(166)을 통하여 스토리지 커패시터(Cst)의 하부전극(CE1) 및 제1 트랜지스터(T1)의 제1 게이트전극에 연결되어 있다. 제3 트랜지스터(T3)의 제1 전극은 제4 트랜지스터(T4)에 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 발광다이오드(ED)의 화소전극(예, 애노드)과 전기적으로 연결되어 있다. 제3 트랜지스터(T3)의 제1 전극 및 제2 전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다.
제3 트랜지스터(T3)는 보상 게이트선(GC)을 통해 전달받은 보상신호(Sgc)에 따라 턴-온되어 제1 트랜지스터(T1)의 제1 게이트전극과 제2 전극(예, 드레인 전극)을 전기적으로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 제1 게이트전극을 초기화하는 제1 초기화 트랜지스터일 수 있다. 제4 트랜지스터(T4)의 제4 게이트전극은 제1 초기화 게이트선(GI1)에 연결되어 있다. 제4 트랜지스터(T4)의 제1 전극은 제1 초기화전압선(VL1)에 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극은 스토리지 커패시터(Cst)의 하부전극(CE1), 제3 트랜지스터(T3)의 제1 전극 및 제1 트랜지스터(T1)의 제1 게이트전극에 연결될 수 있다. 제4 트랜지스터(T4)의 제1 전극 및 제2 전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다. 제4 트랜지스터(T4)는 제1 초기화 게이트선(GI1)을 통해 전달받은 제1 초기화신호(Sgi1)에 따라 턴-온되어 제1 초기화전압(Vint)을 제1 트랜지스터(T1)의 제1 게이트전극에 전달하여 제1 트랜지스터(T1)의 제1 게이트전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
제5 트랜지스터(T5)는 동작제어 트랜지스터일 수 있다. 제5 트랜지스터(T5)의 제5 게이트전극은 발광 제어선(EM)에 연결되어 있으며, 제5트 랜지스터(T5)의 제1 전극은 구동전압선(PL)과 연결되어 있고, 제5 트랜지스터(T5)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결되어 있다. 제5 트랜지스터(T5)의 제1 전극 및 제2 전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다.
제6 트랜지스터(T6)는 발광제어 트랜지스터일 수 있다. 제6 트랜지스터(T6)의 제6 게이트전극은 발광 제어선(EM)에 연결되어 있고, 제6 트랜지스터(T6)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제3 트랜지스터(T3)의 제2 전극에 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 제7 트랜지스터(T7)의 제2 전극 및 발광다이오드(ED)의 화소전극(예, 애노드)에 전기적으로 연결되어 있다. 제6 트랜지스터(T6)의 제1 전극 및 제2 전극 중 하나는 소스전극이고 다른 하나는 드레인전극일 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(EM)을 통해 전달받은 발광제어신호(Sem)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 발광다이오드(ED)에 전달되어 발광다이오드(ED)에 구동 전류(Id)가 흐르도록 할 수 있다.
제7 트랜지스터(T7)는 발광다이오드(ED)의 화소전극(예, 애노드)을 초기화하는 제2 초기화 트랜지스터일 수 있다. 제7 트랜지스터(T7)의 제7 게이트전극은 제2 초기화 게이트선(GI2)에 연결되어 있다. 제7 트랜지스터(T7)의 제1 전극은 제2 초기화전압선(VL2)에 연결되어 있다. 제7 트랜지스터(T7)의 제2 전극은 제6 트랜지스터(T6)의 제2 전극 및 발광다이오드(ED)의 화소전극(예, 애노드)에 연결되어 있다. 제7 트랜지스터(T7)는 제2 초기화 게이트선(GI2)을 통해 전달받은 제2 초기화신호(Sgi2)에 따라 턴-온되어 제2 초기화전압(Vaint)을 발광다이오드(ED)의 화소전극(예, 애노드)에 전달하여 발광다이오드(ED)의 화소전극을 초기화시킬 수 있다.
일부 실시예로, 제2 초기화 게이트선(GI2)은 이후 스캔선일 수 있다. 예컨대, i번째(i는 자연수) 행에 배치된 부화소회로(PC)의 제7 트랜지스터(T7)에 연결된 제2 초기화 게이트선(GI2)은 (i+1)번째 행에 배치된 부화소회로(PC)의 스캔선에 해당할 수 있다. 또 다른 실시예로, 제2 초기화 게이트선(GI2)은 발광 제어선(EM)일 수 있다. 예컨대, 발광 제어선(EM)은 제5 내지 제7 트랜지스터(T5, T6, T7)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 하부전극(CE1)과 상부전극(CE2)을 포함한다. 스토리지 커패시터(Cst)의 하부전극(CE1)은 제1 트랜지스터(T1)의 제1 게이트전극과 연결되며, 스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 제1 게이트전극의 전압과 구동전압(ELVDD) 차에 대응하는 전하를 저장할 수 있다.
부스트 커패시터(Cbt)는 제3 전극(CE3) 및 제4 전극(CE4)을 포함한다. 제3 전극(CE3)은 제2 트랜지스터(T2)의 제2 게이트전극 및 스캔선(GW)에 연결되며, 제4 전극(CE4)은 제3 트랜지스터(T3)의 제1 전극 및 노드연결선(166)에 연결될 수 있다. 부스트 커패시터(Cbt)는 스캔선(GW)으로 공급되는 스캔신호(Sgw)가 턴-오프될 때, 제1 노드(N1)의 전압을 상승시킬 수 있으며, 제1 노드(N1)의 전압이 상승되면 블랙 계조를 선명하게 표현할 수 있다.
제1 노드(N1)는 제1 트랜지스터(T1)의 제1 게이트전극, 제3 트랜지스터(T3)의 제1 전극, 제4 트랜지스터(T4)의 제2 전극, 및 부스트 커패시터(Cbt)의 제4 전극(CE4)이 연결되는 영역일 수 있다.
일 실시 형태로, 도 4는 제3 및 제4 트랜지스터(T3, T4)는 NMOS(n-channel MOSFET)이고, 제1, 제2, 제5 내지 제7 트랜지스터(T1, T2, T5, T6, T7)은 PMOS(p-channel MOSFET)인 것을 설명하고 있다. 이미지를 표시하는 표시 장치의 밝기에 직접적으로 영향을 미치는 제1 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
도 5a 내지 도 5j는 본 발명의 일 실시예에 따른 표시 장치의 어느 하나의 부화소를 제조하는 공정을 나타낸 단면도이고, 도 5k는 본 발명의 일 실시예에 따른 발광다이오드의 적층 구조를 나타낸 단면도이다.
도 5a를 참조하면, 기판(100) 상에 부화소회로(PC)를 형성할 수 있다. 기판(100)은 글래스재 또는 고분자 수지를 포함할 수 있다. 기판(100)은 고분자 수지를 포함하는 베이스층과 무기배리어층이 적층된 구조를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenene napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트, 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP)일 수 있다.
버퍼층(101)은 기판(100)의 상면 상에 배치될 수 있다. 버퍼층(101)은 불순물이 트랜지스터의 반도체층으로 침투하는 것을 방지할 수 있다. 버퍼층(101)은 실리콘질화물, 실리콘산질화물 및 실리콘산화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
부화소회로(PC)는 버퍼층(101) 상에 배치될 수 있다. 부화소회로(PC)는 앞서 도 3 또는 도 4와 같이 복수의 트랜지스터들 및 스토리지 커패시터를 포함할 수 있다. 일 실시예로서, 도 5a은 부화소회로(PC)의 제1 트랜지스터(T1), 제6 트랜지스터(T6), 및 스토리지 커패시터(Cst)를 도시한다.
제1 트랜지스터(T1)는 버퍼층(101) 상의 제1 반도체층(A1) 및 제1 반도체층(A1)의 채널영역과 중첩하는 제1 게이트전극(G1)을 포함할 수 있다. 제1 반도체층(A1)은 실리콘계 반도체물질, 예컨대 폴리 실리콘을 포함할 수 있다. 제1 반도체층(A1)은 채널영역과 채널영역의 양측에 배치된 제1 영역 및 제2 영역을 포함할 수 있다. 제1 영역 및 제2 영역은 채널영역 보다 고농도의 불순물을 포함하는 영역으로, 제1 영역 및 제2 영역 중 어느 하나는 소스영역이고 다른 하나는 드레인영역에 해당할 수 있다.
제6 트랜지스터(T6)는 버퍼층(101) 상의 제6 반도체층(A6) 및 제6 반도체층(A6)의 채널영역과 중첩하는 제6 게이트전극(G6)을 포함할 수 있다. 제6 반도체층(A6)은 실리콘계 반도체물질, 예컨대 폴리 실리콘을 포함할 수 있다. 제6 반도체층(A6)은 채널영역과 채널영역의 양측에 배치된 제1 영역 및 제2 영역을 포함할 수 있다. 제1 영역 및 제2 영역은 채널영역 보다 고농도의 불순물을 포함하는 영역으로, 제1 영역 및 제2 영역 중 어느 하나는 소스영역이고 다른 하나는 드레인영역에 해당할 수 있다.
제1 게이트전극(G1) 및 제6 게이트전극(G6)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 물질을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
제1 게이트전극(G1) 및 제6 게이트전극(G6)의 아래에는 제1 반도체층(A1) 및 제6 반도체층(A6)과의 전기적 절연을 위한 제1 게이트절연층(103)이 배치될 수 있다. 제1 게이트절연층(103)은 실리콘질화물, 실리콘산질화물 및 실리콘산화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
스토리지 커패시터(Cst)는 서로 중첩하는 하부전극(CE1) 및 상부전극(CE2)을 포함할 수 있다. 일 실시예로, 스토리지 커패시터(Cst)의 하부전극(CE1)은 제1 게이트전극(G1)을 포함할 수 있다. 바꾸어 말하면, 제1 게이트전극(GE1)은 스토리지 커패시터(Cst)의 하부전극(CE1)을 포함할 수 있다. 예컨대, 제1 게이트전극(G1)과 스토리지 커패시터(Cst)의 하부전극(CE1)은 일체일 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)과 상부전극(CE2) 사이에는 제1 층간절연층(105)이 배치될 수 있다. 제1 층간절연층(105)은 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일층 또는 다층 구조를 포함할 수 있다.
스토리지 커패시터(Cst) 상에는 제2 층간절연층(107)이 배치될 수 있다. 제2 층간절연층(107)은 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
제1 트랜지스터(T1)의 제1 반도체층(A1)에 전기적으로 연결된 소스전극(S1) 및/또는 드레인전극(D1)은 제2 층간절연층(107) 상에 배치될 수 있다. 제6 트랜지스터(T6)의 제6반도체층(A6)에 전기적으로 연결된 소스전극(S6) 및/또는 드레인전극(D6)은 제2 층간절연층(107) 상에 배치될 수 있다. 소스전극(S1, S6) 및/또는 드레인전극(D1, D6)은 알루미늄(Al), 구리(Cu), 및/또는 티타늄(Ti)을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다.
제1 유기절연층(109)은 부화소회로(PC) 상에 배치될 수 있다. 제1 유기절연층(109)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등과 같은 유기절연물을 포함할 수 있다.
접속메탈(CM)은 제1 유기절연층(109) 상에 배치될 수 있다. 접속메탈(CM)은 알루미늄(Al), 구리(Cu), 및/또는 티타늄(Ti)을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층으로 이루어질 수 있다.
제2 유기절연층(111)은 접속메탈(CM)과 부화소전극(210) 사이에 배치될 수 있다. 제2 유기절연층(111)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등과 같은 유기절연물을 포함할 수 있다. 두 5a를 참조하여 설명한 실시예에 따르면, 부화소회로(PC)와 부화소전극(210)이 접속메탈(CM)을 통해 전기적으로 연결된 것을 도시하고 있으나, 다른 실시예에 따르면 접속메탈(CM)은 생략될 수 있으며, 부화소회로(PC)와 부화소전극(210) 사이에 하나의 유기절연층이 위치할 수 있다. 또는, 부화소회로(PC)와 부화소전극(210) 사이에 세 개 이상의 유기절연층이 위치할 수 있으며 복수의 점속메탈들을 통해 부화소회로(PC)와 부화소전극(210)이 전기적으로 연결될 수 있다.
부화소전극(210)은 제2 유기절연층(111) 상에 형성될 수 있다. 부화소전극(210)은 (반)투명전극이 되도록 형성할 수도 있고 반사전극이 되도록 형성할 수도 있다. 부화소전극(210)이 (반)투명전극으로 형성할 경우, 예컨대 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3 indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminium zinc oxide)로 형성될 수 있다. 부화소전극(210)이 반사전극으로 형성할 경우에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 반사막을 형성하고, 이 반사막 상에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 형성할 수 있다. 일 실시예로, 부화소전극(210)은 ITO층, Ag층, ITO층이 순차적으로 적층된 구조일 수 있다. 부화소전극(210)은 제2 유기절연층(111)의 콘택홀을 통해 접속메탈(CM)에 전기적으로 연결될 수 있다.
부화소전극(210) 상에는 보호층(113)이 형성될 수 있다. 보호층(113)은 부화소전극(210)과 함께 형성될 수 있다. 예컨대, 부화소전극(210) 및 보호층(113)은 동일한 마스크를 이용하여 형성될 수 있다. 보호층(113)은 표시 장치의 제조 공정에 포함된 다양한 에칭 공정 또는 애슁 공정 등에서 사용되는 기체 또는 액체 물질 등에 의해 부화소전극(210)이 손상되는 것을 방지할 수 있다. 보호층(113)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IGZO (indium gallium zinc oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물을 포함할 수 있다.
도 5b를 참조하면, 도 5a와 같은 구조 상에 절연층(115)을 형성할 수 있다. 절연층(115)은 기판(100) 상에서 전체적으로 형성될 수 있다. 예컨대, 절연층(115)은 부화소전극(210) 및 보호층(113)과 중첩하되 부화소전극(210) 및 보호층(113)이 존재하지 않는 제2 유기절연층(111) 상면과 직접 접촉할 수 있다. 절연층(115)은 부화소전극(210) 및 보호층(113) 각각의 측면을 커버할 수 있다. 절연층(115)은 무기절연물을 포함할 수 있다. 절연층(115)은 무기절연물을 포함하는 경우, 절연층(115)이 유기절연물을 포함하는 경우에 비하여 표시 장치의 제조 공정시 유기절연물인 절연층으로부터 방출되는 기체에 의하여 발광다이오드의 품질이 저하되는 것을 방지하거나 최소화할 수 있다.
절연층(115)은 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단일층 또는 다층 구조를 포함할 수 있다. 일 실시예로, 절연층(115)은 실리콘산화물층 및 실리콘질화물층의 이층 구조일 수 있다. 실리콘산화물층의 두께는 실리콘질화물층의 두께 보다 작을 수 있다. 일부 실시예로서, 절연층(115)의 두께는 보호층(113)의 두께 보다 작을 수 있다. 예컨대, 절연층(115)의 두께는 약 1000
Figure pat00001
이고 보호층(113)의 두께는 약 500
Figure pat00002
일 수 있으나, 본 발명은 이에 한정되지 않는다.
도 5c를 참조하면, 도 5b에 도시된 절연층(115) 상에 금속 뱅크층(300)을 형성한다. 금속 뱅크층(300)은 제1 금속층(310) 및 제1 금속층(310) 상의 제2 금속층(320)을 포함할 수 있다.
제1 금속층(310) 및 제2 금속층(320)은 서로 다른 금속을 포함할 수 있다. 예컨대, 제1 금속층(310) 및 제2 금속층(320)은 식각선택비가 서로 다른 금속을 포함할 수 있다. 일 실시예로, 제1 금속층(310)은 알루미늄(Al)을 포함하는 층일 수 있고, 제2 금속층(320)은 티타늄(Ti)을 포함하는 층일 수 있다.
제1 금속층(310)의 두께는 제2 금속층(320)의 두께 보다 크게 형성될 수 있다. 일 실시예로, 제1 금속층(310)의 두께는 제2 금속층(320)의 두께의 약 5배 보다 클 수 있다. 다른 실시예로, 제1 금속층(310)의 두께는 제2 금속층(320)의 두께의 약 6배 보다 크거나, 약 7배보다 크거나, 약 8배 보다 클 수 있다. 일 실시예로, 제1 금속층(310)의 두께는 약 4000
Figure pat00003
내지 약 8000
Figure pat00004
일 수 있고, 제2 금속층(320)의 두께는 약 500
Figure pat00005
내지 약 800
Figure pat00006
일 수 있다. 제1 금속층(310)의 두께는 절연층(115)의 두께의 약 4배 이상, 또는 약 5배 이상, 또는 약 6배 이상일 수 있다.
도 5d를 참조하면, 금속 뱅크층(300) 상에 포토레지스트(PR)를 형성한다. 포토레지스트(PR)는 부화소전극(210) 및 보호층(113)과 중첩하는 개구를 포함할 수 있다. 포토레지스트(PR)의 개구를 통해 금속 뱅크층(300)의 상면의 일부가 노출될 수 있다.
도 5e를 참조하면, 포토레지스트(PR)를 마스크로 하여 금속 뱅크층(300)의 일부, 예컨대 제2 금속층(320)의 일부 및 제1 금속층(310)의 일부를 제거할 수 있다. 예컨대, 포토레지스트(PR)의 개구를 통해 제2 금속층(320)의 일부, 및 제1 금속층(310)의 일부를 순차적으로 제거할 수 있다. 제2 금속층(320)의 일부, 및 제1 금속층(310)의 일부는, 건식 식각(dry etching)에 의해 제거될 수 있다. 식각 공정시 절연층(115) 및 보호층(113)은 그 아래의 부화소전극(210)을 보호할 수 있다.
식각 공정에 의해, 제2 금속층(320)에는 부화소전극(210) 및 보호층(113)과 중첩하며 제2 금속층(320)의 상면으로부터 바닥면을 관통하는 개구(320OP1)가 형성될 수 있다. 제1 금속층(310)에는 부화소전극(210) 및 보호층(113)과 중첩하며 제1 금속층(310)의 상면으로부터 바닥면을 관통하는 개구(310OP1)가 형성될 수 있다.
도 5f를 참조하면, 포토레지스트(PR)를 마스크로 하여 금속 뱅크층(300)에 언더컷 형상의 개구(OP)를 형성할 수 있다.
예컨대, 포토레지스트(PR)를 마스크로 하여 제1 금속층(310)의 일부를 더 식각할 수 있으며, 제1 금속층(310)에는 전술한 도 5e의 공정에서 형성된 제1 금속층(310)의 개구(310OP1) 보다 큰 폭을 갖는 개구(310OP2)가 형성될 수 있다. 일부 실시예로서, 제1 금속층(310)의 개구(310OP2)는 하부를 향해 폭이 감소하는 형상을 가질 수 있다. 예컨대, 제1 금속층(310)의 개구(310OP2)의 상부의 폭은 하부의 폭 보다 클 수 있다. 바꾸어 말하면, 개구(310OP2)를 향하는 제1 금속층(310)의 측면은 순방향 테이퍼진 경사면을 포함할 수 있다.
일부 실시예로서, 금속 뱅크층(300)에 언더컷 형상의 개구(OP)는 습식 식각(wet etching)을 통해 형성될 수 있다. 예컨대, 제1 금속층(310)의 개구(310OP2)는 습식 식각(wet etching)을 통해 형성될 수 있다. 제1 금속층(310)과 제2 금속층(320)은 식각 선택비가 다른 금속을 포함하기에, 습식 식각 공정에서 제1 금속층(310)의 일부가 제거될 수 있고, 제2 금속층(320)의 개구(320OP1) 보다 큰 폭을 포함하는 제1 금속층(310)의 개구(310OP2)가 형성될 수 있다. 제1 금속층(310)의 개구(310OP2)를 형성하기 위한 식각 공정시 절연층(115) 및 보호층(113)은 그 아래의 부화소전극(210)을 보호할 수 있다.
제1 금속층(310)의 개구(310OP2)는 제2 금속층(320)의 개구(320OP1)와 중첩한 채 큰 직경을 갖기에, 제2 금속층(320)은 제1 팁(PT1)을 가질 수 있다.
제2 금속층(320)의 개구(320OP1)를 정의하는 제2 금속층(320)의 일부는 제1 금속층(310)의 개구(310OP2)를 향하는(facing) 제1 금속층(310)의 측면과 제2 금속층(320)의 바닥면이 만나는 지점(CP)로부터 개구(320OP1)를 향해 돌출되며, 언더컷 구조를 이룰 수 있다. 개구(320OP1)를 향해 더 돌출된 제2 금속층(320)의 일부가 제1 팁(PT1)에 해당할 수 있다. 제1 팁(PT1)의 길이, 예컨대 전술한 지점(CP)로부터 제1 팁(PT1)의 에지(또는 측면)까지의 길이("a")는 약 2㎛ 이하일 수 있다. 일부 실시예로서, 제2 금속층(320)의 제1 팁(PT1)의 길이는 약 0.3㎛ 내지 약 1㎛, 또는 약 0.3㎛ 내지 약 0.7㎛ 일 수 있다.
제1 금속층(310)의 개구(310OP2)를 향하는 순방향 테이퍼진 제1 금속층(310)의 측면의 경사각(예컨대, 기판(100)의 상면과 나란한 가상의 선(IML)에 대한 제1 금속층(310)의 측면의 경사각, θ)은 약 60˚와 같거나 그보다 크고 약 90 ˚ 보다 작을 수 있다.
도 5g를 참조하면, 포토레지스트(PR)를 마스크로 이용하여 절연층(115)의 일부를 제거할 수 있다. 절연층(115)의 일부는 건식 식각에 의해 제거될 수 있다. 절연층(115)의 개구(115OP1)의 폭은 포토레지스트(PR)의 개구영역의 폭, 및/또는 금속 뱅크층(300)의 개구(OP)의 상측 폭(예컨대, 제2 금속층(320)의 개구(320OP1)의 폭)과 실질적으로 동일할 수 있다.
예컨대, 절연층(115)의 개구(115OP1)의 폭은 제1 금속층(310)의 하부의 폭 보다 작을 수 있다. 제1 금속층(310)의 측면의 하부(예컨대 제1금속층(310)의 측면과 바닥면이 만나는 지점)는, 절연층(115)의 상면과 만날 수 있다.
도 5h를 참조하면, 포토레지스트(PR)를 마스크로 이용하여 보호층(113)의 일부를 제거할 수 있다. 보호층(113)의 일부는 습식 식각을 이용하여 제거될 수 있으며, 보호층(113)의 개구(113OP1)를 통해 부화소전극(210)이 노출될 수 있다. 보호층(113)의 일부가 제거되면서 형성된 보호층(113)의 개구(113OP1)의 폭은 절연층(115)의 개구(115OP1)의 폭 보다 클 수 있다. 바꾸어 말하면, 보호층(113)의 개구(113OP1)를 정의하는 보호층(113)의 에지(또는 측면)은 절연층(115) 아래에 위치할 수 있다.
이 후, 포토레지스트(PR)를 제거한다.
도 5i를 참조하면, 포토레지스트(PR)를 제거한 도 5h의 구조 상에 부화소전극(210)과 중첩하도록 중간층(220) 및 대향전극(230)을 형성한다. 부화소전극(210), 중간층(220), 및 대향전극(230)의 적층 구조는 발광다이오드(ED)에 해당한다. 일부 실시예로서, 중간층(220) 및 대향전극(230)은 각각 열증착법과 같은 증착 방식을 통해 형성될 수 있다.
중간층(220)은 도 5k에 도시된 바와 같이 발광층(222)을 포함할 수 있다. 중간층(220)은 부화소전극(210)과 발광층(222) 사이, 및/또는 발광층(222)과 대향전극(230) 사이에 개재되는 공통층을 포함할 수 있다. 이하, 부화소전극(210)과 발광층(222) 사이의 공통층을 제1 공통층(221)이라 하고 발광층(222)과 대향전극(230) 사이에 개재되는 공통층을 제2 공통층(223)이라 한다.
발광층(222)은 소정의 색상(적색, 녹색, 또는 청색)의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 다른 실시예로서, 발광층(222)은 무기물 또는 양자점을 포함할 수 있다.
제1 공통층(221)은 홀 수송층(HTL: Hole Transport Layer) 및/또는 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2 공통층(223)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1 공통층(221)및 제2 공통층(223)은 유기물을 포함할 수 있다.
중간층(220)은 단일의 발광층을 포함하는 단일 스택 구조이거나, 복수의 발광층들을 포함하는 멀티 스택 구조인 탠덤 구조를 가질 수 있다. 탠덤 구조를 갖는 경우, 복수의 스택들 사이에는 전하생성층(CGL, Charge Generation Layer)이 배치될 수 있다.
대향전극(230)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 일 실시예에서, 대향전극(230)은 마그네슘(Mg) 및 은(Ag)이 적층된 구조를 포함할 수 있다.
다시 도 5i를 참조하면, 중간층(220)은 금속 뱅크층(300)의 개구(OP), 절연층(115)의 개구(115OP1) 및 보호층(113)의 개구(113OP1)를 통해 부화소전극(210)과 중첩 및 접촉할 수 있다. 발광다이오드(ED)의 발광영역의 폭은 절연층(115)의 개구(115OP1)의 폭과 실질적으로 동일할 수 있다.
중간층(220) 및 대향전극(230)은 별도의 마스크 없이 증착되므로, 중간층(220)을 형성하기 위한 증착 물질 및 대향전극(230)을 형성하기 위한 증착 물질은 금속 뱅크층(300) 상에서 더미중간층(220b) 및 더미대향전극(230b)을 형성할 수 있다. 중간층(220)과 더미중간층(220b)은 서로 분리 및 이격될 수 있고, 대향전극(230)과 더미대향전극(230b)은 서로 분리 및 이격될 수 있다. 중간층(220)과 더미중간층(220b)은 동일한 물질 및/또는 동일한 개수의 서브층(예컨대, 제1 공통층, 발광층, 제2 공통층)을 포함할 수 있다. 대향전극(230)과 더미대향전극(230b)은 서로 동일한 물질을 포함할 수 있다.
대향전극(230)의 에지 또는 외측부분(또는 주변부분)은 중간층(220)의 에지 또는 외측부분(또는 주변부분)을 지나 연장되며 제1 금속층(310)의 측면과 직접 접촉할 수 있다. 제1 금속층(310)과 대향전극(230)은 전기적으로 연결될 수 있다. 본 명세서에서 대향전극(230)의 외측부분(또는 주변부분)"이라고 함은 "대향전극(230)의 에지를 포함하는 대향전극(230)의 일 부분"을 나타낸다.
도 5j를 참조하면, 발광다이오드(ED) 상에 제1 무기봉지층(510)을 형성한다. 제1 무기봉지층(510)은 봉지층(500, 도 6)에 포함되는 것으로, 봉지층(500, 도 6)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 도 5j에서는 제1 무기봉지층(510)까지만 배치된 구조를 도시하였으나, 일 실시예로, 봉지층(500)은 제1 무기봉지층(510), 제1 무기봉지층(510) 상의 유기봉지층(520, 도 6), 및 유기봉지층(520, 도 6) 상의 제2 무기봉지층(530, 도 6)을 포함할 수 있다.
제1 무기봉지층(510) 및 제2 무기봉지층(530)은 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물, 징크산화물, 실리콘산화물, 실리콘질화물, 또는 실리콘산질화물 중 하나 이상의 무기물을 포함할 수 있으며, 화학기상증착법과 같은 방식으로 증착될 수 있다. 제1 무기봉지층(510) 및 제2 무기봉지층(530)은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다. 유기봉지층(520)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층(520)은 아크릴레이트(acrylate)를 포함할 수 있다.
상대적으로 스텝 커버리지가 우수한 제1 무기봉지층(510)은 언더컷 구조의 금속 뱅크층(300)의 개구(OP)의 내측면의 적어도 일부를 커버할 수 있다. 일 실시예로, 제1 무기봉지층(510)은 더미대향전극(230b)의 상면과 측면, 더미중간층(220b)의 측면, 제2 금속층(320)의 측면과 바닥면, 제1 금속층(310)의 측면, 대향전극(230)의 상면과 중첩(또는 커버)하도록 연속적으로 형성될 수 있다.
유기봉지층(520, 도 6)은 제1 무기봉지층(510) 상에 위치하되, 금속 뱅크층(300)의 개구(OP)의 적어도 일부를 채울 수 있다. 제2 무기봉지층(530, 도 6)은 유기봉지층(520) 상에 배치된다.
도 5a 내지 도 5j에 도시된 실시예에서, 금속 뱅크층(300)은 제1 금속층(310), 제1 금속층(310) 상의 제2 금속층(320)을 포함하는 것으로 도시되고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 금속 뱅크층(300)은 제1 금속층(310), 제1 금속층(310) 상의 제2 금속층(320), 및 제1 금속층(310) 아래의 제3 금속층을 포함할 수 있으며, 제3 금속층은 제1금속층과 동일한 물질을 포함하거나 다른 물질을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 6을 참조하면, 표시 장치(1)는 제1 내지 제3 부화소영역(PA1, PA2, PA3) 및 이웃하는 부화소영역들 사이의 비부화소영역(NPA)을 포함할 수 있다. 표시 장치(1)의 평면 형상은 사실상 기판(100)의 평면 형상과 동일할 수 있다. 따라서, 표시 장치(1)가 제1 내지 제3 부화소영역(PA1, PA2, PA3) 및 비부화소영역(NPA)을 포함한다고 함은, 기판(100)이 제1 내지 제3 부화소영역(PA1, PA2, PA3) 및 비부화소영역(NPA)을 포함한다는 것을 나타낼 수 있다.
제1 내지 제3 발광다이오드(ED1, ED2, ED3)는 기판(100) 상에 각각 배치될 수 있다. 제1 내지 제3 발광다이오드(ED1, ED2, ED3)는 각각 제1 내지 제3 부화소영역(PA1, PA2, PA3)에 배치될 수 있다.
기판(100)과 제1 내지 제3 발광다이오드(ED1, ED2, ED3) 사이에는 제1 내지 제3 부화소회로(PC1, PC2, PC3)가 배치될 수 있다. 제1 내지 제3 부화소회로(PC1, PC2, PC3)가 앞서 도 3 또는 도 4를 참조하여 설명한 바와 같은 트랜지스터 및 스토리지 커패시터를 포함할 수 있다. 일 실시예로, 도 6은 제1 내지 제3 부화소회로(PC1, PC2, PC3)가 도 5a를 참조하여 설명한 부화소회로(PC, 도 5a)와 동일한 구조를 갖는 것을 도시하며, 구체적 구조는 앞서 설명한 바와 같다.
제1 내지 제3 부화소회로(PC1, PC2, PC3)에 각각 전기적으로 연결된 제1 내지 제3 발광다이오드(ED1, ED2, ED3)은 각각 부화소전극, 중간층, 및 대향전극의 적층 구조를 가질 수 있다.
예컨대, 제1 발광다이오드(ED1)는 제1 부화소전극(1210), 제1 중간층(1220), 및 제1 대향전극(1230)을 포함할 수 있다. 제1 부화소전극(1210)은 제1 부화소회로(PC1)와 전기적으로 연결될 수 있다. 제2 발광다이오드(ED2)는 제2 부화소전극(2210), 제2 중간층(2220), 및 제2 대향전극(2230)을 포함할 수 있다. 제2 부화소전극(2210)은 제2 부화소회로(PC2)와 전기적으로 연결될 수 있다. 제3 발광다이오드(ED3)는 제3 부화소전극(3210), 제3 중간층(3220), 및 제3 대향전극(3230)을 포함할 수 있다. 제3 부화소전극(3210)은 제3 부화소회로(PC3)와 전기적으로 연결될 수 있다.
제1 중간층(1220), 제2 중간층(2220), 및 제3 중간층(3220) 각각은 도 5k를 참조하여 설명한 바와 같이 발광층, 그리고 제1 및/또는 제2 공통층을 포함할 수 있으며, 구체적 구조 및 물질은 앞서 설명한 바와 같다. 여기서, 제1 중간층(1220)의 발광층, 제2 중간층(2220)의 발광층, 및 제3 중간층(3220)의 발광층은 서로 다른 색의 빛을 방출할 수 있다.
제1 부화소전극(1210), 제2 부화소전극(2210), 및 제3 부화소전극(3210) 각각은 내측부분 및 내측부분을 둘러싸는 외측부분을 포함할 수 있다. 본 명세서에서 부화소전극의 외측부분(또는 주변부분)"이라고 함은 "부화소전극의 에지를 포함하는 부화소전극의 일 부분"을 나타내고, "부화소전극의 내측부분"이라고 함은 전술한 외측부분(또는 주변부분)에 의해 둘러싸인 부화소영역의 다른 일 부분을 나타낸다.
제1 부화소전극(1210)의 내측부분 상에 제1 중간층(1220)이 중첩 및 접촉하고, 제1 중간층(1220) 상에는 제1 대향전극(1230)이 중첩할 수 있다. 제1 부화소전극(1210)의 외측부분 상에는 절연층(115)이 배치될 수 있다. 절연층(115)은 제1 부화소전극(1210)의 외측부분과 중첩하며, 제1 부화소전극(1210)의 측면을 커버하도록 제2 유기절연층(111) 상으로 연장될 수 있다. 절연층(115)과 제1 부화소전극(1210)의 외측부분 사이에는 제1 보호층(1113)이 배치될 수 있다. 절연층(115) 및 제1 보호층(1113)은 각각 제1 부화소전극(1210)의 외측부분 상에 위치하고, 제1 부화소전극(1210)의 내측부분 상에는 존재하지 않는다. 다르게 말하면, 절연층(115) 및 제1 보호층(1113)은 각각 제1 부화소전극(1210)의 내측부분과 중첩하는 개구를 포함할 수 있다.
유사하게, 제2 부화소전극(2210)의 내측부분 상에 제2 중간층(2220)이 중첩 및 접촉하고, 제2 중간층(2220) 상에는 제2 대향전극(2230)이 중첩할 수 있다. 제2 부화소전극(2210)의 외측부분은 절연층(115)과 중첩될 수 있다. 제3 부화소전극(3210)의 내측부분 상에 제3 중간층(3220)이 중첩 및 접촉하고, 제3 중간층(3220) 상에는 제3 대향전극(3230)이 중첩할 수 있다. 제3 부화소전극(3210)의 외측부분은 절연층(115)과 중첩될 수 있다. 절연층(115)은 제2 부화소전극(2210) 및 제3 부화소전극(3210) 각각의 외측부분과 중첩하되, 제2 부화소전극(2210) 및 제3 부화소전극(3210) 각각의 측면을 커버하도록 제2 유기절연층(111) 상으로 연장될 수 있다. 절연층(115)과 제2 부화소전극(2210)의 외측부분 사이에는 제2 보호층(2113)이 배치될 수 있고, 절연층(115)과 제3 부화소전극(3210)의 외측부분 사이에는 제3 보호층(3113)이 배치될 수 있다.
금속 뱅크층(300)은 제1 내지 제3 부화소전극(1210, 2210, 3210) 각각에 중첩하는 제1 내지 제3 개구(OP1, OP2, OP3)를 포함할 수 있다. 도 6의 금속 뱅크층(300)의 제1 내지 제3 개구(OP1, OP2, OP3)는 각각 앞서 도 5f를 참조하여 설명한 개구(OP, 도 5f)와 동일한 구조를 갖는다.
예컨대, 제1 내지 제3 개구(OP1, OP2, OP3) 각각은 금속 뱅크층(300)의 상면으로부터 바닥면을 관통하되, 언더컷 형상의 단면 구조를 가질 수 있다. 금속 뱅크층(300)의 제1 내지 제3 개구(OP1, OP2, OP3) 중 해당하는 개구를 향하는 제1 금속층(310)의 측면은 순방향 테이퍼진 형상이며 약 60˚와 같거나 그보다 크고 약 90˚ 보다 작은 경사각을 가질 수 있다. 금속 뱅크층(300)의 제2 금속층(320)은 제1 내지 제3 개구(OP1, OP2, OP3) 중 해당하는 개구를 향해 연장된 제1 팁(PT1)을 포함할 수 있다. 제1 팁(PT1)의 길이는 약 2㎛ 이하일 수 있다. 일부 실시예로서, 제1 팁(PT1)의 길이는 약 0.3㎛ 내지 약 1㎛이거나, 또는 약 0.3㎛ 내지 약 0.7㎛ 일 수 있다.
본 발명의 일 실시예에 따른 표시 장치(1)는 언더컷 구조의 제1 내지 제3 개구(OP1, OP2, OP3)를 포함하는 금속 뱅크층(300)의 구조에 의해 제1 내지 제3 중간층(1220, 2220, 3220), 그리고 제1 내지 제3 대향전극(1230, 2230, 3230)을 형성할 때 별도의 마스크를 사용하지 않은 채 증착할 수 있다. 따라서 마스크에 의한 표시 장치(1)의 손상을 방지할 수 있다.
마스크를 사용하지 않고 중간층을 형성하는 물질 및 대향전극을 형성하는 물질을 증착하므로, 중간층을 형성하는 물질 및 대향전극을 형성하는 물질은 제1 내지 제3 개구(OP1, OP2, OP3) 중 해당하는 개구 내에 증착될 수 있을 뿐만 아니라 금속 뱅크층(300) 상에도 증착될 수 있다. 금속 뱅크층(300) 상에는 적어도 하나의 더미중간층 및 적어도 하나의 더미대향전극층이 배치될 수 있다. 적어도 하나의 더미중간층은 제1 내지 제3 개구(OP1, OP2, OP3) 각각에 위치하는 제1 내지 제3 중간층(1220, 2220, 3220)과 분리 및 이격될 수 있다. 적어도 하나의 더미대향전극층은 제1 내지 제3 개구(OP1, OP2, OP3) 각각에 위치하는 제1 내지 제3 대향전극(1230, 2230, 3230)과 분리 및 이격될 수 있다.
일 실시예로, 더미중간층은 제1 중간층(1220)와 함께 증착된 제1 더미중간층(1220b), 제2 중간층(2220)과 함께 증착된 제2 더미중간층(2220b), 및 제3 중간층(3220)과 함께 중착된 제3 더미중간층(3220b)을 포함할 수 있다. 더미대향전극층은 제1 대향전극(1230)과 함께 증착된 제1 더미대향전극층(1230b), 제2 대향전극(2230)과 함께 증착된 제2 더미대향전극층(2230b), 및 제3 대향전극(3230)과 함께 증착된 제3 더미대향전극층(3230b)을 포함할 수 있다.
제1 내지 제3 발광다이오드(ED1, ED2, ED3)은 봉지층(500)에 의해 봉지될 수 있다. 일 실시예로, 도6은 봉지층(500)이 제1 무기봉지층(510), 제1 무기봉지층(510) 상의 유기봉지층(520), 및 유기봉지층(520) 상의 제2 무기봉지층(530)을 포함하는 것을 도시한다. 제1 무기봉지층(510), 유기봉지층(520), 및 제2 무기봉지층(530)의 물질은 앞서 도 5j를 참조하여 설명한 바와 같다.
제1 무기봉지층(510)은 제1 무기봉지층(510) 아래의 구조 및/또는 층을 커버할 수 있다. 예컨대, 상대적으로 스텝 커버리지가 우수한 제1 무기봉지층(510)은 제1 내지 제3 개구(OP1, OP2, OP3)의 내측 구조 및/또는 층을 커버할 수 있다. 제1 무기봉지층(510)은 제1 내지 제3 더미대향전극(1230b, 2230b, 3230b)의 상면과 측면, 제1 내지 제3 더미중간층(1220b, 2220b, 3220b)의 측면, 제1 팁(PT1)에 해당하는 제2 금속층(320)의 측면과 바닥면, 제1 금속층(310)의 측면, 제1 내지 제3 대향전극(1230, 2230, 3230)의 상면과 중첩(또는 커버)할 수 있다.
제1 무기봉지층(510)은 제1 부화소영역(PA1)을 덮는 제1 부화소 무기봉지층(1510), 제2 부화소영역(PA2)을 덮는 제2 부화소 무기봉지층(2510), 및 제3 부화소영역(PA3)을 덮는 제3 부화소 무기봉지층(3510)을 포함할 수 있다. 즉 도 6과 같이, 제1 무기봉지층(510)은 비부화소영역(NPA)에는 배치되지 않을 수 있다. 이러한 봉지층(500) 구조를 통해, 각 부화소영역 단위별로 밀봉되는 구조를 형성할 수 있고, 암점과 같은 불량의 성장을 억제할 수 있는 효과를 구현할 수 있다.
유기봉지층(520)의 일부는 제1 내지 제3 개구(OP1, OP2, OP3) 각각을 적어도 부분적으로 채울 수 있다. 유기봉지층(520)의 다른 일부는 후술할 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2) 각각을 적어도 부분적으로 채울 수 있다.
공통전압전극(VSL)은 제1 내지 제3 부화소전극(1210, 2210, 3210) 각각에 인접하게 배치될 수 있다. 공통전압전극(VSL)은 도 6에서 도시된 바와 같이, 이웃한 발광다이오드들 사이, 또는 이웃한 부화소전극들 사이에 배치될 수 있다. 구체적으로, 공통전압전극(VSL)은 제1 부화소전극(1210)과 제2 부화소전극(2210) 사이에 배치될 수 있고, 제2 부화소전극(2210)과 제3 부화소전극(3210) 사이에 배치될 수도 있다. 공통전압전극(VSL)은 일 방향(예, Y방향)을 따라 연장될 수 있다.
공통전압전극(VSL)은 비표시영역(NDA)에 배치된 공통전원공급배선(16, 도 2)과 전기적으로 연결될 수 있다. 이에 따라, 공통전압전극(VSL)은 공통전원공급배선(16, 도 2)으로부터 공통전압(ELVSS)을 전달받을 수 있다. 공통전압전극(VSL)은 후술할 연결전극(240)을 통해 공통전압(ELVSS)을 제1 내지 제3 대향전극(1230, 2230, 3230)에 전달할 수 있다.
공통전압전극(VSL)들은 제1 내지 제3 부화소전극(1210, 2210, 3210)과 동일한 층(예컨대, 제2 유기절연층(111)) 상에 배치될 수 있으며, 제1 내지 제3 부화소전극(1210, 2210, 3210)과 동일한 물질을 포함할 수 있다. 예컨대, 제1 내지 제3 부화소전극(1210, 2210, 3210)이 ITO층, Ag층, ITO층의 3층 구조인 경우 공통전압전극(VSL)도 ITO층, Ag층, ITO층의 3층 구조를 가질 수 있다. 다만, 이에 제한되는 것은 아니고, 공통전압전극(VSL)들은 접속메탈(CM)과 동일한 층 상에 배치될 수 있으며, 동일한 물질을 포함할 수 있다. 이 경우, 공통전압전극(VSL)은 제1 내지 제3 부화소전극(1210, 2210, 3210)과 동일한 층 상에 배치되는 전극과 전기적으로 접속되어 공통전압(ELVSS)을 전달할 수 있다.
금속 뱅크층(300)은 공통전압전극(VSL) 각각에 중첩하는 복수의 컨택홀들을 포함할 수 있다. 금속 뱅크층(300)은 제1 부화소전극(1210)과 제2 부화소전극(2210) 사이에 배치되는 공통전압전극(VSL)과 중첩하는 제1 컨택홀(CNT1) 및 제2 부화소전극(2210)과 제3 부화소전극(3210) 사이에 배치되는 공통전압전극(VSL)과 중첩하는 제2 컨택홀(CNT2)을 포함할 수 있다.
제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)은 금속 뱅크층(300)의 상면으로부터 절연층(115)의 바닥면을 관통할 수 있다. 즉, 공통전압전극(VSL)과 중첩하는 금속 뱅크층(300)의 일부 영역 및 절연층(115)의 일부 영역을 제거하여, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성할 수 있다. 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)은 공통전압전극(VSL)의 상면의 일부를 외부에 노출할 수 있다. 이에, 후술할 연결전극(240)이 공통전압전극(VSL)과 전기적으로 접속하 수 있어, 공통전압(ELVSS)이 대향전극(230)에 전달될 수 있다.
연결전극(240)은 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 커버하도록 증착될 수 있다. 즉, 연결전극(240)의 일부 영역은 노출된 공통전압전극(VSL)의 상면의 일부와 직접 접촉하고, 연결전극(240)의 다른 일부 영역은 제1 컨택홀(CNT1) 또는 제2 컨택홀(CNT2)을 향하는 금속 뱅크층(300)의 측면과 직접 접촉할 수 있다. 연결전극(240)은 공통전압전극(VSL)과 금속 뱅크층(300)을 전기적으로 연결시킬 수 있다.
다만, 연결전극(240)은 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)에 한정되어 증착되는 것이 아닌, 전면에 증착될 수 있다. 연결전극(240)은 제1 내지 제3 부화소영역(PA1, PA2, PA3)에도 증착될 수 있다. 일 실시예에서, 연결전극(240)은 제1 부화소영역(PA1)에서는 제1 부화소 무기봉지층(1510) 상에 배치될 수 있고, 제2 부화소영역(PA2)에서는 제2 금속층(320)과 제2 더미중간층(2220b) 사이에 배치될 수 있으며, 제3 부화소영역(PA3)에서는 제2 금속층(320)과 제3 더미중간층(3220b) 사이에 배치될 수 있다. 다만, 연결전극(240)이 부화소영역(PA1, PA2, PA3)에 배치되는 위치는 이에 제한되는 것은 아니고, 제1 컨택홀(CNT1), 제2 컨택홀(CNT2) 및 연결전극(240)이 형성되는 공정 순서에 따라 변경될 수 있다.
연결전극(240)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 연결전극(240)은 대향전극(230)과 동일한 물질을 포함할 수 있다. 예컨대, 연결전극(240)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 연결전극(240)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 일 실시예에서, 연결전극(240)은 마그네슘(Mg) 및 은(Ag)이 적층된 구조를 포함할 수 있다.
상기와 같은 연결전극(240)을 통해 제1 내지 제3 대향전극(1230, 2230, 3230)과 공통전압전극(VSL)은 전기적으로 연결될 수 있다. 즉, 제1 내지 제3 대향전극(1230, 2230, 3230) 각각은 연결전극(240) 및 금속 뱅크층(300)을 통해 공통전압전극(VSL)에 전기적으로 연결될 수 있다. 구체적으로, 제1 대향전극(1230)의 외측부분은 제1 개구(OP1)을 향하는 금속 뱅크층(300)의 측면(예컨대 제1 금속층(310)의 측면)과 전기적으로 연결(예, 직접 접촉)될 수 있다. 연결전극(240)은 제1 컨택홀(CNT1)을 향하는 금속 뱅크층(300)의 측면과 전기적으로 연결(예, 직접 접촉)될 수 있다. 즉, 금속 뱅크층(300)의 양 측면은 각각 연결전극(240) 및 제1 대향전극(1230)과 직접 접촉될 수 있다. 이에 따라, 연결전극(240) 및 제1 대향전극(1230)은 전기적으로 연결될 수 있고, 연결전극(240)은 공통전압전극(VSL)과 제1 컨택홀(CNT1)을 통해 연결될 수 있으므로, 제1 대향전극(1230)과 공통전압전극(VSL)은 전기적으로 연결될 수 있다.
이에 따라, 금속 뱅크층(300)의 제1 개구(OP1)에 배치된 제1 대향전극(1230), 금속 뱅크층(300)의 제2 개구(OP2)에 배치된 제2 대향전극(2230), 및 금속 뱅크층(300)의 제3 개구(OP3)에 배치된 제3 대향전극(3230)은 공간적으로 서로 분리 또는 이격됨에도 불구하고, 제1 대향전극(1230), 제2 대향전극(2230), 및 제3 대향전극(3230)은 전기적으로 연결될 수 있으며, 동일한 전압 레벨을 가질 수 있다. 즉, 제1 대향전극(1230), 제2 대향전극(2230), 및 제3 대향전극(3230)은 각각 공통전압전극(VSL)이 제공하는 전압(예컨대, 공통전압)과 동일한 전압 레벨을 가질 수 있다.
결론적으로, 본 발명의 일 실시예에 따른 표시 장치에서는 제1 내지 제3 대향전극(1230, 2230, 3230)이 각각 연결전극(240) 및 금속 뱅크층(300)에 의해 공통전압전극(VSL)과 연결되어 공통전압(ELVSS)을 전달받을 수 있으므로, 대향전극(230)의 전압 강하를 효과적으로 방지할 수 있다.
도 7a 내지 도 7o는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정을 나타낸 단면도이다.
도 7a를 참조하면, 기판(100) 상에 제1 내지 제3 부화소회로(PC1, PC2, PC3) 및 제1 유기절연층(109), 제2 유기절연층(111) 및 접속메탈(CM)이 형성될 수 있다. 일 실시예로, 도 7a는 사이에는 제1 내지 제3 부화소회로(PC1, PC2, PC3)가 도 5a를 참조하여 설명한 부화소회로(PC, 도 5a)와 동일한 구조를 갖는 것을 도시한다.
제2 유기절연층(111) 상에 제1 내지 제3 부화소전극(1210, 2210, 3210)을 형성하고, 공통전압전극(VSL)들을 형성할 수 있다. 제1 내지 제3 부화소전극(1210, 2210, 321)은 제1 내지 제3 부화소영역(PA1, PA2, PA3)에 각각 배치되며, 서로 이격될 수 있다. 공통전압전극(VSL)들은 제1 내지 제3 부화소전극(1210, 2210, 3210) 중 어느 하나와 인접하게 배치될 수 있다. 제1 내지 제3 부화소전극(1210, 2210, 3210) 및 공통전압전극(VSL)들은 동일한 공정에서 함께 형성될 수 있다. 제1 내지 제3 부화소전극(1210, 2210, 3210) 및 공통전압전극(VSL)들은 동일한 물질을 포함할 수 있다.
제1 내지 제3 부화소전극(1210, 2210, 3210) 및 공통전압전극(VSL)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 반사층 및 ITO, IZO, ZnO 또는 In2O3로 형성된 투명도전층을 포함할 수 있다. 일부 실시예로서, 제1 내지 제3 부화소전극(1210, 2210, 3210) 및 공통전압전극(VSL)은 ITO층, Ag층, ITO층이 순차적으로 적층된 구조일 수 있다.
제1 내지 제3 보호층(1113, 2113, 3113)은 각각 제1 내지 제3 부화소전극(1210, 2210, 3210)과 중첩하도록 형성될 수 있다. 제1 내지 제3 보호층(1113, 2113, 3113)은 ITO, IZO, IGZO, ITZO, ZnO, AZO, GZO, ZTO, GTO, 및 FTO등과 같은 도전성 산화물을 포함할 수 있다. 제1 내지 제3 보호층(1113, 2113, 3113) 및 제1 내지 제3 부화소전극(1210, 2210, 3210)은 동일한 공정에서 함께 패터닝될 수 있다.
제1 내지 제3 보호층(1113, 2113, 3113) 상으로, 제1 금속층(310) 및 제2 금속층(320)을 포함하는 금속 뱅크층(300)이 형성될 수 있으며, 금속 뱅크층(300)이 형성되기 전에 절연층(115)이 형성될 수 있다.
절연층(115) 상에 금속 뱅크층(300)에 해당하는 물질층들, 예컨대 제1 금속층(310), 및 제1 금속층(310) 상의 제2 금속층(320)을 형성할 수 있다. 제1 금속층(310) 및 제2 금속층(320)의 물질 및 두께와 같은 특징은 앞서 도 5c를 참조하여 설명한 바와 같다. 예컨대, 제1 금속층(310)의 두께는 제2 금속층(320)의 두께 보다 클 수 있다.
제1 부화소영역(PA1)에는 금속 뱅크층(300)에 제1 개구(OP1)가 형성될 수 있다. 금속 뱅크층(300)의 제1 개구(OP1)의 구조 및 형성 과정은 앞서 도 5d 내지 도 5h를 참조하여 설명하 바와 같다. 즉, 포토레지스트(PR)를 마스크로 하여 제2 금속층(320)의 일부, 및 제1 금속층(310)의 일부를 순차적으로 제거할 수 있고, 언더컷 형상의 개구를 형성할 수 있다. 또한, 제1 부화소영역(PA1)에는 금속 뱅크층(300)의 제1 개구(OP1)와 중첩하도록 절연층(115) 및 보호층(113)에도 개구가 형성될 수 있다. 금속 뱅크층(300)의 제1 개구(OP1), 절연층(115)의 개구 및 보호층(113)의 개구를 통해 제1 부화소전극(1210)의 상면의 일부가 노출될 수 있다.
이후, 제1 부화소전극(1210)과 중첩하도록 제1 중간층(1220) 및 제1 대향전극(1230)을 형성할 수 있다. 제1 중간층(1220) 및 제1 대향전극(1230)은 금속 뱅크층(300)의 제1 개구(OP1), 절연층(115)의 개구 및 보호층(113)의 개구를 채울 수 있다. 즉, 제1 중간층(1220)은 금속 뱅크층(300)의 제1 개구(OP1), 절연층(115)의 개구, 및 보호층(113)의 개구를 통해 제1 부화소전극(1210)과 중첩 및 접촉할 수 있다. 다만, 제1 중간층(1220) 및 제1 대향전극(1230)은 표시 패널의 전면에 증착될 수 있어, 제1 더미중간층(1220b) 및 제1 더미대향전극(1230b)은 금속 뱅크층(300) 상에 배치될 수 있다. 제1 중간층(1220) 및 제1 대향전극(1230)은 각각 열증착법과 같은 증착 방식을 통해 형성될 수 있다.
다음으로, 제1 발광다이오드(ED1)를 덮도록 제1 부화소 무기봉지층(1510)이 형성될 수 있다. 상대적으로 스텝 커버리지가 우수한 제1 부화소 무기봉지층(1510)은 제1 부화소영역(PA1)의 제1 개구(OP1)의 내측면의 적어도 일부를 커버할 수 있다. 또한, 제1 부화소 무기봉지층(1510)은 제1 더미대향전극(1230b)의 상면을 커버하도록 연속적으로 형성될 수 있다.
도 7b를 참조하면, 제1 부화소 무기봉지층(1510) 상에 포토레지스트(PR) 및 하프톤 포토레지스트(HPR)를 형성할 수 있다. 포토레지스트(PR)은 제1 부화소영역(PA1)에 중첩하도록 형성할 수 있고, 하프톤 포토레지스트(HPR)은 각각 제2 부화소영역(PA2) 및 제3 부화소영역(PA3)에 중첩하도록 형성할 수 있다. 비부화소영역(NPA)의 상부에는 포토레지스트(PR) 및 하프톤 포토레지스트(HPR)가 형성되지 않을 수 있다. 포토레지스트(PR)는 제1 부화소영역(PA1)에 중첩되도록 형성되므로, 제1 부화소영역(PA1)에 형성된 제1 개구(OP1)를 채우도록 형성될 수 있다.
포토레지스트(PR)는 감광성 물질층을 제1 부화소 무기봉지층(1510) 상에 형성한 후, 풀톤 마스크를 이용하여 감광성 물질층을 노광하고 현상함으로써 형성할 수 있다. 하프톤 포토레지스트(HPR)는 마찬가지로 감광성 물질층을 제1 부화소 무기봉지층(1510) 상에 형성한 후, 하프톤 마스크를 이용하여 감광성 물질층을 노과하고 현상함으로써 형성할 수 있다. 이에, 풀톤 마스크를 이용하여 형성된 포토레지스트(PR)의 두께는 하프톤 마스크를 이용하여 형성된 하프톤 포토레지스트(HPR)의 두께보다 두꺼울 수 있다.
도 7c를 참조하면, 포토레지스트(PR) 및 하프톤 포토레지스트(HPR)을 마스크로 이용하여 비부화소영역(NPA)에 위치하는 구조물의 일부를 제거하여, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성할 수 있다. 즉, 포토레지스트(PR) 및 하프톤 포토레지스트(HPR)가 배치되지 않은 영역인 비부화소영역(NPA)에서는 공통전압전극(VSL)과 중첩하는 구조물의 일부가 제거되어 공통전압전극(VSL)을 노출시킬 수 있다. 구체적으로, 공통전압전극(VSL)과 중첩하는 절연층(115)의 일부, 제1 금속층(310)의 일부, 제2 금속층(320)의 일부, 제1 더미중간층(1220b)의 일부, 제1 더미대향전극(1230b)의 일부, 및 제1 부화소 무기봉지층(1510)의 일부가 제거되어 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성할 수 있다. 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성하는 공정은 건식 식각 공정을 통해 진행될 수 있다.
제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성하는 식각 공정과 동시에, 제2 부화소영역(PA2) 및 제3 부화소영역(PA3)에 위치하는 구조물의 일부도 제거될 수 있다. 즉, 공통전압전극(VSL)과 중첩되는 영역뿐만 아니라, 하프톤 포토레지스트(HPR)이 배치된 영역에서도 식각 공정이 진행될 수 있다. 구체적으로, 제2 부화소영역(PA2) 및 제3 부화소영역(PA3)에 위치하는 제1 더미중간층(1220b)의 일부, 제1 더미대향전극(1230b)의 일부, 및 제1 부화소 무기봉지층(1510)의 일부가 제거될 수 있다. 즉, 제2 부화소전극(2210) 및 제3 부화소전극(3210) 상에는 절연층(115) 및 금속 뱅크층(300)이 남아있을 수 있다. 이는, 제2 부화소영역(PA2) 및 제3 부화소영역(PA3)에 배치되는 하프톤 포토레지스트(HPR)는 하프톤 마스크를 이용하여 형성되므로, 제1 부화소영역(PA1)에 배치되는 포토레지스트(PR)에 비해 두께가 작기 때문이다. 식각 공정이 진행되는 동안, 제2 부화소영역(PA2) 및 제3 부화소영역(PA3)에 배치되는 하프톤 포토레지스트(HPR)는 식각되어 제거되고, 하프톤 포토레지스트(HPR)의 하부에 배치된 구조물 중 일부인 제1 더미중간층(1220b), 제1 더미대향전극(1230b), 및 제1 부화소 무기봉지층(1510)이 제거될 수 있다.
제1 부화소영역(PA1)에서도 식각이 진행될 수 있으나, 포토레지스트(PR)가 풀톤 마스크로 형성되어 두께가 두껍기 때문에, 포토레지스트(PR)의 일부가 식각되고, 남은 포토레지스트(PR) 및 포토레지스트의 하부 구조물은 식각되지 않을 수 있다.
이와 같이, 하프톤 마스크를 이용한 하프톤 포토레지스트(HPR)를 제2 부화소영역(PA2) 및 제3 부화소영역(PA3)에 배치함에 따라, 추가적인 마스크없이 공통전압전극(VSL)을 노출시키는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT3)을 형성할 수 있다. 추가적인 마스크를 요하지 않으므로, 공통전압전극(VSL)과 대향전극(230)을 전기적으로 연결시키켜 대향전극(230)의 전압 강하를 효율적으로 방지하고, 원가 절감 및 공정 시간을 단축하는 효과를 동시에 구현할 수 있다.
이후, 제1 부화소영역(PA1)에 잔여하는 포토레지스트(PR)를 애싱공정을 통해 제거한다.
다음으로, 도 7d를 참조하면, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)까지 형성된 표시 패널의 전면에 연결전극(240)을 형성할 수 있다. 제1 부화소영역(PA1)에서 연결전극(240)은 제1 부화소 무기봉지층(1510)상에 배치되고 제1 개구(OP1)의 내면을 커버하도록 연장될 수 있다. 연결전극(240)은 제2 부화소영역(PA2) 및 제3 부화소영역(PA3)에서는 금속 뱅크층(300)상에 배치될 수 있다.
연결전극(240)은 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)의 내측면을 커버하도록 연장될 수 있다. 구체적으로, 연결전극(240)은 제1 부화소영역(PA1)에 배치되는 금속 뱅크층(300)의 제1 컨택홀(CNT1)을 향하는 측면으로부터, 제2 부화소영역(PA2)에 배치되는 금속 뱅크층(300)의 제1 컨택홀(CNT1)을 향하는 측면까지 연장될 수 있다. 마찬가지로, 연결전극(240)은 제2 부화소영역(PA2)에 배치되는 금속 뱅크층(300)의 제2 컨택홀(CNT2)을 향하는 측면으로부터, 제3 부화소영역(PA3)에 배치되는 금속 뱅크층(300)의 제2 컨택홀(CNT2)을 향하는 측면까지 연장될 수 있다. 또한, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)은 공통전압전극(VSL)의 상면의 일부를 노출하므로, 연결전극(240)의 하면의 일부는 공통전압전극(VSL)과 직접 접촉할 수 있다.
연결전극(240)은 앞서 설명하였듯이, 일함수가 낮은 도전성 물질로 형성될 수 있다. 연결전극(240)은 대향전극(230)과 동일한 물질을 포함할 수 있다. 예컨대, 연결전극(240)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 일 실시예에서, 연결전극(240)은 마그네슘(Mg) 및 은(Ag)이 적층된 구조를 포함할 수 있다.
이후, 제2 부화소영역(PA2)에 제2 개구(OP2)를 형성하기 위하여, 제2 부화소전극(2210)과 중첩하는 일부 영역을 제외한 나머지 영역에 포토레지스트(PR)를 형성할 수 있다.
다음으로, 도 7e를 참조하면, 제2 부화소영역(PA2)에는 금속 뱅크층(300)에 제2 개구(OP2)가 형성될 수 있다. 금속 뱅크층(300)의 제2 개구(OP2)의 구조 및 형성 과정은 앞서 도 5d 내지 도 5h를 참조하여 설명한 바와 같다. 즉, 포토레지스트(PR)를 마스크로 하여 제2 금속층(320)의 일부, 및 제1 금속층(310)의 일부를 순차적으로 제거할 수 있고, 언더컷 형상의 개구를 형성할 수 있다. 또한, 제2 부화소영역(PA2)에는 금속 뱅크층(300)의 제2 개구(OP2)와 중첩하도록 절연층(115)의 개구(115OP2) 및 보호층(113)의 개구(113OP2)가 형성될 수 있다. 금속 뱅크층(300)의 제2 개구(OP2), 절연층(115)의 개구(115OP2) 및 보호층(113)의 개구(113OP2)를 통해 제2 부화소전극(2210)의 상면의 일부가 노출될 수 있다.
다음으로, 도 7f를 참조하면, 제2 부화소전극(2210)과 중첩하도록 제2 중간층(2220) 및 제2 대향전극(2230)을 형성할 수 있다. 제2 중간층(2220) 및 제2 대향전극(2230)은 금속 뱅크층(300)의 제2 개구(OP2), 절연층(115)의 개구 및 보호층(113)의 개구를 채울 수 있다. 즉, 제2 중간층(2220)은 금속 뱅크층(300)의 제2 개구(OP2), 절연층(115)의 개구, 및 보호층(113)의 개구를 통해 제2 부화소전극(2210)과 중첩 및 접촉할 수 있다. 다만, 제2 중간층(2220) 및 제2 대향전극(2230)은 표시 패널의 전면에 증착될 수 있어, 제2 더미중간층(2220b) 및 제2 더미대향전극(2230b)은 제1 부화소영역(PA1), 제3 부화소영역(PA3) 및 비부화소영역(NPA)에도 배치될 수 있다. 제2 더미중간층(2220b)의 일부 및 제2 더미대향전극(2230b)의 일부는 제1 개구(OP1)의 내측, 제1 컨택홀(CNT1)의 내측, 및 제2 컨택홀(CNT2)의 내측에도 배치될 수 있다. 제2 중간층(2220) 및 제2 대향전극(2230)은 각각 열증착법과 같은 증착 방식을 통해 형성될 수 있다.
이후, 제2 발광다이오드(ED2)를 덮도록 제2 부화소 무기봉지층(2510)이 형성될 수 있다. 상대적으로 스텝 커버리지가 우수한 제2 부화소 무기봉지층(2510)은 제2 부화소영역(PA2)의 제2 개구(OP2)의 내측면의 적어도 일부를 커버할 수 있다. 또한, 제2 부화소 무기봉지층(2510)은 제2 더미대향전극(2230b)의 상면을 커버하도록 연속적으로 형성될 수 있다.
다음으로, 도 7g를 참조하면, 제2 부화소 무기봉지층(2510) 상에 포토레지스트(PR)를 형성할 수 있다. 다만, 포토레지스트(PR)는 제2 부화소전극(2210)과 중첩하도록 제2 부화소영역(PA2)에만 형성될 수 있다. 포토레지스트(PR)는 제2 부화소영역(PA2)에 중첩되도록 형성되므로, 제2 부화소영역(PA2)에 형성된 제2 개구(OP2)를 채우도록 형성될 수 있다. 포토레지스트(PR)는 감광성 물질층을 제2 부화소 무기봉지층(2510) 상에 형성한 후, 풀톤 마스크를 이용하여 감광성 물질층을 노광하고 현상함으로써 형성할 수 있다.
다음으로, 도 7h를 참조하면, 포토레지스트(PR)을 마스크로 이용하여, 제2 부화소영역(PA2)을 제외한 영역에 위치하는 구조물의 일부를 제거할 수 있다. 구체적으로, 제2 부화소영역(PA2)을 제외한 제1 부화소영역(PA1), 제3 부화소영역(PA3), 및 비부화소영역(NPA)에 배치되는 제2 더미중간층(2220b)의 일부, 제2 더미대향전극(2230b)의 일부, 및 제2 부화소 무기봉지층(2510)의 일부가 제거될 수 있다. 이에, 제2 부화소영역(PA2)에만 제2 중간층(2220), 제2 더미중간층(2220b), 제2 대향전극(2230), 제2 더미대향전극(2230b), 및 제2 부화소 무기봉지층(2510)이 배치될 수 있다.
도 7i를 참조하면, 제2 부화소영역(PA2)에 잔여하는 포토레지스트(PR)를 애싱공정을 통해 제거할 수 있다.
도 7j를 참조하면, 제3 부화소영역(PA3)에 제3 개구(OP3)를 형성하기 위하여, 제3 부화소전극(3210)과 중첩하는 일부 영역을 제외한 나머지 영역에 포토레지스트(PR)를 형성할 수 있다.
도 7k를 참조하면, 제3 부화소영역(PA3)에는 금속 뱅크층(300)에 제3 개구(OP3)가 형성될 수 있다. 금속 뱅크층(300)의 제3 개구(OP3)의 구조 및 형성 과정은 앞서 도 5d 내지 도 5h를 참조하여 설명한 바와 같다. 즉, 포토레지스트(PR)를 마스크로 하여 제2 금속층(320)의 일부, 및 제1 금속층(310)의 일부를 순차적으로 제거할 수 있고, 언더컷 형상의 개구를 형성할 수 있다. 또한, 제3 부화소영역(PA3)에는 금속 뱅크층(300)의 제3 개구(OP3)와 중첩하도록 절연층(115)의 개구(115OP3) 및 보호층(113)의 개구(113OP3)가 형성될 수 있다. 금속 뱅크층(300)의 제3 개구(OP3), 절연층(115)의 개구(115OP3) 및 보호층(113)의 개구(113OP3)를 통해 제3 부화소전극(3210)의 상면의 일부가 노출될 수 있다.
다음으로, 도 7l을 참조하면, 제3 부화소전극(3210)과 중첩하도록 제3 중간층(3220) 및 제3 대향전극(3230)을 형성할 수 있다. 제3 중간층(3220) 및 제3 대향전극(3230)은 금속 뱅크층(300)의 제3 개구(OP3), 절연층(115)의 개구 및 보호층(113)의 개구를 채울 수 있다. 즉, 제3 중간층(3220)은 금속 뱅크층(300)의 제3 개구(OP3), 절연층(115)의 개구, 및 보호층(113)의 개구를 통해 제3 부화소전극(3210)과 중첩 및 접촉할 수 있다. 다만, 제3 중간층(3220) 및 제3 대향전극(3230)은 표시 패널의 전면에 증착될 수 있어, 제3 더미중간층(3220b) 및 제3 더미대향전극(3230b)은 제1 부화소영역(PA1), 제2 부화소영역(PA2) 및 비부화소영역(NPA)에도 배치될 수 있다. 제3 더미중간층(3220b)의 일부 및 제3 더미대향전극(3230b)의 일부는 제1 개구(OP1)의 내측, 제1 컨택홀(CNT1)의 내측, 제2 개구(OP2)의 내측, 및 제2 컨택홀(CNT2)의 내측에도 배치될 수 있다. 제3 중간층(3220) 및 제3 대향전극(3230)은 각각 열증착법과 같은 증착 방식을 통해 형성될 수 있다.
이후, 제3 발광다이오드(ED3)를 덮도록 제3 부화소 무기봉지층(3510)이 형성될 수 있다. 상대적으로 스텝 커버리지가 우수한 제3 부화소 무기봉지층(3510)은 제3 부화소영역(PA3)의 제3 개구(OP3)의 내측면의 적어도 일부를 커버할 수 있다. 또한, 제3 부화소 무기봉지층(3510)은 제3 더미대향전극(3230b)의 상면을 커버하도록 연속적으로 형성될 수 있다.
다음으로, 도 7m을 참조하면, 제3 부화소 무기봉지층(3510) 상에 포토레지스트(PR)를 형성할 수 있다. 다만, 포토레지스트(PR)는 제3 부화소전극(3210)과 중첩하도록 제3 부화소영역(PA3)에만 형성될 수 있다. 포토레지스트(PR)는 제3 부화소영역(PA3)에 중첩되도록 형성되므로, 제3 부화소영역(PA3)에 형성된 제3 개구(OP3)를 채우도록 형성될 수 있다. 포토레지스트(PR)는 감광성 물질층을 제3 부화소 무기봉지층(3510) 상에 형성한 후, 풀톤 마스크를 이용하여 감광성 물질층을 노광하고 현상함으로써 형성할 수 있다.
다음으로, 도 7n을 참조하면, 포토레지스트(PR)을 마스크로 이용하여, 제3 부화소영역(PA3)을 제외한 영역에 위치하는 구조물의 일부를 제거할 수 있다. 구체적으로, 제3 부화소영역(PA3)을 제외한 제1 부화소영역(PA1), 제2 부화소영역(PA2), 및 비부화소영역(NPA)에 배치되는 제3 더미중간층(3220b)의 일부, 제3 더미대향전극(3230b)의 일부, 및 제3 부화소 무기봉지층(3510)의 일부가 제거될 수 있다. 이에, 제3 부화소영역(PA3)에만 제3 중간층(3220), 제3 더미중간층(3220b), 제3 대향전극(3230), 제3 더미대향전극(3230b), 및 제3 부화소 무기봉지층(3510)이 배치될 수 있다.
다음으로, 도 7o를 참조하면, 연결전극(240), 제2 부화소 무기봉지층(2510), 및 제3 부화소 무기봉지층(3510) 상에 유기봉지층(520) 및 제2 무기봉지층(530)을 형성할 수 있다.
유기봉지층(520)은 모노머를 도포하고 이를 경화하여 형성할 수 있다. 일부 실시예로서, 유기봉지층(520)의 일부는 제1 내지 제3 개구(OP1, OP2, OP3), 제1 컨택홀(CNT1) 및/또는 제2 컨택홀(CNT2)을 적어도 부분적으로 채울 수 있다.
제2 무기봉지층(530)은 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물, 징크산화물, 실리콘산화물, 실리콘질화물, 실리콘산질화물 중 하나 이상의 무기물을 포함할 수 있으며, 화학기상증착법과 같은 방식으로 증착될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
113: 보호층
115: 절연층
210: 부화소전극
220: 중간층
230: 대향전극
1113, 2113, 3113: 제1 내지 제3 보호층
1210, 2210, 3210: 제1 내지 제3 부화소전극
1220, 2220, 3220: 제1 내지 제3 중간층
1220b, 2220b, 3220b: 제1 내지 제3 더미중간층
1230, 2230, 3230: 제1 내지 제3 대향전극
1230b, 2230b, 3230b: 제1 내지 제3 더미대향전극
240: 연결전극
VSL: 공통전압전극
OP1, OP2, OP3: 제1 내지 제3 개구
CNT1, CNT2: 제1 컨택홀, 제2 컨택홀
PR: 포토레지스트
HPR: 하프톤 포토레지스트
500: 봉지층
510: 제1 무기봉지층
1510, 2510, 3510: 제1 내지 제3 부화소 무기봉지층
520: 유기봉지층
530: 제2 무기봉지층

Claims (20)

  1. 제1 부화소전극;
    상기 제1 부화소전극과 인접하게 배치된 공통전압전극;
    상기 제1 부화소전극과 중첩하는 제1 개구 및 상기 공통전압전극과 중첩하는 제1 컨택홀을 가지고, 제1 금속층 및 상기 제1 금속층 상의 제2 금속층을 포함하는, 금속 뱅크층;
    상기 제1 부화소전극의 외측부분과 상기 금속 뱅크층 사이에 배치되는 절연층;
    상기 금속 뱅크층의 상기 제1 개구를 통해 상기 제1 부화소전극과 중첩하는 제1 중간층;
    상기 금속 뱅크층의 상기 제1 개구를 통해 상기 제1 중간층 상에 배치되며, 상기 금속 뱅크층과 전기적으로 연결되는 제1 대향전극; 및
    상기 금속 뱅크층의 상기 제1 컨택홀을 통해 상기 공통전압전극과 전기적으로 연결된 연결전극;을 포함하고,
    상기 연결전극은 상기 금속 뱅크층을 상기 공통전압전극에 전기적으로 연결하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 대향전극은 상기 금속 뱅크층의 상기 제1 개구를 향하는 상기 제1 금속층의 측면과 직접 접촉하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 연결전극은 상기 금속 뱅크층의 상기 제1 컨택홀을 향하는 금속 뱅크층의 측면과 직접 접촉하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 대향전극 상에 배치되는 제1 무기봉지층을 더 포함하고,
    상기 연결전극은 상기 제1 무기봉지층 상으로 연장되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 연결전극 상에 배치되는 제1 유기봉지층; 및
    상기 제1 유기봉지층 상에 배치되는 제2 무기봉지층;을 더 포함하는, 표시 장치.
  6. 제1 항에 있어서,
    상기 금속 뱅크층의 상기 제1 개구를 향하는 상기 제2 금속층의 일 부분은,
    상기 제2 금속층의 바닥면과 상기 제1 금속층의 측면이 접하는 지점으로부터 상기 제1 개구를 향해 연장된 팁을 포함하는, 표시 장치.
  7. 제1 항에 있어서,
    상기 연결전극은 상기 제1 대향전극과 동일한 물질을 포함하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 부화소전극의 상기 외측부분과 상기 절연층 사이에 개재되는 보호층을 더 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 보호층은 투명 도전성 산화물(transparent conductive oxide: TCO)을 포함하는, 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 중간층과 동일한 물질을 포함하며, 상기 제2 금속층 상에 배치되는 제1 더미중간층을 더 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 대향전극과 동일한 물질을 포함하며, 상기 제1 더미중간층 상에 배치되는 제1 더미대향전극을 더 포함하는, 표시 장치.
  12. 제1 항에 있어서,
    제2 부화소전극;
    상기 금속 뱅크층의 제2 개구를 통해 상기 제2 부화소전극과 중첩하는 제2 중간층; 및
    상기 금속 뱅크층의 상기 제2 개구를 통해 상기 제2 중간층 상에 배치되는 제2 대향전극;을 더 포함하고,
    상기 공통전압전극은 상기 제1 부화소전극 및 상기 제2 부화소전극 사이에 배치되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 중간층과 동일한 물질을 포함하며, 상기 제2 금속층 상에 배치되는 제2 더미중간층;
    상기 제2 대향전극과 동일한 물질을 포함하며, 상기 제2 더미중간층 상에 배치되는 제2 더미대향전극;을 더 포함하고,
    상기 제2 더미중간층 및 상기 제2 금속층 사이에 상기 연결전극이 개재되는, 표시 장치.
  14. 제1 부화소전극, 제2 부화소전극, 및 제3 부화소전극을 포함하는 부화소전극을 형성하는 단계;
    상기 제1 부화소전극, 상기 제2 부화소전극, 및 상기 제3 부화소전극 중 적어도 하나와 인접하게 공통전압전극을 형성하는 단계;
    상기 제1 부화소전극, 상기 제2 부화소전극, 상기 제3 부화소전극 및 상기 공통전압전극 상에 배치되도록 절연층을 형성하는 단계;
    상기 절연층 상에, 제1 금속층 및 상기 제1 금속층 상의 제2 금속층을 포함하는 금속 뱅크층을 형성하는 단계;
    상기 제1 부화소전극과 중첩하는, 상기 금속 뱅크층의 제1 개구를 형성하는 단계;
    상기 제1 부화소전극과 중첩하는, 상기 절연층의 개구를 형성하는 단계;
    상기 금속 뱅크층의 제1 개구 및 상기 절연층의 개구를 통해 상기 제1 부화소전극과 중첩하는 제1 중간층을 형성하는 단계;
    상기 금속 뱅크층의 제1 개구 및 상기 절연층의 개구를 통해 상기 제1 중간층 상에 배치되는 제1 대향전극을 형성하는 단계;
    상기 절연층 및 상기 금속 뱅크층에 상기 공통전압전극과 중첩하도록 제1 컨택홀을 형성하는 공정; 및
    상기 제1 컨택홀을 통해 상기 공통전압전극에 전기적으로 연결되고, 상기 금속 뱅크층과 상기 공통전압전극을 전기적으로 연결하는 연결전극을 형성하는 단계;을 포함하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 대향전극을 형성하는 단계는,
    상기 제1 대향전극이 상기 금속 뱅크층의 제1 개구를 향하는 상기 제1 금속층의 측면과 직접 접촉되도록 상기 제1 대향전극을 증착하는 단계를 포함하고,
    상기 연결전극을 형성하는 단계는,
    상기 연결전극이 상기 금속 뱅크층의 상기 제1 컨택홀을 향하는 상기 제1 금속층의 측면과 직접 접촉하도록 상기 연결전극을 증착하는 단계를 포함하는, 표시 장치의 제조 방법.
  16. 제14 항에 있어서,
    상기 제1 컨택홀을 형성하는 공정은,
    상기 제1 부화소전극, 상기 제2 부화소전극, 및 상기 제3 부화소전극과 중첩하도록 각각 포토레지스트를 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 포토레지스트를 형성하는 단계는,
    상기 제1 부화소전극과 중첩하도록, 풀톤 마스크를 이용하여 제1 포토레지스트를 형성하는 단계;
    상기 제2 부화소전극과 중첩하도록, 하프톤 마스크를 이용하여 제2 포토레지스트를 형성하는 단계; 및
    상기 제3 부화소전극과 중첩하도록, 하프톤 마스크를 이용하여 제3 포토레지스트를 형성하는 단계;를 포함하는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 컨택홀을 형성하는 공정은,
    상기 절연층, 상기 금속 뱅크층, 상기 제1 중간층, 및 상기 제1 대향전극 중 상기 공통전압전극과 중첩하는 일부 영역을 제거하는 단계; 및
    상기 제1 중간층, 및 상기 제1 대향전극 중 상기 제2 포토레지스트 및 상기 제3 포토레지스트와 중첩하는 일부 영역을 제거하는 단계;를 더 포함하는, 표시 장치의 제조 방법.
  19. 제14 항에 있어서,
    상기 제1 대향전극 상에 배치되는 제1 무기봉지층을 형성하는 단계;를 더 포함하고,
    상기 연결전극은 상기 제1 무기봉지층 상에 형성되는, 표시 장치의 제조 방법.
  20. 제14 항에 있어서,
    상기 금속 뱅크층의 제1 개구를 형성하는 단계는,
    상기 금속 뱅크층의 제1 개구를 향하는 상기 제2 금속층의 일부분이, 상기 제2 금속층의 바닥면과 상기 제1 금속층의 측면이 접하는 지점으로부터 상기 제1 개구를 향해 연장된 팁을 포함하도록 제1 금속층을 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
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