KR20240058833A - 메모리 디바이스 및 메모리 디바이스 제조 방법 - Google Patents

메모리 디바이스 및 메모리 디바이스 제조 방법 Download PDF

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KR20240058833A
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라이너 옌-치에 후앙
하이-칭 첸
청-테 린
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

집적 회로 디바이스는 무-염소 전구체들로 형성된 강유전체 층을 포함한다. 이 강유전체 재료는 HfxZr1-xO2 조성물 일 수 있다. 강유전체 층은 강유전체 전계 효과 트랜지스터 (FeFET) 같은 메모리 디바이스에서 이용될 수 있다. 무-염소 전구체들로 형성된 강유전체 층은 염소 잔여물을 갖지 않는다. 염소의 부재는 시간-의존성 유전체 브레이크다운 (TDDB) 및 바이어스 온도 불안정성 (BTI)을 개선한다.

Description

메모리 디바이스 및 메모리 디바이스 제조 방법 {MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
관련출원
본 출원은, 2020년 10월 30일에 출원된 미국 가출원 번호 제63/107,579 호의 이익을 주장하며, 이 출원의 전체 내용은 참조에 의해 본 출원에 포함된다.
많은 현대의 전자 디바이스들은 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비-휘발성 메모리일 수 있다. 비-휘발성 메모리는 전원의 부재에도 저장된 데이터를 유지하는 반면에, 휘발성 메모리는 전원이 제거될 때 그것에 저장된 데이터를 잃는다. 빈번한 리프레시를 요구하는 동적 랜덤-액세스 메모리(DRAM)는 휘발성 메모리이다. 비-휘발성 전자 메모리는, 예를 들어, 저항 랜덤-액세스 메모리(RRAM), 자기저항식 랜덤-액세스 메모리(MRAM), 강유전체 랜덤-액세스 메모리(FeRAM), 상변화 메모리(PCM) 등을 포함한다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 축척대로 그려지지 않았다는 점을 강조한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1a는 본 교시들의 일부 양태들에 따른 집적 회로 디바이스의 측단면도를 도시한다.
도 1b는 본 교시들의 일부 다른 양태들에 따른 집적 회로 디바이스의 측단면도를 도시한다..
도 2는 본 교시들의 일부 다른 양태들에 따른 집적 회로 디바이스의 측단면도를 도시한다.
도 3 내지 6은 도 1a의 디바이스 같은 디바이스 형성의 방법을 예시하는 일련의 단면도이다.
도 7은 본 교시들에 따른 강유전체 층을 포함하는 집적 회로 디바이스 형성의 방법을 도시한 플로우 차트를 제공한다.
본 개시내용은 본 개시내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략화 하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2피처 위의 또는 그 상의 제 1피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1및 제 2 피처들이 직접 접촉하지 않을 수 있도록, 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 참조 번호들 및/또는 문자들을 다양한 예들에서 반복할 수 있다. 이러한 반복은 단순성 및 명확성의 목적을 위함이고, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
추가적으로, “아래 있는”, “아래”, “하위”, “위에 있는”, “상위” 등과 같은 공간적으로 관련된 용어들은 본원에서 설명의 용이함을 위해, 도면들에서 나타내어진 바와 같은 하나의 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)에 대한 관계를 설명하는 데 이용될 수 있다. 공간적으로 관련된 용어들은, 도면들에 도시된 배향에 부가하여, 이용 중인 디바이스나 동작의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 이용되는 공간적으로 관련된 기술어들은 마찬가지로 상응하게 해석될 수 있다.
다양한 집적 회로 디바이스들은 강유전체 재료의 층들을 포함한다. 예를 들어, 특정한 메모리 디바이스들은 데이터 저장 층으로서 강유전체 층을 이용한다. 이러한 메모리 디바이스들 중 일부에서, 강유전체 층은 전기 쌍극자의 분극을 유지함으로써 데이터를 저장한다. 이러한 전기 쌍극자의 제1 배향은 논리적 “1”을 나타낼 수 있고, 제2 배향은 논리적 “0”을 나타낼 수 있다. 강유전체 재료가 사용될 수 있는 다양한 메모리 구조들이 있다. 일부 강유전체 메모리의 실시예들에서, 강유전체 층은 데이터를 저장하는 커패시터 안의 두개의 판들 사이에 배치된다. 1T-1C 메모리 구조는, 예를 들어, 강유전체 커패시터들을 이용할 수 있다. 다른 강유전체 메모리 실시예들에서, 강유전체 층은 데이터를 저장하는 트랜지스터 구조 안에 있는 게이트 전극과 채널 사이에 배치된다. 강유전체 전계 효과 트랜지스터(FeFET)는 일 예시이다. 강유전체 층이 나타나는 구조에 관계없이, 디바이스가 긴 수명과 높은 신뢰성을 가지는 것이 바람직하다. 수명을 제한할 수 있는 하나의 메커니즘은 강유전체 층 안에서의 시간-의존성 유전체 브레이크다운(TDDB)이다. 비록 TDDB의 매커니즘들은 확실하지 않지만, 동작연장된 동작 기간동안 강유전체 층을 통한 누설 전류가 증가하는 것이 관찰될 수 있다. 신뢰성을 제한할 수 있는 하나의 메커니즘은 파지티브 바이어스 온도 불안정성(PBTI) 및 네거티브 바이어스 온도 불안정성(NBTI) 같은 바이어스 온도 불안정성(BTI)이다. BTI는 강유전체 층 안에서 전하 트랩핑과 관련이 있을 수 있으며, 연속적인 동작의 기간동안 강유전체 층을 포함하는 디바이스의 문턱값 전압의 변형으로 나타난다.
본 개시내용의 발명자들은 TDDB 및 BTI가 강유전체 층들로부터 염소 잔여물들을 제거함으로써 개선될 수 있다고 결정했다. 그들은 1 ppm 정도로 적은 염소가 TDDB/BTI를 초래할 수 있으며, TDDB/BTI는 1 ppm 염소 미만으로 강유전체 재료들을 생산하여 실질적으로 완화될 수 있다고 결정했다. 이 현상은 특히 HfxZr1-xO2의 조성의 강유전체 재료들에서 관찰되어 왔다. 본 결과는 다른 강유전체 재료들로 확장될 것으로 기대된다. 화학식에서, x는 0부터 1까지의 범위를 가진다. 화학식에 따른 예들로는 HfO2, HfZrO2, 및 ZRO2를 포함한다.
강유전체 층은 통상적으로 금속 염화물 전구체들을 이용한 원자 층 증착(ALD)에 의해 생산된다. 강유전체 층의 성능은 층 두께에 의해 강하게 영향받는다. ALD은 두께의 정밀 제어를 가능하게 한다. 금속 염화물 전구체는 ALD 공정에 매우 적합한 휘발성과 반응률을 가지고 있다. 그러나, 본 개시내용의 일부 실시예들에 따라, 강유전체 층은 무-염소 금속 화합물들을 포함하는 전구체들로부터 생산된다. 무-염소 금속 화합물들인 전구체들의 이용은 염소 잔여물들을 제거할 수 있다.
일부 실시예들에서, 전구체들은 금속이 산소, 질소, 탄소, 또는 이들의 조합에 직접 결합되는 금속 화합물들을 포함한다. 일부 실시예들에서, 본 전구체들은 금속이 탄소에 직접적으로 결합되는 금속 화합물을 포함한다. 일부 실시예들에서, 전구체들은 금속이 산소에 직접적으로 결합되는 금속 화합물을 포함한다. 일부 실시예들에서, 전구체들은 금속이 배타적으로 산소 및/또는 탄소에 직접적으로 결합되는 금속 화합물을 포함한다. 일부 실시예들에서, 전구체들은 금속이 질소에 직접적으로 결합되는 금속 화합물을 포함한다. 일부 실시예들에서, 전구체들은 금속이 배타적으로 질소에 직접적으로 결합되는 금속 화합물을 포함한다. M은 지르코늄 (Zr), 하프늄 (Hf) 등이고 R1 및 R2는 유기 기능 그룹들인 M(NR1R2)4형의 전구체들에서 훌륭한 결과들이 얻어졌다. 일부 실시예들에서, 유기 기능 그룹들은 알칸, 알켄, 알킨, 알코올, 아민, 에테르, 알데히드, 케톤, 카르복실 산, 에스테르, 아미드 등이다. 일부 실시예들에서, 전구체들은 다음 중 하나 이상을 포함한다:
지르코늄(IV) 터트-부톡사이드 (Zr[OC(CH3)3]4 또는 ZTB);
비스(메틸-η5-시클로펜타디엔일)메톡시메틸지르코늄 (Zr[CH3C5H4]2CH3OCH3, ZRCMMM, 또는 ZrD-CO4);
테트라키스(디메틸아미노)지르코늄(IV) (Zr[N(CH3)2]4 또는 TDMAZ);
테트라키스(에틸메틸아미노)지르코늄(IV) (Zr[N(CH3)(C2H5)]4 또는 TEMAZ);
비스(메틸-η5-시클로펜타디엔일)디메틸하프늄 (Hf[CH3C5H4]2CH3OCH3, HFCMME, 또는 HfD-CO2);
비스(메틸-η5-시클로펜타디엔일)메톡시메틸하프늄 (HfCH3OCH3[C5H4]2 또는 HfD-CO4);
테트라키스(디메틸아미노)하프늄(IV) (Hf[N(CH3)2]4 또는 TDMAH);
테트라키스(에틸메틸아미노)하프늄(IV) (Hf[N(CH3)(C2H5)]4 또는 TEMAH);
기타 등등.
본 강유전체 층은 임의의 유형의 집적 회로 디바이스에 통합될 수 있다. 일부 실시예들에서, 강유전체 층은 메모리 디바이스의 메모리 셀 안에 포함된다. 메모리는 임의의 유형이 될 수 있다. 일부 실시예들에서, 강유전체 메모리는 트랜지스터 구조 안에 강유전체 층을 포함한다. 일부 실시예들에서, 본 트랜지스터는 하단 게이트를 갖는다. 일부 실시예들에서, 본 트랜지스터는 상단 게이트를 갖는다. 일부 실시예들에서, 본 트랜지스터는 3차원 (3D) 메모리 배열 안에 있다. 일부 실시예들에서, 본 트랜지스터는 금속-강유전체-반도체 (MFS) 구조를 갖는다. 일부 실시예들에서, 본 트랜지스터는 금속-강유전체-절연체-반도체 (MFIS) 구조를 갖는다. 일부 실시예들에서, 본 강유전체 메모리는 커패시터 구조 안에 강유전체 층을 포함한다. 일부 실시예들에서, 본 메모리는 강유전체 랜덤 액세스 메모리(FeRAM)이며, 여기서 강유전체 커패시터는 전계 효과 트랜지스터 (FET)의 드레인 영역에 커플링된다. 일부 실시예들에서, 본 메모리는 금속-강유전체-금속-절연체-반도체 (MFMIS) 구조를 가지며, 여기서 강유전체 커패시터는 FET의 게이트에 커플링된다.
본 교시들에 따른 강유전체 메모리 셀은, 강유전체 층 안의 염소가 단지 1PPM 이상인 등가 강유전체 메모리 셀에 비해 낮은 시간-의존성 유전체 브레이크다운률 (TBBD율) 및 낮은 BTI률을 가진다. TDDB률들은 단기간에 걸친 동작에서는 잘 특성화되지 않을 수 있지만, 누설 전류가 두 배인 기간 또는 와이불 경사가 감소하는 기간 같이 장기간에 걸친 동작을 고려할 때 일관되게 결정될 수 있다. 따라서, 비교에 이용하기 위해, TDDB률은 누설 전류의 초기 값을 누설 전류가 초기 값에서 두 배가 되는 동작 시간으로 나눈 값으로 정의될 수 있다. 대안으로, TDDB률은 와이불 경사가 감소하는 기간동안으로 결정될 수 있다.
본 개시내용에 따른 강유전체 메모리 셀의 강유전체 층은 무-염소 전구체들로 형성될 수 있다. 비교 강유전체 메모리 셀의 강유전체 층은 공정 가스 혼합물에 약간의 염화물 전구체들을 추가하여 형성될 수 있다. 비교 강유전체 메모리 셀은 본 교시들에 따른 강유전체 메모리 셀의 TDDB률 보다 더 큰 TDDB률을 가질 것이다. 일부 실시예들에서, TDDB률은 강유전체 층 안에서 1 PPM 이상의 염소를 가지는 비교 메모리 셀의 TDDB률의 절반 이하이다. 일부 실시예들에서, BTI률은, 연속적인 동작 동안에 문턱전압이 변하는 율로 정의되며, 비교 메모리 셀의 BTI률의 절반 이하이다.
일부 실시예들에서, 본 교시들에 따른 디바이스는, 화학식 HfxZr1-xO2(x는 0부터 1까지의 범위에 있음)의 HfZrO 층인 강유전체 층을 갖는다. 일부 실시예들에서, 강유전체 층은 HfxZr1-xO2이고, x는 0.1부터 0.9까지의 범위에 있다. 일부 실시예들에서, 강유전체 층 (107A)은 Hf0.5Zr0.5O2이다. 일부 실시예들에서, 본 강유전체 층은 50% 결합된 t-페이즈 (정방정계), o-페이즈 (사방정계), 및 c-페이즈 (입방계) 초과이고 50% m-페이즈 (단사정계) 미만인 HfZrO를 갖는다. 일부 실시예들에서, HfZrO는 2Pr을 증가시키는 더 작은 반지름 이온들로 도핑된다. 더 작은 반지름 이온들은 알루미늄 (Al), 실리콘 (Si) 등의 이온들을 포함한다. 일부 실시예들에서, HfZrO는 2Pr을 증가시키는 더 큰 반지름 이온들로 도핑된다. 더 큰 반지름 이온들은 란타늄 (La), 스칸듐 (Sc), 칼슘 (Ca), 바륨 (Ba), 가돌리늄 (Gd), 이트륨 (Y) 등의 이온들을 포함한다. 2Pr은 강유전체 재료의 스위칭 분극의 척도이다. 일부 실시예들에서, 강유전체 층은 1 PPM 미만의 염소를 갖는다. 일부 실시예들에서, 강유전체 층은 염소가 들어있지 않다. 일부 실시예들에서, 강유전체 층은 산소 결핍을 갖는다.
본 교시들의 일부 양태들에 따르면, 도 1a는 메모리 셀 (101A)을 갖는 집적 회로 디바이스 (100A)를 도시한다. 메모리 셀 (101A)은 트랜지스터 구조 안에 강유전체 층 (107A)을 포함한다. 본 트랜지스터 구조는 강유전체 층 (107A), 채널 층 (111A), 게이트 전극 (105A), 소스 커플링 (117A), 및 드레인 커플링(113A)을 포함한다. 강유전체 층 (107A)는 채널 층 (111A) 및 게이트 전극 (105A) 사이에 있다. 선택 사항으로, 강유전체 층 (107A)과 채널 층 (111A)은 유전체층 (109A)에 의해 분리된다. 게이트 전극 (105A)은 강유전체 층 (107A) 밑에 있다. 이에 따라, 게이트 전극 (105A)은 하단 게이트이다. 게이트 전극 (105A)은 기판 (103A) 안에 묻힐 수 있다. 소스 커플링 (117A) 및 드레인 커플링 (113A)은 층간(interlevel) 유전체 (115A) 내의 비아들일 수 있으며, 기판 (103A)위에 형성된 금속 상호연결 구조와 연결될 수 있다.
본 강유전체 층 (107A)은 염소 잔여물을 거의 또는 전혀 갖지 않는다. 일부 실시예들에서, 강유전체 층 (107A)은 1PPM 이하의 염소를 갖는 HfZrO이다. 일부 실시예들에서, 강유전체 층 (107A)은 무-염소이다. 일부 실시예들에서, 강유전체 층 (107A)은 스칸듐(Sc) 등으로 도핑된 알루미늄 질화물 (AlN)이다. 본 강유전체층 (107A)은, 대안으로, 염소가 거의 또는 전혀 없는(예를 들어, 1 PPM 이하) 또 다른 강유전체 재료일 수 있다. 이용될 수 있는 다른 강유전체 재료들의 예들로는, 하프늄 알루미늄 산화물 (HfAlO), 하프늄 란타늄 산화물 (HfLaO), 하프늄 지르코늄 산화물 (HfZrO), 하프늄 세륨 산화물 (HfCeO), 하프늄 산화물 (HfO), 하프늄 실리콘 산화물 (HfSiO), 하프늄 가돌리늄 산화물 (HFGdO) 등을 제한 없이 포함한다.
일부 실시예들에서, 강유전체 층 (107A)은 0.1nm부터 100nm까지의 두께이다. 일부 실시예들에서, 강유전체 층 (107A)은, 1nm부터 30nm까지의 두께이다. 만약, 강유전체 층 (107A)이 너무 얇으면, 메모리 셀 (101A)에서 적절한 문턱값 전압 스위칭을 제공하지 못할 수 있다. 만약 강유전체 층 (107A)이 너무 두꺼워지면, 원하는 산소 결핍 농도를 갖지 못할 수 있다.
유전체 층 (109A)은, 존재하는 경우, 절연 층 또는 차단 층일 수 있다. 일부 실시예들에서, 유전체 층 (109A)은 0.1nm에서 10nm까지의 범위 내의 두께를 가진다. 일부 실시예들에서, 유전체 층 (109A)은 0.3nm에서 3nm까지의 범위 내의 두께를 가진다. 만약 유전체 층 (109A)이 너무 얇으면, 그것은 기능하지 않을 수 있다. 만약, 유전체 층 (109A)이 너무 두꺼우면, 메모리 셀 (101A)의 동작을 방해할 수 있다. 본 유전체 층 (109A)은 실리콘 (Si), 마그네슘 (Mg), 알루미늄 (Al), 이트륨 (Y), 란타늄 (La), 스트론튬 (Sr), 가돌리늄 (Gd), 스칸듐 (Sc), 칼슘 (Ca), 이들의 화합물, 이들의 조합 등을 포함할 수 있다. 일부 실시예들에서, 유전체 층 (109A)은 하프늄 산화물 (HfO2)을 포함한다. 일부 실시예들에서, 유전체 층 (109A)은 하프늄 산화물 (HfO2) 및 실리콘(Si)을 포함하며, 여기서 실리콘의 원자 할당량은 10% 이상이다.
본 채널 층 (111A)은 반도체 이거나 반도체를 포함할 수 있다. 일부 실시예들에서, 채널 층 (111A)은 산화물 반도체 이거나 산화물 반도체를 포함한다. 채널 층 (111A)에 적합한 산화물 반도체들은, 아연 산화물 (ZnO), 마그네슘 산화물 (MgO), 가돌리늄 산화물(GdO), 인듐 텅스텐 산화물 (InWO), 인듐 갈륨 아연 산화물 (InGaZnO), 인듐 아연 산화물 (InZnO), 인듐 갈륨 아연 주석 산화물 (InGaZnSnO 또는 IGZTO), 인듐 주석 산화물 (InSnO 또는 ITO), 이들의 조합들 등을 제한없이 포함한다. 일부 실시예들에서, 채널 층 (111A)은 폴리실리콘, 무정형 실리콘, 실리콘 제라늄 (SiGe) 등이거나 이들을 포함한다. 일부 실시예들에서, 채널 층 (111A)은 0.1nm부터 100nm까지의 범위 내의 두께를 갖는다. 일부 실시예들에서, 채널 층 (111A)은 2nm부터 30nm까지의 범위 내의 두께를 갖는다. 일부 실시예들에서, 채널 층 (111A)은 5nm부터 20nm까지의 범위 내의 두께를 갖는다.
소스 커플링 (117A), 드레인 커플링 (113A), 및 게이트 전극 (105A)은, 임의의 적합한 전도성 재료들로 형성될 수 있다. 적합한 전도성 재료들은 도핑 된 폴리실리콘, 그래핀, 금속들 등을 포함 할 수있다. 일부 실시예들에서, 소스 커플링 (117A), 드레인 커플링 (113A), 및 게이트 전극 (105A)은 금속들로 형성된다. 이용될 수 있는 금속의 몇 가지 예들은 텅스텐 (W), 구리 (Cu), 루테늄 (Ru), 몰리브덴 (Mo), 코발트 (Co), 알루미늄 (Al), 니켈 (Ni), 은 (Ag), 금 (Au) 등 및 이들의 합금이다. 소스 커플링 (117A), 드레인 커플링 (113A), 및 게이트 전극 (105A) 중 하나 이상은 확산 장벽 층, 접착제 층, 또는 다른 그러한 층을 더 포함할 수 있다. 확산 장벽 층 또는 접착제 층에 이용될 수 있는 재료들의 몇 가지 예들은 티타늄 질화물 (TiN), 탄탈 질화물 (TaN), 몰리브덴 질화물 (MoN), 지르코늄 질화물 (ZrN), 하프늄 질화물 (HfN) 등이다.
본 층간 유전체 (115A)는 도핑되지 않은 실리케이트 유리(USG) 등일 수 있다. 일부 실시예들에서, 층간 유전체 (115A)는 저-ĸ 유전체이다. 일부 실시예들에서, 층간 유전체 (115A)는 매우낮은 저-ĸ 유전체이다. 저-ĸ 유전체는 실리콘 이산화물 보다 낮은 유전 상수를 갖는 물질이다. 저-ĸ 유전체들의 예들로는 탄소-도핑된 실리콘 이산화물, 플루오린-도핑된 실리콘 이산화물 (다르게는, 플루오린화 실리카 유리 또는 FSG라고도 함), 및 유기 폴리머 저-k 유전체들과 같은 유기실리케이트 유리들 (OSG)을 포함한다. 유기 폴리머 저-k 유전체들의 예들로는 폴리아릴렌 에테르, 폴리이미드 (PI), 벤조시클부텐 (benzocyclbbutene), 및 무정형 폴리테트라플루오로에틸렌(PTFE)을 포함한다. 매우 낮은 저-ĸ 유전체는 약 2.1 이하의 유전체 상수를 갖는 재료이다. 매우 낮은 저-ĸ 유전체는 공극률 또는 공기-갭들을 가지는 방식으로 저-ĸ 유전체의 증착에 의해 형성될 수 있으며, 이에 따라 공극들 및 공기 갭들을 포함한 복합체의 유효 유전 상수는 2.1 이하이다.
본 기판 (103A)은 실리콘 웨이퍼 등과 같은 웨이퍼로부터 절단된 다이일 수 있다. 기판 (103A)은 벌크 반도체, 반도체-온-절연체(SOI) 기판 등과 같은 반도체 기판일 수 있다. 다층 또는 경사(gradient) 기판과 같은 다른 기판들도 이용될 수 있다. 일부 실시예들에서, 기판 (103A)의 반도체 재료는 실리콘, 게르마늄, 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티모니화합물, 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물, 갈륨 인듐 비소화물 인화물, 이들의 조합들 등이거나 이들을 포함한다. 기판 (103A)은 유전체 재료 이거나 유전체 재료를 포함할 수 있다. 예를 들어, 기판 (103A)은 유전체 기판일 수 있거나 반도체 기판 상에 유전체 층을 포함할 수 있다. 유전체 재료는 실리콘 산화물 같은 산화물, 실리콘 질화물 같은 질화물, 실리콘 탄화물과 같은 탄화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합, 또는 임의의 다른 적합한 유전체일 수 있다.
메모리 셀 (101A)에서, 게이트 전극 (105A)에 대한 문턱 전압이 있고, 이 문턱 전압에서 채널 층 (111A)이 소스 커플링 (117A)과 드레인 커플링 (113A) 사이에서 전도하기 시작한다. 그 문턱 전압은 강유전체 층 (107A) 내에서 전기 쌍극자의 분극을 변형시키는 쓰기 및 지우기 동작들을 통해 달라질 수 있다. 이러한 전기 쌍극자들의 제1 배향은 논리적 "1"을 나타낼 수 있는 제1 문턱 전압을 제공하며, 이러한 전기 쌍극자들의 제2 배향은 논리적 "0"을 나타낼 수 있는 제2 문턱 전압을 제공한다.
메모리 셀 (101A)에 대한 쓰기 동작은, 소스 커플링 (117A) 및 드레인 커플링 (113A)을 그라운딩 하는 동안에 게이트 전극 (105A)을 프로그래밍 전압 Vth 으로 설정하는 것을 포함할 수 있다. Vth는 메모리 셀 (101A)에 대한 가능한 가장 높은 문턱 전압일 수 있다. 지우기 동작을 위해서, 소스 커플링 (117A) 및 드레인 커플링 (113A)을 그라운딩하는 동안 게이트 전극 (105A)은 - Vth 로 설정될 수 있다. 읽기 동작에는 게이트 전극 (105A)을 제1 문턱 전압과 제2 문턱 전압 사이의 중간 전압, 예를 들어 1/2 Vth으로 설정하고, 소스 커플링 (117A)을 Vdd 로 설정하고, 드레인 커플링 (113A)을 설정하고, 결과 전류가 문턱값 위에 또는 아래에 있는지를 결정하는 것을 포함할 수 있다. 메모리 셀 (101A)의 동작에는 읽기, 쓰기, 및 지우기 동작들의 조합을 포함한다. TDDB률 또는 BTI률을 결정하기 위해 특정 동작 프로토콜이 설정될 수 있다. 일부 실시예들에서, 동작 프로토콜은 정전압 스트레스(constant voltage stress ; CVS)를 적용하는 것을 포함한다. BTI률을 위해, 전압 스트레스가 지속적으로 유지되는 동안 Vth 를 측정하기 위해 작은 게이트 전압 펄스가 적용될 수 있다.
도 1b는 본 교시들의 일부 다른 양태들에 따른 메모리 셀 (101B)을 갖는 집적 회로 디바이스 (100B)를 도시한다. 메모리 셀 (101B)은 소스 영역 (118B), 드레인 영역 (104B), 채널 층 (111B), 강유전체 층 (107B), 및 게이트 전극 (105B)을 포함하는 트랜지스터 구조를 갖는다. 소스 영역 (118B), 드레인 영역 (104B), 및 채널 층 (111B)은 모두 기판 (103B)의 반도체 부분들에 의해 제공된다. 소스 영역 (118B)과 드레인 영역 (104B)은 하나의 도핑 유형을 가지며 채널 층 (111B)은 반대의 도핑 유형을 가진다. 소스 커플링 (117B)는 소스 영역 (118B)과 연결된다. 드레인 커플링 (113B)는 드레인 영역 (104B)와 연결된다. 소스 커플링 (117B) 및 드레인 커플링 (113B)은 층간 유전체 (115B) 내의 비아들이며, 기판 (103B) 위에 형성된 금속 상호 연결 구조와 연결될 수 있다. 게이트 전극(105B)은 강유전체 층 (107B) 및 채널 층 (111B) 위에 있으며, 이는 게이트 전극 (105B)을 상단 게이트로 만든다. 본 강유전체 층 (107B)은 채널 층 (111B)과 게이트 전극 (105B) 사이에 있다. 선택 사항으로, 강유전체 층 (107B)과 채널 층 (111B)은 유전체 층 (109B)에 의해 분리된다. 메모리 셀 (101B) 안에서의 층 두께들 및 조성0들은 메모리 셀 (101A)에서 대응하는 구조들에 대해 설명된 바와 같을 수 있다.
본 메모리 셀 (101B)이 메모리 셀로서 제시되었지만, 재료들의 동일한 배열은 금속 산화물 반도체 구조 (MOSFET)를 갖는 종래의 전계 효과 트랜지스터에 이용될 수 있다. 동일한 조성을 가진 강유전체 층 (107B)은 고-ĸ 유전체 층으로 이용될 수 있으나, 상이한 두께가 그러한 응용에 더 적합할 수 있다. 메모리 셀 응용에서, 낮은 염소는 낮은 TDDB의 달성을 용이하게 한다.
도 2는 본 교시들의 일부 다른 양태들에 따른 트랜지스터 (227) 및 강유전체 커패시터 (235)를 포함하는 1T1C 메모리 디바이스를 갖는 집적 회로 디바이스 (200)를 도시한다. 강유전체 커패시터 (235)는 상단 전극 (237)과 하단 전극 (211) 사이의 강유전체 층 (107C)를 포함한다. 강유전체 커패시터 (235)는 반도체 기판 (239) 위에 형성되는 금속 상호연결 구조 (223) 안에 배치될 수 있다. 금속 상호 연결 구조 (223)는 선들 (231) 및 비아들(233)를 포함하며, 이는 층간 유전체 (115C)에 의해 둘러싸여 있을 수 있다. 강유전체 커패시터 (235)는 금속 상호연결 구조 (223) 내의 제3 과 제4 금속 상호 연결 층들 사이에, 제4 및 제5 금속 상호 연결 층들 사이에, 또는 금속 상호 연결 층들의 임의의 인접한 쌍 사이에 배치될 수 있다. 트랜지스터 (227)는 반도체 기판 (239)의 도핑된 영역 (228) 위에 형성된 게이트 전극 (225) 및 게이트 유전체 (229)를 포함할 수 있다. 소스/드레인 영역 (221)은 반대의 도핑 유형을 갖는 반도체 기판 (239)의 다른 영역들에 의해 형성될 수 있다.
강유전체 층(107C)은 강유전체 층 (107A)에서 설명된 것과 같은 조성을 갖는 재료이다. 마찬가지로, 중간 유전체 (115C)는 층간 유전체 (115A)의 조성적 대안들을 갖는다. 강유전체 커패시터 (235)는 워드 라인 (WL), 비트 라인 (BL), 및 소스 라인 (SL)에 적합한 전압들을 인가함으로써 메모리 셀로 동작될 수 있다. 만약 강유전체 층 (107C)이 적합한 두께와 동작 모드를 가지면, 전기 쌍극자의 분극에 따라 데이터를 저장할 것이다. 이 경우, 강유전체 커패시터 (235)는 강유전체 메모리 셀이다. 만약 강유전체 층 (107C)이 적합한 두께와 동작 모드를 가지면, 커패시터 상의 전하에 따라 데이터를 저장할 것이다. 이 경우, 강유전체 커패시터 (235)는 동적 랜덤 액세스 메모리 (DRAM) 셀이다.
도 3 내지 6은 본 교시들에 따라 강유전체 층을 갖는 메모리 셀 형성의 본 교시들에 따른 방법을 예시하는 단면도이다. 도 3 내지 6은 방법의 다양한 실시예들을 참조하여 설명되지만, 도 3내지 6에 도시된 구조들은 방법에 국한되지 않고 오히려 방법과 분리되어 단독으로 서있을 수 있음이 인지될 것이다. 도 3 내지 6은 일련의 행위들로 설명되지만, 다른 실시예들에서 행위들의 순서는 변경될 수 있다는 것이 인지될 것이다. 도 3 내지 6은 특정 행위들의 집합을 도시하고 설명하는 반면, 도시된 및/또는 설명된 일부 행위들은 다른 실시예들에서 생략될 수 있다. 더 나아가, 도시되지 않은 및/또는 기술되지 않은 행위들이 다른 실시예들에 포함될 수 있다. 도 3 내지 6의 방법은 집적 회로 디바이스 (100A)를 형성하는 측면에서 설명되어 있지만, 이 방법은 다른 집적 회로 디바이스를 형성하는 데 이용될 수 있다.
도 3의 단면도 (300)에 도시된 바와 같이, 본 방법은 기판 (103A)에 게이트 전극 (105A)를 형성함으로써 시작될 수 있다. 게이트 전극 (105A)은, 예를 들어, 기판 (103A) 위에 포토레지스트 마스크를 형성하고, 기판 (103A) 안에 트랜치를 형성하기 위해 에칭하고, 포토레지스트 마스크를 스트립핑 (stripping)하고, 게이트 전극 (105A)을 위해 트랜치를 금속 또는 다른 전도성 재료로 채우고, 그리고 트렌치 바깥쪽에 있는 임의의 금속 또는 다른 전도성 재료들을 제거하기 위한 화학적 기계적 연마 (CMP)를 함으로써 형성될 수 있다. 트랜치를 금속으로 채우는 것은 원자 층 증착 (ALD), 화학적 기상 증착 (CVD), 물리적 기상 증착 (PVD), 전기도금 (electroplating), 무전해 도금(electroless plating) 등, 또는 임의의 다른 적합한 공정을 포함할 수 있다.
도 4의 단면도 (400)에 도시된 바와 같이, 본 방법은 강유전체 층 (107A) 형성으로 계속될 수 있다. 강유전체 층 (107A)는 무-염소 기체 전구체들을 이용한 화학적 기상 증착 (CVD), 원자 층 증착 (ALD) 등에 의해 형성된다. 일부 실시예들에서, 강유전체 층 (107A)는 아래에 충분히 설명된 것처럼, ALD에 의해서 형성된다.
도 5의 단면도 (500)에 도시된 바와 같이, 본 방법은 채널 층 (111A), 및 선택 사항으로 유전체 층 (109A) 형성으로 계속될 수 있다. 유전체 층 (109A) 및 채널 층 (111A)는 화학적 기상 증착 (CVD), 물리적 기상 증착 (PVD), 원자 층 증착 (ALD), 이들의 임의의 조합 등, 또는 임의의 다른 적합한 공정 또는 공정들에 의해 형성될 수 있다.
도 6의 단면도 (600)에 도시된 바와 같이, 본 방법은 채널 층 (111A) 위에 층간 유전체 (115A) 형성으로 계속될 수 있다. 층간 유전체 (115A)는 CVD, 스핀-온-글래스 (spin-on-glass) 공정과 같은 액체 공정 등에 의해 형성될 수 있다. 일부 실시예들에서, 층간 유전체 (115A)는 실레인 (SiH4) 또는 테트라에틸 오르도실리케이트 (TEOS)로 CVD에 의해 형성된 도핑되지 않은 실리케이트 유리 (USG) 이다.
도 6에 추가로 도시된 바와 같이, 포토레지스트 마스크 (601)가 형성되고 층간 유전체 (115A) 안에 트랜치들 (603)을 에칭하는 데에 이용될 수 있다. 트랜치들 (603)을 에칭하는 것은 플라즈마 에칭 또는 임의의 다른 적합한 공정 같은 건식 에칭 공정을 포함할 수 있다. 트랜치들 (603)은 도 1a에 도시된 바와 같은 구조 형성을 위해 평탄화에 앞서서 원자 층 증착 (ALD), 화학적 기상 증착 (CVD), 물리적 기상 증착 (PVD), 전기도금(electroplating), 무전해 도금(electroless plating) 등, 또는 임의의 다른 적합한 공정에 의한 전도성 재료로 채워질 수 있다. 평탄화는 CMP 또는 임의의 다른 적합한 공정일 수 있다.
도 7은 본 개시내용에 따른 집적 회로 디바이스를 형성하는 데 이용될 수 있는 공정 (700)의 플로우 차트를 제시한다. 본 공정 (700)은 도 1a의 집적 회로 디바이스 (100A)를 형성하는 단계들을 포함하고, 또한 본 개시내용의 다른 실시예들에 따른 다른 강유전체 층들 형성에 이용될 수 있는 강유전체 층 (107A)을 형성하는 방법을 포함한다. 도 7의 공정 (700)은 일련의 행위들 또는 사건들로 여기서 도시되고 설명되는 반면, 이러한 행위들이나 사건들의 도시된 순서는 제한적인 의미에서 해석되지 않는다는 것이 인지될 것이다. 예를 들어, 일부 행위들은 여기에 도시된 및/또는 설명된 것들과 별개의 다른 행위들 또는 사건들과 상이한 순서들로 및/또는 동시에 일어날 수 있다. 더 나아가, 본 설명의 하나 혹은 그 이상의 양태들 또는 실시예를 구현하기 위해 도시된 모든 행위들이 요구되는 것이 아니며, 여기에 묘사된 하나 혹은 그 이상의 행위들은 하나 혹은 그 이상의 분리된 행위들 및/또는 단계들로 수행될 수 있다.
공정 (700)은 하단 전극을 형성하는 행위 (701)로 시작할 수 있다. 도 3의 단면도는 실례를 제공한다.
본 공정은 행위 (703)으로 계속되며, 강유전체 층을 형성한다. 도4의 단면도는 실례를 제공하지만, 본 교시들에 따른 강유전체 층이 상이한 구조 또는 상이한 공정의 단계에서 형성될 수 있다는 점을 인지해야 한다. 행위 (703)은 행위(711) 내지 행위 (725)에 의해 더 도시된 바와 같은 원자 층 증착 (ALD) 공정을 포함할 수 있다.
강유전체 층 형성 이후에, 공정 (700)은 유전체 층을 형성하는 행위 (705) 및 채널 층을 형성하는 행위 (707)로 계속될 수 있다. 도 5의 단면도는 실례를 제공한다. 유전체 층을 형성하는 행위 (707)은 선택 사항이다.
본 공정은 소스 및 드레인 구조들을 형성하는 행위 (709)로 계속될 수 있다. 도 1a와 함께 도 5는 예를 제공한다.
강유전체 층을 형성하는 행위 (703)은 ALD일 수 있다. ALD는 일련의 단계들을 주기적으로 반복하는 것을 수반하여 강유전체 층이 균일하고 통제된 비율로 증착될 수 있도록 한다. 도시된 바와 같이, ALD 공정은 수증기 등으로 펄싱(pulsing)하는 행위 (711)로 시작될 수 있다.
펄싱(pulsing)이란 제한된 기간동안 시약을 공정 가스 흐름으로 유입시키는 것을 의미한다. 공정 가스는 기판을 포함하는 챔버를 통해 지속적으로 흐르는 질소 또는 아르곤 같은 불활성 캐리어를 포함할 수 있다. 챔버는 진공 시스템을 통해 지속적으로 배기될 수 있다. 일부 실시예들에서, ALD 공정은 대기압 이하(sub-atmospheric pressure)에서 수행된다. 일부 실시예들에서, 공정은 50 torr 또는 50 torr 아래에서 수행된다. 일부 실시예들에서, 공정은 약 1 torr 부터 약 10 torr 까지의 범위 내에서 수행된다. 일부 실시예들에서, 공정은 약 2 torr 부터 약 5 torr 까지의 범위 내에서 수행된다.
흡수 또는 흡착을 통해 기판의 표면 상에 수증기 층이 형성된다. 물은 강유전체 층을 형성하는 화학 반응들에서 산소원을 공급한다. O2, O3 또는 플라즈마 O2 또는 플라즈마 O3 와 같은 또 다른 적합한 산소원이 물을 대체할 수 있다. 펄스 (pulse)는 표면 층이 형성될 때까지 계속된다. 일부 실시예들에서, 물의 펄스(pulse)는 60초 이하이다. 일부 실시예들에서, 물의 펄스(pulse)는 1초부터 10초 까지의 범위 내에 있다.
물이 표면 상에 층을 형성한 후, 본 공정은 챔버를 퍼지 (purging)하는 행위 (713) 로 계속될 수 있다. 챔버를 퍼지 (purging)하는 것은 비-반응성 가스로 퍼지하는 것일 수 있다. 질소는 비-반응성 가스일 수 있다. 일부 실시예들에서, 퍼지(purge)는 30초 이하로 지속된다. 일부 실시예들에서, 퍼지(purge)는 1초부터 10초까지 지속된다. 일부 실시예들에서, 퍼지(purge)는 5초 이하로 지속된다.
본 공정은 무-염소 지르코늄 전구체로 펄싱(pulsing)하는 행위 (715)로 계속될 수 있다. 무-염소 지르코늄 전구체는 지르코늄을 포함하는 층을 형성하기 위해 표면 상의 산소원과 반응하는 지르코늄 화합물이다. 표면 상에 존재하는 물과 같은 산소 공급원의 양에 의해 제한된 정도 까지만 증착하기 위해, 그리고 허용 가능한 반응률을 갖기 위해, 전구체는 공정 조건들 하에서 휘발성으로 선택된다. 일부 실시예들에서, 지르코늄 전구체 펄스 (pulse)는 60초 이하로 지속된다. 일부 실시예들에서, 지르코늄 전구체 펄스 (pulse)는 0.5초부터 10초까지 지속된다. 일부 실시예들에서, 지르코늄 전구체 펄스 (pulse)는 약 1초부터 약 5초까지 지속된다.
일부 실시예들에서, 지르코늄 전구체는 지르코늄이 탄소에 직접 결합되는 지르코늄 화합물이다. 비스(메틸-η5-시클로펜타디엔일)메톡시메틸지르코늄 (Zr[CH3C5H4]2CH3OCH3 또는 ZRCMMM)이 예이다. 일부 실시예들에서, 지르코늄 전구체는 지르코늄이 산소에 직접 결합되는 지르코늄 화합물이다. 지르코늄(IV) 터트-부톡사이드 (Zr[OC(CH3)3]4 또는 ZTB)가 예이다. 일부 실시예들에서, 지르코늄 전구체는 지르코늄이 질소에 직접 결합되는 지르코늄 화합물이다. 일부 실시예들에서, 지르코늄 전구체는 R1 및 R2 가 유기 기능 그룹들인 Zr(NR1R2)4형을 갖는다. 테트라키스(디메틸아미노)지르코늄(IV) (Zr[N(CH3)2]4 또는 TDMAZ) 및 테트라키스(에틸메틸아미노)지르코늄(IV) (Zr[N(CH3)(C2H5)]4 또는 TEMAZ)가 예들이다. 일부 실시예들에서, 지르코늄 전구체는 다음의 표 안에 있는 것들 중 하나 등이다.
행위 (715)의 다음 행위는 또 다른 퍼지(purge)인 행위인 (717)이다. 이 퍼지(purge)는 행위 (713)의 퍼지(purge)와 비슷할 수 있다. 그런 다음, 행위 (711)같은 또 다른 물 펄스(pulse) 행위(719)가 이어질 수 있고, 또다른 퍼지(purge)인 행위 (721)이 이어질 수 있다. 행위 (719) 및 (721)들은 행위 (711) 및 (713)들과 유사하거나 동일할 수 있으며, 같은 설명을 인정한다.
본 공정은 무-염소 하프늄 전구체로 펄싱(pulsing)하는 행위 (723)으로 계속된다. 무-염소 하프늄 전구체는 하프늄을 포함하는 층을 형성시키기 위해 표면 상의 산소원과 반응하는 하프늄 화합물이다. 표면 상에 존재하는 물 등의 양에 의해 제한된 정도까지만 증착하기 위해, 그리고 허용 가능한 반응률을 갖기 위해, 전구체는 공정 조건들 하에서 휘발성으로 선택된다. 일부 실시예들에서, 하프늄 전구체 펄스 (pulse)는 60초 이하로 지속된다. 일부 실시예들에서, 하프늄 전구체 펄스 (pulse)는 0.5초부터 10초까지 지속된다. 일부 실시예들에서, 하프늄 전구체 펄스 (pulse)는 약 1초부터 약 5초까지 지속된다.
일부 실시예들에서, 하프늄 전구체는 하프늄이 탄소에 직접 결합되는 하프늄 화합물이다. 비스(메틸-η5-시클로펜타디엔일)디메틸하프늄 (Hf[CH3C5H4]2CH3OCH3 또는 HfD-CO2) 및 비스(메틸-η5-시클로펜타디엔일)메톡시메틸하프늄 (HfCH3OCH3[C5H4]2 또는 HfD-CO4)가 예들이다. 일부 실시예들에서, 하프늄 전구체는 하프늄이 산소에 직접 결합되는 하프늄 화합물이다. 일부 실시예들에서, 하프늄 전구체는 하프늄이 질소에 직접 결합되는 하프늄 화합물이다. 일부 실시예들에서, 하프늄 전구체는 R1 및 R2 가 유기 기능 그룹들인 Hf(NR1R2)4형을 갖는다. 테트라키스(디메틸아미노)하프늄(IV) (Hf[N(CH3)2]4 또는 TDMAH) 및 테트라키스(에틸메틸아미노)하프늄(IV) (Hf[N(CH3)(C2H5)]4 또는 TEMAH)가 예들이다. 일부 실시예들에서, 하프늄 전구체는 다음의 표 안에 있는 것들 중 하나 등이다.
행위 (723)의 다음 행위는 원하는 두께까지 강유전체 층이 쌓여질 때까지의 또 다른 퍼지(purge) 및 단계들의 반복 행위인 (725)이다. 설명된 공정에서, 지르코늄을 강유전체 층으로 통합하는 행위들은 하프늄을 강유전체 층으로 통합하는 행위들과 함께 번갈아 나온다. 선택 사항으로, 이러한 행위들의 비율들은 달라지거나(즉, 강유전체 층에서 하프늄과 지르코늄의 비율이 달라질 수 있다), 또는 지르코늄을 통합하는 행위들만 이용되거나 또는 하프늄만 통합하는 행위들만 이용된다. 일부 실시예들에서, 한 개의 층은 60초 마다 또는 더 큰 빈도로 증착된다. 적합한 전구체들의 선택은 원하는 률(rate)이 달성될 수 있도록 허락한다.
일부 실시예들에서, 금속 이온을 제공하는 추가적인 전구체들이 지르코늄 전구체 또는 하프늄 전구체와 함께 포함된다. 추가적인 전구체에 의해 제공되어 질 수 있는 금속 이온들의 예들로는 알루미늄 (Al), 실리콘 (Si), 란타늄 (La), 스칸듐 (Sc), 칼슘 (Ca), 바륨 (Ba), 가돌리늄 (Gd), 이트륨 (Y) 등의 이온들을 포함한다. 일부 실시예들에서, 전구체는 다음의 표 안에 있는 것들 중 하나 등이다.
일부 실시예들에서, 금속 이온은 알루미늄 (Al) 등이다. 일부 실시예들에서, 금속 이온은 실리콘 (Si) 등이다. 일부 실시예들에서, 금속 이온은 란타늄 (La) 등이다. 일부 실시예들에서, 금속 이온은 가돌리늄 (Gd) 등이다. 일부 실시예들에서, 금속 이온은 이트륨 (Y) 등이다. 일부 실시예들에서, 추가적인 전구체는 산소, 질소, 탄소, 또는 이들의 조합에 직접 결합된 금속 이온을 포함한다. 일부 실시예들에서, 추가적인 전구체는 탄소에 직접 결합된 금속 이온을 포함한다. 일부 실시예들에서, 추가적인 전구체는 산소에 직접 결합된 금속 이온을 포함한다. 일부 실시예들에서, 추가적인 전구체는 배타적으로 산소 및/또는 탄소에 직접 결합된 금속 이온을 포함한다. 일부 실시예들에서, 추가적인 전구체는 질소에 직접 결합된 금속 이온을 포함한다.
본 교시들의 일부양태들은 HfxZr1-xO2 를 포함하는 재료의 층을 포함하는 집적 회로 디바이스와 관련되고, 여기서 0 ≤ x ≤ 1이고, 재료의 층은1PPM 미만의 염소를 갖는다. 본 층은 강유전체이며, 메모리 디바이스에서 데이터 저장 층으로 이용될 수 있다.
본 교시들의 일부양태들은 소스와 드레인 사이에 확장된 채널, 게이트 전극, 및 게이트 전극과 채널 사이의 강유전체 층을 포함하는 메모리 셀을 갖는 집적 회로 디바이스와 관련이 있다. 메모리 셀은 누설 전류 및 시간-의존성 유전체 브레이크다운률(TDDB률)을 갖는다. TDDB률은 누설 전류의 초기 값을 누설 전류가 초기 값에서 두 배가 되는 동작 시간으로 나눈 값으로 정의될 수 있다. TDDB률은 강유전체 층에 1 PPM의 염소를 첨가할 경우 TDDB률이 증가하는 양보다 작다.
본 교시들의 일부양태들은 무-염소 전구체들을 이용한 원자 층 증착에 의한 강유전체 층 형성을 포함하는 집적 회로 디바이스 형성 방법과 관련이 있다. 무-염소 전구체들은 지르코늄 (Zr) 전구체, 하프늄 전구체, 또는 두 가지 유형 모두의 전구체들을 포함할 수 있다.
위에서는 당업자들이 본 개시내용의 양태들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자들은 이들이 본 개시내용에서 도입된 실시예들 또는 예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 공정들 및 구조체를 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.
<부기>
1. 집적 회로 디바이스에 있어서,
HfxZr1-xO2 - 0 ≤ x ≤ 1임 - 를 포함하는 재료의 층을 포함하고,
상기 재료의 층은 1 PPM 미만의 염소를 갖는, 집적 회로 디바이스.
2. 제1항에 있어서,
상기 재료의 층은 데이터 저장 층인
집적 회로 디바이스.
3. 제2 항에 있어서,
상기 데이터 저장 층은 HfZrO2를 포함하는
집적 회로 디바이스.
4. 제3 항에 있어서,
상기 데이터 저장 층은 염소를 갖지 않는
집적 회로 디바이스.
5. 제2 항에 있어서,
상기 데이터 저장 층은 강유전체 전계 효과 트랜지스터 안의 채널과 게이트 전극 사이에 배치되는
집적 회로 디바이스.
6. 제5 항에 있어서,
상기 게이트는 반도체 기판에 묻혀있는
집적 회로 디바이스.
7. 제2 항에 있어서,
상기 데이터 저장 층은 강유전체 커패시터 안에 있는
집적 회로 디바이스.
8. 집적 회로 디바이스에 있어서,
소스와 드레인 사이에 확장된 채널, 게이트 전극, 및 상기 게이트 전극과 상기 채널 사이의 강유전체 층을 포함하는 메모리 셀을 포함하고,
상기 메모리 셀은 누설 전류 및 시간-의존성 유전체 브레이크다운률 (TDDB률)을 갖고, 상기 TDDB률은 상기 누설 전류의 초기 값을 상기 누설 전류가 초기 값에서 두 배가 되는 동작 시간으로 나눈 값으로 정의되고,
상기 TDDB률은 상기 강유전체 층에 1 PPM의 염소가 첨가된 경우 상기 TDDB률이 증가하는 양 미만인
집적 회로 디바이스.
9. 제8항에 있어서,
상기 강유전체 층은 HfxZr1-xO2, - 0 ≤ x ≤ 1임 - 를 포함하는
집적 회로 디바이스.
10. 제9항에 있어서,
x는 0.5인
집적 회로 디바이스.
11. 제8항에 있어서,
상기 강유전체 층은 1 nm 부터 30 nm 까지의 두께를 갖는
집적 회로 디바이스.
12. 제8항에 있어서,
상기 강유전체 층은 트랜지스터 구조 안에 있는
집적 회로 디바이스.
13. 집적 회로 디바이스를 형성하는 방법에 있어서,
무-염소 전구체들을 이용한 원자 층 증착에 의해 강유전체 층을 형성하는 단계
를 포함하는, 집적 회로 디바이스 형성 방법.
14. 제13항에 있어서,
상기 무-염소 전구체들은 지르코늄 (Zr) 전구체를 포함하는
집적 회로 디바이스 형성 방법.
15. 제13항에 있어서,
상기 무-염소 전구체들은 하프늄 (Hf) 전구체 및 지르코늄 (Zr) 전구체를 포함하는
집적 회로 디바이스 형성 방법.
16. 제15항에 있어서,
상기 무-염소 전구체들은 알루미늄 (Al), 실리콘 (Si), 란타늄 (La), 스칸듐 (Sc), 칼슘 (Ca), 바륨 (Ba), 가돌리늄 (Gd), 또는 이트륨 (Y)의 화합물을 포함하는
집적 회로 디바이스 형성 방법.
17. 제13항에 있어서,
상기 무-염소 전구체들은 금속에 질소가 결합된 금속 화합물을 포함하는
집적 회로 디바이스 형성 방법.
18. 제13항에 있어서,
상기 무-염소 전구체들은 금속에 탄소가 결합된 금속 화합물을 포함하는
집적 회로 디바이스 형성 방법.
19. 제13항에 있어서,
상기 무-염소 전구체들은 M-(N-R)n 형의 금속 화합물을 포함하고,
M은 금속이고, R은 유기 기능 그룹이고, n은 정수인
집적 회로 디바이스 형성 방법.
20. 제18항에 있어서,
상기 유기 기능 그룹들은 알칸, 알켄, 알킨, 알코올, 아민, 에테르, 알데히드, 케톤, 카르복실 산, 에스테르, 또는 아미드 인
집적 회로 디바이스 형성 방법.

Claims (10)

  1. 집적 회로 디바이스를 형성하는 방법에 있어서,
    무-염소 전구체들을 이용한 원자층 성막(ALD 공정)에 의해 강유전체층을 형성하는 단계 - 상기 강유전체층은 상기 ALD 공정의 결과인 상단 표면을 갖고, 상기 무-염소 전구체들은 하프늄(Hf) 화합물 및 지르코늄(Zr) 화합물을 포함함 -; 및
    상기 ALD 공정에 후속하여 상기 강유전체층에 다른 공정을 행하기 전에, 상기 상단 표면 바로 위에 있고 상기 상단 표면에 접촉하는, 유전체층-금속 산화물 반도체층 스택, 금속 산화물 반도체층 또는 상단 전극층 중 하나를 성막하는 단계
    를 포함하는, 집적 회로 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 무-염소 전구체들은 또한, 알루미늄(Al), 실리콘(Si), 란타늄(La), 스칸듐(Sc), 칼슘(Ca), 바륨(Ba), 가돌리늄(Gd) 또는 이트륨(Y)의 화합물을 더 포함하는, 집적 회로 디바이스 형성 방법.
  3. 제1항에 있어서,
    상기 무-염소 전구체들은 금속에 질소가 결합된 화합물인, 집적 회로 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 무-염소 전구체들은 금속에 탄소가 결합된 화합물인, 집적 회로 디바이스 형성 방법.
  5. 제1항에 있어서,
    상기 무-염소 전구체들은 M-(N-R)n　형의 화합물이고, M은 금속이고, R은 하나 이상의 유기 작용기이고, n은 정수인, 집적 회로 디바이스 형성 방법.
  6. 집적 회로 디바이스를 형성하는 방법에 있어서,
    기판 내 또는 기판 상에 하단 전극층을 형성하는 단계;
    원자층 성막 공정에 의해, 상기 하단 전극층 바로 위에 상단 표면을 갖는 강유전체층을 형성하는 단계로서,
    무-염소이며 제1 표면층을 형성하는, 증발된 지르코늄(Zr) 화합물에 상기 기판을 노출시키는 단계와,
    제1 가스가 상기 제1 표면층과 반응하여 지르코늄 함유층을 형성하도록, 상기 기판을 상기 제1 가스에 노출시키는 단계와,
    무-염소이며 제2 표면층을 형성하는, 증발된 하프늄(Hf) 화합물에 상기 기판을 노출시키는 단계와,
    상기 제1 가스가 상기 제2 표면층과 반응하여 하프늄 함유층을 형성하도록, 상기 기판을 상기 제1 가스에 노출시키는 단계
    의 반복을 포함하는 것인, 상기 강유전체층을 형성하는 단계; 및
    상기 원자층 성막 공정의 종료 시의 상기 강유전체층의 최상부인 상기 상단 표면 바로 위에 있고 상기 상단 표면에 접촉하는, 유전체층-금속 산화물 반도체층 스택, 금속 산화물 반도체층 또는 상단 전극층 중 하나를 형성하는 단계
    를 포함하는, 집적 회로 디바이스 형성 방법.
  7. 제6항에 있어서, 상기 강유전체층은 1 PPM 미만의 염소를 갖는, 집적 회로 디바이스 형성 방법.
  8. 제6항에 있어서,
    상기 하단 전극층, 상기 강유전체층 및 상기 상단 전극층을 포함하는 구조물은 누설 전류 및 시간-의존성 유전체 브레이크다운(TDDB)률을 갖고,
    상기 TDDB률은, 상기 강유전체층에 1 PPM의 염소가 첨가된 경우의 TDDB률이 증가하는 양보다 작고,
    상기 TDDB률은 상기 누설 전류의 초기 값을 상기 누설 전류가 초기 값에서 두 배가 되는 동작 시간으로 나눈 값으로 정의되는, 집적 회로 디바이스 형성 방법.
  9. 제6항에 있어서,
    상기 증발된 지르코늄(Zr) 화합물 및 상기 증발된 하프늄(Hf) 화합물은 M-(N-R1R2)n　형의 화합물이고, M은 금속이고, R1 및 R2는 유기 작용기이고, n은 정수인, 집적 회로 디바이스 형성 방법.
  10. 집적 회로 디바이스를 형성하는 방법에 있어서,
    하단 전극층을 형성하는 단계;
    원자층 성막에 의해 지르코늄(Zr) 전구체 및 하프늄(Hf) 전구체를 포함하는 무-염소 기체 금속 전구체들로부터 상기 하단 전극층 바로 위의 상부 표면을 갖는 강유전체층을 형성하는 단계; 및
    상기 원자층 성막의 공정 직후에, 상기 상부 표면 위에 있고 상기 상부 표면과 접촉하는, 유전체층-금속 산화물 반도체층 스택, 금속 산화물 반도체층 또는 상단 전극층 중 하나를 형성하는 단계 - 상기 무-염소 기체 금속 전구체들은 산소, 탄소 또는 질소를 통해 유기 작용기와 결합된 금속들임 -
    를 포함하는, 집적 회로 디바이스를 형성하는 방법.
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