KR101529674B1 - 등축정계 또는 정방정계의 절연층을 가지는 반도체 소자 - Google Patents

등축정계 또는 정방정계의 절연층을 가지는 반도체 소자 Download PDF

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Abstract

우수한 전기적 특성을 가지는 등축정계 또는 정방정계의 절연층을 가지는 반도체 소자를 개시한다. 본 발명에 따른 반도체 소자는 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판, 트랜지스터와 전기적으로 연결되는 콘택 플러그를 구비하며 반도체 기판 상에 형성된 층간 절연층, 콘택 플러그와 전기적으로 연결되는 하부 전극, 하부 전극 상에 형성되는 상부 전극 및 하부 전극과 상부 전극 사이에 형성된 등축정계 또는 정방정계의 절연층을 포함하되, 등축정계 또는 정방정계의 절연층은 금속 실리케이트막을 포함한다.
등축정계, 정방정계, 금속 실리케이트, 하프늄 실리케이트, 지르코늄계 산화막

Description

등축정계 또는 정방정계의 절연층을 가지는 반도체 소자{Semiconductor device having insulating layer of cubic system or tetragonal system}
본 발명은 반도체 소자에 관한 것으로, 절연층을 가지는 반도체 소자에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 고집적화 및 고성능화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 특히 종래 반도체 소자의 제조에 사용되는 절연층에 사용되는 재료로는 요구되는 유전특성 또는 절연특성을 만족시킬 수 없게 되고 있다.
본 발명의 기술적 과제는 상기한 종래의 문제점을 해결하기 위한 것으로, 절연층을 포함하는 반도체 소자를 제공하는 것이다.
특히, 기존에 사용되는 반도체 제조 공정에서 적용이 가능하며, 요구되는 전기적 특성을 만족시킬 수 있는 절연층을 가지는 반도체 소자를 제공하는 데에 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다.
본 발명에 따른 반도체 소자는 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판, 상기 트랜지스터와 전기적으로 연결되는 콘택 플러그를 구비하며 상기 반도체 기판 상에 형성된 층간 절연층, 상기 콘택 플러그와 전기적으로 연결되는 하부 전극, 상기 하부 전극 상에 형성되는 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이에 형성된 등축정계 또는 정방정계의 절연층을 포함하되, 상기 등축정계 또는 정방정계의 절연층은 금속 실리케이트막을 포함한다.
상기 금속 실리케이트막은 하프늄 원자 또는 지르코늄 원자가 첨가되거나, 하프늄 원자와 지르코늄 원자가 모두 첨가된 금속 실리케이트막일 수 있다.
상기 금속 실리케이트막은 하프늄 원자가 첨가된 금속 실리케이트막이며, 상기 등축정계 또는 정방정계의 절연층은 지르코늄계 산화막을 더 포함하는 다층 절 연층일 수 있다.
상기 지르코늄계 산화막은 제1 지르코늄계 산화막 및 제2 지르코늄계 산화막을 포함하며, 상기 하프늄 원자가 첨가된 금속 실리케이트막은 상기 제1 지르코늄계 산화막과 상기 제2 지르코늄계 산화막 사이에 형성될 수 있다.
상기 하프늄 원자가 첨가된 금속 실리케이트막은 제1 하프늄 실리케이트막 및 제2 하프늄 실리케이트막을 포함하며, 상기 지르코늄계 산화막은 상기 제1 하프늄 실리케이트막 및 상기 제2 하프늄 실리케이트막 사이에 형성될 수 있다.
상기 등축정계 또는 정방정계의 절연층은 상기 하프늄 원자가 첨가된 금속 실리케이트막 및 상기 지르코늄계 산화막이 순차적으로 적어도 2회 교번적으로 형성될 수 있다. 또는 상기 등축정계 또는 정방정계의 절연층은 상기 지르코늄계 산화막 및 상기 하프늄 원자가 첨가된 금속 실리케이트막이 순차적으로 적어도 2회 교번적으로 형성될 수 있다.
상기 지르코늄계 산화막은 지르코늄 산화막 또는 지르코늄 실리케이트일 수 있다.
상기 금속 실리케이트막은 제1 실리콘 농도를 가지는 제1 하프늄 실리케이트막 및 제2 실리콘 농도를 가지는 제2 하프늄 실리케이트막을 포함하되, 상기 제1 실리콘 농도는 상기 제2 실리콘 농도보다 작은 값일 수 있다.
상기 금속 실리케이트막은 금속 원자와 실리콘 원자의 개수의 합계 중 실리콘 원자의 비율이 1 내지 10%일 수 있다.
또한 본 발명에 따른 반도체 소자의 다른 양상은 반도체 기판, 상기 반도체 기판 상에 형성된 전극층 및 상기 반도체 기판과 상기 전극층 사이에 형성된 등축정계 또는 정방정계의 절연층을 포함하는 블로킹 산화막을 포함하되, 상기 등축정계 또는 정방정계의 절연층은 금속 실리케이트막을 포함한다.
상기 금속 실리케이트막은 하프늄 원자 또는 지르코늄 원자가 첨가되거나, 하프늄 원자와 지르코늄 원자가 모두 첨가된 금속 실리케이트막일 수 있다.
상기 등축정계 또는 정방정계의 절연층은 하프늄 실리케이트막과 지르코늄계 산화막의 다층 절연층일 수 있다.
상기 등축정계 또는 정방정계의 절연층은 적어도 2개 층의 상기 하프늄 실리케이트막을 포함하며, 상기 지르코늄계 산화막은 인접한 2개 층의 상기 하프늄 실리케이트막 사이에 형성될 수 있다. 또는 상기 등축정계 또는 정방정계의 절연층은 적어도 2개 층의 상기 지르코늄계 산화막을 포함하며, 상기 하프늄 실리케이트막은 인접한 2개 층의 상기 지르코늄계 산화막 사이에 형성될 수 있다.
상기 지르코늄계 산화막은 지르코늄 산화막 또는 지르코늄 실리케이트일 수 있다.
상기 블로킹 산화막은 상기 등축정계 또는 정방정계의 절연층과 상기 반도체 기판 사이에 배치되는 실리콘 산화막을 더 포함할 수 있다. 또는 상기 블로킹 산화막은 상기 등축정계 또는 정방정계의 절연층과 상기 전극층 사이에 배치되는 실리콘 산화막을 더 포함할 수 있다.
상기 블로킹 산화막은 알루미늄 산화막, 지르코늄 산화막, 알루미늄 실리케이트 또는 하프늄 산화막을 더 포함할 수 있다.
상기 금속 실리케이트막은 금속 원자와 실리콘 원자의 개수의 합계 중 실리콘 원자의 비율이 8% 내지 35%일 수 있다.
본 발명에 따른 반도체 소자는 등축정계 또는 정방정계의 절연층을 포함한다.
반도체 소자 중 디램(DRAM, Dynamic Random Access Memory)과 같이 캐패시터를 사용하는 휘발성 반도체 메모리 소자의 경우, 고집적화 및 대용량화에 따라서 캐패시터의 정전 용량을 확보하는 데에 어려움을 겪고 있다. 이에 따라 고유전율의 절연층 채택이 필수적으로 요구되고 있다. 그러나, 고유전율의 절연층으로 재료를 바꾸어 사용할 경우, 고유전율의 절연층 자체, 또는 요구되는 전극 물질을 사용하기 위하여 기존 반도체 공정을 그대로 사용할 수 없는 문제가 발생하여, 새로운 공정 기술의 개발에 많은 시간이 요구되고 있다. 또한 고유전율로 알려진 재료를 반도체 소자에 채택할 경우, 박막화 또는 반도체 소자의 제조에 필요한 공정상의 조건으로 인하여 필요한 유전율을 나타내지 못하는 경우도 발생하고 있다.
그러나 등축정계 또는 정방정계의 절연층을 캐패시터의 유전체층으로 사용되는 경우, 고유전율을 가지는 등 유전특성이 우수하고, 절연 특성이 또한 향상되어 고집적화된 고성능의 반도체 소자를 제공할 수 있다. 또한 등축정계 또는 정방정계의 절연층은 상대적으로 낮은 온도의 열처리로 형성할 수 있으므로, 열적 버짓(thermal budget)에 의한 신뢰성 저하를 방지할 수 있어, 기존의 사용되는 반도체 제조 공정에서 적용이 용이하다.
또한 다른 반도체 소자로 게이트 전극과 반도체 기판 사이에 터널링(tunnelling) 산화막, 전하 저장층 및 블로킹(blocking) 절연층이 들어 있는 구조를 가지고 있는 비휘발성 메모리 소자가 있다. 블로킹 절연막은 비휘발성 메모리 소자에서 전하 저장층에 저장된 전하가 게이트 전극으로 빠져나가거나 게이트 전극으로부터 들어오는 것을 막아주는 역할을 한다. 이러한 비휘발성 메모리 소자는 고전압으로 동작하기 때문에, 기존의 사용되던 절연층들을 사용하기에는 어려움을 겪고 있다.
그러나 등축정계 또는 정방정계의 절연층을 비휘발성 메모리 소자의 블로킹 절연막으로 사용되는 경우, 높은 유전율과 큰 에너지 밴드갭에 의하여 된 전하의 이동을 효율적으로 감소시킬 수 있는 우수한 절연 특성을 가진다. 특히 전자 트래핑(electron trapping)을 효과적으로 감소시킬 수 있다. 따라서 저장된 데이터의 보존 능력을 향상시킬 수 있으며, 이를 통하여 데이터의 보존 능력이 향상되는 고신뢰성의 반도체 소자의 제조가 가능하다.
이하에서는 바람직한 실시 예를 통해 당업자가 본 발명을 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다. 그러나 다음에 예시하는 본 발명의 실시 예는 동일한 발명의 범위 내에서 여러 가지 다른 형태로 변형될 수 있으며 본 발명의 범위가 다음에 상술하는 실시 예 및 첨부 도면에 도시된 바에 한정되는 것은 아니다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3 의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 실시 예에 따른 등축정계 또는 정방정계의 절연층을 포함하는 반도체 소자의 제1 양상의 단면도이다.
도 1을 참조하면, 반도체 소자(1)는 반도체 기판(100) 상에 형성되어 캐패시터의 유전체층로 사용되는 등축정계 또는 정방정계의 절연층(500)을 포함한다. 반도체 기판(100)은 예를 들면, 실리콘 기판과 같은 통상의 반도체로 이루어질 수 있다. 반도체 기판(100)에는 예를 들면, 트랜지스터와 같은 반도체 소자 형성에 필요한 웰(well)과 같은 불순물 주입 영역(미도시) 등이 형성되어 있을 수 있으며, 소자 분리막(102)이 배치될 수 있다. 소자 분리막(102)은 예를 들면, 실리콘 산화물을 포함한다. 소자 분리막(102)에 의하여 반도체 기판(100)에는 고립되는 활성영역(104)이 형성될 수 있다. 활성영역(104)에는 트랜지스터(미도시) 형성에 필요한 소스 영역(미도시) 및 드레인 영역(미도시)이 형성된다. 활성영역(104)이 형성된 반도체 기판(100) 상에, 게이트 절연층(미도시), 게이트라인(미도시) 및 비트라인(미도시)이 포함되며, 활성영역(104)을 통하여 상기 트랜지스터와 연결되는 콘택 플러그(300)가 구비되는 층간절연층(200)이 형성된다.
층간절연층(200)은 단일 막질일 수도 있으나, 적어도 두 번 이상의 증착을 통해 얻어지는 다중 막질일 수도 있다. 예를 들면, 상기 게이트라인 간의 분리를 위한 절연층, 상기 비트라인 간의 분리를 위한 절연층, 상기 게이트라인 및 상기 비트라인 간의 분리를 위한 절연층, 및 상기 비트라인을 덮는 절연층 등이 포함될 수 있다. 또한 이들 각각의 절연층도 단일 막질일 수도 있으나, 적어도 두 번 이상의 증착을 통해 얻어지는 단일 막질일 수도 있다. 일반적으로 층간절연층(200)은 실리콘 산화막을 포함한다.
콘택 플러그(300)는 층간절연층(200)을 식각하여 활성영역(104)을 노출시킨 후 형성할 수 있다. 콘택 플러그(300)는 도핑된 폴리실리콘 및 금속을 적층하여 형성하거나, 도핑된 폴리실리콘을 단독으로 사용해서 형성될 수 있다. 그러나, 층간절연층이 다중 막질일 경우, 여러 단계를 통하여 형성할 수 있다. 예를 들면, 상기 게이트라인 간의 분리를 위한 절연층을 일부 식각하여 활성영역(104)을 통하여 상기 트랜지스터와 연결되는 랜딩 패드를 형성하고, 상기 비트라인 간의 분리를 위한 절연층 및 상기 게이트라인 및 상기 비트라인 간의 분리를 위한 절연층을 일부 식각하여 상기 랜딩 패드와 연결되는 매립 플러그를 형성하는 2단계를 통하여 형성할 수 있다. 상기 랜딩 패드 및 상기 매립 플러그는 도핑된 폴리실리콘 및 금속을 적층하여 형성하거나, 도핑된 폴리실리콘을 단독으로 사용해서 형성될 수 있다. 또한 필요에 따라서는 상기 매립 플러그와 연결되는 추가 플러그를 더 형성할 수 있다.
상기 게이트라인은 상기 게이트 절연층에 의하여 활성 영역(104)과 전기적으로 절연되며, 도핑된 폴리실리콘, 텅스텐(W), 텅스텐 실리사이드(silicide), 또는 이들의 적층 구조로 형성될 수 있으며, 타이타늄(Ti), 타이타늄나이트라이드(TiN) 등이 함께 적층될 수 있다. 또한 상기 게이트라인 상에는 캐핑 패턴(미도시)이 형성될 수 있으며, 상기 게이트라인 및 상기 캐핑패턴의 양측면에는 게이트 스페이서(미도시)가 형성될 수 있다. 상기 게이트 절연층은 실리콘 산화막을 사용해서 형성될 수 있다. 또한 상기 캐핑패턴 및 상기 게이트 스페이서는 실리콘 질화막을 사용해서 형성될 수 있다.
상기 비트라인은 통상적으로 상기 게이트라인과 교차하도록 형성되며, 절연층을 통하여 상기 게이트라인과 전기적으로 절연된다. 상기 비트라인은 도핑된 폴리실리콘을 사용해서 형성될 수 있고, 또는 도핑된 폴리실리콘, 타이타늄, 타이타늄 나이트라이드 및 텅스텐 중에서 선택된 적어도 두 개 이상의 물질을 사용하여 적층해서 형성될 수 있다. 상기 비트라인 상에는 비트라인 캐핑패턴(미도시)이 형성될 수 있으며, 상기 비트라인 및 상기 비트라인 캐핑라인의 양측면에는 비트라인 스페이서(미도시)가 형성될 수 있다.
캐패시터를 형성하기 위하여, 콘택 플러그(300)와 연결되는 하부 전극(400)을 형성한다. 하부 전극(400)은 후속 공정에서 산화를 유발시키지 않는 물질로 선택하는 것이 바람직하다. 하부 전극(400)은, 예를 들면 Ti, TiN, WN, Ta, TaN, 및 TiAlN으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성될 수 있다.
하부 전극(400)은 도면에서 평판으로 나타내었으나, 이에 한정되지 않는다. 즉 두개의 전극 및 전극 사이의 절연층이 형성된 캐패시터 구조를 유지하는 한, 본 발명의 범위를 제한하지 않는다.
하부 전극(400) 상에는 캐패시터 유전체층을 형성한다. 상기 캐패시터 유전체층은 등축정계(cubic system) 또는 정방정계(tetragonal system)의 결정성을 가지는 절연층(500, 이하에서는 "등축정계 또는 정방정계의 절연층"이라 한다)일 수 있다.
등축정계 또는 정방정계의 절연층(500)은 하프늄 원자 또는 지르코늄 원자를 포함하는 금속 실리케이트막일 수 있다. 즉, 등축정계 또는 정방정계의 절연층(500)은 예를 들면, 하프늄 실리케이트(Hfx1Siy1Oz1), 지르코늄 실리케이트(Zrx2SiY2Oz2) 또는 하프늄-지르코늄 실리케이트((Hf,Zr)x3Siy3Oz3)를 포함할 수 있다.
또는 등축정계 또는 정방정계의 절연층(500)은 하프늄 원자를 포함하는 금속 실리케이트막, 즉 하프늄 실리케이트 또는 하프늄-지르코늄 실리케이트에 지르코늄계 산화막을 더 포함하는 다층막일 수 있다. 지르코늄계 산화막은 예를 들면, 지르코늄 산화막(ZrO2) 또는 지르코늄 실리케이트(Zrx2Siy2Oz2)일 수 있다.
일반적으로 상온에서 벌크(bulk) 상태의 하프늄 산화막은 단사정계(monoclinic system) 상을 가지나, 박막 하프늄 산화막은 소량의 정방정계가 포함된 단사정계의 결정성을 가지게 된다. 그러나 박막 하프늄 산화막의 일부 하프늄(Hf) 원자를 실리콘(Si) 원자로 치환하여 하프늄 실리케이트를 형성하도록 열처리를 하면, 이온반경이 하프늄(RHf=0.78Å)보다 작은 실리콘(RSi=0.42Å)에 의하여 압축응력(compressive stress)이 유발되어, 등축정계 또는 정방정계의 결정성을 가 지도록 할 수 있다.
하프늄 실리케이트는 등축정계 또는 정방정계의 결정성을 가질 경우 단사정계의 결정성을 가지는 경우보다 높은 유전율을 가지게 된다. 또한 하프늄 산화막보다도 높은 유전율을 가지게 된다. 따라서 상기 캐패시터의 유전체층으로 박막 하프늄 산화막을 사용하고자 하는 경우 하프늄(Hf) 원자를 일부 실리콘(Si) 원자로 치환하여 등축정계 또는 정방정계의 하프늄 실리케이트를 형성하는 것이 바람직하다.
지르코늄 산화막은 그 자체로도 저온의 열처리를 통하여 등축정계 또는 정방정계의 결정성을 가질 수 있다. 그러나 실리콘 원자를 첨가하면 지르코늄 실리케이트를 형성하면, 압축 응력에 의하여 박막의 치밀성을 더욱 높일 수 있다.
지르코늄 산화막이 상대적으로 저온의 열처리를 통하여 등축정계 또는 정방정계의 결정성을 가질 수 있으므로, 하프늄 실리케이트에 지르코늄 원자가 첨가된 하프늄-지르코늄 실리케이트의 경우, 지르코늄 원자에 의하여 상대적으로 저온의 열처리를 통하여 등축정계 또는 정방정계의 결정성을 가질 수 있다.
등축정계 또는 정방정계의 하프늄 실리케이트, 등축정계 또는 정방정계의 지르코늄 실리케이트, 또는 등축정계 또는 정방정계의 하프늄-지르코늄 실리케이트인 등축정계 또는 정방정계의 절연층(500)은 하프늄 원자 또는 지르코늄 원자와 같은 금속 원자와 실리콘 원자 개수의 합계 중 실리콘 원자의 비율인 실리콘 농도가 높을수록 후속 공정에 의한 열적 버짓(thermal budget)이 커도 등축정계 또는 정방정계의 결정성을 유지하게 되며, 절연 특성도 향상된다. 상기 실리콘 농도가 높을수록 전체 박막의 유전율을 감소시킬 수 있다.
따라서 등축정계 또는 정방정계의 절연층(500)이 상기 캐패시터 유전체층으로 사용되는 경우, 등축정계 또는 정방정계의 절연층(500)에 포함된 금속 실리케이트의 상기 실리콘 농도는 1% 내지 10%로 할 수 있다. 또는 상기 실리콘 농도는 안정적인 결정성과 높은 유전율을 위하여 3% 내지 8%로 할 수 있다.
예를 들면, 등축정계 또는 정방정계의 절연층(500)이 하프늄 실리케이트를 포함하는 경우, 하프늄 원자와 실리콘 원자 개수의 합 중 실리콘 원자의 비율을 1% 내지 10%, 또는 3% 내지 8%로 할 수 있다. 예를 들면, 등축정계 또는 정방정계의 절연층(500)이 지르코늄 실리케이트를 포함하는 경우, 지르코늄 원자와 실리콘 원자 개수의 합 중 실리콘 원자의 비율을 1% 내지 10%, 또는 3% 내지 8%로 할 수 있다.
또는 예를 들면, 등축정계 또는 정방정계의 절연층(500)이 하프늄-지르코늄 실리케이트를 포함하는 경우, 하프늄 원자, 지르코늄 원자 및 실리콘 원자 개수의 합 중 실리콘 원자의 비율을 1% 내지 10%, 또는 3% 내지 8%로 할 수 있다.
또한 도시하지는 않았으나, 상기 캐패시터 유전체층으로 등축정계 또는 정방정계의 절연층(500)을 두개 층 이상 포함할 수 있다. 또는 캐패시터 유전체층으로 등축정계 또는 정방정계의 절연층(500)과 함께 다른 금속 산화막 또는 금속 실리케이트막을 각각 적어도 한개 층씩을 포함하는 복층 구조를 포함할 수 있다. 상기 다른 금속 산화막 또는 금속 실리케이트막은 예를 들면, 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2), 알루미늄 실리케이트(AlSix4Oy4), 하프늄 산화막(HfO2)일 수 있 다. 알루미늄 산화막, 지르코늄 산화막 또는 하프늄 산화막을 포함하여 복층 구조를 형성하는 경우, 가장 상부에는 금속 실리케이트막이 형성되도록 할 수 있다.
등축정계 또는 정방정계의 절연층(500)에 포함될 수 있는 금속 실리케이트막의 구체적인 구조 및 제조 방법에 대하여는 후술하도록 한다. 등축정계 또는 정방정계의 절연층(500)은 하부 전극(400)과 상부 전극(600) 사이에서 유전체로 역할을 하므로 유전체층으로 호칭될 수도 있다.
상기 캐패시터 유전체층인 등축정계 또는 정방정계의 절연층(500) 상에는 상부 전극(600)이 형성된다. 상부 전극(600)은 예를 들면, Ru, RuO2, Ir, IrO2, Pt, Ti, TiN, WN, Ti, TaN, 및 TiAlN으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성될 수 있다.
도 2 내지 도 3은 등축정계 및 정방정계의 결정 구조를 나타내는 개략도이다.
도 2를 참조하면, 등축정계에 속하는 결정은 서로 수직(θ1=θ2=θ3=90ㅀ)이며 길이가 같은(a1=a2=a3) 3개의 결정축을 가진다. 등축정계는 입방정계라고도 불린다.
도 3을 참조하면 정방정계에 속하는 결정은 서로 수직(θ1=θ2=θ3=90ㅀ)인 3개의 결정축을 가지며, 이중 2개의 결정축은 길이가 같다(a4=a5≠a6).
본 발명의 실시 예에 따른 등축정계 또는 정방정계의 절연층(500)은 일정 두 께 이상으로 형성할 경우에는 정방정계를 가지는 것으로 관찰될 수 있다. 그러나 고집적화된 반도체 소자에 적용하기 위하여 등축정계 또는 정방정계의 절연층(500)을 매우 얇은 두께로 형성하는 경우, 결정축 길이의 구분이 어렵게 되어 등축정계를 가지는 것으로 관찰될 수도 있다. 따라서 별도의 구분을 하지 않고 "등축정계 또는 정방정계"로 기재하도록 한다.
도 4는 본 발명의 실시 예에 따른 등축정계 또는 정방정계의 절연층을 포함하는 반도체 소자의 제2 양상의 단면도이다.
도 4를 참조하면, 하부 전극(400)을 실린더(cylinder) 형상으로 형성할 수 있다. 실린더 형상의 하부 전극(400)을 형성하기 위하여 예를 들면, 콘택 플러그(300)가 형성된 층간절연층(200) 상에 몰드층(미도시)을 형성할 수 있다. 그 후 상기 몰드층에 콘택 플러그(300)가 노출되는 개구부(미도시)를 형성한 후, 상기 개구부가 완전히 매립되지 않고 상기 개구부의 표면이 모두 덮히도록, 상기 몰드층 상에 하부 전극 물질층(미도시)을 형성할 수 있다. 그 후 상기 개구부 내를 제외한 상기 몰드층 표면 상에 형성된 상기 하부 전극 물질층을 제거한 후 상기 몰드층을 제거하여 실린더 형상의 하부 전극(400)을 형성할 수 있다.
이때 상기 몰드층을 제거할 때, 층간절연층(200)이 함께 제거되는 것을 방지하기 위하여 층간절연층(200) 상에 콘택 플러그(300)가 노출되는 식각 저지막 패턴(310)을 형성할 수 있다.
실린더 형상의 하부 전극(400) 상에 등축정계 또는 정방정계의 절연층(500)과 상부 전극(600)을 순차적으로 형성하여 캐패시터를 포함하는 반도체 소자(1)를 형성할 수 있다.
도 5는 본 발명의 실시 예에 따른 등축정계 또는 정방정계의 절연층을 포함하는 반도체 소자의 제3 양상의 단면도이다.
도 5를 참조하면, 하부 전극(400)을 기둥(pillar) 형상으로 형성할 수 있다. 기둥 형상의 하부 전극(400)을 형성하기 위하여 예를 들면, 콘택 플러그(300)가 형성된 층간절연층(200) 상에 몰드층(미도시)을 형성할 수 있다. 그 후 상기 몰드층에 콘택 플러그(300)가 노출되는 개구부(미도시)를 형성한 후, 상기 개구부가 완전히 매립되되록 상기 몰드층 상에 하부 전극 물질층(미도시)을 형성할 수 있다. 그 후 상기 개구부 내를 제외한 상기 몰드층 표면 상에 형성된 상기 하부 전극 물질층을 제거한 후 상기 몰드층을 제거하여 기둥 형상의 하부 전극(400)을 형성할 수 있다.
이때 상기 몰드층을 제거할 때, 층간절연층(200)이 함께 제거되는 것을 방지하기 위하여 층간절연층(200) 상에 콘택 플러그(300)가 노출되는 식각 저지막 패턴(310)을 형성할 수 있다.
기둥 형상의 하부 전극(400) 상에 등축정계 또는 정방정계의 절연층(500)과 상부 전극(600)을 순차적으로 형성하여 캐패시터를 포함하는 반도체 소자(1)를 형성할 수 있다.
도 6 내지 도 7은 본 발명의 제1 실시 예에 따른 등축정계 또는 정방정계의 절연층을 형성하는 방법을 나타내는 단면도들이다.
도 6을 참조하면, 반도체 기판(100a) 상에 제1 절연층(502)을 형성한다. 반 도체 기판(100a)은 예를 들면, 실리콘 기판과 같은 통상의 반도체로 이루어질 수 있으며, 절연층, 도전층 또는 절연층 및 도전층을 더 포함할 수 있다. 제1 절연층(502)은 금속 실리케이트막일 수 있다. 예를 들면, 제1 절연층(502)은 하프늄 원자 또는 지르코늄 원자가 첨가되거나 하프늄 원자와 지르코늄 원자가 모두 첨가된 금속 실리케이트막일 수 있다. 즉, 제1 절연층(502)은 하프늄 실리케이트, 지르코늄 실리케이트 또는 하프늄-지르코늄 실리케이트일 수 있다. 다른 말로, 제1 절연층(502)은 실리콘 원자가 첨가되어 하프늄 원자를 일부 치환한 하프늄 산화막, 또는 실리콘 원자가 첨가되어 지르코늄 원자를 일부 치환한 지르코늄 산화막, 또는 지르코늄 원자 및 실리콘 원자가 첨가되어 하프늄 원자를 일부 치환한 하프늄 산화막일 수 있다.
제1 절연층(502)은 예를 들면, 원자층 증착(ALD, Atomic Layer Deposition) 공정에 의하여 형성할 수 있다. 구체적으로 살펴보면, 하프늄 전구체, 실리콘 전구체와 함께 하프늄 전구체와 실리콘 전구체를 산화시키기 위한 산화제를 제공하여 200℃ 내지 400℃의 온도에서 원자층 증착 공정을 통하여 하프늄 실리케이트를 형성할 수 있다. 하프늄 전구체로는 테트라키스 에틸메틸아미노 하프늄(TEMAH), 하프늄 터셔리-부톡사이드(HTB), 테트라키스 다이메틸아미노 하프늄(TDMAH), 또는 테트라키스 다이에틸아미노 하프늄(TDEAH)을 사용할 수 있다. 또한 실리콘 전구체로는 트리스-다이메틸아미노실란(Tris-DMAS), 트리스-다이에틸아미노실란(Tris-DEAS), 비스(터셔리-부틸아미노)실란(BTBAS) 또는 테트라키스 에틸메틸아미노 실리콘(TEMAS)을 사용할 수 있다.
또는 지르코늄 전구체, 실리콘 전구체와 함께 지르코늄 전구체 및 실리콘 전구체를 산화시키기 위한 산화제를 제공하여 200℃ 내지 400℃의 온도에서 원자층 증착 공정을 통하여 지르코늄 실리케이트를 형성할 수 있다.
또는 하프늄 전구체, 지르코늄 전구체, 실리콘 전구체와 함께 하프늄 전구체, 지르코늄 전구체 및 실리콘 전구체를 산화시키기 위한 산화제를 제공하여 200℃ 내지 400℃의 온도에서 원자층 증착 공정을 통하여 하프늄-지르코늄 실리케이트를 형성할 수 있다.
도 6 및 도 7을 참조하면, 제1 절연층(502)에 열처리를 하여 등축정계 또는 정방정계의 절연층(500)을 형성할 수 있다. 등축정계 또는 정방정계의 절연층(500)은 예를 들면, 등축정계 또는 정방정계의 하프늄 실리케이트, 등축정계 또는 정방정계의 지르코늄 실리케이트 또는 등축정계 또는 정방정계의 하프늄-지르코늄 실리케이트일 수 있다.
등축정계 또는 정방정계의 절연층(500)을 형성하기 위한 열처리는 예를 들면, 비활성 가스, 산소 가스, 또는 비활성 가스 및 산소 가스의 혼합 가스의 분위기에서 400℃ 내지 700℃의 급속 열처리로 수행할 수 있다. 따라서 등축정계 또는 정방정계의 절연층(500) 아래의 반도체 기판(100a) 내에 형성될 수 있는 불순물 영역, 절연층 또는 도전층 등에 확산 또는 변형 등의 영향을 줄 수 있는 열적 버짓(budget)을 최소화시킬 수 있는 상대적으로 저온의 열처리가 가능하다. 그러나, 반도체 기판(100a)에 불순물 영역이 형성되기 이전에 등축정계 또는 정방정계의 절연층(500)을 형성하는 경우에는 700℃ 내지 1200℃의 상대적으로 고온의 급속 열처 리를 할 수도 있다.
도 8 내지 도 9는 본 발명의 제2 실시 예에 따른 등축정계 또는 정방정계의 절연층을 형성하는 방법을 나타내는 단면도들이다.
도 8을 참조하면, 반도체 기판(100a) 상에 제2 절연층(504a) 및 제3 절연층(506a)이 교대로 구성된 제1 다층 절연막(500a)을 형성한다. 제2 절연층(504a)은 제3 절연층(506a)보다 상대적으로 낮은 온도의 열처리에서 등축정계 또는 정방정계의 결정성을 가질 수 있는 것을 선택한다.
도 8 및 도 9를 참조하면, 열처리를 통하여 제2 절연층(504a) 및 제3 절연층(506a)이 교대로 구성된 제1 다층 절연막(500a)을 등축정계 또는 정방정계의 절연층(500)으로 형성할 수 있다. 제2 절연층(504a)은 제3 절연층(506a)보다 상대적으로 낮은 온도의 열처리에서 등축정계 또는 정방정계의 결정성을 가질 수 있는 것을 선택한다. 따라서, 제2 절연층(504a)이 제3 절연층(506a)보다 먼저 등축정계 또는 정방정계의 제2 절연층(504)이 될 수 있다. 등축정계 또는 정방정계의 제2 절연층(504)의 영향으로, 제3 절연층(506a)도 원래 등축정계 또는 정방정계의 결정성이 되기 위한 열처리 온도보다 낮은 온도에서 등축정계 또는 정방정계의 제3 절연층(506)이 될 수 있다. 이를 통하여 등축정계 또는 정방정계의 제2 절연층(504) 및 제3 절연층(506)으로 구성된 등축정계 또는 정방정계의 절연층(500)을 형성할 수 있다. 바람직하게는 등축정계 또는 정방정계의 절연층(500)을 형성하기 위한 열처리는 400℃ 내지 600℃의 공정 온도에서 수행될 수 있다.
도 10 내지 도 11은 본 발명의 제2 실시 예의 변형에 따른 등축정계 또는 정 방정계의 절연층을 형성하는 방법을 나타내는 단면도들이다.
도 10을 참조하면, 반도체 기판(100a) 상에 제2 절연층(504a), 제3 절연층(506a), 제2 절연층(504a)이 순차적으로 적층된 제2 다층 절연막(500b)을 형성한다. 제2 절연층(504a)은 제3 절연층(506a)보다 상대적으로 낮은 온도의 열처리에서 등축정계 또는 정방정계의 결정성을 가질 수 있는 것을 선택한다.
도 10 및 도 11을 참조하면, 열처리를 통하여 제2 다층 절연막(500b)을 등축정계 또는 정방정계의 절연층(500)으로 형성할 수 있다. 도 6 내지 도 7에서 설명한 것과 마찬가지로, 제3 절연층(506a)의 상하에 형성된 제2 절연층(504a)이 열처리 과정에서 먼저 등축정계 또는 정방정계의 제2 절연층(504)이 된다. 등축정계 또는 정방정계의 제2 절연층(504)의 영향으로, 제3 절연층(506a)의 상대적으로 낮은 온도에서 등축정계 또는 정방정계의 제3 절연층(506)이 될 수 있다. 이를 통하여 등축정계 또는 정방정계의 제2 절연층(504), 제3 절연층(506), 제2 절연층(504)이 순차적으로 적층된 등축정계 또는 정방정계의 절연층(500)을 상대적으로 더 낮은 온도에서 형성할 수 있다. 따라서 열처리에 따른 누설전류 열화를 더욱 방지할 수 있다.
도시하지는 않았으나, 제2 절연층(504a) 및 제3 절연층(506a)을 각각 n개씩 교번적으로 적층하여 형성하거나, m+1개의 제2 절연층(504a) 사이에 m개의 제3 절연층(506a)을 형성한 후, 열처리를 통하여 등축정계 또는 정방정계의 절연층(500)을 형성하는 것도 가능하다(n, m은 각각 2보다 큰 양의 정수이다).
도 12 내지 도 13은 본 발명의 제3 실시 예에 따른 등축정계 또는 정방정계 의 절연층을 형성하는 방법을 나타내는 단면도들이다.
도 12를 참조하면, 반도체 기판(100a) 상에 제3 절연층(506a) 및 제2 절연층(504a)이 교대로 구성된 제3 다층 절연막(500c)을 형성한다. 제2 절연층(504a)은 제3 절연층(506a)보다 상대적으로 낮은 온도의 열처리에서 등축정계 또는 정방정계의 결정성을 가질 수 있는 것을 선택한다.
도 12 및 도 13을 참조하면, 열처리를 통하여 제3 절연층(506a) 및 제2 절연층(504a)이 교대로 구성된 제3 다층 절연막(500c)을 등축정계 또는 정방정계의 절연층(500)으로 형성할 수 있다. 제2 절연층(504a)은 제3 절연층(506a)보다 상대적으로 낮은 온도의 열처리에서 등축정계 또는 정방정계의 결정성을 가질 수 있다. 따라서, 제2 절연층(504a)이 제3 절연층(506a)보다 먼저 등축정계 또는 정방정계의 제2 절연층(504)이 될 수 있다. 등축정계 또는 정방정계의 제2 절연층(504)의 영향으로, 제3 절연층(506a)도 원래 등축정계 또는 정방정계의 결정성이 되기 위한 열처리 온도보다 낮은 온도에서 등축정계 또는 정방정계의 제3 절연층(506)이 될 수 있다. 이를 통하여 등축정계 또는 정방정계의 제3 절연층(506) 및 제2 절연층(504)으로 구성된 등축정계 또는 정방정계의 절연층(500)을 형성할 수 있다. 바람직하게는 등축정계 또는 정방정계의 절연층(500)을 형성하기 위한 열처리는 400℃ 내지 600℃의 공정 온도에서 수행될 수 있다.
후속에 형성되는 물질의 결정성에 영향을 주는 일반적인 시드(seed)는 먼저 결정성을 가지도록 하부층으로 형성된 후, 시드인 상기 하부층 상에 상부층이 시드의 결정성을 따라 형성되도록 한다. 그러나, 본 발명의 제2 절연층(504a)은 제3 절 연층(506a)도 형성된 후에, 열처리 과정에서 먼저 등축정계 또는 정방정계의 결정성을 가지게 된다. 따라서 먼저 결정성을 가지게 된 등축정계 또는 정방정계의 제2 절연층(504)은 시드의 역할을 하나, 반드시 하부층에 형성될 필요는 없다. 따라서 하부층 또는 상부층 어디에 제2 절연층(504a)이 형성되어도, 상대적으로 낮은 온도에서 제3 절연층(506a)을 등축정계 또는 정방정계의 제3 절연층(506)이 되도록 할 수 있다. 이를 통하여 등축정계 또는 정방정계의 제3 절연층(506), 제2 절연층(504), 제3 절연층(506)이 순차적으로 적층된 등축정계 또는 정방정계의 절연층(500)을 상대적으로 더 낮은 온도에서 형성할 수 있다. 따라서 열처리에 따른 누설전류 열화를 더욱 방지할 수 있다.
또한 도시하지는 않았으나, 반도체 기판(100a) 상에 제3 절연층(506a) 및 제2 절연층(504a)을 각각 n개씩 교번적으로 적층하여 형성하거나, k+1개의 제3 절연층(506a) 사이에 k개의 제2 절연층(508b)을 형성한 후, 열처리를 통하여 등축정계 또는 정방정계의 절연층(500)을 형성할 수도 있다(단, n은 2보다 큰 양의 정수이며, k는 1보다 큰 양의 정수이다)..
도 8 내지 도 9에서 설명한 본 발명의 제2 실시 예 및 제3 실시 예에서, 제2 절연층(504a)은 지르코늄계 산화막일 수 있다. 또한 본 발명의 제2 실시 예 및 제3 실시 예에서, 제3 절연층(506a)은 하프늄 실리케이트일 수 있다. 상기 지르코늄계 산화막은 예를 들면, 지르코늄 산화막(ZrO2) 또는 지르코늄 실리케이트(Zrx2Siy2Oz2)일 수 있다. 바람직하게는 상기 지르코늄계 산화막은 지르코늄 전구체와 지르코늄 전구체를 산화시키기 위한 산화제를 제공하는 원자층 증착 공정을 통하여 200℃ 내지 400℃의 온도에서 열처리를 하여 형성할 수 있다. 또한 상기 지르코늄계 산화막은 실리콘 전구체를 함께 제공하여 지르코늄 실리케이트로 형성할 수도 있다.
일반적으로 상기 하프늄 실리케이트는 등축정계 또는 정방정계의 결정성을 가지기 위해서는 상대적으로 고온의 열처리를 필요로 한다. 그러나 상기 지르코늄계 산화막은 상대적으로 저온의 열처리를 통하여 등축정계 또는 정방정계의 결정성을 가질 수 있다. 따라서 상대적으로 저온의 열처리를 통하여 먼저 등축정계 또는 정방정계의 결정성을 가지게 된 상기 지르코늄계 산화막의 영향으로 상기 하프늄 실리케이트 또한 등축정계 또는 정방정계의 결정성을 가질 수 있다.
또는 도 8 내지 도 13에서 설명한 본 발명의 제2 실시 예 및 제3 실시 예에서, 제2 절연층(504a)은 제1 하프늄 실리케이트이고, 제3 절연층(506a)은 제2 하프늄 실리케이트일 수 있다. 이때, 상기 제1 하프늄 실리케이트에 함유된 하프늄 원자와 실리콘 원자의 합계 중 실리콘 원자의 비율인 제1 실리콘 농도는 상기 제2 하프늄 실리케이트에 함유된 하프늄 원자와 실리콘 원자의 합계 중 실리콘 원자의 비율인 제2 실리콘 농도보다 작은 값을 가진다. 박막 하프늄 실리케이트는 하프늄 원자를 치환한 실리콘 원자의 농도가 높을수록, 등축정계 또는 정방정계의 결정성을 가지게 하기 위하여 높은 열처리 온도를 필요로 한다. 따라서 상기 제2 실리콘 농도보다 작은 상기 제1 실리콘 농도를 가지는 상기 제1 하프늄 실리케이트는 상기 제2 하프늄 실리케이트보다 낮은 온도의 열처리에서 등축정계 또는 정방정계의 결정성을 가질 수 있다.
도 14 내지 도 17은 각각 본 발명의 제2 실시 예 및 제3 실시 예에 따라 형성한 등축정계 또는 정방정계의 2가지 절연층의 결정성을 나타내는 XRD 측정 결과 및 누설 전류 측정 결과이다.
도 8 내지 9와 도 14를 참조하면, 제2 절연층(504a)으로 지르코늄 산화막을 형성하고, 제3 절연층(506a)으로 하프늄 실리케이트를 형성한 후, 500℃에서 급속 열처리를 실시하여 XRD 측정을 실시하였다. XRD 측정 결과에 따르면 등축정계 또는 정방정계을 결정성을 가지는 것을 확인할 수 있다.
도 15을 참조하면, 지르코늄 산화막 상에 하프늄 실리케이트가 형성된 등축정계 또는 정방정계의 다층 절연층의 누설 전류(P1)는 하프늄 실리케이트만으로 형성된 절연층의 누설 전류(P2)에 비하여 더 낮은 값을 가지는 것을 확인할 수 있다. 따라서 공정의 복잡도와 요구되는 반도체 소자의 특성을 고려하여 원하는 형태의 등축정계 또는 정방정계의 절연층을 사용할 수 있다.
도 8 내지 9와 도 16를 참조하면, 제2 절연층(504a)으로 낮은 실리콘 농도를 가지는 하프늄 실리케이트를 산화막을 형성하고, 제3 절연층(506a)으로 높은 실리콘 농도를 가지는 하프늄 실리케이트를 형성한 후, 600℃에서 급속 열처리를 실시하여 XRD 측정을 실시하였다. XRD 측정 결과에 따르면 등축정계 또는 정방정계을 결정성을 가지는 것을 확인할 수 있다.
도 17를 참조하면, 낮은 실리콘 농도를 가지는 하프늄 산화막 상에 높은 실리콘 농도를 가지는 하프늄 실리케이트가 형성된 등축정계 또는 정방정계의 다층 절연층의 누설 전류(P3)는 일정한 실리콘 농도를 가지는 하프늄 실리케이트만으로 형성된 절연층의 누설 전류(P4)에 비하여 더 낮은 값을 가지는 것을 확인할 수 있다. 따라서 공정의 복잡도와 요구되는 반도체 소자의 특성을 고려하여 원하는 형태의 등축정계 또는 정방정계의 절연층을 사용할 수 있다.
도 18 내지 도 19은 본 발명의 제4 실시 예에 따른 등축정계 또는 정방정계의 절연층을 형성하는 방법을 나타내는 단면도들이다.
도 18을 참조하면, 반도체 기판(100a) 상에 금속 산화막(510a) 및 실리콘 산화막(520a)이 교번적으로 적층된 제4 다층 절연막(500d)을 형성한다. 금속 산화막(510a)은 예를 들면, 하프늄 산화막 또는 지르코늄 산화막일 수 있다. 금속 산화막(510a) 및 실리콘 산화막(520a)의 두께는 금속 원자(예를 들면, 하프늄 원자 또는 지르코늄 원자)와 실리콘(Si)의 조성비를 결정지을 수 있도록 제어한다. 따라서 금속 산화막(510a) 및 실리콘 산화막(520a)은 원자층 증착(ALD, Atomic Layer Deposition) 공정, 화학 기상 증착(CVD, Chemical Vapor Deopsition) 공정 또는 스퍼터링(sputtering) 공정으로 형성할 수 있다.
제4 다층 절연막(500d)은 후속 공정에 의하여, 금속 산화막(510a)의 금속 원자 자리를 실리콘 원자로 일부 치환된 형태를 만들기 위하여 형성된다. 따라서 금속 산화막(510a)은 실리콘 산화막(520a) 보다 1개 층이 더 형성되는 것이 바람직하다. 즉, 금속 산화막(510a) 사이에 실리콘 산화막(520a)이 들어간 형태가 되는 것이 바람직하다. 예를 들면, 금속 산화막(510a)이 3개 층, 실리콘 산화막(520a)이 금속 산화막(510a)의 사이에 2개 층이 형성될 수 있다. 그러나 금속 산화막(510a) 사이에 실리콘 산화막(520a)이 들어가 있는 형태가 유지되는 한, 금속 산화 막(510a) 및 실리콘 산화막(520a)의 각각 형성된 층의 개수는 제한되지 않는다.
후속 공정에서 금속 산화막(510a) 및 실리콘 산화막(520a)은 금속 원자와 실리콘 원자가 균일하게 존재하는 단일막으로 형성되도록 할 수 있다. 따라서 실리콘 산화막(520a)의 두께는 금속 산화막(510a) 및 실리콘 산화막(520a)에 포함된 전체 금속 원자와 실리콘 원자 개수의 합에서 실리콘 원자 개수가 차지하는 비율을 제어할 수 있도록, 금속 산화막(510a)의 두께를 고려하여 결정한다. 또한 금속 산화막(510a)의 두께는, 후속 공정에서 실리콘 산화막(520a)의 실리콘(Si) 원자와 금속늄 산화막(510a)의 금속 원자가 균일하게 치환될 수 있도록 공정 조건을 고려하여 결정한다.
도 18 및 19을 참조하면, 제4 다층 절연막(500d)에 결정화 및 치밀화를 위한 열처리를 하여 등축정계 또는 정방정계의 절연층(500)을 형성한다. 등축정계 또는 정방정계의 절연층(500)은 예를 들면, 하프늄 실리케이트 또는 지르코늄 실리케이트일 수 있다. 등축정계 또는 정방정계의 절연층(500)를 형성시키기 위한 상기 열처리는 비활성 가스, 산소 가스, 또는 비활성 가스 및 산소 가스의 혼합 가스의 분위기에서 400℃ 내지 700℃의 급속 열처리로 수행할 수 있다. 또한 상기 열처리는 열적 버짓(thermal budget)을 줄이기 위하여 200℃ 내지 400℃의 온도에서 플라즈마 열처리 또는 진공 열처리로 수행될 수 있다.
도 20은 본 발명의 실시 예에 따른 등축정계 또는 정방정계의 절연층을 포함하는 반도체 소자의 제4 양상의 단면도이다.
도 20을 참조하면, 반도체 소자(2)는 블로킹 절연막으로 사용되는 등축정계 또는 정방정계의 절연층(500)을 포함한다. 반도체 기판(100) 상에 터널링 산화막(110)을 형성한다. 반도체 기판(100)은 예를 들면, 실리콘 기판과 같은 통상의 반도체로 이루어질 수 있다. 반도체 기판(100)에는 예를 들면, 트랜지스터와 같은 반도체 소자 형성에 필요한 웰(well)과 같은 불순물 주입 영역(미도시), 개별 반도체 소자 간의 분리를 위한 소자 분리막(미도시), 소스 또는 드레인 영역(106) 등이 형성되어 있을 수 있다.
터널링 산화막(110)은 터널링 작용을 일으킬 수 있도록 형성하며, 30Å 내지 800Å의 두께를 가지도록 형성하는 것이 바람직하다. 터널링 산화막(110)은 실리콘 산화막(SiO2)이거나 하프늄 또는 지르코늄의 산화막을 포함할 수 있으나, 이에 제한되지는 않는다.
터널링 산화막(110) 상에 전하 저장층(120)을 형성한다. 전하 저장층(120)은 20Å 내지 200Å의 두께를 가지도록 형성할 수 있으며, 크게 2가지 종류로 구분하여 형성할 수 있다. 전하 저장층(120)으로 도전체를 사용하는 경우, 전하 저장층(120)은 부유 게이트(floating gate)의 역할을 한다. 이 경우 전하 저장층(120)은 도핑되지 않은 폴리실리콘, n-타입 또는 p-타입 불순물로 도핑된 폴리실리콘 또는 금속을 포함하는 도전체일 수 있다.
전하 저장층(120)으로 절연체를 사용하는 경우, 전하 저장층(120)은 트랩층(trap layer)의 역할을 한다. 트랩층의 역할을 하는 전하 저장층(120)은 실리콘 산화막보다 유전율이 크고, 후술할 블로킹 절연막보다는 유전율이 작은 물질로 형 성하는 것이 바람직하다. 예를 들어, 실리콘 산화막의 유전율이 3.9인 경우 전하 저장층(120)의 유전율이 3.9보다 약 6인 실리콘 질화막으로 형성할 수 있다. 따라서 상기 블로킹 절연막은 유전율이 6보다는 크도록 형성할 수 있다. 이 경우 전하 저장층(120)은 실리콘 질화막, 알루미늄 질화막, 또는 실리콘 옥시나이트라이드(oxynitride)막과 같은 질화막을 포함하여 형성할 수 있다.
전하 저장층(120) 상에 블로킹 절연막을 형성한다. 상기 블로킹 절연막은 등축정계 또는 정방정계의 절연층(500)일 수 있다. 등축정계 또는 정방정계의 절연층(500)은 하프늄 원자 또는 지르코늄 원자를 포함하는 금속 실리케이트막일 수 있다. 즉, 등축정계 또는 정방정계의 절연층(500)은 예를 들면, 하프늄 실리케이트(Hfx1Siy1Oz1), 지르코늄 실리케이트(Zrx2SiY2Oz2) 또는 하프늄-지르코늄 실리케이트((Hf,Zr)x3Siy3Oz3)를 포함할 수 있다.
또는 등축정계 또는 정방정계의 절연층(500)은 하프늄 원자를 포함하는 금속 실리케이트막에 지르코늄계 산화막을 더 포함하는 다층막일 수 있다. 지르코늄계 산화막은 예를 들면, 지르코늄 산화막(ZrO2) 또는 지르코늄 실리케이트(Zrx2Siy2Oz2)일 수 있다.
이러한 등축정계 또는 정방정계의 절연층(500)은 높은 유전율을 가지므로, 상기 블로킹 절연막으로 사용되는 경우에 두께를 더 두껍게 형성해도 동일한 전압을 사용할 수 있으므로 전하의 이동을 더욱 감소시킬 수 있다. 또한 실리콘이 첨가된 금속 실리케이트의 경우, 금속 원자와 실리콘 원자 개수의 합 중 실리콘 원자의 비율인 실리콘 농도가 증가할수록 에너지 밴드갭(energy bandgap)이 증가된다. 따라서 전하의 이동을 더욱 효율적으로 막을 수 있다.
따라서 등축정계 또는 정방정계의 절연층(500)이 상기 블로킹 절연막으로 사용되는 경우, 등축정계 또는 정방정계의 절연층(500)에 포함된 금속 실리케이트의 상기 실리콘 농도는 8% 내지 35%로 할 수 있다.
예를 들면, 등축정계 또는 정방정계의 절연층(500)이 하프늄 실리케이트인 경우, 하프늄 원자와 실리콘 원자 개수의 합 중 실리콘 원자의 비율을 8% 내지 35%로 할 수 있다. 예를 들면, 등축정계 또는 정방정계의 절연층(500)이 지르코늄 실리케이트인 경우, 지르코늄 원자와 실리콘 원자 개수의 합 중 실리콘 원자의 비율을 8% 내지 35%로 할 수 있다.
또는 예를 들면, 등축정계 또는 정방정계의 절연층(500)이 하프늄-지르코늄 실리케이트를 포함하는 경우, 하프늄 원자, 지르코늄 원자 및 실리콘 원자 개수의 합 중 실리콘 원자의 비율을 8% 내지 35%로 할 수 있다.
또한 도시하지는 않았으나, 상기 블로킹 절연막으로 등축정계 또는 정방정계의 절연층(500)을 두개 층 이상 포함할 수 있다. 또는 상기 블로킹 절연막으로 등축정계 또는 정방정계의 절연층(500)과 함께 다른 금속 산화막 또는 금속 실리케이트막을 각각 적어도 한개 층씩을 포함하는 복층 구조를 포함할 수 있다. 상기 다른 금속 산화막 또는 금속 실리케이트막은 예를 들면, 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2), 알루미늄 실리케이트(AlSix4Oy4), 하프늄 산화막(HfO2)일 수 있다. 알루미늄 산화막, 지르코늄 산화막 또는 하프늄 산화막을 포함하여 복층 구조를 형성하는 경우, 가장 상부에 금속 실리케이트막이 형성되도록 할 수 있다.
등축정계 또는 정방정계의 절연층(500) 상에는 게이트 전극층(140)을 형성한다. 게이트 전극층(140)은 예를 들면, 폴리실리콘, 금속 및 금속실리사이드로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합인 도전체로 형성할 수 있다. 또는 게이트 전극층(140)은 예를 들면, TaN, TaCN, TiN, TiAlN, W, WN, SrRuO3, Ru, RuO2 및 도핑된 폴리실리콘으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합인 절연체로 형성할 수 있다.
전술한 바와 같이, 전하 저장층(120)으로 도전체를 사용하는 경우에는 부유 게이트형(floating gate type) 비휘발성 메모리 소자인 고전적인 의미의 플래시 메모리를 형성할 수 있다. 반면에 전하저장층(120)으로 절연체를 사용하는 경우에는 부유 트랩형(floating trap type) 비휘발성 메모리 소자인 전하 트랩형 플래시 메모리를 형성할 수 있다.
도 21은 본 발명의 실시 예에 따른 등축정계 또는 정방정계의 절연층을 포함하는 반도체 소자의 제4 양상의 변형의 단면도이다.
도 21을 참고하면, 블로킹 절연막(150)은 등축정계 또는 정방정계의 절연층(500)과 함께 제1 또는 제2 실리콘 산화막(152, 154)을 더 포함할 수 있다. 제1 실리콘 산화막(152)은 블로킹 절연막(150)의 가장 하단에 위치하여 전하 저장층(120)과 접하도록 할 수 있다. 또는 제2 실리콘 산화막(154)은 블로킹 절연 막(150)의 가장 상단에 위치하여 게이트 전극층(140)과 접하도록 할 수 있다. 블로킹 절연막(150)은 도시한 것과 같이 제1 실리콘 산화막(152) 및 제2 실리콘 산화막(154)을 모두 포함할 수도 있으나, 제1 실리콘 산화막(152) 또는 제2 실리콘 산화막(154) 중 하나만을 포함할 수도 있다. 이를 통하여 전하의 이동을 더욱 효과적으로 막을 수 있다.
또한 전술한바와 같이, 블로킹 절연막(150)은 등축정계 또는 정방정계의 절연층(500)을 두개 층 이상 포함할 수 있다. 또한 블로킹 절연막(150)은 다른 금속 산화막 또는 금속 실리케이트막을 각각 적어도 한개 층씩을 포함하는 복층 구조를 포함할 수 있다.
도 22 내지 도 23은 본 발명의 실시 예에 따른 등축정계 또는 정방정계의 절연층과 ONO(Oxide-Nitride-Oxide) 구조를 가지는 절연층의 정전류 스트레스 하에서의 전압 시프트(voltage shift)를 측정한 결과이다.
도 22를 참조하면, 등축정계 또는 정방정계의 결정성을 가지는 하프늄 실리케이트의 상하단에 실리콘 산화막이 형성된 절연층과 ONO 구조를 가지는 절연층의 정전류 스트레스 하에서의 시간에 따른 전압 시프트 결과를 비교하여 나타내었다. 여기에서 등축정계 또는 정방정계의 결정성을 가지는 하프늄 실리케이트의 상단에 형성된 실리콘 산화막과 ONO 구조의 상단에 형성된 실리콘 산화막의 두께는 동일하도록 할 수 있다. 또한 등축정계 또는 정방정계의 결정성을 가지는 하프늄 실리케이트의 하단에 형성된 실리콘 산화막과 ONO 구조의 하단에 형성된 실리콘 산화막의 두께도 동일하도록 할 수 있다.
정전류 스트레스 하에서의 시간에 따른 전압 시프트 결과를 보면, 등축정계 또는 정방정계의 결정성을 가지는 하프늄 실리케이트의 경우, ONO 구조의 절연층에 비해서 전압 시프트가 감소함을 알 수 있다. 또한 등축정계 또는 정방정계의 하프늄 실리케이트들 간에도 실리콘 농도가 증가(15%, 35%)할수록, 전압 시프트는 더욱 감소한다. 즉, 실리콘 농도가 높은 등축정계 또는 정방정계의 하프늄 실리케이트를 적용하면, 블로킹 절연막(150) 내로의 전하 트래핑(electron trapping)이 감소됨을 알 수 있다.
도 20 내지 21에서 보인 것과 같은 비휘발성 메모리 소자(2)의 경우, 터널링 산화막(110)과 블로킹 절연막(150) 사이의 결합비(coupling ratio)가 전하 이동을 막는 데에 있어서 중요한 요소가 된다. 즉, 터널링 산화막(110)과 블로킹 절연막(150)의 캐패시턴스(capacitance) 합 중에서 블로킹 절연막(150)의 캐패시턴스의 비율인 결합비가 커지는 것이 바람직하다. 따라서 하프늄 실리케이트와 같은 금속 실리케이트가 등축정계 또는 정방정계의 결정성을 가지는 경우, 상대적으로 높은 유전율을 가지므로 블로킹 절연막(150)에 적용하면, 동일한 물리적 두께를 가지는 조건에서 더 높은 결합비를 가질 수 있다.
도 23을 참조하면, 하프늄 실리케이트의 상하단에 실리콘 산화막이 형성된 절연층의 열처리 온도 조건(850℃, 950℃, 1050℃)에 따른 정전류 스트레스 하에서의 전압 시프트(voltage shift)를 측정한 결과를 나타낸다. 도시한 것과 같이, 시간 증가에 따른 전압 시프트의 감소는 열처리 온도가 증가할수록 더욱 줄어들게 된다. 이는 스트레스 하에서의 누설 전류의 증가를 최소화하는 것을 의미한다. 따라 서 열처리 온도가 증가할수록 등축정계 또는 정방정계의 결정성이 더욱 견고해짐을 확인할 수 있다.
도 24는 본 발명의 일 실시 예에 따른 카드(800)를 보여주는 개략도이다.
도 24를 참조하면, 제어기(810)와 메모리(820)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(810)의 명령에 따라서, 메모리(820)와 제어기(810)는 데이터를 주고받을 수 있다. 이에 따라, 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
메모리(820)는 도 1, 도 4 내지 도 13, 도 18 내지 도 21에서 설명한 반도체 소자와 같은 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
이러한 카드(800)는 다양한 휴대용 전자 장치, 예컨대 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드에 이용될 수 있다.
도 25는 본 발명의 일 실시 예에 따른 시스템(900)을 보여주는 블록도이다.
도 25를을 참조하면, 프로세서(910), 입/출력 장치(930) 및 메모리(920)는 버스(bus, 940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(920)는 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 메모리(920)는 도 1, 도 4 내지 도 13, 도 18 내지 도 21에서 설명한 반도체 소자와 같은 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
예를 들어, 이러한 시스템(900)은 다양한 휴대용 전자 장치, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시 예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시 예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시 예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1, 도4, 도 5, 도 20 및 도 21은 본 발명의 실시 예에 따른 등축정계 또는 정방정계의 절연층을 포함하는 반도체 소자의 양상들을 나타내는 단면도들이다.
도 6 내지 도 7는 본 발명의 제1 실시 예에 따른 등축정계 또는 정방정계의 절연층을 형성하는 방법을 나타내는 단면도들이다.
도 8 내지 도 9은 본 발명의 제2 실시 예에 따른 등축정계 또는 정방정계의 절연층을 형성하는 방법을 나타내는 단면도들이다.
도 10 내지 도 11는 본 발명의 제2 실시 예의 변형에 따른 등축정계 또는 정방정계의 절연층을 형성하는 방법을 나타내는 단면도들이다.
도 12 내지 도 13은 본 발명의 제3 실시 예에 따른 등축정계 또는 정방정계의 절연층을 형성하는 방법을 나타내는 단면도들이다.
도 18 내지 도 19은 본 발명의 제4 실시 예에 따른 등축정계 또는 정방정계의 절연층을 형성하는 방법을 나타내는 단면도들이다.
도 24는 본 발명의 실시 예에 따른 카드를 보여주는 개략도이고; 그리고 도 25는 본 발명의 실시 예에 따른 시스템을 보여주는 개략도이다.
<도면에 주요부분에 대한 설명>
100, 100a : 반도체 기판, 500 : 등축정계 또는 정방정계의 절연층, 500a~500d : 제1 내지 제4 다층 절연막, 502 : 제1 절연층, 504 : 등축정계 또는 정방정계의 제2 절연층, 504a : 제2 절연층, 506 : 등축정계 또는 정방정계의 제3 절연층, 506a : 제3 절연층,

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판,
    상기 트랜지스터와 전기적으로 연결되는 콘택 플러그를 구비하며 상기 반도체 기판 상에 형성된 층간 절연층,
    상기 콘택 플러그와 전기적으로 연결되는 하부 전극,
    상기 하부 전극 상에 형성되는 상부 전극 및
    상기 하부 전극과 상기 상부 전극 사이에 형성된 등축정계 또는 정방정계의 절연층을 포함하되,
    상기 등축정계 또는 정방정계의 절연층은 하프늄 원자가 첨가된 금속 실리케이트막 및 지르코늄계 산화막을 포함하며,
    상기 하프늄 원자가 첨가된 금속 실리케이트막은 제1 하프늄 실리케이트막 및 제2 하프늄 실리케이트막을 포함하며,
    상기 지르코늄계 산화막은 상기 제1 하프늄 실리케이트막 및 상기 제2 하프늄 실리케이트막 사이에 형성된 것을 특징으로 하는 반도체 소자.
  6. 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판,
    상기 트랜지스터와 전기적으로 연결되는 콘택 플러그를 구비하며 상기 반도체 기판 상에 형성된 층간 절연층,
    상기 콘택 플러그와 전기적으로 연결되는 하부 전극,
    상기 하부 전극 상에 형성되는 상부 전극 및
    상기 하부 전극과 상기 상부 전극 사이에 형성된 등축정계 또는 정방정계의 절연층을 포함하되,
    상기 등축정계 또는 정방정계의 절연층은 하프늄 원자가 첨가된 금속 실리케이트막 및 지르코늄계 산화막을 포함하며,
    상기 등축정계 또는 정방정계의 절연층은,
    상기 하프늄 원자가 첨가된 금속 실리케이트막 및 상기 지르코늄계 산화막이 순차적으로 적어도 2회 교번적으로 형성된 것을 특징으로 하는 반도체 소자.
  7. 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판,
    상기 트랜지스터와 전기적으로 연결되는 콘택 플러그를 구비하며 상기 반도체 기판 상에 형성된 층간 절연층,
    상기 콘택 플러그와 전기적으로 연결되는 하부 전극,
    상기 하부 전극 상에 형성되는 상부 전극 및
    상기 하부 전극과 상기 상부 전극 사이에 형성된 등축정계 또는 정방정계의 절연층을 포함하되,
    상기 등축정계 또는 정방정계의 절연층은 하프늄 원자가 첨가된 금속 실리케이트막 및 지르코늄계 산화막을 포함하며,
    상기 등축정계 또는 정방정계의 절연층은,
    상기 지르코늄계 산화막 및 상기 하프늄 원자가 첨가된 금속 실리케이트막이 순차적으로 적어도 2회 교번적으로 형성된 것을 특징으로 하는 반도체 소자.
  8. 제5 항 내지 제7 항 중 어느 한 항에 있어서,
    상기 지르코늄계 산화막은 지르코늄 산화막 또는 지르코늄 실리케이트인 것을 특징으로 하는 반도체 소자.
  9. 트랜지스터가 형성되는 활성 영역을 포함하는 반도체 기판,
    상기 트랜지스터와 전기적으로 연결되는 콘택 플러그를 구비하며 상기 반도체 기판 상에 형성된 층간 절연층,
    상기 콘택 플러그와 전기적으로 연결되는 하부 전극,
    상기 하부 전극 상에 형성되는 상부 전극 및
    상기 하부 전극과 상기 상부 전극 사이에 형성된 등축정계 또는 정방정계의 절연층을 포함하되,
    상기 등축정계 또는 정방정계의 절연층은 금속 실리케이트막을 포함하되,
    상기 금속 실리케이트막은 제1 실리콘 농도를 가지는 제1 하프늄 실리케이트막 및 제2 실리콘 농도를 가지는 제2 하프늄 실리케이트막을 포함하되,
    상기 제1 실리콘 농도는 상기 제2 실리콘 농도보다 작은 값인 것을 특징으로 하는 반도체 소자.
  10. 제5 항 내지 제7항, 및 제9항 중 어느 한 항에 있어서,
    상기 금속 실리케이트막은 금속 원자와 실리콘 원자의 개수의 합계 중 실리콘 원자의 비율이 1 내지 10%인 것을 특징으로 하는 반도체 소자.
  11. 반도체 기판,
    상기 반도체 기판 상에 형성된 전극층 및
    상기 반도체 기판과 상기 전극층 사이에 형성된 등축정계 또는 정방정계의 절연층을 포함하는 블로킹 산화막을 포함하되,
    상기 등축정계 또는 정방정계의 절연층은 적어도 2개 층의 하프늄 실리케이트막과 지르코늄계 산화막을 포함하는 다층 절연층이며,
    상기 지르코늄계 산화막은 인접한 2개 층의 상기 하프늄 실리케이트막 사이에 형성된 것을 특징으로 하는 반도체 소자.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제11 항에 있어서,
    상기 지르코늄계 산화막은 지르코늄 산화막 또는 지르코늄 실리케이트인 것을 특징으로 하는 반도체 소자.
  17. 제11 항에 있어서,
    상기 블로킹 산화막은 상기 등축정계 또는 정방정계의 절연층과 상기 반도체 기판 사이에 배치되는 실리콘 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제11 항에 있어서,
    상기 블로킹 산화막은 상기 등축정계 또는 정방정계의 절연층과 상기 전극층 사이에 배치되는 실리콘 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  19. 삭제
  20. 제11 항에 있어서,
    상기 하프늄 실리케이트막은 하프늄 원자와 실리콘 원자의 개수의 합계 중 실리콘 원자의 비율이 8% 내지 35%인 것을 특징으로 하는 반도체 소자.
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