KR101716473B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

다층 유전막을 포함하는 반도체 소자의 제조 방법을 개시한다. 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 금속 산화층을 형성하는 단계 및 금속 산화층 상에 금속 원자 및 실리콘 원자를 포함하는 다층 실리케이트층을 형성하는 단계를 포함하되, 다층 실리케이트층은, 포함된 금속 원자 및 실리콘 원자의 개수 합계 중 실리콘 원자의 개수가 가지는 비율인 실리콘 농도가 서로 다른 적어도 2개의 금속 실리케이트층들을 포함한다.

Description

반도체 소자의 제조 방법{Method for fabricating of semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 구체적으로는 다층 유전막을 가지는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 고집적화 및 고성능화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 특히 종래 반도체 소자의 제조에 사용되는 유전막에 사용되는 재료로는 요구되는 유전특성 또는 절연특성을 만족시킬 수 없게 되고 있다.
본 발명의 기술적 과제는 상기한 종래의 문제점을 해결하기 위한 것으로, 다층 유전막을 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 금속 산화층을 형성하는 단계 및 상기 금속 산화층 상에 금속 원자 및 실리콘 원자를 포함하는 다층 실리케이트층을 형성하는 단계를 포함하되, 상기 다층 실리케이트층은, 포함된 금속 원자 및 실리콘 원자의 개수 합계 중 실리콘 원자의 개수가 가지는 비율인 실리콘 농도가 서로 다른 적어도 2개의 금속 실리케이트층들을 포함한다.
상기 다층 실리케이트층을 형성하는 단계는, 제1 실리콘 농도를 가지는 제1 금속 실리케이트층을 형성하는 단계 및 상기 제1 실리콘 농도보다 높은 제2 실리콘 농도를 가지는 제2 금속 실리케이트층을 형성하는 단계를 포함할 수 있다.
상기 제1 금속 실리케이트층 및 상기 제2 금속 실리케이트층은 각각 하프늄-지르코늄 실리케이트을 포함할 수 있다.
상기 다층 실리케이트층을 형성하는 단계는, 상기 제1 금속 실리케이트층을 적어도 2개 층을 형성하되, 적어도 2개 층의 상기 제1 금속 실리케이트층의 사이에 상기 제2 금속 실리케이트층이 배치되도록 형성할 수 있다.
상기 다층 실리케이트층을 형성하는 단계는, 상기 제2 금속 실리케이트층을 적어도 2개 층을 형성하되, 적어도 2개 층의 상기 제2 금속 실리케이트층의 사이에 상기 제1 금속 실리케이트층이 배치되도록 형성할 수 있다.
상기 다층 실리케이트층을 형성하는 단계는, 상기 제1 금속 실리케이트층의 두께보다 상기 제2 금속 실리케이트층의 두께가 더 작은 값을 가지도록 형성할 수 있다.
상기 다층 실리케이트층을 형성하는 단계는, 상기 제1 금속 실리케이트층의 두께, 상기 제2 금속 실리케이트층의 두께, 또는 상기 제1 및 제2 금속 실리케이트층 각각의 두께보다 상기 금속 산화층의 두께가 더 작은 값을 가지도록 형성할 수 있다.
상기 금속 산화층 및 상기 다층 실리케이트층이 이루는 다층 유전막 전체에 포함된 금속 원자 및 실리콘 원자의 개수 합계 중 실리콘 원자의 개수가 가지는 비율인 평균 실리콘 농도는 3% 내지 8% 범위일 수 있다.
상기 제2 금속 실리케이트층은, 상기 제2 실리콘 농도가 10% 내지 25% 범위일 수 있다.
상기 금속 산화층을 형성하는 단계 전에, 상기 반도체 기판 상에 제1 전극층을 형성하는 단계를 더 포함할 수 있다.
상기 다층 실리케이트층을 형성하는 단계 후에, 상기 다층 실리케이트층 상에 제2 전극층을 형성하는 단계를 더 포함할 수 있다.
상기 금속 산화층을 형성하는 단계 전에, 상기 반도체 기판 상에 전하 저장층을 형성하는 단계를 더 포함할 수 있다.
상기 제2 전극층을 형성하는 단계는, 상기 다층 실리케이트층이 등축정계, 정방정계 및 사방정계 중 어느 하나의 결정 구조를 가지도록, 상기 다층 실리케이트층이 결정화될 수 있다.
상기 제2 전극층을 형성하는 단계는, 상기 제2 전극층을 형성하기 위한 공정 온도에 의하여, 상기 다층 실리케이트층이 결정화될 수 있다.
상기 제2 전극층을 형성하는 단계는, 상기 금속 산화층이 등축정계, 정방정계 및 사방정계 중 어느 하나의 결정 구조를 가지도록, 상기 금속 산화층이 결정화될 수 있다.
상기 제2 전극층을 형성하는 단계는, 상기 제2 전극층을 형성하기 위한 공정 온도에 의하여, 상기 금속층이 결정화될 수 있다.
상기 금속 산화층은, 지르코늄 산화물, 하프늄 산화물 또는 하프늄-지르코늄 산화물을 포함할 수 있다.
상기 다층 실리케이트층은, 하프늄 실리케이트, 지르코늄 실리케이트, 또는 하프늄-지르코늄 실리케이트를 포함할 수 있다.
또한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 하프늄-지르코늄 산화층을 형성하는 단계, 상기 하프늄-지르코늄 산화층 상에, 제1 하프늄-지르코늄 실리케이트층을 형성하는 단계, 상기 제1 하프늄-지르코늄 실리케이트층 상에, 상기 제1 하프늄-지르코늄 실리케이트층보다 높은 실리콘 농도를 가지는 제2 하프늄-지르코늄 실리케이트층을 형성하는 단계 및 상기 제2 하프늄-지르코늄 실리케이트층 상에 상부 전극층을 형성하는 단계를 포함하되, 상기 하프늄-지르코늄 산화층, 상기 제1 하프늄-지르코늄 실리케이트층 및 상기 제2 하프늄-지르코늄 실리케이트층은 상기 상부 전극층을 형성하는 공정 온도에 의하여 각각 결정화된다.
상기 하프늄-지르코늄 산화층의 두께는 상기 제1 하프늄-지르코늄 실리케이트층의 두께 및 상기 제2 하프늄-지르코늄 실리케이트층의 두께보다 작은 값을 가질 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은, 높은 신뢰성과 높은 유전율을 동시에 만족하는 다층 유전막을 형성할 수 있어, 반도체 소자의 신뢰성을 향상시킨다. 따라서 다층 유전막을 캐패시터 유전막 또는 블로킹 절연막으로 사용하면 보다 신뢰성 있는 휘발성 또는 비휘발성 메모리 반도체 소자를 제공할 수 있다.
도 1 내지 도 4는 본 발명의 실시 예에 따라 제조된 다층 유전막을 포함하는 반도체 소자의 제1 내지 제4 양상을 나타내는 단면도이다.
도 5 내지 도 10은 본 발명의 실시 예에 따라 제조된 다층 유전막의 양상들을 나타내는 단면도이다.
도 11 및 도 12은 본 발명의 실시 예에 따른 다층 유전막을 형성하는 방법을 나타내는 단면도이다.
도 13은 본 발명의 실시 예에 따른 다층 유전막의 특성을 단일층의 결정질 금속 실리케이트층 또는 2개 층의 결정질 금속 실리케이트층으로 이루어지는 유전막의 특성과 비교한 그래프이다.
도 14는 본 발명의 실시 예에 따른 형성한 다층 유전막을 포함하는 반도체 소자의 특성을 복수의 금속 산화층으로 이루어지는 유전막을 포함하는 반도체 소자 및 2개 층의 결정질 금속 실리케이트층으로 이루어지는 유전막을 포함하는 반도체 소자의 특성과 비교한 그래프이다.
도 15는 본 발명의 일 실시 예에 따른 카드(800)를 보여주는 개략도이다.
도 16은 본 발명의 일 실시 예에 따른 시스템(900)을 보여주는 블록도이다.
이하, 본 발명의 실시 예들에 따른 반도체 소자를 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시 예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시 예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면에 제시된 동일한 참조부호는 동일한 부재이거나, 대체 가능한 대응되는 부재를 나타낸다.
도 1은 본 발명의 실시 예에 따라 제조된 다층 유전막을 포함하는 반도체 소자의 제1 양상을 나타내는 단면도이다.
도 1을 참조하면, 반도체 소자(1)는 반도체 기판(100) 상에 형성되어 캐패시터의 유전막으로 사용되는 다층 유전막(500)을 포함한다. 반도체 기판(100)은 예를 들면, 실리콘 기판과 같은 통상의 평탄한 상면을 가지는 반도체 기판으로 이루어질 수 있다. 또는 반도체 기판(100)은 예를 들면, SOI(Silicon On Insulator) 기판, 실리콘-게르마늄 기판, 또는 갈륨-비소 기판과 같은 화합물 반도체 기판 등으로 이루어질 수 있다.
반도체 기판(100)에는 예를 들면, 트랜지스터와 같은 반도체 소자 형성에 필요한 웰(well)과 같은 불순물 주입 영역(미도시) 등이 형성되어 있을 수 있으며, 소자 분리막(102)이 배치될 수 있다. 소자 분리막(102)은 포토리소그래피 공정을 통하여 반도체 기판(100)에 형성되는 트렌치(미도시)에 절연물질을 채워서 형성할 수 있다. 소지 분리막(102)은 상기 트렌치가 형성된 반도체 기판(100) 상에, 상기 트렌치를 모두 채우도록 절연물질층(미도시)을 형성한 후, 평탄화 공정을 통하여 상기 트렌치 내부에 형성된 상기 절연물질층의 일부분만을 남기도록 하여 형성할 수 있다. 소자 분리막(102)은 예를 들면, 산화물, 질화물 또는 그들의 조합일 수 있다. 소자 분리막(102)은 예를 들면, 버퍼 산화막, 트렌치 라이너 질화막 및 매립 산화막으로 이루어진 다층의 복합막일 수 있다.
소자 분리막(102)에 의하여 반도체 기판(100)에는 고립되는 활성영역(104)이 형성될 수 있다. 즉, 활성영역(104)은 소자 분리막(102)에 의해 한정되는 반도체 기판(100)의 부분일 수 있다. 활성영역(104)은 소자 분리막(102)의 최하단부를 연장하는 가상의 평면 상에 있는 반도체 기판(100)의 부분일 수 있다.
활성영역(104) 중 일부분에는 도전형을 가지는 불순물을 주입하여 소스 및 드레인 영역(106)이 형성될 수 있다. 활성영역(104) 상에는 게이트 절연층(152) 및 게이트 라인(154)을 포함하는 게이트 구조물(150)이 배치되어 트랜지스터를 형성할 수 있다.
또한 반도체 기판(100)의 내부 또는 반도체 기판(100)의 상에는 비트라인(미도시)이 더 형성될 수 있다. 또한 활성영역(104)을 통하여 상기 트랜지스터와 연결되는 콘택 플러그(300)가 구비되는 층간절연층(200)이 형성될 수 있다.
층간절연층(200)은 단일 막질일 수도 있으나, 적어도 두 번 이상의 증착을 통해 얻어지는 다중 막질일 수도 있다. 예를 들면, 게이트라인(154) 간의 분리를 위한 절연층, 상기 비트라인 간의 분리를 위한 절연층, 게이트라인(154) 및 상기 비트라인 간의 분리를 위한 절연층, 및 상기 비트라인을 덮는 절연층 등이 포함될 수 있다. 또한 이들 각각의 절연층도 단일 막질일 수도 있으나, 적어도 두 번 이상의 증착을 통해 얻어지는 단일 막질일 수도 있다. 층간절연층(200)은 예를 들어 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
콘택 플러그(300)는 층간절연층(200)을 식각하여 활성영역(104), 특히 소스 또는 드레인 영역(106)을 노출시킨 후 형성할 수 있다. 콘택 플러그(300)는 도핑된 폴리실리콘, 금속, 금속 실리사이드(silicide) 또는 금속 질화물을 적층하여 형성하거나, 도핑된 폴리실리콘을 단독으로 사용해서 형성될 수 있다. 그러나, 층간절연층(200)이 다중 막질일 경우, 여러 단계를 통하여 형성할 수 있다. 예를 들면, 게이트라인(154) 간의 분리를 위한 절연층을 일부 식각하여 활성영역(104), 특히 소스 또는 드레인 영역(106)을 통하여 상기 트랜지스터와 연결되는 랜딩 패드를 형성하고, 상기 비트라인 간의 분리를 위한 절연층 또는 게이트라인(154) 및 상기 비트라인 간의 분리를 위한 절연층을 일부 식각하여 상기 랜딩 패드와 연결되는 매립 플러그를 형성하는 2단계를 통하여 형성할 수 있다. 상기 랜딩 패드 및 상기 매립 플러그는 각각 도핑된 폴리실리콘, 금속, 금속 실리사이드 또는 금속 질화물을 적층하여 형성하거나, 도핑된 폴리실리콘을 단독으로 사용해서 형성될 수 있다. 또한 필요에 따라서는 상기 매립 플러그와 연결되는 추가 플러그를 더 형성할 수 있다.
게이트라인(154)은 상기 게이트 절연층에 의하여 활성 영역(104)과 전기적으로 절연되며, 도핑된 폴리실리콘, 금속(W, Ti, Cu 등), 금속 실리사이드, 금속 질화물 또는 이들의 적층 구조로 형성될 수 있다. 또한 게이트라인(154) 상에는 캐핑 패턴(156)이 형성될 수 있으며, 게이트라인(154) 및 캐핑 패턴(156)의 양 측면에는 게이트 스페이서(158)가 형성되어 함께 게이트 구조물(150)을 이룰 수 있다. 게이트 절연층(152)은 실리콘 산화막 또는 고유전률을 가지는 절연막을 사용해서 형성될 수 있다. 또한 캐핑 패턴(156) 및 게이트 스페이서(158)는 실리콘 질화막을 사용해서 형성될 수 있다.
상기 비트라인은 상기 게이트라인과 교차하거나 평행하도록 형성될 수 있으며, 절연물질들에 의하여 상기 게이트라인과 절연될 수 있다. 상기 비트라인은 도핑된 폴리실리콘, 금속(W, Ti, Cu 등), 금속 실리사이드, 금속 질화물 또는 이들의 적층 구조로 형성될 수 있다. 상기 비트라인 상에는 비트라인 캐핑 패턴(미도시)이 형성될 수 있으며, 상기 비트라인 및 상기 비트라인 캐핑 패턴의 양측면에는 비트라인 스페이서(미도시)가 형성될 수 있다.
캐패시터를 형성하기 위하여, 콘택 플러그(300)와 연결되는 도전체인 하부 전극층(400)을 형성할 수 있다. 하부 전극층(400)은 후속 공정에서 산화를 유발시키지 않는 물질로 선택하는 것이 바람직하다. 하부 전극층(400)은, 예를 들면, 도핑된 폴리실리콘, W, Ti 또는 Cu와 같은 금속, WN, TiN과 같은 금속질화물 및 금속실리사이드로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합인 도전체로 형성할 수 있다.
하부 전극층(400)은 도면에서 평판으로 나타내었으나, 이에 한정되지 않는다. 즉 두개의 전극 사이의 유전체가 형성된 캐패시터 구조를 유지하는 한, 본 발명의 범위를 제한하지 않는다. 하부 전극층(400)은 제1 전극층(400)이라 병용할 수 있다.
하부 전극층(400) 상에는 캐패시터 유전막으로 사용되는 다층 유전막(500)을 형성한다. 다층 유전막(500)의 자세한 구성은 후술하도록 하나, 다층 유전막(500)은 금속 산화막 및 다층의 결정질 금속 실리케이트층으로 이루어질 수 있다. 다층 유전막(500) 상에는 상부 전극층(600, 이하에서는 전극층이라는 용어와 혼용하여 사용할 수 있다)을 형성할 수 있다. 상부 전극층(600)은 예를 들면, 도핑된 폴리실리콘, 금속(Al, W, Cu, Ti, Ir, Ru, Pt 등), 금속실리사이드, 금속질화물 및 도전성 금속산화물(RuO2, IrO2, SrRuO3 등)으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합인 도전체로로 형성될 수 있다. 상부 전극층(600)은 제2 전극층(600)이라 병용할 수 있다.
도 2는 본 발명의 실시 예에 따라 제조된 다층 유전막을 포함하는 반도체 소자의 제2 양상을 나타내는 단면도이다.
도 2를 참조하면, 하부 전극층(400)을 실린더(cylinder) 형상으로 형성할 수 있다. 실린더 형상의 하부 전극층(400)을 형성하기 위하여 예를 들면, 콘택 플러그(300)가 형성된 층간절연층(200) 상에 몰드층(미도시)을 형성할 수 있다. 그 후 상기 몰드층에 콘택 플러그(300)가 노출되는 개구부(미도시)를 형성한 후, 상기 개구부가 완전히 매립되지 않고 상기 개구부의 표면이 모두 덮히도록, 상기 몰드층 상에 하부 전극 물질층(미도시)을 형성할 수 있다. 그 후 상기 개구부 내를 제외한 상기 몰드층 표면 상에 형성된 상기 하부 전극 물질층을 제거하고 상기 몰드층을 모두 제거하여 실린더 형상의 하부 전극층(400)을 형성할 수 있다.
이때 상기 몰드층을 제거할 때, 층간절연층(200)이 함께 제거되는 것을 방지하기 위하여 층간절연층(200) 상에 콘택 플러그(300)가 노출되는 식각 저지막 패턴(310)을 형성할 수 있다.
실린더 형상의 하부 전극층(400) 상에 다층 유전막(500) 및 상부 전극층(600)을 순차적으로 형성하여 캐패시터를 포함하는 반도체 소자(2)를 형성할 수 있다.
도 3은 본 발명의 실시 예에 따라 제조된 다층 유전막을 포함하는 반도체 소자의 제3 양상을 나타내는 단면도이다.
도 3을 참조하면, 하부 전극층(400)을 기둥(pillar) 형상으로 형성할 수 있다. 기둥 형상의 하부 전극층(400)을 형성하기 위하여 예를 들면, 콘택 플러그(300)가 형성된 층간절연층(200) 상에 몰드층(미도시)을 형성할 수 있다. 그 후 상기 몰드층에 콘택 플러그(300)가 노출되는 개구부(미도시)를 형성한 후, 상기 개구부가 완전히 매립되되록 상기 몰드층 상에 하부 전극 물질층(미도시)을 형성할 수 있다. 그 후 상기 개구부 내를 제외한 상기 몰드층 표면 상에 형성된 상기 하부 전극 물질층을 제거한 후 상기 몰드층을 제거하여 기둥 형상의 하부 전극층(400)을 형성할 수 있다.
이때 상기 몰드층을 제거할 때, 층간절연층(200)이 함께 제거되는 것을 방지하기 위하여 층간절연층(200) 상에 콘택 플러그(300)가 노출되는 식각 저지막 패턴(310)을 형성할 수 있다.
기둥 형상의 하부 전극층(400) 상에 다층 유전막(500) 및 상부 전극층(600)을 순차적으로 형성하여 캐패시터를 포함하는 반도체 소자(3)를 형성할 수 있다.
도 4는 본 발명의 실시 예에 따라 제조된 다층 유전막을 포함하는 반도체 소자의 제4 양상을 나타내는 단면도이다.
도 4를 참조하면, 반도체 소자(4)는 블로킹 절연막으로 사용되는 다층 유전막(500)을 포함한다. 반도체 기판(100) 상에 터널링 산화막(110)을 형성한다. 반도체 기판(100)은 예를 들면, 실리콘 기판과 같은 통상의 반도체로 이루어질 수 있다. 반도체 기판(100)에는 예를 들면, 트랜지스터와 같은 반도체 소자 형성에 필요한 웰(well)과 같은 불순물 주입 영역(미도시), 개별 반도체 소자 간의 분리를 위한 소자 분리막(102), 소스 및 드레인 영역(106) 등이 형성될 수 있다.
터널링 절연막(110)은 터널링 작용을 일으킬 수 있도록 형성하며, 예를 들면, 30Å 내지 800Å의 물리적 두께를 가지도록 형성하는 것이 바람직하다. 터널링 절연막(110)은 실리콘 산화막(SiO2)이거나 하프늄 또는 지르코늄의 산화막과 같은 고유전율을 가지는 절연막을 포함할 수 있으나, 이에 제한되지는 않는다.
터널링 절연막(110) 상에 전하 저장층(120)을 형성할 수 있다. 전하 저장층(120)은 예를 들면, 20Å 내지 200Å의 물리적 두께를 가지도록 형성할 수 있으며, 크게 2가지 종류로 구분하여 형성할 수 있다. 전하 저장층(120)으로 도전체를 사용하는 경우, 전하 저장층(120)은 부유 게이트(floating gate)의 역할을 한다. 이 경우 전하 저장층(120)은 도핑되지 않은 폴리실리콘, n-타입 또는 p-타입 불순물로 도핑된 폴리실리콘 또는 금속을 포함하는 도전체일 수 있다.
전하 저장층(120)으로 절연체를 사용하는 경우, 전하 저장층(120)은 트랩층(trap layer)의 역할을 한다. 트랩층의 역할을 하는 전하 저장층(120)은 실리콘 산화막보다 유전율이 크고, 후술할 블로킹 절연막보다는 유전율이 작은 물질로 형성하는 것이 바람직하다. 예를 들어, 실리콘 산화막의 유전율이 3.9인 경우 전하 저장층(120)의 유전율이 3.9보다 큰 약 6인 실리콘 질화막으로 형성할 수 있다. 따라서 상기 블로킹 절연막은 예를 들면, 유전율이 6보다는 크도록 형성할 수 있다. 이 경우 전하 저장층(120)은 실리콘 질화막, 알루미늄 질화막 또는 실리콘 옥시나이트라이드(oxynitride)막과 같은 질화막을 포함하여 형성할 수 있다.
전하 저장층(120) 상에는 블로킹 절연막으로 다층 유전막(500)을 형성하며, 다층 유전막(500) 상에는 전극층(600)을 형성한다. 다층 유전막(500)의 자세한 구성은 역시 후술하도록 하나, 다층 유전막(500)은 금속 산화막 및 다층의 결정질 금속 실리케이트층으로 이루어질 수 있다. 전극층(600)은 예를 들면, 도핑된 폴리실리콘, 금속(Al, W, Cu, Ti, Ir, Ru, Pt 등), 금속실리사이드, 금속질화물 및 도전성 금속산화물(RuO2, IrO2, SrRuO3 등)으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합인 도전체로로 형성될 수 있다. 전극층(600)은 제2 전극층(600)이라 병용할 수 있다.
전술한 바와 같이, 전하 저장층(120)으로 도전체를 사용하는 경우에는 부유 게이트형(floating gate type) 비휘발성 메모리 소자인 고전적인 의미의 플래시 메모리를 형성할 수 있다. 반면에 전하저장층(120)으로 절연체를 사용하는 경우에는 부유 트랩형(floating trap type) 비휘발성 메모리 소자인 전하 트랩형 플래시 메모리를 형성할 수 있다.
도 5 내지 도 10은 본 발명의 실시 예에 따라 제조된 다층 유전막의 양상들을 나타내는 단면도이다. 도 5 내지 도 10에서 설명하는 다층 유전막의 양상들은 도 1 내지 도 4에서 설명한 본 발명의 실시 예에 따라 제조된 다층 유전막을 포함하는 반도체 소자의 제조에 선택적으로 적용할 수 있다.
도 5는 본 발명의 실시 예에 따라 제조된 다층 유전막의 제1 양상을 나타내는 단면도이다.
도 5를 참조하면, 반도체 기판(100) 상에 다층 유전막(500)을 형성한다. 다층 유전막(500)은 금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)으로 이루어질 수 있다. 금속 산화층(520), 제1 금속 실리케이트층(540) 또는 제2 금속 실리케이트층(560)은 예를 들면, 원자층 증착(ALD, Atomic Layer Deposition) 공정에 의하여 형성될 수 있다.
다층 유전막(500) 상에는 전극층(600)이 형성될 수 있다. 전극층(600)은 도 1 내지 도 3에서 보인 상부 전극층(600), 또는 도 4에서 보인 전극층(600)에 대응될 수 있다. 전극층(600)은 400도 이상의 공정 온도에서 형성될 수 있다. 전극층(600)은 예를 들면, 400 내지 750도 사이의 공정 온도에서 형성될 수 있다. 여기에서 공정 온도라함은, 전극층(600)이 형성되는 도중에 반도체 기판(100)에 가해지는 온도를 의미한다. 전극층(600)은 스퍼터링 방법, CVD 방법, ALD 방법 등에 의하여 형성될 수 있다.
금속 산화층(520)은 지르코늄 산화물, 하프늄 산화물 또는 하프늄-지르코늄 산화물로 이루어질 수 있다. 금속 산화층(520)은 등축정계(cubic system), 정방정계(tetragonal system) 또는 사방정계(orthorhombic system)의 결정 구조를 가지는 결정질일 수 있다. 금속 산화층(520)이 결정질로 이루어진 경우, 결정질 금속 산화층(520)이라 병용할 수 있다.
제1 금속 실리케이트층(540)은 하프늄 실리케이트, 지르코늄 실리케이트 또는 하프늄-지르코늄 실리케이트로 형성할 수 있다. 제2 금속 실리케이트층(560)은 하프늄 실리케이트, 지르코늄 실리케이트 또는 하프늄-지르코늄 실리케이트로 형성할 수 있다. 제1 금속 실리케이트층(510) 또는 제2 금속 실리케이트층(520)은 등축정계(cubic system), 정방정계(tetragonal system) 또는 사방정계(orthorhombic system)의 결정 구조를 가지는 결정질일 수 있다. 제1 금속 실리케이트층(540) 또는 제2 금속 실리케이트층(560)이 결정질로 이루어진 경우, 제1 결정질 금속 실리케이트층(540) 또는 제2 결정질 금속 실리케이트층(560)이라 병용할 수 있다.
제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)은 동일한 종류의 금속 원자를 포함하는 금속 실리케이트로 형성할 수 있다. 예를 들면, 제1 결정질 금속 실리케이트층(540) 및 제2 결정질 금속 실리케이트층(560)은 모두 하프늄-지르코늄 실리케이트로 형성되거나, 모두 하프늄 실리케이트로 형성하거나, 모두 지르코늄 실리케이트로 형성될 수 있다.
금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)은 모두 동일한 금속 원자만을 포함하는 금속 실리케이트일 수 있다. 예를 들면, 금속 산화층(520)은 하프늄-지르코늄 산화물이고, 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)은 하프늄-지르코늄 실리케이트일 수 있다. 또는 예를 들면, 금속 산화층(520)은 지르코늄 산화물이고, 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)은 지르코늄 실리케이트일 수 있다. 또는 예를 들면, 금속 산화층(520)은 하프늄 산화물이고, 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)은 하프늄 실리케이트일 수 있다.
또는 금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)은 적어도 하나의 동일한 금속 원자를 포함하는 금속 실리케이트일 수 있다. 예를 들면, 금속 산화층(520)은 지르코늄 산화물 또는 하프늄 산화물이고, 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)은 하프늄-지르코늄 실리케이트일 수 있다. 또는 예를 들면, 들면, 금속 산화층(520)은 하프늄-지르코늄 산화물이고, 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)은 모두 하프늄 실리케이트이거나 모두 지르코늄 실리케이트일 수 있다.
하프늄 산화물 또는 하프늄 실리케이트는 상대적으로 큰 밴드갭을 가지는 절연물질일 수 있다. 지르코늄 산화물 또는 지르코늄 실리케이트는 상대적으로 결정화 정도가 우수한 절연물질일 수 있다. 또한 하프늄-지르코늄 산화물 또는 하프늄-지르코늄 실리케이트는 하프늄과 지르코늄의 비율에 따라서 적정 수준의 밴드갭과 결정화 정도를 가지는 절연물질일 수 있다. 따라서, 형성하고자 하는 반도체 소자에서 요구되는 절연특성을 고려하여, 다층 유전막(500)을 이루는 각 유전층들을 이루는 재료를 선택할 수 있다.
금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)이 모두 결정질로 이루어진 경우, 다층 유전막(500)은 전체적으로 등축정계(cubic system), 정방정계(tetragonal system) 및 사방정계(orthorhombic system) 중 어느 하나의 결정 구조를 가질 수 있다.
등축정계에 속하는 결정은 서로 수직(θ1=θ2=θ3=90°)이며 길이가 같은(a1=a2=a3) 3개의 결정축을 가지며, 입방정계라고도 불린다. 정방정계에 속하는 결정은 서로 수직(θ1=θ2=θ3=90°)인 3개의 결정축을 가지며, 이중 2개의 결정축은 길이가 같다(a4=a5≠a6). 또한 사방정계에 속하는 결정은 서로 수직(θ1=θ2=θ3=90°)인 3개의 결정축을 가지며, 이들 3개의 결정축은 길이가 서로 다르다(a7≠a8, a8≠a9, a7≠a9).
결정질 금속 산화층(520), 제1 결정질 금속 실리케이트층(540) 또는 제2 결정질 금속 실리케이트층(560)을 고집적화된 반도체 소자에 적용하기 위하여 매우 얇은 두께로 형성하는 경우, 결정축 길이의 구분이 어렵게 될 수 있다. 따라서 이와 같은 경우에는 별도의 구분을 하지 않고, "등축정계, 정방정계 또는 사방정계"로 기재하도록 한다.
하나의 층 또는 복수의 층에 포함되는 금속 원자와 실리콘 원자 개수의 총합계 중 실리콘 원자의 비율을 이하에서는 실리콘 농도이라 호칭할 수 있다. 다층 유전막(500)의 실리콘 농도라 함은, 다층 유전막(500)에 포함되는 복수의 층들에 포함되는 금속 원자와 실리콘 원자 개수의 총합계 중 실리콘 원자의 비율을 의미한다. 다층 유전막(500)에 실리콘 원자를 포함하지 않는 금속 산화층(520)이 포함되는 경우, 다층 유전막(500)의 실리콘 농도를 다층 유전막(500)의 평균 실리콘 농도라 호칭할 수 있다.
마찬가지로, 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)의 실리콘 농도라 함은, 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)에 포함되는 금속 원자와 실리콘 원자 개수의 총합계 중 실리콘 원자의 비율을 의미한다.
또는 제1 금속 실리케이트층(540)의 실리콘 농도 또는 제2 금속 실리케이트층(560)의 실리콘 농도라 함은, 제1 금속 실리케이트층(540) 또는 제2 금속 실리케이트층(560)에 각각 포함되는 금속 원자와 실리콘 원자 개수의 총합계 중 실리콘 원자의 비율을 의미한다. 제1 금속 실리케이트층(510)의 실리콘 농도와 제2 금속 실리케이트층(520)의 실리콘 농도는 서로 다를 수 있다.
예를 들면, 제2 금속 실리케이트층(560)의 실리콘 농도인 제2 실리콘 농도는 제1 금속 실리케이트층(540)의 실리콘 농도인 제1 실리콘 농도보다 높은 값을 가질 수 있다.
금속 실리케이트층의 실리콘 농도가 높을수록, 실리콘 원자로부터 기인하는 압축 응력에 의하여 박막의 치밀성을 더욱 높일 수 있어 유전막의 신뢰성도 향상된다. 그러나 상기 실리콘 농도가 높을수록 금속 실리케이트층의 유전율은 감소될 수 있다.
상기 평균 실리콘 농도를 3% 미만으로 할 경우, 박막의 치밀성이 낮아지기 ??문에 신뢰성이 감소될 수 있다. 또한 상기 평균 실리콘 농도를 8%가 초과하도록 할 경우, 유전율이 감소할 수 있다. 따라서 금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)으로 이루어지는 다층 유전막(500)의 상기 평균 실리콘 농도는 안정적인 신뢰성과 높은 유전율을 위하여 3% 내지 8%의 범위로 할 수 있다. 이때, 제2 금속 실리케이트층(560)의 상기 제2 실리콘 농도는 10% 내지 25%가 되도록 할 수 있다.
이를 고려하여, 금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)의 두께, 제1 금속 실리케이트층(540)의 상기 제1 실리콘 농도와 제2 금속 실리케이트층(560)의 상기 제2 실리콘 농도를 각각 결정할 수 있다. 예를 들어, 상기 제1 실리콘 농도 및 제2 실리콘 농도를 각각 6%와 16%로 선택하고, 금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)의 두께를 1:4:2의 비율이 되도록 형성하면, 다층 유전막(500)의 상기 평균 실리콘 농도를 8%로 형성할 수 있다.
이와 같이 형성하고자 하는 다층 유전막(500)의 두께 및 상기 평균 실리콘 농도를 고려하여, 금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560) 각각의 두께와 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560) 각각의 실리콘 농도, 즉 상기 제1 농도 및 제2 농도를 결정할 수 있다.
다층 유전막(500) 전체의 치밀성을 높이기 위해서는, 금속 산화층(520)의 두께인 제1 두께(t1)를 상대적으로 얇도록 할 수 있다. 또한 다층 유전막(500) 전체의 상기 평균 실리콘 농도를 3% 내지 8%로 하기 위해서는, 상대적으로 실리콘 농도가 높은 제2 금속 실리케이트층(560)의 두께인 제3 두께(t3)를 상대적으로 실리콘 농도가 낮은 제1 금속 실리케이트층(540)의 두께인 제2 두께(t2)보다 얇도록 할 수 있다. 따라서 상대적으로 제2 두께(t2)를 가장 크도록 하고, 상대적으로 제1 두께(t1)를 가장 작도록 할 수 있다. 즉, 제3 두께(t3)는 제2 두께(t2)보다는 작고, 제1 두께(t1)보다는 클 수 있다.
예를 들어, 다층 유전막(500) 전체의 두께가 70Å일 경우, 제1 두께(t1)는 10 내지 15Å의 범위를 가질 수 있고, 제2 두께(t2)는 35 내지 40Å의 범위를 가질 수 있고, 제3 두께는 약 20Å일 수 있으나, 이에 한정되지 않는다.
금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)은 각각 비정질 상태로 형성된 후, 전극층(600)을 형성하는 공정 중에 결정화되도록 할 수 있다. 즉, 금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)은 전극층(600)을 형성하는 공정 온도, 예를 들면 400도 내지 750도의 공정 온도에 의하여 결정화될 수 있다. 이 경우, 금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560)을 결정화하기 위한 별도의 열처리를 수행하지 않을 수 있기 때문에, 반도체 소자를 제조하는 데에 있어서 열예산(thermal budget)을 최소화할 수 있다.
금속 산화층 또는 금속 실리케이트층을 각각 별도의 단일막으로 형성할 때 결정화하는데 필요한 온도(공정 온도 또는 열처리 온도)는, 다층 유전막(500)에 포함되는 금속 산화층 또는 금속 실리케이트층을 결정화하는데 필요한 온도(공정 온도 또는 열처리 온도)와 다를 수 있다. 별도의 단일막으로 형성한 금속 실리케이트층을 결정화하는데 필요한 온도(공정 온도 또는 열처리 온도)는 별도의 단일막으로 형성한 금속 산화층을 결정화하는데 필요한 온도보다 더 높은 온도일 수 있다.
또한 별도의 단일막으로 형성한 금속 실리케이트층을 결정화하는데 필요한 온도(공정 온도 또는 열처리 온도)는, 상대적으로 실리콘 농도가 높은 경우에 더 높은 온도일 수 있다.
여기에서, 금속 산화층 또는 금속 실리케이트층을 별도의 단일막으로 형성한다는 것은, 금속 산화층 또는 금속 실리케이트층만을 형성한다는 의미는 아니고, 유사한 재료 또는 유사한 결정성을 가지는 다른 층과 다층막을 이루지 않도록 형성한다는 의미이다. 따라서 별도의 단일막으로 형성한 금속 산화층 또는 금속 실리케이트층에는 다른 물질로 이루어지는 층 또는 다른 결정성을 가지는 층이 접해있을 수 있다. 이는 본 발명의 실시 예에 따른 다층 유전막(500)이 유사한 물질 또는 유사한 결정성을 가지는 복수의 절연막을 포함하는 것과 비교하여 설명하기 위함이다. 이와 같이 별도의 단일막으로 형성한 금속 산화층 또는 금속 실리케이트층을 결정화하는데 필요한 온도를 단일 결정화 온도라 지칭할 수 있다.
다층 유전막(500)에 포함된 금속 산화층(520), 제1 금속 실리케이트층(540) 또는 제2 금속 실리케이트층(560) 중, 단일 결정화 온도가 상대적으로 높은 층은 단일 결정화 온도가 상대적으로 낮은 층과 접해있을 경우에, 그 층의 단일 결정화 온도보다 낮은 온도(공정 온도 또는 열처리 온도)에서 결정화될 수 있다.
단일 결정화 온도가 상대적으로 낮은 층은, 단일 결정화 온도가 상대적으로 높은 층에 비하여 먼저 결정화가 될 수 있다. 먼저 결정화된 단일 결정화 온도고 상대적으로 낮은 층은 단일 결정화 온도가 상대적으로 높은 층을 결정화하기 위한 시드(seed)층의 역할을 할 수 있다. 따라서, 시드층이 있는 경우에는 단일 결정화 온도보다 낮은 온도에서 결정화가 될 수 있다.
금속 실리케이트는 실리콘이 함유되지 않은 금속 산화물보다 높은 단일 결정화 온도를 가질 수 있다. 또한 상대적으로 실리콘 온도가 높은 금속 실리케이트는 상대적으로 실리콘 온도가 낮은 금속 실리케이트보다 높은 단일 결정화 온도를 가질 수 있다. 즉, 다층 유전막(500)에 포함되는 금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(560) 중, 금속 산화층(520)은 상대적으로 가장 낮은 단일 결정화 온도를 가질 수 있으며, 제2 금속 실리케이트층(560)은 상대적으로 가장 높은 단일 결정화 온도를 가질 수 있다.
따라서 제1 금속 실리케이트층(540)은 금속 산화층(520)과 접하는 경우에 단일 결정화 온도보다 낮은 온도에서 결정화될 수 있다. 또한 제2 금속 실리케이트층(560)은 금속 산화층(520) 또는 제1 금속 실리케이트층(540)과 접하는 경우에 단일 결정화 온도보다 낮은 온도에서 결정화될 수 있다. 따라서 다층 유전막(500)은 다층 유전막(500)을 이루는 층들 각각의 단일 결정화 온도 중 가장 높은 단일 결정화 온도보다 낮은 온도에서 결정화될 수 있다.
또한 금속 산화층(520), 제1 금속 실리케이트층(540) 및 제2 금속 실리케이트층(540)은 각각 인시츄(in-situ)로 결정화된 상태로 형성할 수 있다. 예를 들면, 결정질 금속 산화층(520)을 먼저 인시츄로 결정화된 상태로 형성한 후, 결정질 금속 산화층(520) 상에 결정질 금속 산화층(520)을 시드로 하여 제1 결정질 금속 실리케이트층(540)을 인시츄로 결정화된 상태로 형성할 수 있다. 마찬가지로 제1 결정질 금속 실리케이트층(540) 상에 제1 결정질 금속 실리케이트층(540)을 시드로 하여, 제2 결정질 금속 실리케이트층(560)을 인시츄로 결정화된 상태로 형성할 수 있다.
도 6은 본 발명의 실시 예에 따라 제조된 다층 유전막의 제2 양상을 나타내는 단면도이다.
도 6을 참조하면, 반도체 기판(100) 상에 다층 유전막(500)을 형성한다. 다층 유전막(500)은 금속 산화층(520) 상에 제2 금속 실리케이트층(560) 및 제1 금속 실리케이트층(540)이 순차적으로 배치되도록 형성할 수 있다. 금속 산화층(520), 제2 금속 실리케이트층(560) 또는 제1 금속 실리케이트층(540)은 원자층 증착(ALD, Atomic Layer Deposition) 공정에 의하여 형성될 수 있다.
결정질 금속 산화층(520), 제1 결정질 금속 실리케이트층(540) 및 제2 결정질 금속 실리케이트층(560)으로 이루어지는 다층 유전막(500)은 등축정계, 정방정계 또는 사방정계의 결정 구조를 가질 수 있다.
제2 금속 실리케이트층(560)의 실리콘 농도인 제2 실리콘 농도는 제1 금속 실리케이트층(540)의 실리콘 농도인 제1 실리콘 농도보다 높은 값을 가질 수 있다. 이때, 다층 유전막(500) 전체에 포함된 금속 원자 및 실리콘 원자의 총합계 중 실리콘 원자의 비율인 평균 실리콘 농도는 3% 내지 8%로 할 수 있다. 이를 위하여, 제2 금속 실리케이트층(560)의 상기 제2 실리콘 농도는 10% 내지 25%가 되도록 할 수 있다.
다층 유전막(500) 전체의 치밀성을 높이기 위해서는, 금속 산화층(520)의 두께인 제1 두께(t1)를 상대적으로 얇도록 할 수 있다. 또한 다층 유전막(500) 전체의 상기 평균 실리콘 농도를 3% 내지 8%로 하기 위해서는, 상대적으로 실리콘 농도가 높은 제2 금속 실리케이트층(560)의 두께인 제3 두께(t3)보다 상대적으로 실리콘 농도가 낮은 제1 금속 실리케이트층(540)의 두께인 제2 두께(t2)를 얇도록 할 수 있다. 따라서 상대적으로 제2 두께(t2)를 가장 크도록 하고, 상대적으로 제1 두께를 가장 작도록 할 수 있다. 즉, 제3 두께(t3)는 제2 두께(t2)보다는 작고, 제1 두께(t1)보다는 클 수 있다.
금속 산화층(520), 제2 금속 실리케이트층(560) 및 제1 금속 실리케이트층(540)은 각각 비정질 상태로 형성된 후, 전극층(600)을 형성하는 공정 중에 결정화되도록 할 수 있다.
도 7은 본 발명의 실시 예에 따라 제조된 다층 유전막의 제3 양상을 나타내는 단면도이다.
도 7을 참조하면, 반도체 기판(100) 상에 다층 유전막(500)을 형성한다. 다층 유전막(500)은 금속 산화층(520) 상에 2개 층의 제1 금속 실리케이트층(540a, 540b) 및 제2 금속 실리케이트층(560)이 배치될 수 있다. 제2 금속 실리케이트층(560)은 2개 층의 제1 금속 실리케이트층(540a, 540b) 사이에 배치되도록 형성할 수 있다. 금속 산화층(520), 제1 금속 실리케이트층(540a, 540b) 또는 제2 금속 실리케이트층(560)은 원자층 증착(ALD, Atomic Layer Deposition) 공정에 의하여 형성될 수 있다.
결정질 금속 산화층(520), 제1 결정질 금속 실리케이트층(540a, 540b) 및 제2 결정질 금속 실리케이트층(560)으로 이루어지는 다층 유전막(500)은 등축정계, 정방정계 또는 사방정계의 결정 구조를 가질 수 있다.
제2 금속 실리케이트층(560)의 실리콘 농도인 제2 실리콘 농도는 2개 층의 제1 금속 실리케이트층(540a, 540b)들의 평균 실리콘 농도인 제1 실리콘 농도보다 높은 값을 가질 수 있다. 이때, 다층 유전막(500) 전체에 포함된 금속 원자 및 실리콘 원자의 총합계 중 실리콘 원자의 비율인 평균 실리콘 농도는 3% 내지 8%로 할 수 있다. 이를 위하여, 제2 금속 실리케이트층(560)의 상기 제2 실리콘 농도는 10% 내지 25%가 되도록 할 수 있다.
이를 고려하여, 금속 산화층(520), 2개 층의 제1 금속 실리케이트층(540a, 540b) 및 제2 결정질 금속 실리케이트층(560)의 두께, 2개 층의 제1 금속 실리케이트층(540a, 540b)들의 상기 제1 실리콘 농도와 제2 금속 실리케이트층(560)의 상기 제2 실리콘 농도를 각각 결정할 수 있다.
다층 유전막(500) 전체의 치밀성을 높이기 위해서는, 금속 산화층(520)의 두께인 제1 두께(t1)를 상대적으로 얇도록 할 수 있다. 또한 다층 유전막(500) 전체의 상기 평균 실리콘 농도를 3% 내지 8%로 하기 위해서는, 상대적으로 실리콘 농도가 높은 제2 금속 실리케이트층(560)의 두께인 제3 두께(t3)를 상대적으로 실리콘 농도가 낮은 2개 층의 제1 금속 실리케이트층(540a, 540b)들의 두께의 합인 제2 두께(t2a+t2b)보다 얇도록 할 수 있다. 따라서 상대적으로 제2 두께(t2a+t2b)를 가장 크도록 하고, 상대적으로 제1 두께(t1)를 가장 작도록 할 수 있다. 즉, 제3 두께(t3)는 제2 두께(t2a+t2b)보다는 작고, 제1 두께(t1)보다는 클 수 있다.
또는 2개 층의 제1 금속 실리케이트층(540a, 540b) 각각의 실리콘 농도는 서로 다른 값을 가질 수 있다. 다만, 이 경우에도 2개 층의 제1 금속 실리케이트층(540a, 540b) 각각의 실리콘 농도는, 제2 금속 실리케이트층(560)의 실리콘 농도인 상기 제2 실리콘 농도보다 낮은 값을 가지도록 형성할 수 있다.
또한 제1 금속 실리케이트층(540a, 540b)은 2개 층이 아니라 3개 층 이상으로 형성할 수 있으며, 그 경우 인접한 2개 층의 제1 금속 실리케이트층(540a, 540b) 사이에 각각 1개 층의 제2 금속 실리케이트층(560)을 배치하여 다층 유전막(500)을 형성할 수도 있다. 즉 다층 유전막(500)은 금속 산화층(520)과 함께, m+1개의 제1 금속 실리케이트층(540a, 540b) 사이에 m개의 제2 금속 실리케이트층(560)이 배치되도록 형성할 수 있다(m은 2보다 큰 양의 정수이다).
금속 산화층(520), 2개 층의 제1 금속 실리케이트층(540a, 540b) 및 제2 금속 실리케이트층(560)은 각각 비정질 상태로 형성된 후, 전극층(600)을 형성하는 공정 중에 결정화되도록 할 수 있다.
도 8은 본 발명의 실시 예에 따라 제조된 다층 유전막의 제4 양상을 나타내는 단면도이다.
도 8을 참조하면, 반도체 기판(100) 상에 다층 유전막(500)을 형성한다. 다층 유전막(500)은 금속 산화층(520) 상에 2개 층의 제2 금속 실리케이트층(560a, 560b) 및 제1 금속 실리케이트층(540)이 배치될 수 있다. 제1 금속 실리케이트층(540)은 2개 층의 제2 금속 실리케이트층(560a, 560b) 사이에 배치되도록 형성할 수 있다. 금속 산화층(520), 제1 금속 실리케이트층(540) 또는 제2 금속 실리케이트층(560a, 560b)은 원자층 증착(ALD, Atomic Layer Deposition) 공정에 의하여 형성될 수 있다.
결정질 금속 산화층(520), 제1 결정질 금속 실리케이트층(540) 및 제2 결정질 금속 실리케이트층(560a, 50b)으로 이루어지는 다층 유전막(500)은 등축정계, 정방정계 또는 사방정계의 결정 구조를 가질 수 있다.
2개 층의 제2 금속 실리케이트층(560a, 560b)들의 평균 실리콘 농도인 제2 실리콘 농도는 제1 금속 실리케이트층(540)의 실리콘 농도인 제1 실리콘 농도보다 높은 값을 가질 수 있다. 이때, 다층 유전막(500) 전체에 포함된 금속 원자 및 실리콘 원자의 총합계 중 실리콘 원자의 비율인 평균 실리콘 농도는 3% 내지 8%로 할 수 있다. 이를 위하여, 2개층의 제2 금속 실리케이트층(560a, 560b)들의 평균 실리콘 농도인 상기 제2 실리콘 농도는 10% 내지 25%가 되도록 할 수 있다.
이를 고려하여, 금속 산화층(520), 제1 금속 실리케이트층(540) 및 2개 층의 제2 결정질 금속 실리케이트층(560a, 560b)의 두께, 제1 금속 실리케이트층(540)의 상기 제1 실리콘 농도와 2개 층의 제2 금속 실리케이트층(560a, 560b)들의 상기 제2 실리콘 농도를 각각 결정할 수 있다.
다층 유전막(500) 전체의 치밀성을 높이기 위해서는, 금속 산화층(520)의 두께인 제1 두께(t1)를 상대적으로 얇도록 할 수 있다. 또한 다층 유전막(500) 전체의 상기 평균 실리콘 농도를 3% 내지 8%로 하기 위해서는, 상대적으로 실리콘 농도가 높은 2개층의 제2 금속 실리케이트층(560a, 560b)들의 두께의 합인 제3 두께(t3a+t3b)를 상대적으로 실리콘 농도가 낮은 제1 금속 실리케이트층(540)의 두께인 제2 두께(t2)보다 얇도록 할 수 있다. 따라서 상대적으로 제2 두께(t2)를 가장 크도록 하고, 상대적으로 제1 두께(t1)를 가장 작도록 할 수 있다. 즉, 제3 두께(t3a+t3b)는 제2 두께(t2)보다는 작고, 제1 두께(t1)보다는 클 수 있다.
또는 2개 층의 제2 금속 실리케이트층(560a, 560b) 각각의 실리콘 농도는 서로 다른 값을 가질 수 있다. 다만, 이 경우에도 2개 층의 제2 금속 실리케이트층(560a, 560b) 각각의 실리콘 농도는, 제1 금속 실리케이트층(540)의 실리콘 농도인 상기 제1 실리콘 농도보다 낮은 값을 가지도록 형성할 수 있다.
또한 제2 금속 실리케이트층(560a, 546b)은 2개 층이 아니라 3개 층 이상으로 형성할 수 있으며, 그 경우 인접한 2개 층의 제2 금속 실리케이트층(560a, 560b) 사이에 각각 1개 층의 제1 금속 실리케이트층(540)을 배치하여 다층 유전막(500)을 형성할 수도 있다. 즉 다층 유전막(500)은 금속 산화층(520)과 함께, n+1개의 제2 금속 실리케이트층(560a, 560b) 사이에 n개의 제1 금속 실리케이트층(540)이 배치되도록 형성할 수 있다(n은 2보다 큰 양의 정수이다).
금속 산화층(520), 제1 금속 실리케이트층(540) 및 2개 층의 제2 금속 실리케이트층(560a, 560b)은 각각 비정질 상태로 형성된 후, 전극층(600)을 형성하는 공정 중에 결정화되도록 할 수 있다.
도 9는 본 발명의 실시 예에 따라 제조된 다층 유전막의 제5 양상을 나타내는 단면도이다.
도 9를 참조하면, 반도체 기판(100) 상에 다층 유전막(500)을 형성한다. 다층 유전막(500)은 금속 산화층(520) 상에 제1 금속 실리케이트층(540a, 540a) 및 제2 금속 실리케이트층(560a, 560b)이 순차적으로 2회 교번적으로 배치되도록 형성할 수 있다. 또한 다층 유전막(500)은 금속 산화층(520) 상에 제1 금속 실리케이트층(540a, 540b) 및 제2 금속 실리케이트층(560a, 560b)이 순차적으로 3회 이상 교번적으로 배치되도록 형성할 수 있다.
결정질 금속 산화층(520), 적어도 2개 층의 제1 결정질 금속 실리케이트층(540a, 540b)들 및 적어도 2개 층의 제2 결정질 금속 실리케이트층(560a, 560b)으로 이루어지는 다층 유전막(500)은 등축정계, 정방정계 또는 사방정계의 결정 구조를 가질 수 있다.
제2 금속 실리케이트층(560a, 560b)들의 평균 실리콘 농도인 제2 실리콘 농도는 2개 층의 제1 금속 실리케이트층(540a, 540b)들의 평균 실리콘 농도인 제1 실리콘 농도보다 높은 값을 가질 수 있다. 이때, 다층 유전막(500) 전체에 포함된 금속 원자 및 실리콘 원자의 총합계 중 실리콘 원자의 비율인 평균 실리콘 농도는 3% 내지 8%로 할 수 있다. 이를 위하여, 제2 금속 실리케이트층(560a, 560b)들의 상기 제2 실리콘 농도는 10% 내지 25%가 되도록 할 수 있다.
금속 산화층(520)의 두께인 제1 두께(t1)는 상대적으로 얇도록 할 수 있다. 상대적으로 실리콘 농도가 높은 적어도 2개 층의 제2 금속 실리케이트층(560a, 560b)들의 두께의 합인 제3 두께(t3a+t3b)를 상대적으로 실리콘 농도가 낮은 적어도 2개 층의 제1 금속 실리케이트층(540a, 540b)들의 두께의 합인 제2 두께(t2a+t2b)보다 얇도록 할 수 있다. 따라서 상대적으로 제2 두께(t2a+t2b)를 가장 크도록 하고, 상대적으로 제1 두께(t1)를 가장 작도록 할 수 있다. 즉, 제3 두께(t3a+t2b)는 제2 두께(t2a+t2b)보다는 작고, 제1 두께(t1)보다는 클 수 있다.
금속 산화층(520), 2개 층의 제1 금속 실리케이트층(540a, 540b) 및 2개 층의 제2 금속 실리케이트층(560a, 560b)은 각각 비정질 상태로 형성된 후, 전극층(600)을 형성하는 공정 중에 결정화되도록 할 수 있다.
도 10은 본 발명의 실시 예에 따라 제조된 다층 유전막의 제6 양상을 나타내는 단면도이다.
도 10을 참조하면, 반도체 기판(100) 상에 다층 유전막(500)을 형성한다. 다층 유전막(500)은 금속 산화층(520) 상에 제2 금속 실리케이트층(560a, 560b) 및 제1 금속 실리케이트층(540a, 540b)이 순차적으로 2회 교번적으로 배치되도록 형성할 수 있다. 또한 다층 유전막(500)은 금속 산화층(520) 상에 제2 금속 실리케이트층(560a, 560b) 및 제1 금속 실리케이트층(540a, 540b)이 순차적으로 3회 이상 교번적으로 배치되도록 형성할 수 있다.
금속 산화층(520), 2개 층의 제1 금속 실리케이트층(540a, 540b) 및 2개 층의 제2 금속 실리케이트층(560a, 560b)은 각각 비정질 상태로 형성된 후, 전극층(600)을 형성하는 공정 중에 결정화되도록 할 수 있다.
도 5 내지 도 10을 통하여, 다양한 양상의 다층 유전막(500)을 살펴보았다. 이 외에도, 다층 유전막(500) 전체에 포함된 금속 원자 및 실리콘 원자의 총합계 중 실리콘 원자의 비율인 평균 실리콘 농도가 원하는 값, 예를 들면 3% 내지 8%이 되도록, 다양한 실리콘 농도를 가지는 금속 실리케이트층들을 3개 층 이상 배치하여 다층 유전막(500)을 형성할 수 있다.
도 11 및 도 12은 본 발명의 실시 예에 따른 다층 유전막을 형성하는 방법을 나타내는 단면도들이다. 구체적으로 도 11 및 도 12는 도 5에 보인 본 발명의 실시 예에 따른 다층 유전막을 형성하는 방법을 단계별로 나타내는 단면도들이다.
도 11을 참조하면, 반도체 기판(100) 상에 순차적으로 비정질 금속 산화층(520p), 제1 비정질 금속 실리케이트층(540p) 및 제2 비정질 금속 실리케이트층(560p)을 형성하여, 제1 예비 다층 유전막(500p)을 형성한다.
도 11 및 도 12를 함께 참조하면, 제1 예비 다층 유전막(500p) 상에 전극층(600)을 형성한다. 전극층(600)은 예를 들면, 도핑된 폴리실리콘, 금속(Al, W, Cu, Ti, Ir, Ru, Pt 등), 금속실리사이드, 금속질화물 및 도전성 금속산화물(RuO2, IrO2, SrRuO3 등)으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합인 도전체로로 형성될 수 있다. 전극층(600)은 400도 이상의 공정 온도에서 형성될 수 있다. 전극층(600)은 예를 들면, 400 내지 750도 사이의 공정 온도에서 형성될 수 있다. 여기에서 공정 온도라함은, 전극층(600)이 형성되는 도중에 반도체 기판(100)에 가해지는 온도를 의미한다. 전극층(600)은 스퍼터링 방법, CVD 방법, ALD 방법 등에 의하여 형성될 수 있다.
제1 예비 다층 유전막(500p)을 이루는 비정질 금속 산화층(520p), 제1 비정질 금속 실리케이트층(540p) 및 제2 비정질 금속 실리케이트층(560p)은 전극층(600)을 형성하는 공정 온도에 의하여 결정화될 수 있다.
도 11 및 도 12에서 설명한 본 발명의 실시 예에 따라 형성한 다층 유전막(500)의 경우, 도 5에서 보인 다층 유전막(500)의 제1 양상과 동일한 형태를 보인다. 또한 도 11 및 도 12에서 설명한 본 발명의 실시 예에 따른 다층 유전막(500)을 형성하는 방법을 응용하여, 도 6 내지 도 10에서 보인 제2 내지 제6 양상과 동일한 형태를 가지는 다층 유전막(500)을 형성하는 것 또한 가능하다.
도 13은 본 발명의 실시 예에 따른 다층 유전막의 특성을 단일층의 결정질 금속 실리케이트층 또는 2개 층의 결정질 금속 실리케이트층으로 이루어지는 유전막의 특성과 비교한 그래프이다.
도 13을 참조하면, 유전막의 신뢰성은 실리콘 농도(Si 농도)가 증가할수록 향상되나, 유전막의 결정화 정도(degree of crystalline)는 어느 정도 이상의 실리콘 농도(Si 농도) 이상에서 급격하게 떨어지는 것을 알 수 있다. 다만, 본 발명의 실시 예에 따른 다층 유전막은 비교예 1 또는 비교예 2의 유전막보다 더 높은 실리콘 농도(Si) 까지 결정화 정도가 떨어지지 않는다.
비교예 1의 유전막은 단일층의 결정질 금속 실리케이트층으로 이루어지며, 비교예 2의 유전막은 실리콘 농도가 서로 다른 2개의 금속 실리케이트층으로 이루어진다.
또한 본발명의 실시 예에 따른 다층 유전막은 비교예 2의 유전막에 비하여, 실리콘 농도(Si)가 증가함에 따른 결정화정도가 덜 감소함을 알 수 있다. 상대적으로 높은 결정화 정도를 가지는 유전막은 상대적으로 높은 유전율을 가질 수 있다. 따라서 본 발명의 실시 예에 따른 다층 유전막은 서로 다른 2개의 금속 실리케이트층으로 이루어진 유전막보다 높은 유전율을 가지면서도 신뢰성은 향상되도록 형성할 수 있다.
도 14는 본 발명의 실시 예에 따른 형성한 다층 유전막을 포함하는 반도체 소자의 특성을 복수의 금속 산화층으로 이루어지는 유전막을 포함하는 반도체 소자 및 2개 층의 결정질 금속 실리케이트층으로 이루어지는 유전막을 포함하는 반도체 소자의 특성과 비교한 그래프이다.
도 14를 참조하면, 본 발명의 실시 예, 비교예 3 및 비교예 4의 반도체 소자들에 대하여 데이타 기입 시간(last data in to row precharge:이하, tRDL) 파라미터와 데이터 읽기(D0) 파라미터를 테스트한 결과를 비교할 수 있다. 데이터 읽기(D0) 파라미터는 반도체 소자에 0을 기록한 후, 읽기 동작 시에 에러 발생을 측정한다.
비교예 3은 복수의 금속 산화층으로 이루어지는 유전막을 캐패시터 유전막으로 사용한 메모리 반도체 소자이며, 비교예 4는 서로 다른 2개의 금속 실리케이트층으로 이루어진 유전막을 캐패시터 유전막으로 사용한 메모리 반도체 소자이다.
비교예 4의 유전막과 본 발명의 실시예에 따른 다층 유전막은 동일하거나 유사한 유전율을 가지나 비교예 3의 유전막은 본 발명의 실시예에 따른 유전막보다 낮은 유전율을 가진다.
비교예 3의 유전막을 가지는 반도체 소자와 본 발명의 실시예에 따른 다층 유전막을 가지는 반도체 소자는 모두 거의 불량비트가 발생하지 않음을 알 수 있다. 그러나 본 발명의 실시예에 따른 다층유전막이 상대적으로 높은 유전율을 가지므로 반도체 소자를 고집적화하는데에 유리할 수 있다.
비교예 4의 유전막을 가지는 반도체 소자는 본 발명의 실시예에 따른 다층 유전막을 가지는 반도체 소자와 달리, 다수의 불량비트가 발생했음을 알 수 있다. 비교예3의 유전막을 가지는 반도체 소자는 1Gbit 당 수 내지 수십개의 불량비트가 발생할 수 있다.
즉, 비교예 4의 유전막은 비교예 3의 유전막보다는 높은 유전율을 가지나, 비교예 4의 유전막을 가지는 반도체 소자는 비교예 3의 유전막을 가지는 반도체 소자에 비하여 불량비트의 발생 가능성이 높음을 알 수 있다. 또한 비교예 4의 유전막을 가지는 반도체 소자는 본 발명의 실시 예에 따른 다층 유전막을 가지는 반도체 소자에 비하여 불량비트의 발생 가능성이 높음을 알 수 있다.
이는 비교예 4의 유전막과 본 발명의 실시 예에 따른 다층 유전막의 결정화정도의 차이로 인하여, 비교예 4의 유전막은 하부층, 즉 하부 전극층과의 계면 특성이 떨어지기 때문으로 파악될 수 있다.
즉, 본 발명의 실시 예에 따른 다층 유전막은, 우수한 결정화 정도를 가지고, 높은 유전률과 우수한 막의 치밀성을 함께 가질 수 있다.
도 15는 본 발명의 일 실시 예에 따른 카드(800)를 보여주는 개략도이다.
도 15를 참조하면, 제어기(810)와 메모리(820)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(810)의 명령에 따라서, 메모리(820)와 제어기(810)는 데이터를 주고받을 수 있다. 이에 따라, 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
메모리(820)는 도 1 내지 도 4에서 설명한 반도체 소자와 같은 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
이러한 카드(800)는 다양한 휴대용 전자 장치, 예컨대 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드에 이용될 수 있다.
도 16은 본 발명의 일 실시 예에 따른 시스템(900)을 보여주는 블록도이다.
도 16을 참조하면, 프로세서(910), 입/출력 장치(930) 및 메모리(920)는 버스(bus, 940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리(920)는 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 메모리(920)는 도 1 내지 도 4에서 설명한 반도체 소자와 같은 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
예를 들어, 이러한 시스템(900)은 다양한 휴대용 전자 장치, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.

Claims (20)

  1. 반도체 기판 상에 금속 산화층을 형성하는 단계; 및
    상기 금속 산화층 상에 금속 원자 및 실리콘 원자를 포함하는 다층 실리케이트층을 형성하는 단계를 포함하되,
    상기 다층 실리케이트층은, 포함된 금속 원자 및 실리콘 원자의 개수 합계 중 실리콘 원자의 개수가 가지는 비율인 실리콘 농도가 서로 다른 적어도 2개의 금속 실리케이트층들을 포함하며,
    상기 다층 실리케이트층을 형성하는 단계 후에,
    상기 다층 실리케이트층 상에 상부 전극층을 형성하는 단계;를 더 포함하고,
    상기 상부 전극층을 형성하는 단계는,
    상기 상부 전극층의 형성 온도에 의하여, 상기 다층 실리케이트층이 결정화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 다층 실리케이트층을 형성하는 단계는,
    제1 실리콘 농도를 가지는 제1 금속 실리케이트층을 형성하는 단계; 및
    상기 제1 실리콘 농도보다 높은 제2 실리콘 농도를 가지는 제2 금속 실리케이트층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 제2 항에 있어서,
    상기 다층 실리케이트층을 형성하는 단계는,
    상기 제1 금속 실리케이트층을 적어도 2개 층을 형성하되, 적어도 2개 층의 상기 제1 금속 실리케이트층의 사이에 상기 제2 금속 실리케이트층이 배치되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제2 항에 있어서,
    상기 다층 실리케이트층을 형성하는 단계는,
    상기 제2 금속 실리케이트층을 적어도 2개 층을 형성하되, 적어도 2개 층의 상기 제2 금속 실리케이트층의 사이에 상기 제1 금속 실리케이트층이 배치되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제2 항에 있어서,
    상기 다층 실리케이트층을 형성하는 단계는,
    상기 제1 금속 실리케이트층의 두께보다 상기 제2 금속 실리케이트층의 두께가 더 작은 값을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제2 항에 있어서,
    상기 다층 실리케이트층을 형성하는 단계는,
    상기 제1 금속 실리케이트층의 두께, 상기 제2 금속 실리케이트층의 두께, 또는 상기 제1 및 제2 금속 실리케이트층 각각의 두께보다 상기 금속 산화층의 두께가 더 작은 값을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제1 항에 있어서,
    상기 상부 전극층을 형성하는 단계는,
    상기 상부 전극층의 형성 온도에 의하여, 상기 금속 산화층이 결정화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 삭제
  18. 제1 항에 있어서,
    상기 다층 실리케이트층은, 하프늄 실리케이트, 지르코늄 실리케이트, 또는 하프늄-지르코늄 실리케이트를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 반도체 기판 상에 하프늄-지르코늄 산화층을 형성하는 단계;
    상기 하프늄-지르코늄 산화층 상에, 제1 하프늄-지르코늄 실리케이트층을 형성하는 단계;
    상기 제1 하프늄-지르코늄 실리케이트층 상에, 상기 제1 하프늄-지르코늄 실리케이트층보다 높은 실리콘 농도를 가지는 제2 하프늄-지르코늄 실리케이트층을 형성하는 단계; 및
    상기 제2 하프늄-지르코늄 실리케이트층 상에 상부 전극층을 형성하는 단계;를 포함하되,
    상기 하프늄-지르코늄 산화층, 상기 제1 하프늄-지르코늄 실리케이트층 및 상기 제2 하프늄-지르코늄 실리케이트층은 상기 상부 전극층을 형성하는 온도에 의하여 각각 결정화되는 반도체 소자의 형성 방법.
  20. 제19 항에 있어서,
    상기 하프늄-지르코늄 산화층의 두께는 상기 제1 하프늄-지르코늄 실리케이트층의 두께 및 상기 제2 하프늄-지르코늄 실리케이트층의 두께보다 작은 값을 가지는 것을 특징으로 하는 반도체 소자의 형성 방법.
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