KR20240056115A - 반도체 장치 - Google Patents

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KR20240056115A
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유정균
성석현
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삼성전자주식회사
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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 기판의 제1 영역에 배치되고, 제1 방향으로 연장된 제1 하부 패턴과 제1 하부 패턴과 제2 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴, 기판의 제2 영역에 배치되고, 제1 방향으로 연장된 제2 하부 패턴과 제2 하부 패턴과 제2 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴으로, 제2 하부 패턴의 높이는 제1 하부 패턴의 높이와 동일한 제2 활성 패턴, 제1 하부 패턴 상에 배치되고, 제1 게이트 절연막과 제3 방향으로 연장된 제1 게이트 전극을 포함하는 제1 게이트 구조체, 제2 하부 패턴 상에 배치되고, 제2 게이트 절연막과 제3 방향으로 연장된 제2 게이트 전극을 포함하는 제2 게이트 구조체로, 제2 게이트 전극의 제1 방향으로의 폭은 제1 게이트 전극의 제1 방향으로의 폭보다 큰 제2 게이트 구조체, 제1 하부 패턴 상에 배치되고, 복수의 제1 시트 패턴과 연결된 제1 소오스/드레인 패턴, 및 제2 하부 패턴 상에 배치되고, 복수의 제2 시트 패턴과 연결된 제2 소오스/드레인 패턴을 포함하고, 제1 시트 패턴의 개수는 제2 시트 패턴의 개수보다 적다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판의 제1 영역에 배치되고, 제1 방향으로 연장된 제1 하부 패턴과 제1 하부 패턴과 제2 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴, 기판의 제2 영역에 배치되고, 제1 방향으로 연장된 제2 하부 패턴과 제2 하부 패턴과 제2 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴으로, 제2 하부 패턴의 높이는 제1 하부 패턴의 높이와 동일한 제2 활성 패턴, 제1 하부 패턴 상에 배치되고, 제1 게이트 절연막과 제3 방향으로 연장된 제1 게이트 전극을 포함하는 제1 게이트 구조체, 제2 하부 패턴 상에 배치되고, 제2 게이트 절연막과 제3 방향으로 연장된 제2 게이트 전극을 포함하는 제2 게이트 구조체로, 제2 게이트 전극의 제1 방향으로의 폭은 제1 게이트 전극의 제1 방향으로의 폭보다 큰 제2 게이트 구조체, 제1 하부 패턴 상에 배치되고, 복수의 제1 시트 패턴과 연결된 제1 소오스/드레인 패턴, 및 제2 하부 패턴 상에 배치되고, 복수의 제2 시트 패턴과 연결된 제2 소오스/드레인 패턴을 포함하고, 제1 시트 패턴의 개수는 제2 시트 패턴의 개수보다 적다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판의 제1 영역에 배치되고, 제1 방향으로 연장된 제1 하부 패턴과 제1 하부 패턴과 제2 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴, 기판의 제2 영역에 배치되고, 제1 방향으로 연장된 제2 하부 패턴과 제2 하부 패턴과 제2 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴, 제1 하부 패턴 상에 배치되고, 제1 게이트 절연막과 제3 방향으로 연장된 제1 게이트 전극을 포함하는 제1 게이트 구조체, 제2 하부 패턴 상에 배치되고, 제2 게이트 절연막과 제3 방향으로 연장된 제2 게이트 전극을 포함하는 제2 게이트 구조체로, 제2 게이트 전극의 제1 방향으로의 폭은 제1 게이트 전극의 제1 방향으로의 폭과 다른 제2 게이트 구조체, 제1 하부 패턴 상에 배치되고, 복수의 제1 시트 패턴과 연결된 제1 소오스/드레인 패턴, 및 제2 하부 패턴 상에 배치되고, 복수의 제2 시트 패턴과 연결된 제2 소오스/드레인 패턴을 포함하고, 제1 시트 패턴의 개수는 제2 시트 패턴의 개수보다 적고, 제1 시트 패턴은 제1 최상부 시트 패턴을 포함하고, 제2 시트 패턴은 제2 최상부 시트 패턴을 포함하고, 제1 최상부 시트 패턴의 상면으로부터 제1 게이트 전극의 상면까지의 높이는 제2 최상부 시트 패턴의 상면으로부터 제2 게이트 전극의 상면까지의 높이보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판의 SRAM 영역에 배치되고, 제1 방향으로 연장된 제1 하부 패턴과 제1 하부 패턴과 제2 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴, 기판의 I/O 영역에 배치되고, 제1 방향으로 연장된 제2 하부 패턴과 제2 하부 패턴과 제2 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴, 제1 하부 패턴 상에 배치되고, 제1 게이트 절연막과 제3 방향으로 연장된 제1 게이트 전극을 포함하는 제1 게이트 구조체, 제2 하부 패턴 상에 배치되고, 제2 게이트 절연막과 제3 방향으로 연장된 제2 게이트 전극을 포함하는 제2 게이트 구조체, 제1 하부 패턴 상에 배치되고, 복수의 제1 시트 패턴과 연결된 제1 소오스/드레인 패턴, 및 제2 하부 패턴 상에 배치되고, 복수의 제2 시트 패턴과 연결된 제2 소오스/드레인 패턴을 포함하고, 제1 시트 패턴의 개수는 제2 시트 패턴의 개수보다 적고, 제1 시트 패턴은 제1 최상부 시트 패턴을 포함하고, 제2 시트 패턴은 제2 최상부 시트 패턴을 포함하고, 제1 최상부 시트 패턴의 상면에서 제1 게이트 절연막의 두께는 제2 최상부 시트 패턴의 상면에서 제2 게이트 절연막의 두께보다 작다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 A - A를 따라 절단한 단면도이다.
도 3은 도 1의 B - B를 따라 절단한 단면도이다.
도 4은 도 1의 C - C 및 D - D를 따라 절단한 단면도이다.
도 5는 도 4의 P 부분을 확대하여 도시한 도면이다.
도 6은 도 4의 Q 부분을 확대하여 도시한 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8 내지 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12 및 도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 18 및 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 21은 도 20의 E - E를 따라 절단한 단면도이다.
도 22는 도 20의 F - F를 따라 절단한 단면도이다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소일 수도 있음은 물론이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 3차원(3D) 트랜지스터 또는 수직 트랜지스터(Vertical FET)를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 6을 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3은 도 1의 B - B를 따라 절단한 단면도이다. 도 4은 도 1의 C - C 및 D - D를 따라 절단한 단면도이다. 도 5는 도 4의 P 부분을 확대하여 도시한 도면이다. 도 6은 도 4의 Q 부분을 확대하여 도시한 도면이다.
도 1 내지 도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 전극(120)과, 제1 소오스/드레인 패턴(150)과, 제2 활성 패턴(AP2)과, 복수의 제2 게이트 전극(220)과, 제2 소오스/드레인 패턴(250)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 영역(I)은 로직 영역 및 SRAM 영역 중 하나일 수 있고, 제2 영역(II)은 I/O 영역일 수 있다.
일 예로, 제1 영역(I) 및 제2 영역(II)은 동일한 도전형의 트랜지스터가 형성되는 영역일 수 있다. 다른 예로, 제1 영역(I) 및 제2 영역(II)은 서로 다른 도전형의 트랜지스터가 형성되는 영역일 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1)과, 복수의 제1 게이트 전극(120)과, 제1 소오스/드레인 패턴(150)은 기판(100)의 제1 영역(I)에 배치된다. 제2 활성 패턴(AP2)과, 복수의 제2 게이트 전극(220)과, 제2 소오스/드레인 패턴(250)은 기판(100)의 제2 영역(II)에 배치된다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 방향(D1)으로 길게 연장될 수 있다.
도시된 것과 달리, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 중 하나는 제1 방향(D1)으로 연장되고, 다른 하나는 제2 방향(D2)으로 연장될 수 있다. 이하의 설명에서, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 방향(D1)으로 연장되는 것으로 설명한다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 다채널 활성 패턴일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다.
제1 하부 패턴(BP1)은 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(D1)으로 길게 연장될 수 있다. 제1 하부 패턴(BP1)은 제1 핀 트렌치(FT1)에 의해 정의될 수 있다. 제1 핀 트렌치(FT1)은 제1 방향(D1)으로 연장될 수 있다.
제2 하부 패턴(BP2)은 기판(100)으로부터 돌출될 수 있다. 제2 하부 패턴(BP2)은 제1 방향(D1)으로 길게 연장될 수 있다. 제2 하부 패턴(BP2)은 제2 핀 트렌치(FT2)에 의해 정의될 수 있다. 제2 핀 트렌치(FT2)은 제1 방향(D1)으로 연장될 수 있다.
제1 하부 패턴(BP1)의 높이(H11)은 제2 하부 패턴(BP2)의 높이(H12)와 동일할 수 있다. 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 하부 패턴의 상면(BP1_US)까지의 높이(H11)은 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 하부 패턴의 상면(BP2_US)까지의 높이(H12)와 동일할 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴의 상면(BP1_US) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 이격될 수 있다.
제1 시트 패턴(NS1)은 제1 최하부 시트 패턴(NS1_L)과, 제1 최상부 시트 패턴(NS1_U)을 포함할 수 있다. 제1 시트 패턴(NS1)은 제1 최하부 시트 패턴(NS1_L)과 제1 최상부 시트 패턴(NS1_U) 사이에 배치된 적어도 하나 이상의 제1 중간 시트 패턴(NS1_M)을 포함할 수 있다.
각각의 제1 시트 패턴(NS1)은 상면(NS1_US)과, 하면(NS1_BS)을 포함할 수 있다. 제1 시트 패턴의 상면(NS1_US)은 제1 시트 패턴의 하면(NS1_BS)과 제3 방향(D3)으로 반대되는 면이다. 제1 시트 패턴의 하면(NS1_BS)은 제1 하부 패턴의 상면(BP1_US)을 바라본다.
제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다. 제1 방향(D1)은 제2 방향(D2)과 교차하는 방향일 수 있다.
복수의 제2 시트 패턴(NS2)은 제2 하부 패턴의 상면(BP2_US) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(D3)으로 이격될 수 있다.
제2 시트 패턴(NS2)은 제2 최하부 시트 패턴(NS2_L)과, 제2 최상부 시트 패턴(NS2_U)을 포함할 수 있다. 제2 시트 패턴(NS2)은 제2 최하부 시트 패턴(NS2_L)과 제2 최상부 시트 패턴(NS2_U) 사이에 배치된 적어도 하나 이상의 제2 중간 시트 패턴(NS2_M)을 포함할 수 있다.
각각의 제2 시트 패턴(NS2)은 상면(NS2_US)과, 하면(NS2_BS)을 포함할 수 있다. 제2 시트 패턴의 상면(NS2_US)은 제2 시트 패턴의 하면(NS2_BS)과 제3 방향(D3)으로 반대되는 면이다. 제2 시트 패턴의 하면(NS2_BS)은 제2 하부 패턴의 상면(BP2_US)을 바라본다.
제1 시트 패턴(NS1)의 개수는 제2 시트 패턴(NS2)의 개수보다 적을 수 있다. 예를 들어, 로직 영역 및 SRAM 영역에서 제1 활성 패턴(AP1)에 포함된 제1 시트 패턴(NS1)의 개수는, I/O 영역에서 제2 활성 패턴(AP2)에 포함된 제2 시트 패턴의 개수보다 적을 수 있다.
일 예로, 제1 중간 시트 패턴(NS1_M)의 개수는 제2 중간 시트 패턴(NS2_M)의 개수보다 적을 수 있다. 다른 예로, 도시된 것과 달리, 제1 시트 패턴(NS1)은 중간 시트 패턴을 포함하지 않고, 제2 시트 패턴(NS2)은 제2 중간 시트 패턴(NS2_M)을 포함할 수 있다.
제1 시트 패턴(NS1)은 하나의 제1 중간 시트 패턴(NS1_M)을 포함하고, 제2 시트 패턴(NS2)은 두 개의 제2 중간 시트 패턴(NS2_M)을 포함하는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 하부 패턴의 상면(BP1_US)으로부터 제1 최하부 시트 패턴의 하면(NS1_BS)까지의 높이(H51)는 제2 하부 패턴의 상면(BP2_US)으로부터 제2 최하부 시트 패턴의 하면(NS2_BS)까지의 높이(H52)와 동일할 수 있다. 예를 들어, 제1 핀 트렌치(FT1)의 바닥면 및 제2 핀 트렌치(FT2)의 바닥면이 기판(100)의 상면일 경우, 제1 최하부 시트 패턴(NS1_L)과 제2 최하부 시트 패턴(NS2_L)은 기판(100)의 상면을 기준으로 동일한 높이 레벨에 배치될 수 있다.
제1 하부 패턴의 상면(BP1_US)으로부터 제1 최상부 시트 패턴의 상면(NS1_US)까지의 높이(H31)는 제2 하부 패턴의 상면(BP2_US)으로부터 제2 최상부 시트 패턴의 상면(NS2_US)까지의 높이(H32)보다 작다. 제1 최상부 시트 패턴(NS1_U)과 제2 최상부 시트 패턴(NS2_U)은 기판(100)의 상면을 기준으로 서로 다른 높이 레벨에 배치될 수 있다.
제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 기판(100)의 일부를 식각하여 형성될 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수도 있고, 제1 하부 패턴(BP1)과 다른 물질을 포함할 수도 있다. 각각의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)과 동일한 물질을 포함할 수도 있고, 제2 하부 패턴(BP2)과 다른 물질을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 실리콘을 포함하는 실리콘 하부 패턴이고, 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 각각 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
제1 최하부 시트 패턴(NS1_L)의 제1 방향(D1)으로의 폭(W31)은 제1 중간 시트 패턴(NS1_M)의 제1 방향(D1)으로의 폭(W32)과 동일할 수 있다. 제1 최상부 시트 패턴(NS1_U)의 제1 방향(D1)으로의 폭(W33)은 제1 중간 시트 패턴(NS1_M)의 제1 방향(D1)으로의 폭(W32)과 동일할 수 있다.
도시된 것과 달리, 제1 최상부 시트 패턴(NS1_U)의 제1 방향(D1)으로의 폭(W33)은 제1 중간 시트 패턴(NS1_M)의 제1 방향(D1)으로의 폭(W32)보다 클 수 있다. 제1 소오스/드레인 패턴(150)을 형성하기 위한 식각 공정에서, 제1 최상부 시트 패턴(NS1_U)이 배치된 부분은 제1 중간 시트 패턴(NS1_M)이 배치된 부분보다 덜 식각될 수 있다.
제2 최하부 시트 패턴(NS2_L)의 제1 방향(D1)으로의 폭(W41)은 제2 중간 시트 패턴(NS2_M)의 제1 방향(D1)으로의 폭(W42, W43)과 동일할 수 있다. 제2 최상부 시트 패턴(NS2_U)의 제1 방향(D1)으로의 폭(W44)은 제2 중간 시트 패턴(NS2_M)의 제1 방향(D1)으로의 폭(W42, W43)과 동일할 수 있다.
도시된 것과 달리, 제2 최상부 시트 패턴(NS2_U)의 제1 방향(D1)으로의 폭(W44)은 제2 중간 시트 패턴(NS2_M)의 제1 방향(D1)으로의 폭(W42, W43)보다 클 수 있다. 제2 소오스/드레인 패턴(250)을 형성하기 위한 식각 공정에서, 제2 최상부 시트 패턴(NS2_U)이 배치된 부분은 제2 중간 시트 패턴(NS2_M)이 배치된 부분보다 덜 식각될 수 있다.
제1 최하부 시트 패턴(NS1_L)을 예로 들면, 제1 최하부 시트 패턴(NS1_L)의 제1 방향(D1)으로의 폭(W31)은 제3 방향(D3)으로 대향(opposite)된 제1 최하부 시트 패턴의 상면(NS1_US) 및 제1 최하부 시트 패턴의 하면(NS1_BS) 사이의 중간에서 측정될 수 있다.
제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴의 상면(BP1_US)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다. 제2 시트 패턴(NS2)의 제2 방향(D2)으로의 폭은 제2 하부 패턴의 상면(BP2_US)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다.
제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 동일하고, 제3 방향(D3)으로 적층된 제2 시트 패턴(NS2)의 제2 방향(D2)으로의 폭은 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 하부 패턴(BP1)에서 멀어짐에 따라, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 작아질 수 있다. 상술한 설명은 제2 활성 패턴(AP2)에도 적용될 수 있음은 물론이다.
도 1에서, 제1 활성 패턴(AP1)의 제2 방향(D2)으로의 폭은 제2 활성 패턴(AP2)의 제2 방향(D2)으로의 폭과 동일한 것으로 도시되었지만, 이에 제한되는 것은 아니다. 참고적으로, 제1 활성 패턴(AP1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴의 상면(BP1_US)의 제2 방향(D2)으로의 폭일 수 있다.
제1 필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 제1 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽 상에 배치될 수 있다. 제1 필드 절연막(105)은 제1 핀 트렌치(FT1)를 채울 수 있다. 제1 필드 절연막(105)은 제1 하부 패턴의 상면(BP1_US) 상에 배치되지 않는다.
제2 필드 절연막(106)은 기판(100) 상에 형성될 수 있다. 제2 필드 절연막(106)은 제2 하부 패턴(BP2)의 측벽 상에 배치될 수 있다. 제2 필드 절연막(106)은 제2 핀 트렌치(FT2)를 채울 수 있다. 제2 필드 절연막(106)은 제2 하부 패턴의 상면(BP2_US) 상에 배치되지 않는다.
일 예로, 필드 절연막(105, 106)은 하부 패턴(BP1, BP2)의 측벽을 전체적으로 덮을 수 있다. 도시된 것과 달리, 필드 절연막(105, 106)은 하부 패턴(BP1, BP2)의 측벽의 일부를 덮을 수 있다. 이와 같은 경우, 하부 패턴(BP1, BP2)의 일부는 필드 절연막(105, 106)의 상면보다 제3 방향(D3)으로 돌출될 수 있다.
필드 절연막(105, 106)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 필드 절연막(105, 106)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
복수의 제1 게이트 구조체(GS1)는 기판(100) 상에 배치될 수 있다. 각각의 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 게이트 구조체(GS1)는 서로 간에 제1 방향(D1)으로 인접할 수 있다. 예를 들어, 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 제1 소오스/드레인 패턴(150)의 양측에 배치될 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 구조체(GS1)는 예를 들어, 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)을 포함할 수 있다.
제1 게이트 구조체(GS1)는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치된 복수의 제1 이너(inner) 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)를 포함할 수 있다. 제1 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 제1 하부 패턴의 상면(BP1_US) 및 제1 최하부 시트 패턴의 하면(NS1_BS) 사이와, 제3 방향(D3)으로 마주보는 제1 시트 패턴의 상면(NS1_US) 및 제1 시트 패턴의 하면(NS1_BS) 사이에 배치될 수 있다.
제1 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 개수는 제1 시트 패턴(NS1)의 개수와 동일할 수 있다. 예를 들어, 제1 게이트 구조체(GS1)는 3개의 제1 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)를 포함할 수 있다.
제1 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 제1 하부 패턴의 상면(BP1_US), 제1 시트 패턴의 상면(NS1_US) 및 제1 시트 패턴의 하면(NS1_BS)과 접촉한다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 이 후에 설명될 제1 소오스/드레인 패턴(150)과 접촉할 수 있다.
제1 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 전극(120) 및 제1 게이트 절연막(130)을 포함한다.
복수의 제2 게이트 구조체(GS2)는 기판(100) 상에 배치될 수 있다. 각각의 제2 게이트 구조체(GS2)는 제2 방향(D2)으로 연장될 수 있다. 제2 게이트 구조체(GS2)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제2 게이트 구조체(GS2)는 서로 간에 제1 방향(D1)으로 인접할 수 있다. 예를 들어, 제2 게이트 구조체(GS2)는 제1 방향(D1)으로 제2 소오스/드레인 패턴(250)의 양측에 배치될 수 있다.
제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 제2 하부 패턴(BP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다.
제2 게이트 구조체(GS2)는 예를 들어, 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(245)을 포함할 수 있다.
제2 게이트 구조체(GS2)는 제3 방향(D3)으로 인접한 제2 시트 패턴(NS2) 사이와, 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이에 배치된 복수의 제2 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)를 포함할 수 있다. 제2 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)는 제2 하부 패턴의 상면(BP2_US) 및 제2 최하부 시트 패턴의 하면(NS2_BS) 사이와, 제3 방향(D3)으로 마주보는 제2 시트 패턴의 상면(NS2_US) 및 제2 시트 패턴의 하면(NS2_BS) 사이에 배치될 수 있다. 예를 들어, 제2 게이트 구조체(GS2)는 4개의 제2 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)를 포함할 수 있다.
제2 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)는 제2 하부 패턴의 상면(BP2_US), 제2 시트 패턴의 상면(NS2_US) 및 제2 시트 패턴의 하면(NS2_BS)과 접촉한다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)는 이 후에 설명될 제2 소오스/드레인 패턴(250)과 접촉할 수 있다.
제2 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)는 인접한 제2 시트 패턴(NS2) 사이와, 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이에 배치된 제2 게이트 전극(220) 및 제2 게이트 절연막(230)을 포함한다.
제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)가 서로 다른 방향으로 연장될 경우, 제2 게이트 구조체(GS2)가 연장되는 방향은 제1 게이트 구조체(GS1)가 연장되는 방향과 다르다.
제1 게이트 전극(120)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 게이트 전극(120)은 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 전극(120)은 제1 게이트 스페이서(140)를 바라보는 측벽을 포함한다.
제2 게이트 전극(220)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 제2 게이트 전극(220)은 제2 하부 패턴(BP2)과 교차할 수 있다. 제2 게이트 전극(220)은 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 게이트 전극(220)은 제2 게이트 스페이서(240)를 바라보는 측벽을 포함한다.
제1 게이트 전극(120)의 제1 방향(D1)으로의 폭(W1)은 제2 게이트 전극(220)의 제1 방향(D1)으로의 폭(W2)과 다를 수 있다. 예를 들어, 제1 게이트 전극(120)의 제1 방향(D1)으로의 폭(W1)은 제2 게이트 전극(220)의 제1 방향(D1)으로의 폭(W2)보다 작을 수 있다.
제1 최상부 시트 패턴의 상면(NS1_US)으로부터 제1 게이트 전극의 상면(120_US)까지의 높이(H41)는 제2 최상부 시트 패턴의 상면(NS2_US)으로부터 제2 게이트 전극의 상면(220_US)까지의 높이(H42)보다 크다.
제1 하부 패턴의 상면(BP1_US)으로부터 제1 게이트 전극의 상면(120_US)까지의 높이(H31＋H41)는 제2 하부 패턴의 상면(BP2_US)으로부터 제2 게이트 전극의 상면(220_US)까지의 높이(H32＋H42)와 같을 수 있다.
도 2 및 도 3과 같은 단면도에서, 제1 게이트 전극의 상면(120_US) 및 제2 게이트 전극(220_US)은 오목한 곡면일 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 게이트 전극의 상면(120_US) 및 제2 게이트 전극(220_US)은 평면일 수 있음은 물론이다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 이 후에 설명될 제1 소오스/드레인 패턴(150)의 양측에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 소오스/드레인 패턴(150)의 제1 방향(D1)으로 양측에 배치될 수 있다.
일 예로, 제1 소오스/드레인 패턴(150)의 양측에 배치된 제1 게이트 전극(120)이 모두 트랜지스터의 게이트로 사용되는 노말 게이트 전극일 수 있다. 다른 예로, 제1 소오스/드레인 패턴(150)의 일측에 배치된 제1 게이트 전극(120)은 트랜지스터의 게이트로 사용되지만, 제1 소오스/드레인 패턴(150)의 타측에 배치된 제1 게이트 전극(120)은 더미 게이트 전극일 수 있다.
제2 게이트 전극(220)은 이 후에 설명될 제2 소오스/드레인 패턴(250)의 양측에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 소오스/드레인 패턴(250)의 제1 방향(D1)으로 양측에 배치될 수 있다.
일 예로, 제2 소오스/드레인 패턴(250)의 양측에 배치된 제2 게이트 전극(220)이 모두 트랜지스터의 게이트로 사용되는 노말 게이트 전극일 수 있다. 다른 예로, 제2 소오스/드레인 패턴(250)의 일측에 배치된 제2 게이트 전극(220)은 트랜지스터의 게이트로 사용되지만, 제2 소오스/드레인 패턴(250)의 타측에 배치된 제2 게이트 전극(220)은 더미 게이트 전극일 수 있다.
제1 게이트 절연막(130)은 제1 필드 절연막(105)의 상면, 제1 하부 패턴의 상면(BP1_US)을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 전극(120)의 측벽을 따라 연장될 수 있다.
제1 게이트 절연막(130)은 복수의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 배치된다. 제1 게이트 절연막(130)은 제1 게이트 전극(120) 및 제1 시트 패턴(NS1) 사이에 배치된다.
제1 게이트 절연막(130)은 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 제1 게이트 절연막(130)은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제2 게이트 절연막(230)은 제2 하부 패턴의 상면(BP2_US)을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제2 필드 절연막(106)의 상면을 따라 연장되지 않을 수 있다. 제2 게이트 절연막(230)은 제2 게이트 전극(220)의 측벽을 따라 연장되지 않을 수 있다.
제2 게이트 절연막(230)은 복수의 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 게이트 절연막(230)은 제2 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다. 제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 배치된다. 제2 게이트 절연막(230)은 제2 게이트 전극(220) 및 제2 시트 패턴(NS1) 사이에 배치된다.
제2 게이트 절연막(230)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 절연막(230)은 제1 게이트 절연막(130)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)의 유전 상수는 제2 게이트 절연막(230)의 유전 상수보다 클 수 있다.
제1 최상부 시트 패턴의 상면(NS1_US)에서 제1 게이트 절연막(130)의 두께(t11)는 제1 최상부 시트 패턴의 하면(NS1_BS)에서 제1 게이트 절연막(130)의 두께와 동일할 수 있다. 여기서, "동일한 두께"의 의미는 비교되는 2개의 위치에서 두께가 완전히 동일한 것뿐만 아니라, 공정 과정상의 마진 등으로 인해서 발생할 수 있는 미세한 두께의 차이를 포함하는 의미이다.
제2 최상부 시트 패턴의 상면(NS2_US)에서 제2 게이트 절연막(230)의 두께(t21)는 제2 최상부 시트 패턴의 하면(NS2_BS)에서 제2 게이트 절연막(230)의 두께보다 클 수 있다. 제2 최상부 시트 패턴의 상면(NS2_US)에서 제2 게이트 절연막(230)의 두께(t21)는 제2 최하부 시트 패턴의 상면(NS2_US)에서 제2 게이트 절연막(230)의 두께(t23)보다 클 수 있다.
제1 최상부 시트 패턴의 상면(NS1_US)에서 제1 게이트 절연막(130)의 두께(t11)는 제2 최상부 시트 패턴의 상면(NS2_US)에서 제2 게이트 절연막(230)의 두께(t21)보다 작을 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 일 예로, 제1 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제1 게이트 스페이서(140)는 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이와, 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치되지 않을 수 있다.
제2 게이트 스페이서(240)는 제2 게이트 전극(220)의 측벽 상에 배치될 수 있다. 제2 게이트 스페이서(240)는 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이와, 제3 방향(D3)으로 인접하는 제2 시트 패턴(NS1) 사이에 배치되지 않을 수 있다.
제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140) 상에 배치될 수 있다. 제2 게이트 캡핑 패턴(245)은 제2 게이트 전극(220) 및 제2 게이트 스페이서(240) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)의 상면과, 제2 게이트 캡핑 패턴(245)의 상면은 제1 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.
제1 게이트 캡핑 패턴(145)의 상면은 제1 게이트 구조체의 상면(GS1_US)일 수 있다. 제2 게이트 캡핑 패턴(245)의 상면은 제2 게이트 구조체의 상면(GS2_US)일 수 있다.
도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140) 사이에 배치되고, 제2 게이트 캡핑 패턴(245)은 제2 게이트 스페이서(240) 사이에 배치될 수 있다.
제1 하부 패턴의 상면(BP1_US)으로부터 제1 게이트 구조체의 상면(GS1_US)까지의 높이(H21)는 제2 하부 패턴의 상면(BP2_US)으로부터 제2 게이트 구조체의 상면(GS2_US)까지의 높이(H22)와 같을 수 있다.
제1 게이트 캡핑 패턴(145) 및 제2 게이트 캡핑 패턴(245)은 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 캡핑 패턴(145) 및 제2 게이트 캡핑 패턴(245)은 제1 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 복수의 제1 시트 패턴(NS1)과 연결된다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 접촉한다.
제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 측면에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 게이트 구조체(GS1) 사이에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 양측에 배치될 수 있다. 도시된 것과 달리, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 일측에 배치되고, 제1 게이트 구조체(GS1)의 타측에는 배치되지 않을 수 있다.
제2 소오스/드레인 패턴(250)은 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 복수의 제2 시트 패턴(NS2)과 연결된다. 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)과 접촉한다.
제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 측면에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제1 방향(D1)으로 인접하는 제2 게이트 구조체(GS2) 사이에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 양측에 배치될 수 있다. 도시된 것과 달리, 제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 일측에 배치되고, 제2 게이트 구조체(GS2)의 타측에는 배치되지 않을 수 있다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 소오스/드레인 패턴(150)은 복수의 폭 확장 영역을 포함하는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제2 소오스/드레인 패턴(250)은 복수의 폭 확장 영역을 포함하는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 소오스/드레인 패턴(150)을 예로 들면, 각각의 폭 확장 영역은 제1 방향(D1)으로의 폭이 증가하는 부분과, 제1 방향(D1)으로의 폭이 감소하는 부분을 포함할 수 있다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 에피택셜 패턴을 포함할 수 있다. 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 반도체 물질을 포함한다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 실리콘, 실리콘-게르마늄, 실리콘 카바이드 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 반도체 물질에 도핑된 불순물을 포함할 수 있다. 일 예로, 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 예를 들어, n형 불순물을 포함한다. 도핑된 불순물은 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다. 다른 예로, 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 예를 들어, p형 불순물을 포함한다. 도핑된 불순물은 붕소(B)를 포함할 수 있다. 또 다른 예로, 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250) 중의 하나는 n형 불순물을 포함하고, 다른 하나는 p형 불순물을 포함할 수 있다.
제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250)은 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
소오스/드레인 식각 정지막(185)은 제1 게이트 구조체(GS1)의 측벽과, 제1 소오스/드레인 패턴(150)의 상면 상에 배치될 수 있다. 소오스/드레인 식각 정지막(185)은 제2 게이트 구조체(GS2)의 측벽과, 제2 소오스/드레인 패턴(250)의 상면 상에 배치될 수 있다. 도시되지 않았지만, 소오스/드레인 식각 정지막(185)은 필드 절연막(105, 106)의 상면 상에 배치될 수 있다.
소오스/드레인 식각 정지막(185)은 이 후에 설명될 제1 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 소오스/드레인 식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(190)은 소오스/드레인 식각 정지막(185) 상에 배치될 수 있다. 제1 층간 절연막(190)은 제1 소오스/드레인 패턴(150) 및 제2 소오스/드레인 패턴(250) 상에 배치될 수 있다. 제1 층간 절연막(190)은 제1 게이트 구조체의 상면(GS1_US)과, 제2 게이트 구조체의 상면(GS2_US)을 덮지 않을 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 컨택(180)은 제1 소오스/드레인 패턴(150) 상에 배치된다. 제1 소오스/드레인 컨택(180)은 제1 소오스/드레인 패턴(150)과 연결된다. 제1 소오스/드레인 컨택(180)은 제1 층간 절연막(190) 및 소오스/드레인 식각 정지막(185)을 통과하여 제1 소오스/드레인 패턴(150)과 연결될 수 있다.
제2 소오스/드레인 컨택(280)은 제2 소오스/드레인 패턴(250) 상에 배치된다. 제2 소오스/드레인 컨택(280)은 제2 소오스/드레인 패턴(250)과 연결된다.
제1 소오스/드레인 컨택(180)과 제1 소오스/드레인 패턴(150) 사이에, 제1 컨택 실리사이드막(155)이 더 배치될 수 있다. 제2 소오스/드레인 컨택(280)과 제2 소오스/드레인 패턴(250) 사이에, 제2 컨택 실리사이드막(255)이 더 배치될 수 있다.
제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 각각 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 각각 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
제1 컨택 실리사이드막(155) 및 제2 컨택 실리사이드막(255)은 금속 실리사이드를 포함할 수 있다.
제2 층간 절연막(191)은 제1 층간 절연막(190), 제1 게이트 구조체(GS1), 제2 게이트 구조체(GS2), 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280) 상에 배치될 수 있다.
제2 층간 절연막(191)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
배선 구조체(205)는 제2 층간 절연막(191) 내에 배치될 수 있다. 배선 구조체(205)는 비아 플러그(206) 및 배선 라인(207)을 포함할 수 있다. 배선 구조체(205)는 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)과 연결될 수 있다.
비아 플러그(206) 및 배선 라인(207)은 각각 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질 중 적어도 하나를 포함할 수 있다.
비아 플러그(206) 및 배선 라인(207)은 각각 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 비아 플러그(206) 및 배선 라인(207)은 통합 구조(integral structure)를 가질 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 7은 도 4의 P 부분을 확대하여 도시한 도면이다.
도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130)은 제1 하부 게이트 절연막(131)과 제1 상부 게이트 절연막(132)을 포함할 수 있다.
제1 상부 게이트 절연막(132)은 제1 하부 게이트 절연막(131)과 제1 게이트 전극(120) 사이에 배치된다. 제1 하부 게이트 절연막(131)과 제1 상부 게이트 절연막(132)은 각각 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다. 제1 하부 게이트 절연막(131)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제1 상부 게이트 절연막(132)은 고유전율 물질을 포함할 수 있다.
도시되지 않았지만, 제1 하부 게이트 절연막(131)은 제2 하부 패턴의 상면(BP2_US)을 따라 연장되지만, 제1 필드 절연막(도 4의 105)의 상면을 따라 연장되지 않을 수 있다. 제1 하부 게이트 절연막(131)은 제1 게이트 전극(120)의 측벽을 따라 연장되지 않을 수 있다.
제1 상부 게이트 절연막(132)은 제1 필드 절연막(105)의 상면, 제1 하부 패턴의 상면(BP1_US)을 따라 연장될 수 있다. 제1 상부 게이트 절연막(132)은 제1 게이트 전극(120)의 측벽을 따라 연장될 수 있다.
도 8 내지 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 10은 도 9의 Q 부분을 확대하여 도시한 도면이다.
도 8 내지 도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 절연막(230)은 제2 하부 게이트 절연막(231)과 제2 상부 게이트 절연막(232)을 포함할 수 있다.
제2 상부 게이트 절연막(232)은 제2 하부 게이트 절연막(231)과 제2 게이트 전극(220) 사이에 배치된다. 제2 하부 게이트 절연막(231)과 제2 상부 게이트 절연막(232)은 각각 제2 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다.
제2 하부 게이트 절연막(231)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 상부 게이트 절연막(232)은 고유전율 물질을 포함할 수 있다.
제2 최상부 시트 패턴의 상면(NS2_US)에서 제2 하부 게이트 절연막(231)의 두께는 제2 최상부 시트 패턴의 하면(NS2_BS)에서 제2 하부 게이트 절연막(231)의 두께보다 클 수 있다. 제2 최상부 시트 패턴의 상면(NS2_US)에서 제2 상부 게이트 절연막(232)의 두께는 제2 최상부 시트 패턴의 하면(NS2_BS)에서 제2 상부 게이트 절연막(232)의 두께와 동일할 수 있다.
제2 게이트 절연막(230)은 제2 필드 절연막(106)의 상면, 제2 하부 패턴의 상면(BP2_US)을 따라 연장될 수 있다. 제2 하부 게이트 절연막(231)은 제2 하부 패턴의 상면(BP2_US)을 따라 연장되지만, 제2 필드 절연막(106)의 상면을 따라 연장되지 않을 수 있다. 제2 하부 게이트 절연막(231)은 제2 게이트 전극(220)의 측벽을 따라 연장되지 않을 수 있다.
제2 상부 게이트 절연막(232)은 제2 필드 절연막(106)의 상면, 제2 하부 패턴의 상면(BP2_US)을 따라 연장될 수 있다. 제2 상부 게이트 절연막(232)은 제2 게이트 전극(220)의 측벽을 따라 연장될 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴의 상면(BP1_US)으로부터 제1 게이트 전극의 상면(120_US)까지의 높이(H31＋H41)는 제2 하부 패턴의 상면(BP2_US)으로부터 제2 게이트 전극의 상면(220_US)까지의 높이(H32＋H42)와 다를 수 있다.
예를 들어, 제1 하부 패턴의 상면(BP1_US)으로부터 제1 게이트 전극의 상면(120_US)까지의 높이(H31＋H41)는 제2 하부 패턴의 상면(BP2_US)으로부터 제2 게이트 전극의 상면(220_US)까지의 높이(H32＋H42)보다 작을 수 있다. 제1 게이트 캡핑 패턴(145)의 두께(H21-H31-H41)는 제2 게이트 캡핑 패턴(245)의 두께(H22-H32-H42)보다 클 수 있다.
기판(100)의 상면을 기준으로, 제1 게이트 전극의 상면(120_US)은 제2 게이트 전극의 상면(220_US)보다 낮을 수 있다. 시트 패턴의 개수가 적게 배치된 영역에서 게이트 전극의 상면은, 시트 패턴의 개수가 많이 배치된 영역에서 게이트 전극의 상면보다 낮을 수 있다.
도 12 및 도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12 및 도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 최하부 시트 패턴(NS1_L)의 제1 방향(D1)으로의 폭(W31)은 제1 중간 시트 패턴(NS1_M)의 제1 방향(D1)으로의 폭(W32)보다 클 수 있다.
제1 최상부 시트 패턴(NS1_U)의 제1 방향(D1)으로의 폭(W33)은 제1 중간 시트 패턴(NS1_M)의 제1 방향(D1)으로의 폭(W32)보다 작을 수 있다. 제1 하부 패턴(BP1)에서 멀어짐에 따라, 제1 시트 패턴(NS1)의 제1 방향(D1)으로의 폭은 작아질 수 있다.
제2 최하부 시트 패턴(NS2_L)의 제1 방향(D1)으로의 폭(W41)은 제2 중간 시트 패턴(NS2_M)의 제1 방향(D1)으로의 폭(W42, W43)보다 클 수 있다. 제2 최상부 시트 패턴(NS2_U)의 제1 방향(D1)으로의 폭(W44)은 제2 중간 시트 패턴(NS2_M)의 제1 방향(D1)으로의 폭(W42, W43)보다 작을 수 있다.
제2 시트 패턴(NS2)이 복수의 제2 중간 시트 패턴(NS2_M)을 포함할 때, 제2 하부 패턴(BP2)에 가까운 제2 중간 시트 패턴(NS2_M)의 폭(W42)은 제2 하부 패턴(BP2)에서 먼 제2 중간 시트 패턴(NS2_M)의 폭(W43)보다 클 수 있다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14 및 도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(GS1)는 복수의 제1 내측 스페이서(140_IN)을 더 포함할 수 있다. 제2 게이트 구조체(GS2)는 복수의 제2 내측 스페이서(240_IN)을 더 포함할 수 있다.
제1 내측 스페이서(140_IN)는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 내측 스페이서(140_IN)는 제1 하부 패턴의 상면(BP1_US) 및 제1 최하부 시트 패턴의 하면(NS1_BS) 사이와, 제3 방향(D3)으로 마주보는 제1 시트 패턴의 상면(NS1_US) 및 제1 시트 패턴의 하면(NS1_BS) 사이에 배치될 수 있다.
제1 내측 스페이서(140_IN)는 제1 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)와 제1 소오스/드레인 패턴(150) 사이에 배치된다. 제1 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 제1 소오스/드레인 패턴(150)과 접촉하지 않을 수 있다.
제2 내측 스페이서(240_IN)는 제3 방향(D3)으로 인접한 제2 시트 패턴(NS2) 사이와, 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이에 배치될 수 있다. 제2 내측 스페이서(240_IN)는 제2 하부 패턴의 상면(BP2_US) 및 제2 최하부 시트 패턴의 하면(NS2_BS) 사이와, 제3 방향(D3)으로 마주보는 제2 시트 패턴의 상면(NS2_US) 및 제2 시트 패턴의 하면(NS2_BS) 사이에 배치될 수 있다.
제2 내측 스페이서(240_IN)는 제2 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)와 제2 소오스/드레인 패턴(250) 사이에 배치된다. 제2 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2, INT4_GS2)는 제2 소오스/드레인 패턴(250)과 접촉하지 않을 수 있다.
예를 들어, 제2 게이트 절연막(230)은 제2 내측 스페이서(240_IN)의 측벽을 따라 연장되지 않을 수 있다.
도시된 것과 달리, 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2) 중 하나는 내측 스페이서를 포함하지 않을 수 있다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 시트 패턴(NS1)의 개수는 제2 시트 패턴(NS2)의 개수보다 많을 수 있다.
제1 중간 시트 패턴(NS1_M)의 개수는 제2 중간 시트 패턴(NS2_M)의 개수보다 많을 수 있다. 도시된 것과 달리, 제2 시트 패턴(NS2)은 중간 시트 패턴을 포함하지 않고, 제1 시트 패턴(NS1)은 제1 중간 시트 패턴(NS1_M)을 포함할 수 있다.
예를 들어, 제1 영역(I)은 SRAM 영역이고, 제2 영역(II)은 I/O 영역일 수 있다.
제1 최상부 시트 패턴의 상면(NS1_US)으로부터 제1 게이트 전극의 상면(120_US)까지의 높이는 제2 최상부 시트 패턴의 상면(NS2_US)으로부터 제2 게이트 전극의 상면(220_US)까지의 높이보다 작다.
제1 게이트 구조체(GS1)에 포함된 제1 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1, INT4_GS1)의 개수는 제2 게이트 구조체(GS2)에 포함된 제2 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2)의 개수보다 클 수 있다.
도 18 및 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 18은 도 1의 B - B를 따라 절단한 단면도이다. 도 19는 도 4은 도 1의 C - C 및 D - D를 따라 절단한 단면도이다.
도 18 및 도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 채널 패턴(UP2)를 포함할 수 있다.
채널 패턴(UP2)은 제2 하부 패턴(BP2) 상에 배치된다. 채널 패턴(UP2)은 제2 하부 패턴의 상면(BP2_US)과 접촉한다.
채널 패턴(UP2)은 제2 하부 패턴(BP2) 상에 교대로 배치된 하부 채널 패턴(UP21)과, 상부 채널 패턴(UP22)을 포함한다. 상부 채널 패턴(UP22)은 제1 시트 패턴(NS1)과 동일한 물질을 포함할 수 있다. 상부 채널 패턴(UP22)이 실리콘 패턴일 경우, 하부 채널 패턴(UP21)은 실리콘-게르마늄 패턴일 수 있지만, 이에 제한되는 것은 아니다.
예를 들어, 하부 채널 패턴(UP21)의 개수는 상부 채널 패턴(UP22)의 개수와 동일할 수 있다. 상부 채널 패턴(UP22)의 개수는 제1 시트 패턴(NS1)의 개수보다 많을 수 있다.
제2 게이트 절연막(230)은 채널 패턴(UP2)의 프로파일과, 제2 필드 절연막(106)의 상면을 따라 연장될 수 있다. 제2 게이트 절연막(230)의 두께는 제1 최상부 시트 패턴의 상면(도 4의 NS1_US)에서 제1 게이트 절연막(130)의 두께(t11)보다 클 수 있다.
제2 소오스/드레인 패턴(250)은 채널 패턴(UP2)과 연결된다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 21은 도 20의 E - E를 따라 절단한 단면도이다. 도 22는 도 20의 F - F를 따라 절단한 단면도이다.
참고적으로, 도 20의 제1 영역(I) 및 제2 영역(II)에 관한 설명은 도 1 내지 도 15를 이용하여 설명한 것과 실질적으로 동일할 수 있다. 따라서, 이하의 설명은 도 20의 제3 영역(III)에 관한 내용을 중심으로 설명한다.
도 20 내지 도 22를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제3 활성 패턴(AP3)과, 복수의 제3 게이트 전극(320)과, 제3 소오스/드레인 패턴(350)을 더 포함할 수 있다.
기판(100)은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함할 수 있다. 예를 들어, 제1 영역(I)은 로직 영역이고, 제2 영역(II)은 I/O 영역이고, 제3 영역(III)은 SRAM 영역일 수 있다. 제3 활성 패턴(AP3)과, 복수의 제3 게이트 전극(320)과, 제3 소오스/드레인 패턴(350)은 기판(100)의 제3 영역(III)에 배치된다.
제3 하부 패턴(BP3)은 기판(100)으로부터 돌출될 수 있다. 제3 하부 패턴(BP3)은 제1 방향(D1)으로 길게 연장될 수 있다. 제3 하부 패턴(BP3)은 제3 핀 트렌치(FT3)에 의해 정의될 수 있다. 제3 하부 패턴(BP3)의 높이(H13)은 제1 하부 패턴(BP1)의 높이(도 4의 H11)와 동일할 수 있다.
복수의 제3 시트 패턴(NS3)은 제3 하부 패턴의 상면(BP3_US) 상에 배치될 수 있다. 제3 시트 패턴(NS3)은 제3 최하부 시트 패턴(NS3_L)과, 제3 최상부 시트 패턴(NS3_U)을 포함할 수 있다. 각각의 제3 시트 패턴(NS3)은 상면(NS3_US)과, 하면(NS3_BS)을 포함할 수 있다.
제3 시트 패턴(NS3)의 개수는 제1 시트 패턴(NS1)의 개수보다 적을 수 있다. 예를 들어, 로직 영역에서 제1 활성 패턴(AP1)에 포함된 제1 시트 패턴(NS1)의 개수는, SRAM 영역에서 제3 활성 패턴(AP3)에 포함된 제3 시트 패턴의 개수보다 많을 수 있다.
일 예로, 제3 시트 패턴(NS3)은 중간 시트 패턴을 포함하지 않을 수 있다. 제1 중간 시트 패턴(NS1_M)의 개수는 제2 중간 시트 패턴(NS2_M)의 개수보다 적을 수 있다.
도시된 것과 달리, 다른 예로, 제3 시트 패턴(NS3)은 중간 시트 패턴을 포함할 수 있다. 제3 시트 패턴(NS3)에 포함된 중간 시트 패턴의 개수는 제1 중간 시트 패턴(NS1_M)의 개수보다 적을 수 있다.
제1 하부 패턴의 상면(BP1_US)으로부터 제1 최하부 시트 패턴의 하면(NS1_BS)까지의 높이(도 4의 H51)는 제3 하부 패턴의 상면(BP3_US)으로부터 제3 최하부 시트 패턴의 하면(NS3_BS)까지의 높이(H53)와 동일할 수 있다. 제1 하부 패턴의 상면(BP1_US)으로부터 제1 최상부 시트 패턴의 상면(NS1_US)까지의 높이(도 4의 H31)는 제3 하부 패턴의 상면(BP3_US)으로부터 제3 최상부 시트 패턴의 상면(NS3_US)까지의 높이(H33)보다 크다.
제3 하부 패턴(BP3)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수 있다. 제3 시트 패턴(NS3)은 제1 시트 패턴(NS3)과 동일한 물질을 포함할 수 있다.
제3 필드 절연막(107)은 기판(100) 상에 형성될 수 있다. 제3 필드 절연막(107)은 제3 하부 패턴(BP3)의 측벽 상에 배치될 수 있다. 제3 필드 절연막(107)은 제3 핀 트렌치(FT3)를 채울 수 있다.
복수의 제3 게이트 구조체(GS3)는 기판(100) 상에 배치될 수 있다. 각각의 제3 게이트 구조체(GS3)는 제2 방향(D2)으로 연장될 수 있다. 제3 게이트 구조체(GS3)는 제1 방향(D1)으로 이격되어 배치될 수 있다.
제3 게이트 구조체(GS3)는 제3 활성 패턴(AP3) 상에 배치될 수 있다. 제3 게이트 구조체(GS3)는 제3 활성 패턴(AP3)과 교차할 수 있다. 제3 게이트 구조체(GS3)는 제3 하부 패턴(BP3)과 교차할 수 있다. 제3 게이트 구조체(GS3)는 각각의 제3 시트 패턴(NS3)을 감쌀 수 있다. 제3 게이트 구조체(GS3)는 예를 들어, 제3 게이트 전극(320), 제3 게이트 절연막(330), 제3 게이트 스페이서(340) 및 제3 게이트 캡핑 패턴(345)을 포함할 수 있다.
제3 게이트 구조체(GS3)는 제3 방향(D3)으로 인접한 제3 시트 패턴(NS3) 사이와, 제3 하부 패턴(BP3) 및 제3 시트 패턴(NS3) 사이에 배치된 복수의 제3 이너 게이트 구조체(INT1_GS3, INT2_GS3)를 포함할 수 있다.
제3 게이트 전극(320)은 제3 하부 패턴(BP3) 상에 배치될 수 있다. 제3 게이트 전극(320)은 제3 하부 패턴(BP3)과 교차할 수 있다. 제3 게이트 전극(320)은 제3 시트 패턴(NS3)을 감쌀 수 있다. 제1 게이트 전극(120)의 제1 방향(D1)으로의 폭(W1)은 제3 게이트 전극(320)의 제1 방향(D1)으로의 폭(W3)과 같을 수 있다.
제1 최상부 시트 패턴의 상면(NS1_US)으로부터 제1 게이트 전극의 상면(120_US)까지의 높이(도 4의 H41)는 제3 최상부 시트 패턴의 상면(NS3_US)으로부터 제3 게이트 전극의 상면(320_US)까지의 높이(H43)보다 작다. 제1 하부 패턴의 상면(BP1_US)으로부터 제1 게이트 전극의 상면(120_US)까지의 높이(도 4의 H31＋H41)는 제3 하부 패턴의 상면(BP3_US)으로부터 제3 게이트 전극의 상면(320_US)까지의 높이(H33＋H43)와 같을 수 있다.
제3 게이트 절연막(330)은 제3 필드 절연막(107)의 상면, 제3 하부 패턴의 상면(BP3_US)을 따라 연장될 수 있다. 제3 게이트 절연막(330)은 제3 게이트 전극(320)의 측벽을 따라 연장될 수 있다. 제3 게이트 절연막(330)은 제3 시트 패턴(NS3)의 둘레를 따라 배치될 수 있다. 제3 게이트 절연막(330)은 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다.
제3 게이트 절연막(330)은 제1 게이트 절연막(130)과 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 제3 게이트 절연막(330)의 두께는 제1 게이트 절연막(130)의 두께와 동일할 수 있다.
제3 게이트 스페이서(340)는 제3 게이트 전극(320)의 측벽 상에 배치될 수 있다. 제3 게이트 캡핑 패턴(345)은 제3 게이트 전극(320) 및 제3 게이트 스페이서(340) 상에 배치될 수 있다.
제3 게이트 캡핑 패턴(345)의 상면은 제3 게이트 구조체의 상면(GS3_US)일 수 있다. 제1 하부 패턴의 상면(BP1_US)으로부터 제1 게이트 구조체의 상면(GS1_US)까지의 높이(도 4의 H21)는 제3 하부 패턴의 상면(BP3_US)으로부터 제3 게이트 구조체의 상면(GS3_US)까지의 높이(H23)와 같을 수 있다.
제3 소오스/드레인 패턴(350)은 제3 활성 패턴(AP3) 상에 배치될 수 있다. 제3 소오스/드레인 패턴(350)은 제3 하부 패턴(BP3) 상에 배치될 수 있다. 제3 소오스/드레인 패턴(350)은 복수의 제3 시트 패턴(NS3)과 연결된다. 제3 소오스/드레인 패턴(350)은 제3 시트 패턴(NS3)과 접촉한다.
제3 소오스/드레인 컨택(380)은 제3 소오스/드레인 패턴(350) 상에 배치된다. 제3 소오스/드레인 컨택(380)은 제3 소오스/드레인 패턴(350)과 연결된다. 제3 소오스/드레인 컨택(380)과 제3 소오스/드레인 패턴(350) 사이에, 제3 컨택 실리사이드막(355)이 더 배치될 수 있다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 20 내지 도 23을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11 및 도 23을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제3 하부 패턴의 상면(BP3_US)으로부터 제3 게이트 전극의 상면(320_US)까지의 높이(H33＋H43)는 제1 하부 패턴의 상면(BP1_US)으로부터 제1 게이트 전극의 상면(120_US)까지의 높이(H31＋H41)와 다를 수 있다. 제3 하부 패턴의 상면(BP3_US)으로부터 제3 게이트 전극의 상면(320_US)까지의 높이(H33＋H43)는 제2 하부 패턴의 상면(BP2_US)으로부터 제2 게이트 전극의 상면(220_US)까지의 높이(H32＋H42)와 다를 수 있다.
예를 들어, 제3 하부 패턴의 상면(BP3_US)으로부터 제3 게이트 전극의 상면(320_US)까지의 높이(H33＋H43)는 제1 게이트 전극의 상면(120_US)까지의 높이(H31＋H41)보다 작을 수 있다. 제3 하부 패턴의 상면(BP3_US)으로부터 제3 게이트 전극의 상면(320_US)까지의 높이(H33＋H43)는 제2 게이트 전극의 상면(220_US)까지의 높이(H32＋H42)보다 작을 수 있다. 제1 하부 패턴의 상면(BP1_US)으로부터 제1 게이트 전극의 상면(120_US)까지의 높이(H31＋H41)는 제2 하부 패턴의 상면(BP2_US)으로부터 제2 게이트 전극의 상면(220_US)까지의 높이(H32＋H42)보다 작을 수 있다.
제3 게이트 캡핑 패턴(345)의 두께(H23-H33-H43)는 제1 게이트 캡핑 패턴(145)의 두께(H21-H31-H41)보다 클 수 있다. 제3 게이트 캡핑 패턴(345)의 두께(H23-H33-H43)는 제2 게이트 캡핑 패턴(245)의 두께(H22-H32-H42)보다 클 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105, 106, 107: 필드 절연막
120, 220, 320: 게이트 전극 150, 250, 350: 소오스/드레인 패턴
AP1, AP2, AP3: 활성 패턴 BP1, BP2, BP3: 하부 패턴
NS1, NS2, NS3: 시트 패턴 GS1, GS2, GS3: 게이트 구조체

Claims (10)

  1. 기판의 제1 영역에 배치되고, 제1 방향으로 연장된 제1 하부 패턴과 상기 제1 하부 패턴과 제2 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴;
    상기 기판의 제2 영역에 배치되고, 상기 제1 방향으로 연장된 제2 하부 패턴과 상기 제2 하부 패턴과 상기 제2 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴으로, 상기 제2 하부 패턴의 높이는 상기 제1 하부 패턴의 높이와 동일한 제2 활성 패턴;
    상기 제1 하부 패턴 상에 배치되고, 제1 게이트 절연막과 제3 방향으로 연장된 제1 게이트 전극을 포함하는 제1 게이트 구조체;
    상기 제2 하부 패턴 상에 배치되고, 제2 게이트 절연막과 상기 제3 방향으로 연장된 제2 게이트 전극을 포함하는 제2 게이트 구조체로, 상기 제2 게이트 전극의 상기 제1 방향으로의 폭은 상기 제1 게이트 전극의 상기 제1 방향으로의 폭보다 큰 제2 게이트 구조체;
    상기 제1 하부 패턴 상에 배치되고, 상기 복수의 제1 시트 패턴과 연결된 제1 소오스/드레인 패턴; 및
    상기 제2 하부 패턴 상에 배치되고, 상기 복수의 제2 시트 패턴과 연결된 제2 소오스/드레인 패턴을 포함하고,
    상기 제1 시트 패턴의 개수는 상기 제2 시트 패턴의 개수보다 적은 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 시트 패턴은 제1 최상부 시트 패턴을 포함하고,
    상기 제2 시트 패턴은 제2 최상부 시트 패턴을 포함하고,
    상기 제1 하부 패턴의 상면으로부터 상기 제1 최상부 시트 패턴의 상면까지의 높이는 상기 제2 하부 패턴의 상면으로부터 상기 제2 최상부 시트 패턴의 상면까지의 높이보다 작은 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 최상부 시트 패턴의 상면으로부터 상기 제1 게이트 전극의 상면까지의 높이는 상기 제2 최상부 시트 패턴의 상면으로부터 상기 제2 게이트 전극의 상면까지의 높이보다 큰 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 최상부 시트 패턴의 상면에서 상기 제1 게이트 절연막의 두께는 상기 제2 최상부 시트 패턴의 상면에서 상기 제2 게이트 절연막의 두께보다 작은 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 하부 패턴의 상면으로부터 상기 제1 게이트 구조체의 상면까지의 높이는 상기 제2 하부 패턴의 상면으로부터 상기 제2 게이트 구조체의 상면까지의 높이와 동일한 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 시트 패턴은 제1 최하부 시트 패턴을 포함하고,
    상기 제2 시트 패턴은 제2 최하부 시트 패턴을 포함하고,
    상기 제1 하부 패턴의 상면으로부터 상기 제1 최하부 시트 패턴의 하면까지의 높이는 상기 제2 하부 패턴의 상면으로부터 상기 제2 최하부 시트 패턴의 하면까지의 높이와 동일한 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 영역은 로직 영역 또는 SRAM 영역이고, 제2 영역은 I/O 영역인 반도체 장치.
  8. 제1 항에 있어서,
    상기 기판의 제3 영역에 배치되고, 상기 제1 방향으로 연장된 제3 하부 패턴과 상기 제3 하부 패턴과 상기 제2 방향으로 이격된 적어도 하나 이상의 제3 시트 패턴을 포함하는 제3 활성 패턴과,
    상기 제3 하부 패턴 상에 배치되고, 제3 게이트 절연막과 상기 제3 방향으로 연장된 제3 게이트 전극을 포함하는 제3 게이트 구조체를 더 포함하고,
    상기 제3 하부 패턴의 높이는 상기 제1 하부 패턴의 높이와 동일하고,
    상기 제3 시트 패턴의 개수는 상기 제1 시트 패턴의 개수보다 적은 반도체 장치.
  9. 기판의 제1 영역에 배치되고, 제1 방향으로 연장된 제1 하부 패턴과 상기 제1 하부 패턴과 제2 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴;
    상기 기판의 제2 영역에 배치되고, 상기 제1 방향으로 연장된 제2 하부 패턴과 상기 제2 하부 패턴과 상기 제2 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴;
    상기 제1 하부 패턴 상에 배치되고, 제1 게이트 절연막과 제3 방향으로 연장된 제1 게이트 전극을 포함하는 제1 게이트 구조체;
    상기 제2 하부 패턴 상에 배치되고, 제2 게이트 절연막과 상기 제3 방향으로 연장된 제2 게이트 전극을 포함하는 제2 게이트 구조체로, 상기 제2 게이트 전극의 상기 제1 방향으로의 폭은 상기 제1 게이트 전극의 상기 제1 방향으로의 폭과 다른 제2 게이트 구조체;
    상기 제1 하부 패턴 상에 배치되고, 상기 복수의 제1 시트 패턴과 연결된 제1 소오스/드레인 패턴; 및
    상기 제2 하부 패턴 상에 배치되고, 상기 복수의 제2 시트 패턴과 연결된 제2 소오스/드레인 패턴을 포함하고,
    상기 제1 시트 패턴의 개수는 상기 제2 시트 패턴의 개수보다 적고,
    상기 제1 시트 패턴은 제1 최상부 시트 패턴을 포함하고,
    상기 제2 시트 패턴은 제2 최상부 시트 패턴을 포함하고,
    상기 제1 최상부 시트 패턴의 상면으로부터 상기 제1 게이트 전극의 상면까지의 높이는 상기 제2 최상부 시트 패턴의 상면으로부터 상기 제2 게이트 전극의 상면까지의 높이보다 큰 반도체 장치.
  10. 기판의 SRAM 영역에 배치되고, 제1 방향으로 연장된 제1 하부 패턴과 상기 제1 하부 패턴과 제2 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴;
    상기 기판의 I/O 영역에 배치되고, 상기 제1 방향으로 연장된 제2 하부 패턴과 상기 제2 하부 패턴과 상기 제2 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴;
    상기 제1 하부 패턴 상에 배치되고, 제1 게이트 절연막과 제3 방향으로 연장된 제1 게이트 전극을 포함하는 제1 게이트 구조체;
    상기 제2 하부 패턴 상에 배치되고, 제2 게이트 절연막과 상기 제3 방향으로 연장된 제2 게이트 전극을 포함하는 제2 게이트 구조체;
    상기 제1 하부 패턴 상에 배치되고, 상기 복수의 제1 시트 패턴과 연결된 제1 소오스/드레인 패턴; 및
    상기 제2 하부 패턴 상에 배치되고, 상기 복수의 제2 시트 패턴과 연결된 제2 소오스/드레인 패턴을 포함하고,
    상기 제1 시트 패턴의 개수는 상기 제2 시트 패턴의 개수보다 적고,
    상기 제1 시트 패턴은 제1 최상부 시트 패턴을 포함하고,
    상기 제2 시트 패턴은 제2 최상부 시트 패턴을 포함하고,
    상기 제1 최상부 시트 패턴의 상면에서 상기 제1 게이트 절연막의 두께는 상기 제2 최상부 시트 패턴의 상면에서 상기 제2 게이트 절연막의 두께보다 작은 반도체 장치.
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