KR20240051015A - 표시 장치 - Google Patents

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KR20240051015A
KR20240051015A KR1020230069481A KR20230069481A KR20240051015A KR 20240051015 A KR20240051015 A KR 20240051015A KR 1020230069481 A KR1020230069481 A KR 1020230069481A KR 20230069481 A KR20230069481 A KR 20230069481A KR 20240051015 A KR20240051015 A KR 20240051015A
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김아영
곽원규
이광세
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 서로 다른 색의 광을 방출하는 제1 내지 제3 발광 영역들, 상기 제1 내지 제3 발광 영역들 각각에 중첩하는 제1 내지 제3 화소 전극들, 상기 제1 발광 영역들 중 일부와 중첩하고 상기 제1 화소 전극에 전기적으로 연결되며, 일부가 서로 인접하게 배치되는 제1 데이터 라인들, 상기 제1 발광 영역들 중 다른 일부와 중첩하고 상기 제2 화소 전극에 전기적으로 연결되며, 일부가 서로 인접하게 배치되고 상기 제1 데이터 라인들과 이격되는 제2 데이터 라인들, 및 하나의 팬 아웃 라인으로부터 수신된 입력을 상기 제1 및 제2 데이터 라인으로 나누어 출력하는 역다중화부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 데이터 라인의 충전 시 데이터 커플링이 발생하는 것을 방지하여 휘도차가 시인되는 것을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 서로 다른 색의 광을 방출하는 제1 내지 제3 발광 영역들, 상기 제1 내지 제3 발광 영역들 각각에 중첩하는 제1 내지 제3 화소 전극들, 상기 제1 발광 영역들 중 일부와 중첩하고 상기 제1 화소 전극에 전기적으로 연결되며, 일부가 서로 인접하게 배치되는 제1 데이터 라인들, 상기 제1 발광 영역들 중 다른 일부와 중첩하고 상기 제2 화소 전극에 전기적으로 연결되며, 일부가 서로 인접하게 배치되고 상기 제1 데이터 라인들과 이격되는 제2 데이터 라인들, 및 하나의 팬 아웃 라인으로부터 수신된 입력을 상기 제1 및 제2 데이터 라인으로 나누어 출력하는 역다중화부를 포함한다.
상기 인접한 제1 데이터 라인들 중 일부는 상기 제2 데이터 라인들과 중첩하는 제1 화소 전극에 전기적으로 연결되고, 상기 인접한 제1 데이터 라인들 중 다른 일부는 해당 제1 데이터 라인과 중첩하는 제1 화소 전극에 전기적으로 연결될 수 있다.
상기 제1 데이터 라인들은 상기 제3 발광 영역들 중 일부와 중첩하여 상기 제3 화소 전극에 전기적으로 연결되며, 상기 제2 데이터 라인들은 상기 제3 발광 영역들 중 다른 일부와 중첩할 수 있다.
상기 인접한 제1 데이터 라인들 중 일부는 상기 제2 데이터 라인들과 중첩하는 제3 화소 전극에 전기적으로 연결되고, 상기 인접한 제1 데이터 라인들 중 다른 일부는 해당 제1 데이터 라인과 중첩하는 제3 화소 전극에 전기적으로 연결될 수 있다.
상기 제1 데이터 라인들 및 상기 제2 데이터 라인들은 상기 제2 발광 영역을 사이에 두고 서로 이격될 수 있다.
상기 표시 장치는 상기 제1 내지 제3 화소 전극들 각각에 구동 전류를 공급하는 제1 내지 제3 화소 회로를 더 포함하고, 상기 제1 데이터 라인들은 상기 제1 및 제3 화소 회로와 중첩하며, 상기 제2 데이터 라인들은 상기 제2 화소 회로와 중첩할 수 있다.
상기 제1 데이터 라인들 및 상기 제2 데이터 라인들은 상기 제1 화소 회로 및 상기 제2 화소 회로를 사이에 두고 서로 이격되거나, 상기 제3 화소 회로 및 상기 제2 화소 회로를 사이에 두고 서로 이격될 수 있다.
상기 제1 내지 제3 화소 회로 각각은 상기 제1 내지 제3 화소 전극 각각에 공급되는 구동 전류를 제어하는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 전극에 데이터 전압을 공급하는 제2 트랜지스터, 상기 제1 트랜지스터의 게이트 전극 및 상기 제1 트랜지스터의 소스 전극 사이에 연결된 제3 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극을 제1 초기화 전압으로 방전시키는 제4 트랜지스터를 포함할 수 있다.
상기 제1 및 제2 트랜지스터 각각은 저온 다결정 실리콘으로 이루어진 반도체 영역을 포함하고, 상기 제3 및 제4 트랜지스터 각각은 산화물 기반의 반도체 영역을 포함할 수 있다.
상기 제1 발광 영역들 및 상기 제3 발광 영역들은 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 교번적으로 배치되고, 상기 제2 발광 영역들은 상기 제1 발광 영역들 또는 상기 제3 발광 영역들로로부터 상기 제1 방향 및 상기 제2 방향 사이의 제3 방향으로 이격될 수 있다.
상기 제1 발광 영역들 및 상기 제3 발광 영역들은 동일 행 및 동일 열에서 서로 교번적으로 배치되고, 상기 제2 발광 영역들은 상기 제1 및 제3 발광 영역들이 배치된 행들 사이의 행에 배치되고, 상기 제1 및 제3 발광 영역들이 배치된 열들 사이의 열에 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 서로 다른 색의 광을 방출하는 제1 내지 제3 발광 영역들, 상기 제1 내지 제3 발광 영역들 각각에 중첩하는 제1 내지 제3 화소 전극들, 데이터 전압을 공급하는 제n 내지 제n+2 팬 아웃 라인(n은 양의 정수), 상기 제n 팬 아웃 라인에 전기적으로 연결된 제n 번째 제1 및 제2 데이터 라인, 상기 제n+1 팬 아웃 라인에 전기적으로 연결된 제n+1 번째 제1 및 제2 데이터 라인, 및 상기 제n+2 팬 아웃 라인에 전기적으로 연결된 제n+2 번째 제1 및 제2 데이터 라인을 포함하고, 상기 제n 번째 제2 데이터 라인 및 상기 제n+1 번째 제2 데이터 라인은 서로 인접하게 배치되며, 상기 제n+1 번째 제1 데이터 라인 및 상기 제n+2 번째 제1 데이터 라인은 서로 인접하게 배치되어 상기 제n 번째 제2 데이터 라인 및 상기 제n+1 번째 제2 데이터 라인과 이격된다.
상기 제n+1 번째 제1 데이터 라인 및 상기 제n+2 번째 제1 데이터 라인은 상기 제1 발광 영역들 중 일부와 중첩하고, 상기 제n 번째 제2 데이터 라인 및 상기 제n+1 번째 제2 데이터 라인은 상기 제1 발광 영역들 중 다른 일부와 중첩할 수 있다.
상기 제n+1 번째 제1 데이터 라인 및 상기 제n+2 번째 제1 데이터 라인은 상기 제3 발광 영역들 중 일부와 중첩하고, 상기 제n 번째 제2 데이터 라인 및 상기 제n+1 번째 제2 데이터 라인은 상기 제3 발광 영역들 중 다른 일부와 중첩할 수 있다.
상기 제n+1 번째 제2 데이터 라인 및 상기 제n+1 번째 제1 데이터 라인은 상기 제2 발광 영역을 사이에 두고 서로 이격될 수 있다.
상기 제n+1 번째 제1 데이터 라인은 상기 제n 번째 제2 데이터 라인 및 상기 제n+1 번째 제2 데이터 라인과 중첩하는 제1 화소 전극에 전기적으로 연결되고, 상기 제n+2 번째 제1 데이터 라인은 상기 제n+1 번째 제1 데이터 라인 및 상기 제n+2 번째 제1 데이터 라인과 중첩하는 제1 화소 전극에 전기적으로 연결될 수 있다.
상기 표시 장치는 상기 제1 내지 제3 화소 전극들 각각에 구동 전류를 공급하는 제1 내지 제3 화소 회로를 더 포함하고, 상기 제1 데이터 라인들은 상기 제1 및 제3 화소 회로와 중첩하며, 상기 제2 데이터 라인들은 상기 제2 화소 회로와 중첩할 수 있다.
상기 제n+1 번째 제2 데이터 라인 및 상기 제n+1 번째 제1 데이터 라인은 상기 제1 화소 회로 및 상기 제2 화소 회로를 사이에 두고 서로 이격되거나, 상기 제3 화소 회로 및 상기 제2 화소 회로를 사이에 두고 서로 이격될 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 서로 다른 색의 광을 방출하는 제1 및 제2 발광 영역들, 상기 제1 내지 제2 발광 영역들 각각에 중첩하는 제1 및 제2 화소 전극들, 상기 제1 화소 전극에 전기적으로 연결되며, 일부가 서로 인접하게 배치되는 제1 데이터 라인들, 상기 제2 화소 전극에 전기적으로 연결되며, 일부가 서로 인접하게 배치되고 상기 제1 데이터 라인들과 이격되는 제2 데이터 라인들, 및 상기 제1 및 제2 화소 전극들 각각에 구동 전류를 공급하는 제1 및 제2 화소 회로를 포함하고, 상기 제1 및 제2 화소 회로 각각은 상기 제1 내지 제2 화소 전극 각각에 공급되는 구동 전류를 제어하는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 전극에 데이터 전압을 공급하는 제2 트랜지스터, 상기 제1 트랜지스터의 게이트 전극 및 상기 제1 트랜지스터의 소스 전극 사이에 연결된 제3 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극을 제1 초기화 전압으로 방전시키는 제4 트랜지스터를 포함한다.
상기 제1 및 제2 트랜지스터 각각은 저온 다결정 실리콘으로 이루어진 반도체 영역을 포함하고, 상기 제3 및 제4 트랜지스터 각각은 산화물 기반의 반도체 영역을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 서로 이격되게 배치된 제1 및 제2 데이터 라인들을 포함함으로써, 제1 및 제2 데이터 라인의 충전 시 데이터 커플링이 발생하는 것을 방지할 수 있고, 전압 변화로 인하여 휘도차가 시인되는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 표시부를 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 패널과 표시 구동부를 나타내는 블록도이다.
도 5는 일 실시예에 따른 표시 장치의 화소 및 데이터 라인의 배열을 나타내는 도면이다.
도 6은 도 5에 도시된 화소 및 제어 트랜지스터에 공급되는 신호들의 파형도이다.
도 7은 일 실시예에 따른 표시 장치의 데이터 라인, 화소 회로 영역, 및 화소 전극을 나타내는 평면도이다.
도 8은 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 9는 도 8의 화소를 나타내는 단면도이다.
도 10은 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 11은 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet Personal Computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 예를 들어, 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(Internet Of Things, IOT)의 표시부로 적용될 수 있다. 다른 예를 들어, 표시 장치(10)는 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(Head Mounted Display, HMD)와 같이 웨어러블 장치(Wearable Device)에 적용될 수 있다.
표시 장치(10)는 사각형과 유사한 평면 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 X축 방향의 단변과 Y축 방향의 장변을 갖는 사각형과 유사한 평면 형태를 가질 수 있다. X축 방향의 단변과 Y축 방향의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동부(200), 회로 보드(300), 터치 구동부(400), 및 전원 공급부(500)를 포함할 수 있다.
표시 패널(100)은 메인 영역(MA) 및 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 화소들을 구비한 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 예를 들어, 표시 패널(100)은 스위칭 소자들을 포함하는 화소 회로, 발광 영역 또는 개구 영역을 정의하는 화소 정의막, 및 자발광 소자(Self-Light Emitting Element)를 포함할 수 있다.
예를 들어, 자발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 및 초소형 발광 다이오드(Micro LED) 중 하나를 포함할 수 있으나, 이에 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 메인 영역(MA)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부(미도시), 및 표시 구동부(200)와 표시 영역(DA)을 연결하는 팬 아웃 라인들(미도시)을 포함할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(Z축 방향)으로 중첩할 수 있다. 서브 영역(SBA)은 표시 구동부(200), 및 회로 보드(300)와 접속되는 패드부를 포함할 수 있다. 선택적으로, 서브 영역(SBA)은 생략될 수 있고, 표시 구동부(200) 및 패드부는 비표시 영역(NDA)에 배치될 수 있다.
표시 구동부(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 데이터 라인에 데이터 전압을 공급할 수 있다. 표시 구동부(200)는 전원 라인에 전원 전압을 공급하며, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다. 표시 구동부(200)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 실장될 수 있다. 예를 들어, 표시 구동부(200)는 서브 영역(SBA)에 배치될 수 있고, 서브 영역(SBA)의 벤딩에 의해 메인 영역(MA)과 두께 방향(Z축 방향)으로 중첩할 수 있다. 다른 예를 들어, 표시 구동부(200)는 회로 보드(300) 상에 실장될 수 있다.
회로 보드(300)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(300)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
터치 구동부(400)는 회로 보드(300) 상에 실장될 수 있다. 터치 구동부(400)는 표시 패널(100)의 터치 센싱부에 전기적으로 연결될 수 있다. 터치 구동부(400)는 터치 센싱부의 복수의 터치 전극에 터치 구동 신호를 공급하고, 복수의 터치 전극 사이의 정전 용량의 변화량을 센싱할 수 있다. 예를 들어, 터치 구동 신호는 소정의 주파수를 갖는 펄스 신호일 수 있다. 터치 구동부(400)는 복수의 터치 전극 사이의 정전 용량의 변화량을 기초로 입력 여부 및 입력 좌표를 산출할 수 있다. 터치 구동부(400)는 집적 회로(IC)로 형성될 수 있다.
전원 공급부(500)는 회로 보드(300) 상에 배치되어 표시 구동부(200) 및 표시 패널(100)에 전원 전압을 공급할 수 있다. 전원 공급부(500)는 구동 전압을 생성하여 구동 전압 라인에 공급하고, 공통 전압을 생성하여 복수의 화소의 발광 소자들에 공통되는 공통 전극에 공급할 수 있다. 예를 들어, 구동 전압은 발광 소자의 구동을 위한 고전위 전압일 수 있고, 공통 전압은 발광 소자의 구동을 위한 저전위 전압일 수 있다. 전원 공급부(500)는 초기화 전압을 생성하여 초기화 전압 라인에 공급하고, 레퍼런스 전압을 생성하여 레퍼런스 전압 라인에 공급하며, 바이어스 전압을 생성하여 바이어스 전압 라인에 공급할 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 2를 참조하면, 표시 패널(100)은 표시부(DU), 터치 센싱부(TSU), 및 컬러 필터층(CFL)을 포함할 수 있다. 표시부(DU)는 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EDL), 및 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 화소들의 화소 회로를 구성하는 복수의 박막 트랜지스터를 포함할 수 있다. 박막 트랜지스터층(TFTL)은 게이트 라인들, 데이터 라인들, 전원 라인들, 게이트 제어 라인들, 표시 구동부(200)와 데이터 라인들을 연결하는 팬 아웃 라인들, 및 표시 구동부(200)와 패드부를 연결하는 리드 라인들을 더 포함할 수 있다. 박막 트랜지스터들 각각은 반도체 영역, 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 예를 들어, 게이트 구동부가 표시 패널(100)의 비표시 영역(NDA)의 일측에 형성되는 경우, 게이트 구동부는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA), 비표시 영역(NDA), 및 서브 영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 게이트 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 게이트 제어 라인들 및 팬 아웃 라인들은 비표시 영역(NDA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 리드 라인들은 서브 영역(SBA)에 배치될 수 있다.
발광 소자층(EDL)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EDL)은 화소 전극, 발광층, 및 공통 전극이 순차적으로 적층되어 광을 발광하는 복수의 발광 소자, 및 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광 소자층(EDL)의 복수의 발광 소자는 표시 영역(DA)에 배치될 수 있다.
예를 들어, 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 발광층은 정공 수송층(Hole Transporting Layer), 유기 발광층(Organic Light Emitting Layer), 및 전자 수송층(Electron Transporting Layer)을 포함할 수 있다. 화소 전극이 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 소정의 전압을 수신하고 공통 전극이 캐소드 전압을 수신하면, 정공이 정공 수송층을 통해 유기 발광층으로 이동하고 전자가 전자 수송층을 통해 유기 발광층으로 이동할 수 있으며, 정공과 전자가 유기 발광층에서 서로 결합하여 발광할 수 있다. 예를 들어, 화소 전극은 애노드 전극이고, 공통 전극은 캐소드 전극일 수 있으나, 이에 한정되지 않는다.
다른 예를 들어, 복수의 발광 소자는 양자점 발광층을 포함하는 양자점 발광 다이오드, 무기 반도체를 포함하는 무기 발광 다이오드, 또는 초소형 발광 다이오드를 포함할 수 있다.
봉지층(TFEL)은 발광 소자층(EDL)의 상면과 측면을 덮을 수 있고, 발광 소자층(EDL)을 보호할 수 있다. 봉지층(TFEL)은 발광 소자층(EDL)을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
터치 센싱부(TSU)는 봉지층(TFEL) 상에 배치될 수 있다. 터치 센싱부(TSU)는 정전 용량 방식으로 사용자의 터치를 감지하기 위한 복수의 터치 전극, 복수의 터치 전극과 터치 구동부(400)를 접속시키는 터치 라인들을 포함할 수 있다. 터치 센싱부(TSU)의 복수의 터치 전극은 표시 영역(DA)과 중첩되는 터치 센서 영역에 배치될 수 있다. 터치 센싱부(TSU)의 터치 라인들은 비표시 영역(NDA)과 중첩되는 터치 주변 영역에 배치될 수 있다. 예를 들어, 터치 센싱부(TSU)는 상호 정전 용량(Mutual Capacitance) 방식 또는 자기 정전 용량(Self-Capacitance) 방식으로 사용자의 터치를 센싱할 수 있다.
다른 예를 들어, 터치 센싱부(TSU)는 표시부(DU) 상에 배치된 별도의 기판 상에 배치될 수 있다. 이 경우, 터치 센싱부(TSU)를 지지하는 기판은 표시부(DU)를 봉지하는 베이스 부재일 수 있다.
컬러 필터층(CFL)은 터치 센싱부(TSU) 상에 배치될 수 있다. 컬러 필터층(CFL)은 복수의 발광 영역 각각에 대응되는 복수의 컬러 필터를 포함할 수 있다. 컬러 필터들 각각은 특정 파장의 광을 선택적으로 투과시키고, 다른 파장의 광을 차단하거나 흡수할 수 있다. 컬러 필터층(CFL)은 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 컬러 필터층(CFL)은 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
컬러 필터층(CFL)은 터치 센싱부(TSU) 상에 직접 배치됨으로써, 표시 장치(10)는 컬러 필터층(CFL)을 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께가 상대적으로 감소될 수 있다.
표시 패널(100)의 서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(Z축 방향)으로 중첩할 수 있다. 서브 영역(SBA)은 표시 구동부(200) 및 회로 보드(300)와 전기적으로 연결되는 패드부를 포함할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 표시부를 나타내는 평면도이고, 도 4는 일 실시예에 따른 표시 패널과 표시 구동부를 나타내는 블록도이다.
도 3 및 도 4를 참조하면, 표시 패널(100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소(SP), 구동 전압 라인(VDDL), 게이트 라인(GL), 발광 제어 라인(EML), 및 데이터 라인(DL)을 포함할 수 있다.
복수의 화소(SP) 각각은 게이트 라인(GL), 데이터 라인(DL), 발광 제어 라인(EML), 및 구동 전압 라인(VDDL)에 접속될 수 있다. 복수의 화소(SP) 각각은 적어도 하나의 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다.
게이트 라인들(GL)은 X축 방향으로 연장될 수 있고, X축 방향과 교차하는 Y축 방향으로 서로 이격될 수 있다. 게이트 라인들(GL)은 게이트 신호를 복수의 화소(SP)에 순차적으로 공급할 수 있다.
발광 제어 라인들(EML)은 X축 방향으로 연장될 수 있고, Y축 방향으로 서로 이격될 수 있다. 발광 제어 라인들(EML)은 발광 신호를 복수의 화소(SP)에 순차적으로 공급할 수 있다.
데이터 라인들(DL)은 Y축 방향으로 연장될 수 있고, X축 방향으로 서로 이격될 수 있다. 데이터 라인들(DL)은 데이터 전압을 복수의 화소(SP)에 공급할 수 있다. 데이터 전압은 복수의 화소(SP) 각각의 휘도를 결정할 수 있다.
구동 전압 라인(VDDL)은 Y축 방향으로 연장될 수 있고, X축 방향으로 서로 이격될 수 있다. 구동 전압 라인들(VDDL)은 구동 전압을 복수의 화소(SP)에 공급할 수 있다. 구동 전압은 화소들(SP)의 발광 소자를 구동하기 위한 고전위 전압일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)은 게이트 구동부(610), 발광 제어 구동부(620), 팬 아웃 라인들(FL), 제1 게이트 제어 라인(GSL1), 및 제2 게이트 제어 라인(GSL2)을 포함할 수 있다.
팬 아웃 라인들(FL)은 표시 구동부(200)로부터 표시 영역(DA)까지 연장될 수 있다. 팬 아웃 라인들(FL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 데이터 라인(DL)에 공급할 수 있다.
제1 게이트 제어 라인(GSL1)은 표시 구동부(200)로부터 게이트 구동부(610)까지 연장될 수 있다. 제1 게이트 제어 라인(GSL1)은 표시 구동부(200)로부터 수신된 게이트 제어 신호(GCS)를 게이트 구동부(610)에 공급할 수 있다.
제2 게이트 제어 라인(GSL2)은 표시 구동부(200)로부터 발광 제어 구동부(620)까지 연장될 수 있다. 제2 게이트 제어 라인(GSL2)은 표시 구동부(200)로부터 수신된 발광 제어 신호(ECS)를 발광 제어 구동부(620)에 공급할 수 있다.
서브 영역(SBA)은 비표시 영역(NDA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 표시 구동부(200) 및 패드부(DP)를 포함할 수 있다. 패드부(DP)는 표시 구동부(200)보다 서브 영역(SBA)의 일측 가장자리에 인접하게 배치될 수 있다. 패드부(DP)는 이방성 도전 필름(ACF)을 통해 회로 보드(300)와 전기적으로 연결될 수 있다.
표시 구동부(200)는 타이밍 제어부(210)와 데이터 구동부(220)를 포함할 수 있다.
타이밍 제어부(210)는 회로 보드(300)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 수신할 수 있다. 타이밍 제어부(210)는 타이밍 신호들을 기초로 데이터 제어 신호(DCS)를 생성하여 데이터 구동부(220)의 동작 타이밍을 제어할 수 있고, 게이트 제어 신호(GCS)를 생성하여 게이트 구동부(610)의 동작 타이밍을 제어할 수 있으며, 발광 제어 신호(ECS)를 생성하여 발광 제어 구동부(620)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(210)는 제1 게이트 제어 라인(GSL1)을 통해 게이트 제어 신호(GCS)를 게이트 구동부(610)에 공급할 수 있다. 타이밍 제어부(210)는 제2 게이트 제어 라인(GSL2)을 통해 발광 제어 신호(ECS)를 발광 제어 구동부(620)에 공급할 수 있다. 타이밍 제어부(210)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(220)에 공급할 수 있다.
데이터 구동부(220)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 팬 아웃 라인들(FL)을 통해 데이터 라인들(DL)에 공급할 수 있다. 게이트 구동부(610)의 게이트 신호들은 데이터 전압이 공급되는 화소들(SP)을 선택할 수 있고, 선택된 화소들(SP)은 데이터 라인들(DL)을 통해 데이터 전압을 수신할 수 있다.
전원 공급부(500)는 회로 보드(300) 상에 배치되어 표시 구동부(200)와 표시 패널(100)에 전원 전압을 공급할 수 있다. 전원 공급부(500)는 구동 전압을 생성하여 구동 전압 라인(VDDL)에 공급하고, 공통 전압을 생성하여 복수의 화소(SP)의 발광 소자들에 공통되는 공통 전극에 공급할 수 있다. 전원 공급부(500)는 초기화 전압을 생성하여 초기화 전압 라인에 공급하고, 레퍼런스 전압을 생성하여 레퍼런스 전압 라인에 공급하며, 바이어스 전압을 생성하여 바이어스 전압 라인에 공급할 수 있다.
게이트 구동부(610)는 표시 영역(DA)의 일측 바깥쪽 또는 비표시 영역(NDA)의 일측에 배치될 수 있고, 발광 제어 구동부(620)는 표시 영역(DA)의 타측 바깥쪽 또는 비표시 영역(NDA)의 타측에 배치될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 게이트 구동부(610)와 발광 제어 구동부(620)는 비표시 영역(NDA)의 일측 및 타측 중 어느 한 곳에 배치될 수 있다.
게이트 구동부(610)는 게이트 제어 신호(GCS)를 기초로 게이트 신호들을 생성하는 복수의 트랜지스터를 포함할 수 있다. 발광 제어 구동부(620)는 발광 제어 신호(ECS)를 기초로 발광 신호들을 생성하는 복수의 트랜지스터를 포함할 수 있다. 예를 들어, 게이트 구동부(610)의 트랜지스터들과 발광 제어 구동부(620)의 트랜지스터들은 화소들(SP) 각각의 트랜지스터들과 동일한 층에 형성될 수 있다. 게이트 구동부(610)는 게이트 라인들(GL)에 게이트 신호들을 공급하고, 발광 제어 구동부(620)는 발광 제어 라인들(EML)에 발광 신호들을 공급할 수 있다.
도 5는 일 실시예에 따른 표시 장치의 화소 및 데이터 라인의 배열을 나타내는 도면이고, 도 6은 도 5에 도시된 화소 및 제어 트랜지스터에 공급되는 신호들의 파형도이다.
도 5 및 도 6을 참조하면, 표시 장치(10)는 팬 아웃 라인(FL) 및 데이터 라인(DL) 사이에 배치된 역다중화부(DMX)를 더 포함할 수 있다. 역다중화부(DMX)는 팬 아웃 라인(FL)을 통해 수신된 표시 구동부(200)의 출력을 제1 및 제2 데이터 라인(DL1, DL2)으로 나누어 출력할 수 있다. 예를 들어, 역다중화부(DMX)는 하나의 입력을 두 개의 출력으로 시분할할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 역다중화부(DMX)는 고주파수의 클럭 신호를 이용하여 하나의 입력을 세 개 이상의 출력으로 시분할할 수 있고, 클럭 신호의 주파수가 증가할수록 팬 아웃 라인(FL)의 개수를 감소시킬 수 있다. 역다중화부(DMX)는 제1 제어 트랜지스터(CTR1) 및 제2 제어 트랜지스터(CTR2)를 포함할 수 있다.
제1 제어 트랜지스터(CTR1)는 제1 기간(t1) 동안 제1 제어 신호(CLA)를 기초로 턴-온되어 팬 아웃 라인(FL)을 제1 데이터 라인(DL1)에 전기적으로 전기적으로 연결시킬 수 있다. 제2 제어 트랜지스터(CTR2)는 제1 기간(t1) 직후의 제2 기간(t2) 동안 제2 제어 신호(CLB)를 기초로 턴-온되어 팬 아웃 라인(FL)을 제2 데이터 라인(DL2)에 전기적으로 전기적으로 연결시킬 수 있다.
따라서, 표시 장치(10)는 제1 및 제2 제어 트랜지스터(CTR1, CTR2)를 포함함으로써 팬 아웃 라인(FL)의 개수보다 두 배 많은 데이터 라인(DL)을 구동할 수 있다. 표시 장치(10)는 팬 아웃 라인(FL)의 개수를 감소시켜 설계 자유도를 향상시키고 비용을 절감할 수 있다.
팬 아웃 라인(FL)은 제n 내지 제n+3 팬 아웃 라인(FLn, FLn+1, FLn+2, FLn+3, n은 양의 정수)을 포함할 수 있다.
제n 팬 아웃 라인(FLn)은 제n 번째 제1 및 제2 데이터 라인(DL1[n], DL2[n])에 전기적으로 연결될 수 있다. 제n+1 팬 아웃 라인(FLn+1)은 제n+1 번째 제1 및 제2 데이터 라인(DL1[n+1], DL2[n+1])에 전기적으로 연결될 수 있다. 제n+2 팬 아웃 라인(FLn+2)은 제n+2 번째 제1 및 제2 데이터 라인(DL1[n+2], DL2[n+2])에 전기적으로 연결될 수 있다. 제n+3 팬 아웃 라인(FLn+3)은 제n+3 번째 제1 및 제2 데이터 라인(DL1[n+3], DL2[n+3])에 전기적으로 연결될 수 있다.
제1 데이터 라인(DL1)은 제1 화소 전극(PE1) 및 제3 화소 전극(PE3)에 전기적으로 연결되고, 제2 데이터 라인(DL2)은 제2 화소 전극(PE2)에 전기적으로 연결될 수 있다. 제1 데이터 라인(DL1)은 제1 기간(t1) 동안 제1 데이터 전압(Vdata1)으로 충전될 수 있고, 제2 데이터 라인(DL2)은 제2 기간(t2) 동안 제2 데이터 전압(Vdata2)으로 충전될 수 있다. 제1 및 제2 데이터 라인(DL1, DL2) 각각은 제3 기간(t3) 동안 스캔 기입 신호(GW)를 기초로 데이터 전압을 화소 회로에 공급할 수 있다.
제1 화소 전극들(PE1) 및 제3 화소 전극들(PE3)은 동일 행 및 동일 열에서 서로 교번적으로 배치될 수 있다. 제2 화소 전극들(PE2)은 제1 및 제3 화소 전극들(PE1, PE3)이 배치된 행들 사이의 행에 배치될 수 있고, 제1 및 제3 화소 전극들(PE1, PE3)이 배치된 열들 사이의 열에 배치될 수 있다. 예를 들어, 제1 및 제3 화소 전극들(PE1, PE3)은 제k 행(ROWk, k는 양의 정수) 및 제k+2 행(ROWk+2)에 배치될 수 있고, 제2 화소 전극들(PE2)은 제k+1 행(ROWk+1) 및 제k+3 행(ROWk+3)에 배치될 수 있다. 제1 및 제3 화소 전극들(PE1, PE3)은 제n 번째 좌측 열에서 교번적으로 배치될 수 있고, 제2 화소 전극들(PE2)은 제n 번째 우측 열에 배치될 수 있다. 제1 및 제3 화소 전극들(PE1, PE3)은 제n+1 번째 좌측 열에서 교번적으로 배치될 수 있고, 제2 화소 전극들(PE2)은 제n+1 번째 우측 열에 배치될 수 있다. 표시 영역(DA)은 단위 면적마다 하나의 제1 화소 전극(PE1), 두 개의 제2 화소 전극(PE2), 및 하나의 제3 화소 전극(PE3)을 포함할 수 있으나, 이에 한정되지 않는다.
제1 데이터 라인들(DL1)은 서로 인접하게 배치되고, 제2 데이터 라인들(DL2)은 서로 인접하게 배치될 수 있다. 제1 및 제2 데이터 라인들(DL1, DL2)은 화소 회로를 사이에 두고 서로 이격될 수 있다. 예를 들어, 제n 번째 제2 데이터 라인(DL2[n]) 및 제n+1 번째 제2 데이터 라인(DL2[n+1])은 서로 인접하게 배치될 수 있다. 제n+1 번째 제1 데이터 라인(DL1[n+1]) 및 제n+2 번째 제1 데이터 라인(DL1[n+2])은 서로 인접하게 배치될 수 있다. 제n+2 번째 제2 데이터 라인(DL2[n+2]) 및 제n+3 번째 제2 데이터 라인(DL2[n+3])은 서로 인접하게 배치될 수 있다.
제1 데이터 라인(DL1)은 제1 색의 계조 값을 갖는 제1 데이터 전압(Vdata1)을 제1 화소에 공급하고, 제3 색의 계조 값을 갖는 제1 데이터 전압(Vdata1)을 제3 화소에 공급할 수 있다. 제2 데이터 라인(DL2)은 제2 색의 계조 값을 갖는 제2 데이터 전압(Vdata2)을 제2 화소에 공급할 수 있다. 제1 및 제2 데이터 라인(DL1, DL2)이 서로 인접하게 배치되는 경우, 제1 및 제2 데이터 라인(DL1, DL2) 사이에 기생 커패시턴스가 형성될 수 있고, 제1 및 제2 데이터 라인(DL1, DL2)의 충전 시에 데이터 커플링이 발생할 수 있다. 따라서, 표시 장치(10)는 서로 이격되게 배치된 제1 및 제2 데이터 라인들(DL1, DL2)을 포함함으로써, 제1 및 제2 데이터 라인(DL1, DL2)의 충전 시 데이터 커플링이 발생하는 것을 방지할 수 있고, 전압 변화로 인하여 휘도차가 시인되는 것을 방지할 수 있다. 예를 들어, 도 6의 제1 시점(tp1) 또는 제2 시점(tp2)에서 제2 데이터 전압(Vdata2)의 충전에 의해 제1 데이터 전압(Vdata1)에 데이터 커플링이 발생하는 것을 방지할 수 있다.
도 7은 일 실시예에 따른 표시 장치의 데이터 라인, 화소 회로 영역, 및 화소 전극을 나타내는 평면도이다.
도 7을 참조하면, 표시 장치(10)는 표시 영역(DA)에서 복수의 행과 열을 따라 배열된 복수의 화소(SP)를 포함할 수 있다. 복수의 화소(SP) 각각은 화소 정의막(도 9의 PDL)에 의해 정의되는 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 포함할 수 있고, 제1 내지 제3 발광 영역(EA1, EA2, EA3)을 통해 소정의 피크 파장을 갖는 광을 방출할 수 있다. 제1 내지 제3 발광 영역(EA1, EA2, EA3) 각각은 표시 장치(10)의 발광 소자에서 생성된 광이 표시 장치(10)의 외부로 방출되는 영역일 수 있다.
제1 내지 제3 발광 영역(EA1, EA2, EA3)은 소정의 피크 파장을 갖는 광을 표시 장치(10)의 외부로 방출할 수 있다. 제1 발광 영역(EA1)은 제1 색의 광을 방출할 수 있고, 제2 발광 영역(EA2)은 제2 색의 광을 방출할 수 있으며, 제3 발광 영역(EA3)은 제3 색의 광을 방출할 수 있다. 예를 들어, 제1 색의 광은 약 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 약 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 약 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 한정되지 않는다.
제1 및 제3 발광 영역(EA1, EA3)은 제1 방향(DR1) 및 제2 방향(DR2)으로 교번적으로 배치될 수 있다. 제3 발광 영역(EA3)은 제1 방향(DR1) 또는 제2 방향(DR2)에서 제1 발광 영역들(EA1) 사이에 배치될 수 있다. 제2 발광 영역(EA2)은 제3 방향(DR3) 또는 제4 방향(DR4)으로 제1 또는 제3 발광 영역(EA1, EA3)과 인접할 수 있다. 제2 발광 영역(EA2)은 제3 방향(DR3) 또는 제4 방향(DR4)에서 제1 발광 영역들(EA1) 사이에 배치될 수 있다. 제2 발광 영역(EA2)은 제3 방향(DR3) 또는 제4 방향(DR4)에서 제3 발광 영역들(EA3) 사이에 배치될 수 있다. 제1 발광 영역(EA1)은 제2 발광 영역들(EA2)에 의해 둘러싸일 수 있다. 제2 발광 영역(EA2)은 제1 및 제3 발광 영역들(EA1, EA3)에 의해 둘러싸일 수 있다. 제3 발광 영역(EA3)은 제2 발광 영역들(EA2)에 의해 둘러싸일 수 있다. 예를 들어, 제3 발광 영역(EA3)의 면적은 제1 발광 영역(EA1)의 면적보다 넓을 수 있고, 제1 발광 영역(EA1)의 면적은 제2 발광 영역(EA2)의 면적보다 넓을 수 있으나, 이에 한정되지 않는다.
제1 발광 영역들(EA1) 및 제3 발광 영역들(EA3)은 동일 행 및 동일 열에서 서로 교번적으로 배치될 수 있다. 제2 발광 영역들(EA2)은 제1 및 제3 발광 영역들(EA1, EA3)이 배치된 행들 사이의 행에 배치될 수 있고, 제1 및 제3 발광 영역들(EA1, EA3)이 배치된 열들 사이의 열에 배치될 수 있다. 예를 들어, 제1 및 제3 발광 영역들(EA1, EA3)은 제k 행(ROWk, k는 양의 정수) 및 제k+2 행(ROWk+2)에 배치될 수 있고, 제2 발광 영역들(EA2)은 제k+1 행(ROWk+1) 및 제k+3 행(ROWk+3)에 배치될 수 있다. 제1 및 제3 발광 영역들(EA1, EA3)은 제n 번째 좌측 열에서 교번적으로 배치될 수 있고, 제2 발광 영역들(EA2)은 제n 번째 우측 열에 배치될 수 있다. 제1 및 제3 발광 영역들(EA1, EA3)은 제n+1 번째 좌측 열에서 교번적으로 배치될 수 있고, 제2 발광 영역들(EA2)은 제n+1 번째 우측 열에 배치될 수 있다. 표시 영역(DA)은 단위 면적마다 하나의 제1 발광 영역(EA1), 두 개의 제2 발광 영역(EA2), 및 하나의 제3 발광 영역(EA3)을 포함할 수 있으나, 이에 한정되지 않는다.
화소(SP)는 화소 회로 영역(PCA)에 배치된 화소 회로(도 8의 PC) 및 발광 소자(도 8의 ED)를 포함할 수 있다. 화소 회로 영역(PCA)은 제1 내지 제3 화소 회로 영역(PCA1, PCA2, PCA3)을 포함할 수 있다. 제1 화소 회로 영역(PCA1)은 제1 화소 회로를 포함하고, 제2 화소 회로 영역(PCA2)은 제2 화소 회로를 포함하며, 제3 화소 회로 영역(PCA3)은 제3 화소 회로를 포함할 수 있다.
제n 번째 제2 데이터 라인(DL2[n]) 및 제n+1 번째 제2 데이터 라인(DL2[n+1])은 서로 인접하게 배치될 수 있다. 제n+1 번째 제1 데이터 라인(DL1[n+1]) 및 제n+2 번째 제1 데이터 라인(DL1[n+2])은 서로 인접하게 배치될 수 있다. 제n+2 번째 제2 데이터 라인(DL2[n+2]) 및 제n+3 번째 제2 데이터 라인(DL2[n+3])은 서로 인접하게 배치될 수 있다. 제n+1 번째 및 제n+2 번째 제2 데이터 라인(DL2[n+1], DL2[n+2])은 제n+1 번째 및 제n+2 번째 제1 데이터 라인(DL1[n+1], DL1[n+2])을 사이에 두고 서로 이격될 수 있다. 제1 및 제2 데이터 라인(DL1, DL2)은 제1 화소 회로 및 제2 화소 회로를 사이에 두고 이격되거나, 제2 화소 회로 및 제3 화소 회로를 사이에 두고 이격될 수 있다.
제1 데이터 라인(DL1)은 제1 화소 회로 영역(PCA1)과 중첩할 수 있다. 제1 데이터 라인(DL1)의 컨택부는 제1 데이터 라인(DL1)으로부터 제1 방향(DR1) 또는 제1 방향(DR1)의 반대 방향으로 돌출될 수 있고, 제1 화소 회로와 전기적으로 연결될 수 있다. 상부 행에 배치된 제1 화소 회로 영역(PCA1)과 제1 데이터 라인(DL1)의 컨택부는 도면의 바깥 영역에서 중첩할 수 있다. 따라서, 모든 제1 화소 회로 영역(PCA1)은 제1 데이터 라인(DL1)의 컨택부와 중첩할 수 있다. 제1 데이터 라인(DL1)은 제1 화소 회로에 제1 데이터 전압(Vdata1)을 공급할 수 있다. 제1 화소 회로는 제1 애노드 연결 전극(ANE1)을 통해 제1 화소 전극(PE1)에 구동 전류를 공급할 수 있고, 제1 화소의 발광 소자는 제1 발광 영역(EA1)을 통해 제1 색의 광을 방출할 수 있다.
제2 데이터 라인(DL2)은 제2 화소 회로 영역(PCA2)과 중첩할 수 있다. 제2 데이터 라인(DL2)의 컨택부는 제2 데이터 라인(DL2)으로부터 제1 방향(DR1) 또는 제1 방향(DR1)의 반대 방향으로 돌출될 수 있고, 제2 화소 회로와 전기적으로 연결될 수 있다. 상부 행에 배치된 제2 화소 회로 영역(PCA2)과 제2 데이터 라인(DL2)의 컨택부는 도면의 바깥 영역에서 중첩할 수 있다. 따라서, 모든 제2 화소 회로 영역(PCA2)은 제2 데이터 라인(DL2)의 컨택부와 중첩할 수 있다. 제2 데이터 라인(DL2)은 제2 화소 회로에 제2 데이터 전압(Vdata2)을 공급할 수 있다. 제2 화소 회로는 제2 애노드 연결 전극(ANE2)을 통해 제2 화소 전극(PE2)에 구동 전류를 공급할 수 있고, 제2 화소의 발광 소자는 제2 발광 영역(EA2)을 통해 제2 색의 광을 방출할 수 있다.
제1 데이터 라인(DL1)은 제3 화소 회로 영역(PCA3)과 중첩할 수 있다. 제1 데이터 라인(DL1)의 컨택부는 제1 데이터 라인(DL1)으로부터 제1 방향(DR1) 또는 제1 방향(DR1)의 반대 방향으로 돌출될 수 있고, 제3 화소 회로와 전기적으로 연결될 수 있다. 상부 행에 배치된 제3 화소 회로 영역(PCA3)과 제1 데이터 라인(DL1)의 컨택부는 도면의 바깥 영역에서 중첩할 수 있다. 따라서, 모든 제3 화소 회로 영역(PCA3)은 제1 데이터 라인(DL1)의 컨택부와 중첩할 수 있다. 제1 데이터 라인(DL1)은 제3 화소 회로에 제1 데이터 전압(Vdata1)을 공급할 수 있다. 제3 화소 회로는 제3 애노드 연결 전극(ANE3)을 통해 제3 화소 전극(PE3)에 구동 전류를 공급할 수 있고, 제3 화소의 발광 소자는 제3 발광 영역(EA3)을 통해 제3 색의 광을 방출할 수 있다.
제1 및 제2 데이터 라인(DL1, DL2)은 제1 및 제3 발광 영역(EA1, EA3)과 중첩하고, 제2 발광 영역(EA2)과 중첩하지 않을 수 있다. 제1 화소 전극들(PE1) 중 일부의 제1 화소 전극(PE1)은 대부분 중첩하는 제2 화소 회로 영역(PCA2)보다 멀리 배치된 제1 화소 회로 영역(PCA1)의 화소 회로에 전기적으로 연결될 수 있다. 제2 데이터 라인(DL2)과 중첩하는 제1 화소 전극(PE1)은 제2 화소 회로 영역(PCA2)과 대부분 중첩할 수 있고, 제2 화소 회로 영역(PCA2)보다 멀리 배치된 제1 화소 회로 영역(PCA1)의 화소 회로에 전기적으로 연결될 수 있다. 예를 들어, 제n+1 번째 제2 데이터 라인(DL2[n+1])과 중첩하고 제k 행(ROWk)에 배치된 제1 화소 전극(PE1)은 제n+1 번째 제1 데이터 라인(DL1[n+1])에 전기적으로 연결될 수 있다.
제1 화소 전극들(PE1) 중 다른 일부의 제1 화소 전극(PE1)은 제2 화소 회로 영역(PCA2)과 중첩하지 않을 수 있다. 제1 데이터 라인(DL1)과 중첩하는 제1 화소 전극(PE1)은 제1 화소 회로 영역(PCA1)과 과반 이상 중첩할 수 있고, 해당 제1 화소 회로 영역(PCA1)의 화소 회로에 전기적으로 연결될 수 있다. 예를 들어, 제n+2 번째 제1 데이터 라인(DL1[n+2])과 중첩하는 제1 화소 전극(PE1)은 제n+2 번째 제1 데이터 라인(DL1[n+2])에 전기적으로 연결될 수 있다.
제1 화소 전극들(PE1) 중 일부의 제1 화소 전극(PE1)은 상대적으로 멀리 배치된 화소 회로로부터 구동 전류를 수신할 수 있고, 제1 화소 전극들(PE1) 중 다른 일부의 제1 화소 전극(PE1)은 과반 이상 중첩하는 화소 회로로부터 구동 전류를 수신할 수 있다. 제1 화소 전극들(PE1) 중 일부의 제1 화소 전극(PE1)은 중첩하지 않는 제1 데이터 라인(DL1)에 전기적으로 연결될 수 있고, 제1 화소 전극들(PE1) 중 다른 일부의 제1 화소 전극(PE1)은 중첩하는 제1 데이터 라인(DL1)에 전기적으로 연결될 수 있다. 따라서, 표시 장치(10)는 제1 데이터 라인들(DL1)을 인접하게 배치하고, 제1 및 제2 데이터 라인들(DL1, DL2)을 이격되게 배치함으로써, 제1 및 제2 데이터 라인(DL1, DL2)의 충전 시 데이터 커플링이 발생하는 것을 방지할 수 있다.
제2 화소 전극들(PE2)은 제1 및 제2 데이터 라인(DL1, DL2) 사이에 배치될 수 있다. 제2 화소 전극(PE2)은 상당 중첩하는 제2 화소 회로 영역(PCA2)보다 멀리 배치된 제2 화소 회로 영역(PCA2)의 화소 회로에 전기적으로 연결될 수 있다. 예를 들어, 제k+1 행(ROWk+1)에 배치된 제2 화소 전극(PE2)은 상당 부분 중첩하는 제2 화소 회로 영역(PCA2)의 상측에 배치된 제2 화소 회로 영역(PCA2)의 화소 회로에 전기적으로 연결될 수 있다. 제n+1 번째 제2 데이터 라인(DL2[n+1]) 및 제n+1 번째 제1 데이터 라인(DL1[n+1]) 사이에 배치된 제2 화소 전극(PE2)은 제n+1 번째 제2 데이터 라인(DL2[n+1])에 전기적으로 연결될 수 있고, 제n+2 번째 제1 데이터 라인(DL1[n+2]) 및 제n+2 번째 제2 데이터 라인(DL2[n+2]) 사이에 배치된 제2 화소 전극(PE2)은 제n+2 번째 제2 데이터 라인(DL2[n+2])에 전기적으로 연결될 수 있다. 제n+1 번째 제2 데이터 라인(DL2[n+1]) 및 제n+2 번째 제2 데이터 라인(DL2[n+2])은 제n+1 번째 제1 데이터 라인(DL1[n+1]) 및 제n+2 번째 제1 데이터 라인(DL1[n+2])을 사이에 두고 이격될 수 있다.
제3 화소 전극들(PE3) 중 일부의 제3 화소 전극(PE3)은 대부분 중첩하는 제2 화소 회로 영역(PCA2)보다 멀리 배치된 제3 화소 회로 영역(PCA3)의 화소 회로에 전기적으로 연결될 수 있다. 제2 데이터 라인(DL2)과 중첩하는 제3 화소 전극(PE3)은 제2 화소 회로 영역(PCA2)과 대부분 중첩할 수 있고, 제2 화소 회로 영역(PCA2)보다 멀리 배치된 제3 화소 회로 영역(PCA3)의 화소 회로에 전기적으로 연결될 수 있다. 예를 들어, 제n+1 번째 제2 데이터 라인(DL2[n+1])과 중첩하고 제k+2 행(ROWk+2)에 배치된 제3 화소 전극(PE3)은 제n+1 번째 제1 데이터 라인(DL1[n+1])에 전기적으로 연결될 수 있다.
제3 화소 전극들(PE3) 중 다른 일부의 제3 화소 전극(PE3)은 제2 화소 회로 영역(PCA2)과 중첩하지 않을 수 있다. 제1 데이터 라인(DL1)과 중첩하는 제3 화소 전극(PE3)은 제3 화소 회로 영역(PCA3)과 과반 이상 중첩할 수 있고, 해당 제3 화소 회로 영역(PCA3)의 화소 회로에 전기적으로 연결될 수 있다. 예를 들어, 제n+2 번째 제1 데이터 라인(DL1[n+2])과 중첩하는 제3 화소 전극(PE3)은 제n+2 번째 제1 데이터 라인(DL1[n+2])에 전기적으로 연결될 수 있다.
제3 화소 전극들(PE3) 중 일부의 제3 화소 전극(PE3)은 상대적으로 멀리 배치된 화소 회로로부터 구동 전류를 수신할 수 있고, 제3 화소 전극들(PE3) 중 다른 일부의 제3 화소 전극(PE3)은 과반 이상 중첩하는 화소 회로로부터 구동 전류를 수신할 수 있다. 제3 화소 전극들(PE3) 중 일부의 제3 화소 전극(PE3)은 중첩하지 않는 제1 데이터 라인(DL1)에 전기적으로 연결될 수 있고, 제3 화소 전극들(PE3) 중 다른 일부의 제3 화소 전극(PE3)은 중첩하는 제1 데이터 라인(DL1)에 전기적으로 연결될 수 있다. 따라서, 표시 장치(10)는 제1 데이터 라인들(DL1)을 인접하게 배치하고, 제1 및 제2 데이터 라인들(DL1, DL2)을 이격되게 배치함으로써, 제1 및 제2 데이터 라인(DL1, DL2)의 충전 시 데이터 커플링이 발생하는 것을 방지할 수 있다.
도 8은 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 8을 참조하면, 화소(SP)는 제1 게이트 라인(GWL), 제2 게이트 라인(GCL), 제3 게이트 라인(GIL), 제4 게이트 라인(GBL), 발광 제어 라인(EML), 데이터 라인(DL), 구동 전압 라인(VDDL), 제1 초기화 전압 라인(VIL1), 제2 초기화 전압 라인(VIL2), 바이어스 전압 라인(VBL), 및 저전위 라인(VSSL)에 접속될 수 있다.
화소(SP)는 화소 회로(PC) 및 발광 소자(ED)를 포함할 수 있다. 화소 회로(PC)는 도 7의 화소 회로 영역(PCA)에 배치될 수 있으나, 화소 회로(PC)의 구성은 도 8의 실시예에 한정되지 않는다. 예를 들어, 화소 회로(PC)는 제1 내지 제8 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7, ST8) 및 제1 커패시터(C1)를 포함할 수 있다. 다른 예를 들어, 화소 회로(PC)는 적어도 하나의 트랜지스터가 생략되거나 적어도 하나의 트랜지스터가 추가됨으로써, 설계 변경될 수 있다.
제1 트랜지스터(ST1)는 발광 소자(ED)에 공급되는 구동 전류를 제어할 수 있다. 제1 트랜지스터(ST1)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제3 노드(N3)에 접속되고, 제1 전극은 제1 노드(N1)에 접속되며, 제2 전극은 제2 노드(N2)에 접속될 수 있다. 예를 들어, 제1 트랜지스터(ST1)의 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압에 따라 소스-드레인 전류(Isd, 이하 "구동 전류"라 칭함)를 제어할 수 있다. 제1 트랜지스터(ST1)의 채널을 통해 흐르는 구동 전류(Isd)는 제1 트랜지스터(ST1)의 소스 전극과 게이트 전극 간의 전압(Vsg)과 문턱 전압(Vth)의 차이의 제곱에 비례할 수 있다(Isd = k × (Vsg - Vth)2). 여기에서, k는 제1 트랜지스터(ST1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vsg는 제1 트랜지스터(ST1)의 소스-게이트 전압, Vth는 제1 트랜지스터(ST1)의 문턱 전압을 의미한다.
발광 소자(ED)는 구동 전류(Isd)를 수신하여 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류(Isd)의 크기에 비례할 수 있다. 발광 소자(ED)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 발광층을 포함할 수 있다. 발광 소자(ED)의 제1 전극은 제4 노드(N4)에 접속될 수 있다. 발광 소자(ED)의 제1 전극은 제4 노드(N4)를 통해 제6 트랜지스터(ST6)의 제2 전극과 제7 트랜지스터(ST7)의 제1 전극에 접속될 수 있다. 예를 들어, 발광 소자(ED)의 제1 전극은 애노드 전극 또는 화소 전극(PE)일 수 있고, 제2 전극은 캐소드 전극 또는 공통 전극(도 9의 CAT)일 수 있으나, 이에 한정되지 않는다.
제2 트랜지스터(ST2)는 제1 게이트 라인(GWL)의 제1 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 제1 전극인 제1 노드(N1)를 전기적으로 연결할 수 있다. 여기에서, 제1 게이트 신호는 도 6의 스캔 기입 신호(GW)일 수 있으나, 이에 한정되지 않는다. 제2 트랜지스터(ST2)는 제1 게이트 신호를 기초로 턴-온됨으로써, 데이터 전압을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 제1 게이트 라인(GWL)에 접속되고, 제1 전극은 데이터 라인(DL)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 제2 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 제1 전극, 제5 트랜지스터(ST5)의 제2 전극, 및 제8 트랜지스터(ST8)의 제2 전극에 접속될 수 있다. 예를 들어, 제2 트랜지스터(ST2)의 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제3 트랜지스터(ST3)는 제2 게이트 라인(GCL)의 제2 게이트 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 제2 전극인 제2 노드(N2)와 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3)를 전기적으로 연결할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 제2 게이트 라인(GCL)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제3 트랜지스터(ST3)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 제2 전극 및 제6 트랜지스터(ST6)의 제1 전극에 접속될 수 있다. 제3 트랜지스터(ST3)의 제2 전극은 제3 노드(N3)를 통해 제1 트랜지스터(ST1)의 게이트 전극, 제4 트랜지스터(ST4)의 제1 전극, 및 제1 커패시터(C1)의 제1 커패시터 전극에 접속될 수 있다. 예를 들어, 제3 트랜지스터(ST3)의 제1 전극은 드레인 전극이고 제2 전극은 소스 전극일 수 있으나, 이에 한정되지 않는다.
제4 트랜지스터(ST4)는 제3 게이트 라인(GIL)의 제3 게이트 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3) 및 제1 초기화 전압 라인(VIL1)을 전기적으로 연결할 수 있다. 제4 트랜지스터(ST4)는 제3 게이트 신호를 기초로 턴-온됨으로써, 제1 트랜지스터(ST1)의 게이트 전극을 제1 초기화 전압으로 방전시킬 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 제3 게이트 라인(GIL)에 접속되고, 제1 전극은 제3 노드(N3)에 접속되며, 제2 전극은 제1 초기화 전압 라인(VIL1)에 접속될 수 있다. 제4 트랜지스터(ST4)의 제1 전극은 제3 노드(N3)를 통해 제1 트랜지스터(ST1)의 게이트 전극, 제3 트랜지스터(ST3)의 제2 전극, 및 제1 커패시터(C1)의 제1 커패시터 전극에 접속될 수 있다. 예를 들어, 제4 트랜지스터(ST4) 각각의 제1 전극은 드레인 전극이고 제2 전극은 소스 전극일 수 있으나, 이에 한정되지 않는다.
제5 트랜지스터(ST5)는 발광 제어 라인(EML)의 발광 신호에 의해 턴-온되어 구동 전압 라인(VDDL)과 제1 트랜지스터(ST1)의 제1 전극인 제1 노드(N1)를 전기적으로 연결할 수 있다. 제5 트랜지스터(ST5)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 제1 전극은 구동 전압 라인(VDDL)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제5 트랜지스터(ST5)의 제2 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 제1 전극, 제2 트랜지스터(ST2)의 제2 전극, 및 제8 트랜지스터(ST8)의 제2 전극에 접속될 수 있다. 예를 들어, 제5 트랜지스터(ST5)의 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제6 트랜지스터(ST6)는 발광 제어 라인(EML)의 발광 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 제2 전극인 제2 노드(N2)와 발광 소자(ED)의 제1 전극인 제4 노드(N4)를 전기적으로 연결할 수 있다. 제6 트랜지스터(ST6)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 제4 노드(N4)에 접속될 수 있다. 제6 트랜지스터(ST6)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 제2 전극 및 제3 트랜지스터(ST3)의 제1 전극에 접속될 수 있다. 제6 트랜지스터(ST6)의 제2 전극은 제4 노드(N4)를 통해 발광 소자(ED)의 제1 전극 및 제7 트랜지스터(ST7)의 제1 전극에 접속될 수 있다. 예를 들어, 제6 트랜지스터(ST6)의 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제5 트랜지스터(ST5), 제1 트랜지스터(ST1), 및 제6 트랜지스터(ST6)가 모두 턴-온되는 경우, 구동 전류(Isd)는 발광 소자(ED)에 공급될 수 있다.
제7 트랜지스터(ST7)는 제4 게이트 라인(GBL)의 제4 게이트 신호에 의해 턴-온되어 제2 초기화 전압 라인(VIL2)과 발광 소자(ED)의 제1 전극인 제4 노드(N4)를 전기적으로 연결할 수 있다. 제7 트랜지스터(ST7)는 제4 게이트 신호를 기초로 턴-온됨으로써, 발광 소자(ED)의 제1 전극을 제2 초기화 전압으로 방전시킬 수 있다. 예를 들어, 제1 내지 제3 화소 회로 각각에 공급되는 제2 초기화 전압들은 화소 별로 서로 다를 수 있으나, 이에 한정되지 않는다. 제7 트랜지스터(ST7)의 게이트 전극은 제4 게이트 라인(GBL)에 접속되고, 제1 전극은 제4 노드(N4)에 접속되며, 제2 전극은 제2 초기화 전압 라인(VIL2)에 접속될 수 있다. 제7 트랜지스터(ST7)의 제1 전극은 제4 노드(N4)를 통해 발광 소자(ED)의 제1 전극 및 제6 트랜지스터(ST6)의 제2 전극에 접속될 수 있다.
제8 트랜지스터(ST8)는 제4 게이트 라인(GBL)의 제4 게이트 신호에 의해 턴-온되어 바이어스 전압 라인(VBL) 및 제1 트랜지스터(ST1)의 제1 전극인 제1 노드(N1)를 전기적으로 연결할 수 있다. 제8 트랜지스터(ST8)는 제4 게이트 신호를 기초로 턴-온됨으로써, 바이어스 전압을 제1 노드(N1)에 공급할 수 있다. 제8 트랜지스터(ST8)의 게이트 전극은 제4 게이트 라인(GBL)에 접속되고, 제1 전극은 바이어스 전압 라인(VBL)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제8 트랜지스터(ST8)의 제1 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 제1 전극, 제2 트랜지스터(ST2)의 제2 전극, 및 제5 트랜지스터(ST5)의 제2 전극에 접속될 수 있다. 예를 들어, 제8 트랜지스터(ST8)의 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7), 및 제8 트랜지스터(ST8) 각각은 실리콘 기반의 반도체 영역을 포함할 수 있다. 예를 들어, 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7), 및 제8 트랜지스터(ST8) 각각은 저온 다결정 실리콘(Low Temperature Polycrystalline Silicon; LTPS)으로 이루어진 반도체 영역을 포함할 수 있다. 저온 다결정 실리콘으로 이루어진 반도체 영역은 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 표시 장치(10)는 턴-온 특성이 우수한 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7), 및 제8 트랜지스터(ST8)를 포함함으로써, 복수의 화소(SP)를 안정적이고 효율적으로 구동할 수 있다.
제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7), 및 제8 트랜지스터(ST8) 각각은 p-타입 트랜지스터에 해당할 수 있다. 예를 들어, 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7), 및 제8 트랜지스터(ST8) 각각은 게이트 전극에 인가되는 게이트 로우 전압을 기초로 제1 전극으로 유입되는 전류를 제2 전극으로 출력할 수 있다.
제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 산화물 기반의 반도체 영역을 포함할 수 있다. 예를 들어, 제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 산화물 기반의 반도체 영역의 상부에 게이트 전극이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 코플라나 구조를 갖는 트랜지스터는 누설 전류(Leakage Current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다. 따라서, 표시 장치(10)는 누설 전류(Leakage Current) 특성이 우수한 제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4)를 포함함으로써, 화소 내부에서 누설 전류가 흐르는 것을 방지할 수 있고, 화소 내부의 전압을 안정적으로 유지할 수 있다.
제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 n-타입 트랜지스터에 해당할 수 있다. 예를 들어, 제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 게이트 전극에 인가되는 게이트 하이 전압을 기초로 제1 전극으로 유입되는 전류를 제2 전극으로 출력할 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3)와 구동 전압 라인(VDDL) 사이에 접속될 수 있다. 예를 들어, 제1 커패시터(C1)의 제1 커패시터 전극은 제3 노드(N3)에 접속되고, 제1 커패시터(C1)의 제2 커패시터 전극은 구동 전압 라인(VDDL)에 접속됨으로써, 구동 전압 라인(VDDL)과 제1 트랜지스터(ST1)의 게이트 전극 사이의 전위 차를 유지할 수 있다.
도 9는 도 8의 화소를 나타내는 단면도이다.
도 9를 참조하면, 제1 트랜지스터(ST1)는 반도체 영역(ACT1), 게이트 전극(GE1), 제1 전극(SE1), 및 제2 전극(DE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 반도체 영역(ACT1), 제1 전극(SE1), 및 제2 전극(DE1)은 제1 액티브층(ACTL1)에 배치되고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제1 게이트층(GTL1)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제1 게이트층(GTL1)의 제1 커패시터 전극(CPE1)의 일 부분일 수 있고, 제1 트랜지스터(ST1)의 반도체 영역(ACT1)과 중첩할 수 있다. 예를 들어, 제1 트랜지스터(ST1)의 반도체 영역(ACT1)은 저온 다결정 실리콘(LTPS)을 포함할 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제1 소스 금속층(SDL1)의 제2 연결 전극(CE2)을 통해 제3 트랜지스터(ST3)의 제2 전극(SE3)에 전기적으로 연결될 수 있다. 제1 트랜지스터(ST1)의 제1 전극(SE1)은 제2 트랜지스터(ST2)의 제2 전극(DE2)과 일체로 형성될 수 있다. 제1 트랜지스터(ST1)의 제2 전극(DE1)은 제1 소스 금속층(SDL1)의 제3 연결 전극(CE3)을 통해 제2 액티브층(ACTL2)에 배치된 제3 트랜지스터(ST3)의 제1 전극(DE3)에 전기적으로 연결될 수 있다.
제2 트랜지스터(ST2)는 반도체 영역(ACT2), 게이트 전극(GE2), 제1 전극(SE2), 및 제2 전극(DE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 반도체 영역(ACT2), 제1 전극(SE2), 및 제2 전극(DE2)은 제1 액티브층(ACTL1)에 배치되고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제1 게이트층(GTL1)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제2 트랜지스터(ST2)의 반도체 영역(ACT2)과 중첩할 수 있다. 예를 들어, 제2 트랜지스터(ST2)의 반도체 영역(ACT2)은 저온 다결정 실리콘(LTPS)을 포함할 수 있다. 제2 트랜지스터(ST2)의 제1 전극(SE2)은 제1 소스 금속층(SDL1)의 제1 연결 전극(CE1)을 통해 제2 소스 금속층(SDL2)의 데이터 라인(DL)에 전기적으로 연결될 수 있다.
제3 트랜지스터(ST3)는 반도체 영역(ACT3), 게이트 전극(GE3), 제1 전극(DE3), 및 제2 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 반도체 영역(ACT3), 제1 전극(DE3), 및 제2 전극(SE3)은 제2 액티브층(ACTL2)에 배치되고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제3 게이트층(GTL3)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제3 트랜지스터(ST3)의 반도체 영역(ACT3)과 중첩할 수 있다. 예를 들어, 제3 트랜지스터(ST3)의 반도체 영역(ACT3)은 산화물을 포함할 수 있다.
제3 트랜지스터(ST3)의 제1 전극(DE3)은 제1 소스 금속층(SDL1)의 제3 연결 전극(CE3)을 통해 제1 액티브층(ACTL1)에 배치된 제1 트랜지스터(ST1)의 제2 전극(DE1)에 전기적으로 연결될 수 있다. 제3 트랜지스터(ST3)의 제2 전극(SE3)은 제2 연결 전극(CE2)을 통해 제1 트랜지스터(ST1)의 게이트 전극(GE1)에 전기적으로 연결될 수 있다.
제1 커패시터(C1)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2)을 포함할 수 있다. 제1 및 제2 커패시터 전극(CPE1, CPE2)은 서로 중첩할 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)은 제1 게이트층(GTL1)에 배치되고, 제2 커패시터 전극(CPE2)은 제2 게이트층(GTL2)에 배치될 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)은 제1 트랜지스터(ST1)의 게이트 전극(GE1)을 포함할 수 있고, 제2 커패시터 전극(CPE2)은 구동 전압 라인(VDDL)에 전기적으로 연결될 수 있다.
표시 패널(100)은 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EDL), 및 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 제1 금속층(BML1), 버퍼층(BF), 제1 액티브층(ACTL1), 제1 게이트 절연층(GI1), 제1 게이트층(GTL1), 제2 게이트 절연층(GI2), 제2 게이트층(GTL2), 제1 층간 절연층(ILD1), 제2 액티브층(ACT2), 제3 게이트 절연층(GI3), 제3 게이트층(GTL3), 제2 층간 절연층(ILD2), 제1 소스 금속층(SDL1), 제3 층간 절연층(ILD3), 제2 소스 금속층(SDL2), 보호층(PAS), 및 평탄화층(OC)을 포함할 수 있다.
제1 금속층(BML1)은 기판(SUB) 상에 배치될 수 있다. 제1 금속층(BML1)은 제1 트랜지스터(ST1)의 반도체 영역(ACT1)과 중첩할 수 있다. 예를 들어, 제1 금속층(BML1)은 차광 물질을 포함할 수 있다. 제1 금속층(BML1)은 제1 트랜지스터(ST1)의 하부에 배치되어, 제1 트랜지스터(ST1)에 입사되는 광을 차단할 수 있다.
버퍼층(BF)은 제1 금속층(BML1) 상에 배치될 수 있다. 예를 들어, 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
제1 액티브층(ACTL1)은 버퍼층(BF) 상에 배치될 수 있다. 제1 액티브층(ACTL1)은 실리콘 기반의 물질을 포함할 수 있다. 예를 들어, 제1 액티브층(ACTL1)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제1 액티브층(ACTL1)은 제1 트랜지스터(ST1) 및 제2 트랜지스터(ST2) 각각의 반도체 영역(ACT1, ACT2), 제1 전극(SE1, SE2), 및 제2 전극(DE1, DE2)을 포함할 수 있다.
제1 게이트 절연층(GI1)은 제1 액티브층(ACTL1) 상에 배치될 수 있다. 제1 게이트 절연층(GI1)은 제1 액티브층(ACTL1)과 제1 게이트층(GTL1)을 절연시킬 수 있다.
제1 게이트층(GTL1)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 게이트층(GTL1)은 제1 트랜지스터(ST1) 및 제2 트랜지스터(ST2) 각각의 게이트 전극(GE1, GE2), 및 제1 커패시터 전극(CPE1)을 포함할 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트층(GTL1) 상에 배치될 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트층(GTL1)과 제2 게이트층(GTL2)을 절연시킬 수 있다.
제2 게이트층(GTL2)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제2 게이트층(GTL2)은 제2 커패시터 전극(CPE2) 및 제2 금속층(BML2)을 포함할 수 있다. 제2 금속층(BML2)은 제3 트랜지스터(ST3)의 반도체 영역(ACT3)과 중첩할 수 있다. 제2 금속층(BML2)은 차광 물질을 포함할 수 있다. 제2 금속층(BML2)은 제3 트랜지스터(ST3)의 하부에 배치되어, 제3 트랜지스터(ST3)에 입사되는 광을 차단할 수 있다.
제1 층간 절연층(ILD1)은 제2 게이트층(GTL2) 상에 배치될 수 있다. 제1 층간 절연층(ILD1)은 제2 게이트층(GTL2)과 제2 액티브층(ACTL2)을 절연시킬 수 있다.
제2 액티브층(ACTL2)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 제2 액티브층(ACTL2)은 산화물 기반의 물질을 포함할 수 있다. 제2 액티브층(ACTL2)은 제3 트랜지스터(ST3)의 반도체 영역(ACT3), 제1 전극(DE3), 및 제2 전극(SE3)을 포함할 수 있다.
제3 게이트 절연층(GI3)은 제2 액티브층(ACTL2) 상에 배치될 수 있다. 제3 게이트 절연층(GI3)은 제2 액티브층(ACTL2)과 제3 게이트층(GTL3)을 절연시킬 수 있다.
제3 게이트층(GTL3)은 제3 게이트 절연층(GI3) 상에 배치될 수 있다. 제3 게이트층(GTL3)은 제3 트랜지스터(ST3)의 게이트 전극(GE3)을 포함할 수 있다.
제2 층간 절연층(ILD2)은 제3 게이트층(GTL3) 상에 배치될 수 있다. 제2 층간 절연층(ILD2)은 제3 게이트층(GTL3)과 제1 소스 금속층(SDL1)을 절연시킬 수 있다.
제1 소스 금속층(SDL1)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 제1 소스 금속층(SDL1)은 제1 내지 제3 연결 전극(CE1, CE2, CE3)을 포함할 수 있다.
제3 층간 절연층(ILD3)은 제1 소스 금속층(SDL1) 상에 배치될 수 있다. 제3 층간 절연층(ILD3)은 제1 소스 금속층(SDL1)과 제2 소스 금속층(SDL2)을 절연시킬 수 있다.
제2 소스 금속층(SDL2)은 제3 층간 절연층(ILD3) 상에 배치될 수 있다. 제2 소스 금속층(SDL2)은 데이터 라인(DL) 및 애노드 연결 전극(ANE)을 포함할 수 있다. 데이터 라인(DL)은 도 7에 도시된 제1 및 제2 데이터 라인(DL1, DL2) 중 하나일 수 있으나, 이에 한정되지 않는다. 애노드 연결 전극(ANE)은 화소 회로(PC)로부터 수신된 구동 전류를 발광 소자(ED)에 공급할 수 있다. 애노드 연결 전극(ANE)은 도 7에 도시된 제1 내지 제3 애노드 연결 전극(ANE1, ANE2, ANE3) 중 하나일 수 있으나, 이에 한정되지 않는다.
보호층(PAS)은 제2 소스 금속층(SDL2) 상에 배치될 수 있다. 보호층(PAS)은 화소들(SP)의 화소 회로(PC)를 보호할 수 있다.
평탄화층(OC)은 보호층(PAS) 상에 배치될 수 있다. 평탄화층(OC)은 박막 트랜지스터층(TFTL)의 상단을 평탄화시킬 수 있다. 평탄화층(OC)은 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있다.
발광 소자층(EDL)은 화소 정의막(PDL) 및 발광 소자(ED)를 포함할 수 있다. 화소 정의막(PDL)은 평탄화층(OC) 상에 배치될 수 있다. 화소 정의막(PDL)은 복수의 발광 영역(EA)을 정의할 수 있다. 화소 정의막(PDL)은 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있다. 발광 영역(EA)은 도 7에 도시된 제1 내지 제3 발광 영역(EA1, EA2, EA3) 중 하나일 수 있으나, 이에 한정되지 않는다.
발광 소자(ED)는 화소 전극(PE), 발광층(EL), 및 공통 전극(CAT)을 포함할 수 있다. 화소 전극(PE)은 평탄화층(OC) 상에 배치될 수 있다. 화소 전극(PE)은 화소 정의막(PDL)에 의해 정의되는 복수의 발광 영역(EA) 중 하나와 중첩할 수 있다. 화소 전극(PE)은 화소 회로(PC)로부터 구동 전류를 수신할 수 있다. 화소 전극(PE)은 도 7에 도시된 제1 내지 제3 화소 전극(PE1, PE2, PE3) 중 하나일 수 있으나, 이에 한정되지 않는다.
발광층(EL)은 화소 전극(PE) 상에 배치될 수 있다. 예를 들어, 발광층(EL)은 유기 물질로 이루어진 유기 발광층일 수 있으나, 이에 한정되지 않는다. 발광층(EL)이 유기 발광층에 해당하는 경우, 화소 회로(PC)가 화소 전극(PE)에 소정의 전압을 인가하고, 공통 전극(CAT)이 공통 전압 또는 캐소드 전압을 수신하면, 정공과 전자 각각이 정공 수송층과 전자 수송층을 통해 유기 발광층(EL)으로 이동할 수 있고, 정공과 전자가 유기 발광층(EL)에서 서로 결합하여 광을 방출할 수 있다.
공통 전극(CAT)은 발광층(EL) 상에 배치될 수 있다. 예를 들어, 공통 전극(CAT)은 복수의 화소(SP) 별로 구분되지 않고 전체 화소(SP)에 공통되는 전극 형태로 구현될 수 있다. 공통 전극(CAT)은 복수의 발광 영역(EA)에서 발광층(EL) 상에 배치될 수 있고, 복수의 발광 영역(EA)을 제외한 영역에서 화소 정의막(PDL) 상에 배치될 수 있다.
봉지층(TFEL)은 공통 전극(CAT) 상에 배치되어, 복수의 발광 소자(ED)를 덮을 수 있다. 봉지층(TFEL)은 적어도 하나의 무기막을 포함하여, 복수의 발광 소자(ED)에 산소 또는 수분이 침투되는 것을 방지할 수 있다. 봉지층(TFEL)은 적어도 하나의 유기막을 포함하여 먼지와 같은 이물질로부터 복수의 발광 소자(ED)를 보호할 수 있다.
도 10은 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다. 도 10의 화소는 도 8의 화소에서 제8 트랜지스터(ST8)가 제외된 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 10을 참조하면, 화소(SP)는 제1 게이트 라인(GWL), 제2 게이트 라인(GCL), 제3 게이트 라인(GIL), 제4 게이트 라인(GBL), 발광 제어 라인(EML), 데이터 라인(DL), 구동 전압 라인(VDDL), 제1 초기화 전압 라인(VIL1), 제2 초기화 전압 라인(VIL2), 및 저전위 라인(VSSL)에 접속될 수 있다.
화소(SP)는 화소 회로(PC) 및 발광 소자(ED)를 포함할 수 있다. 화소 회로(PC)는 도 7의 화소 회로 영역(PCA)에 배치될 수 있으나, 화소 회로(PC)의 구성은 도 10의 실시예에 한정되지 않는다. 예를 들어, 화소 회로(PC)는 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 및 제1 커패시터(C1)를 포함할 수 있다.
도 10의 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 및 제1 커패시터(C1)의 구성 및 연결 관계는 도 8의 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 및 제1 커패시터(C1)의 구성 및 연결 관계와 실질적으로 동일할 수 있다.
제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 및 제7 트랜지스터(ST7) 각각은 실리콘 기반의 반도체 영역을 포함할 수 있다. 예를 들어, 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 및 제7 트랜지스터(ST7) 각각은 저온 다결정 실리콘(Low Temperature Polycrystalline Silicon; LTPS)으로 이루어진 반도체 영역을 포함할 수 있다. 저온 다결정 실리콘으로 이루어진 반도체 영역은 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 표시 장치(10)는 턴-온 특성이 우수한 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 및 제7 트랜지스터(ST7)를 포함함으로써, 복수의 화소(SP)를 안정적이고 효율적으로 구동할 수 있다.
제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 및 제7 트랜지스터(ST7) 각각은 p-타입 트랜지스터에 해당할 수 있다. 예를 들어, 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 및 제7 트랜지스터(ST7) 각각은 게이트 전극에 인가되는 게이트 로우 전압을 기초로 제1 전극으로 유입되는 전류를 제2 전극으로 출력할 수 있다.
제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 산화물 기반의 반도체 영역을 포함할 수 있다. 예를 들어, 제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 산화물 기반의 반도체 영역의 상부에 게이트 전극이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 코플라나 구조를 갖는 트랜지스터는 누설 전류(Leakage Current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다. 따라서, 표시 장치(10)는 누설 전류(Leakage Current) 특성이 우수한 제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4)를 포함함으로써, 화소 내부에서 누설 전류가 흐르는 것을 방지할 수 있고, 화소 내부의 전압을 안정적으로 유지할 수 있다.
제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 n-타입 트랜지스터에 해당할 수 있다. 예를 들어, 제3 트랜지스터(ST3) 및 제4 트랜지스터(ST4) 각각은 게이트 전극에 인가되는 게이트 하이 전압을 기초로 제1 전극으로 유입되는 전류를 제2 전극으로 출력할 수 있다.
도 11은 또 다른 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다. 도 11의 화소는 도 10의 화소에서 제3 및 제4 트랜지스터(ST3, ST4)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 11을 참조하면, 화소(SP)는 제1 게이트 라인(GWL), 제2 게이트 라인(GCL), 제3 게이트 라인(GIL), 제4 게이트 라인(GBL), 발광 제어 라인(EML), 데이터 라인(DL), 구동 전압 라인(VDDL), 제1 초기화 전압 라인(VIL1), 제2 초기화 전압 라인(VIL2), 및 저전위 라인(VSSL)에 접속될 수 있다.
화소(SP)는 화소 회로(PC) 및 발광 소자(ED)를 포함할 수 있다. 화소 회로(PC)는 도 7의 화소 회로 영역(PCA)에 배치될 수 있으나, 화소 회로(PC)의 구성은 도 11의 실시예에 한정되지 않는다. 예를 들어, 화소 회로(PC)는 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 및 제1 커패시터(C1)를 포함할 수 있다.
도 11의 제1, 제2, 제5 내지 제7 트랜지스터(ST1, ST2, ST5, ST6, ST7) 및 제1 커패시터(C1)의 구성 및 연결 관계는 도 8의 제1, 제2, 제5 내지 제7 트랜지스터(ST1, ST2, ST5, ST6, ST7) 및 제1 커패시터(C1)의 구성 및 연결 관계와 실질적으로 동일할 수 있다.
제3 트랜지스터(ST3)는 제2 게이트 라인(GCL)의 제2 게이트 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 제2 전극인 제2 노드(N2)와 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3)를 전기적으로 연결할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 제2 게이트 라인(GCL)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제3 트랜지스터(ST3)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 제2 전극 및 제6 트랜지스터(ST6)의 제1 전극에 접속될 수 있다. 제3 트랜지스터(ST3)의 제2 전극은 제3 노드(N3)를 통해 제1 트랜지스터(ST1)의 게이트 전극, 제4 트랜지스터(ST4)의 제1 전극, 및 제1 커패시터(C1)의 제1 커패시터 전극에 접속될 수 있다. 예를 들어, 제3 트랜지스터(ST3)의 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제4 트랜지스터(ST4)는 제3 게이트 라인(GIL)의 제3 게이트 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 게이트 전극인 제3 노드(N3) 및 제1 초기화 전압 라인(VIL1)을 전기적으로 연결할 수 있다. 제4 트랜지스터(ST4)는 제3 게이트 신호를 기초로 턴-온됨으로써, 제1 트랜지스터(ST1)의 게이트 전극을 제1 초기화 전압으로 방전시킬 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 제3 게이트 라인(GIL)에 접속되고, 제1 전극은 제3 노드(N3)에 접속되며, 제2 전극은 제1 초기화 전압 라인(VIL1)에 접속될 수 있다. 제4 트랜지스터(ST4)의 제1 전극은 제3 노드(N3)를 통해 제1 트랜지스터(ST1)의 게이트 전극, 제3 트랜지스터(ST3)의 제2 전극, 및 제1 커패시터(C1)의 제1 커패시터 전극에 접속될 수 있다. 예를 들어, 제4 트랜지스터(ST4) 각각의 제1 전극은 소스 전극이고 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 각각은 실리콘 기반의 반도체 영역을 포함할 수 있다. 예를 들어, 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 각각은 저온 다결정 실리콘(Low Temperature Polycrystalline Silicon; LTPS)으로 이루어진 반도체 영역을 포함할 수 있다. 저온 다결정 실리콘으로 이루어진 반도체 영역은 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 표시 장치(10)는 턴-온 특성이 우수한 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7)를 포함함으로써, 복수의 화소(SP)를 안정적이고 효율적으로 구동할 수 있다.
제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 각각은 p-타입 트랜지스터에 해당할 수 있다. 예를 들어, 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6, ST7) 각각은 게이트 전극에 인가되는 게이트 로우 전압을 기초로 제1 전극으로 유입되는 전류를 제2 전극으로 출력할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 SP: 화소
DL1, DL2: 제1 및 제2 데이터 라인
EA1, EA2, EA3: 제1 내지 제3 발광 영역
PE1, PE2, PE3: 제1 내지 제3 화소 전극
ANE1, ANE2, ANE3: 제1 내지 제3 애노드 연결 전극
PCA1, PCA2, PCA3: 제1 내지 제3 화소 회로 영역

Claims (20)

  1. 서로 다른 색의 광을 방출하는 제1 내지 제3 발광 영역들;
    상기 제1 내지 제3 발광 영역들 각각에 중첩하는 제1 내지 제3 화소 전극들;
    상기 제1 발광 영역들 중 일부와 중첩하고 상기 제1 화소 전극에 전기적으로 연결되며, 일부가 서로 인접하게 배치되는 제1 데이터 라인들;
    상기 제1 발광 영역들 중 다른 일부와 중첩하고 상기 제2 화소 전극에 전기적으로 연결되며, 일부가 서로 인접하게 배치되고 상기 제1 데이터 라인들과 이격되는 제2 데이터 라인들; 및
    하나의 팬 아웃 라인으로부터 수신된 입력을 상기 제1 및 제2 데이터 라인으로 나누어 출력하는 역다중화부를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 인접한 제1 데이터 라인들 중 일부는 상기 제2 데이터 라인들과 중첩하는 제1 화소 전극에 전기적으로 연결되고,
    상기 인접한 제1 데이터 라인들 중 다른 일부는 해당 제1 데이터 라인과 중첩하는 제1 화소 전극에 전기적으로 연결되는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 데이터 라인들은 상기 제3 발광 영역들 중 일부와 중첩하여 상기 제3 화소 전극에 전기적으로 연결되며,
    상기 제2 데이터 라인들은 상기 제3 발광 영역들 중 다른 일부와 중첩하는 표시 장치.
  4. 제3 항에 있어서,
    상기 인접한 제1 데이터 라인들 중 일부는 상기 제2 데이터 라인들과 중첩하는 제3 화소 전극에 전기적으로 연결되고,
    상기 인접한 제1 데이터 라인들 중 다른 일부는 해당 제1 데이터 라인과 중첩하는 제3 화소 전극에 전기적으로 연결되는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 데이터 라인들 및 상기 제2 데이터 라인들은 상기 제2 발광 영역을 사이에 두고 서로 이격되는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 내지 제3 화소 전극들 각각에 구동 전류를 공급하는 제1 내지 제3 화소 회로를 더 포함하고,
    상기 제1 데이터 라인들은 상기 제1 및 제3 화소 회로와 중첩하며,
    상기 제2 데이터 라인들은 상기 제2 화소 회로와 중첩하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 데이터 라인들 및 상기 제2 데이터 라인들은 상기 제1 화소 회로 및 상기 제2 화소 회로를 사이에 두고 서로 이격되거나, 상기 제3 화소 회로 및 상기 제2 화소 회로를 사이에 두고 서로 이격되는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 내지 제3 화소 회로 각각은,
    상기 제1 내지 제3 화소 전극 각각에 공급되는 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극에 데이터 전압을 공급하는 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극 및 상기 제1 트랜지스터의 소스 전극 사이에 연결된 제3 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극을 제1 초기화 전압으로 방전시키는 제4 트랜지스터를 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 및 제2 트랜지스터 각각은 저온 다결정 실리콘으로 이루어진 반도체 영역을 포함하고, 상기 제3 및 제4 트랜지스터 각각은 산화물 기반의 반도체 영역을 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 발광 영역들 및 상기 제3 발광 영역들은 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 교번적으로 배치되고,
    상기 제2 발광 영역들은 상기 제1 발광 영역들 또는 상기 제3 발광 영역들로로부터 상기 제1 방향 및 상기 제2 방향 사이의 제3 방향으로 이격되는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 발광 영역들 및 상기 제3 발광 영역들은 동일 행 및 동일 열에서 서로 교번적으로 배치되고,
    상기 제2 발광 영역들은 상기 제1 및 제3 발광 영역들이 배치된 행들 사이의 행에 배치되고, 상기 제1 및 제3 발광 영역들이 배치된 열들 사이의 열에 배치되는 표시 장치.
  12. 서로 다른 색의 광을 방출하는 제1 내지 제3 발광 영역들;
    상기 제1 내지 제3 발광 영역들 각각에 중첩하는 제1 내지 제3 화소 전극들;
    데이터 전압을 공급하는 제n 내지 제n+2 팬 아웃 라인(n은 양의 정수);
    상기 제n 팬 아웃 라인에 전기적으로 연결된 제n 번째 제1 및 제2 데이터 라인;
    상기 제n+1 팬 아웃 라인에 전기적으로 연결된 제n+1 번째 제1 및 제2 데이터 라인; 및
    상기 제n+2 팬 아웃 라인에 전기적으로 연결된 제n+2 번째 제1 및 제2 데이터 라인을 포함하고,
    상기 제n 번째 제2 데이터 라인 및 상기 제n+1 번째 제2 데이터 라인은 서로 인접하게 배치되며,
    상기 제n+1 번째 제1 데이터 라인 및 상기 제n+2 번째 제1 데이터 라인은 서로 인접하게 배치되어 상기 제n 번째 제2 데이터 라인 및 상기 제n+1 번째 제2 데이터 라인과 이격되는 표시 장치.
  13. 제12 항에 있어서,
    상기 제n+1 번째 제1 데이터 라인 및 상기 제n+2 번째 제1 데이터 라인은 상기 제1 발광 영역들 중 일부와 중첩하고,
    상기 제n 번째 제2 데이터 라인 및 상기 제n+1 번째 제2 데이터 라인은 상기 제1 발광 영역들 중 다른 일부와 중첩하는 표시 장치.
  14. 제12 항에 있어서,
    상기 제n+1 번째 제1 데이터 라인 및 상기 제n+2 번째 제1 데이터 라인은 상기 제3 발광 영역들 중 일부와 중첩하고,
    상기 제n 번째 제2 데이터 라인 및 상기 제n+1 번째 제2 데이터 라인은 상기 제3 발광 영역들 중 다른 일부와 중첩하는 표시 장치.
  15. 제12 항에 있어서,
    상기 제n+1 번째 제2 데이터 라인 및 상기 제n+1 번째 제1 데이터 라인은 상기 제2 발광 영역을 사이에 두고 서로 이격되는 표시 장치.
  16. 제12 항에 있어서,
    상기 제n+1 번째 제1 데이터 라인은 상기 제n 번째 제2 데이터 라인 및 상기 제n+1 번째 제2 데이터 라인과 중첩하는 제1 화소 전극에 전기적으로 연결되고,
    상기 제n+2 번째 제1 데이터 라인은 상기 제n+1 번째 제1 데이터 라인 및 상기 제n+2 번째 제1 데이터 라인과 중첩하는 제1 화소 전극에 전기적으로 연결되는 표시 장치.
  17. 제12 항에 있어서,
    상기 제1 내지 제3 화소 전극들 각각에 구동 전류를 공급하는 제1 내지 제3 화소 회로를 더 포함하고,
    상기 제1 데이터 라인들은 상기 제1 및 제3 화소 회로와 중첩하며,
    상기 제2 데이터 라인들은 상기 제2 화소 회로와 중첩하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제n+1 번째 제2 데이터 라인 및 상기 제n+1 번째 제1 데이터 라인은 상기 제1 화소 회로 및 상기 제2 화소 회로를 사이에 두고 서로 이격되거나, 상기 제3 화소 회로 및 상기 제2 화소 회로를 사이에 두고 서로 이격되는 표시 장치.
  19. 서로 다른 색의 광을 방출하는 제1 및 제2 발광 영역들;
    상기 제1 내지 제2 발광 영역들 각각에 중첩하는 제1 및 제2 화소 전극들;
    상기 제1 화소 전극에 전기적으로 연결되며, 일부가 서로 인접하게 배치되는 제1 데이터 라인들;
    상기 제2 화소 전극에 전기적으로 연결되며, 일부가 서로 인접하게 배치되고 상기 제1 데이터 라인들과 이격되는 제2 데이터 라인들; 및
    상기 제1 및 제2 화소 전극들 각각에 구동 전류를 공급하는 제1 및 제2 화소 회로를 포함하고,
    상기 제1 및 제2 화소 회로 각각은,
    상기 제1 및 제2 화소 전극 각각에 공급되는 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극에 데이터 전압을 공급하는 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극 및 상기 제1 트랜지스터의 소스 전극 사이에 연결된 제3 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극을 제1 초기화 전압으로 방전시키는 제4 트랜지스터를 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 및 제2 트랜지스터 각각은 저온 다결정 실리콘으로 이루어진 반도체 영역을 포함하고, 상기 제3 및 제4 트랜지스터 각각은 산화물 기반의 반도체 영역을 포함하는 표시 장치.
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