KR20240051000A - 표시 장치 - Google Patents
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Abstract
표시 장치가 제공된다. 표시 장치는 복수의 화소, 상기 복수의 화소에 접속된 데이터 라인 및 게이트 라인을 포함하는 표시 영역, 상기 표시 영역의 주변에 배치된 비표시 영역, 상기 비표시 영역의 일측에 배치된 패드부, 상기 패드부에 접속되어 게이트 제어 신호를 공급하는 게이트 제어 라인, 상기 패드부에 접속되어 구동 전압을 공급하는 구동 전압 라인, 상기 게이트 제어 라인에 접속된 정전기 방지 회로, 상기 게이트 제어 라인으로부터 수신된 게이트 제어 신호를 기초로 게이트 신호를 생성하여 상기 게이트 라인에 공급하는 스캔 구동부, 및 상기 구동 전압 라인과 일체로 형성되어 상기 정전기 방지 회로의 상부를 덮는 차폐층을 포함한다.
Description
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
표시 장치는 복수의 화소, 복수의 화소에 접속된 데이터 라인들과 게이트 라인들을 포함하는 표시 영역, 및 표시 영역의 주변에 배치되어 패드부 및 팬 아웃 라인을 포함하는 비표시 영역을 포함한다. 비표시 영역은 팬 아웃 라인에 접속된 정전기 방지 회로를 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 산화물 기반의 트랜지스터를 포함하는 정전기 방지 회로 또는 점등 회로를 보호하여 정전기 방지 회로 또는 점등 회로의 트랜지스터의 문턱 전압 시프트를 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 복수의 화소, 상기 복수의 화소에 접속된 데이터 라인 및 게이트 라인을 포함하는 표시 영역, 상기 표시 영역의 주변에 배치된 비표시 영역, 상기 비표시 영역의 일측에 배치된 패드부, 상기 패드부에 접속되어 게이트 제어 신호를 공급하는 게이트 제어 라인, 상기 패드부에 접속되어 구동 전압을 공급하는 구동 전압 라인, 상기 게이트 제어 라인에 접속된 정전기 방지 회로, 상기 게이트 제어 라인으로부터 수신된 게이트 제어 신호를 기초로 게이트 신호를 생성하여 상기 게이트 라인에 공급하는 스캔 구동부, 및 상기 구동 전압 라인과 일체로 형성되어 상기 정전기 방지 회로의 상부를 덮는 차폐층을 포함한다.
상기 정전기 방지 회로는 산화물 기반의 반도체 영역을 포함하는 트랜지스터를 포함할 수 있다.
상기 차폐층은 상기 트랜지스터의 반도체 영역과 중첩하지 않는 복수의 홀을 포함할 수 있다.
상기 표시 장치는 상기 패드부에 접속되어 저전위 전압을 공급하는 저전위 라인을 더 포함하고, 상기 차폐층은 상기 저전위 라인과 일체로 형성되어 상기 정전기 방지 회로의 상부를 덮을 수 있다.
상기 표시 장치는 상기 패드부에 접속되어 게이트 하이 전압을 공급하는 게이트 하이 전압 라인, 상기 패드부에 접속되어 제1 게이트 로우 전압을 공급하는 제1 게이트 로우 전압 라인, 및 상기 패드부에 접속되어 상기 제1 게이트 로우 전압보다 낮은 제2 게이트 로우 전압을 공급하는 제2 게이트 로우 전압 라인을 더 포함할 수 있다.
상기 정전기 방지 회로는 상기 게이트 하이 전압 라인 및 상기 게이트 제어 라인 사이에 접속된 제1 트랜지스터, 상기 게이트 제어 라인 및 상기 제1 게이트 로우 전압 라인 사이에 접속된 제2 트랜지스터, 상기 제1 트랜지스터의 게이트 전극 및 상기 게이트 제어 라인 사이에 접속된 제1 저항 라인, 및 상기 제2 트랜지스터의 게이트 전극 및 상기 제1 게이트 로우 전압 라인 사이에 접속된 제2 저항 라인을 포함할 수 있다.
상기 제1 트랜지스터는 상기 제2 게이트 로우 전압 라인에 전기적으로 연결되어 상기 제1 트랜지스터의 반도체 영역과 중첩하는 제1 바이어스 전극을 포함하고, 상기 제2 트랜지스터는 상기 제2 게이트 로우 전압 라인에 전기적으로 연결되어 상기 제2 트랜지스터의 반도체 영역과 중첩하는 제2 바이어스 전극을 포함할 수 있다.
상기 차폐층은 상기 게이트 하이 전압 라인, 상기 제1 및 제2 게이트 로우 전압 라인 각각의 일부와 중첩하고, 상기 차폐층의 복수의 홀은 상기 게이트 하이 전압 라인, 상기 제1 및 제2 게이트 로우 전압 라인 각각의 다른 일부와 중첩할 수 있다.
상기 표시 장치는 상기 패드부에 전기적으로 연결되어 직류 전압을 공급하는 직류 전극, 상기 패드부에 전기적으로 연결되어 테스트 게이트 신호를 공급하는 테스트 신호 라인, 및 상기 테스트 게이트 신호를 기초로 상기 직류 전압을 상기 데이터 라인에 공급하는 테스트 트랜지스터를 더 포함하고, 상기 직류 전극은 상기 테스트 트랜지스터의 반도체 영역과 중첩할 수 있다.
상기 테스트 트랜지스터는 상기 직류 전극과 중첩하고, 상기 직류 전극과 전기적으로 연결되는 드레인 전극, 테스트 게이트 신호를 수신하고, 상기 테스트 트랜지스터의 반도체 영역과 중첩하는 게이트 전극, 및 상기 데이터 라인과 전기적으로 연결되는 소스 전극을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판, 상기 기판 상에 배치된 복수의 화소, 상기 복수의 화소에 접속된 데이터 라인 및 게이트 라인을 포함하는 표시 영역, 상기 표시 영역의 주변에 배치된 비표시 영역, 상기 비표시 영역의 일측에 배치된 패드부, 상기 패드부에 접속되어 게이트 제어 신호를 공급하는 게이트 제어 라인, 상기 게이트 제어 라인에 접속되어 트랜지스터 및 저항 라인을 포함하는 정전기 방지 회로, 상기 패드부에 접속되어 구동 전압을 공급하는 구동 전압 라인, 및 상기 구동 전압 라인과 일체로 형성되어 상기 트랜지스터 및 상기 저항 라인과 중첩하는 차폐층을 포함하고, 상기 트랜지스터의 바이어스 전극은 상기 기판 상의 제1 금속층에 배치되고, 상기 트랜지스터의 반도체 영역은 상기 제1 금속층 상의 액티브층에 배치되며, 상기 트랜지스터의 게이트 전극은 상기 액티브층 상의 제2 금속층에 배치되고, 상기 저항 라인은 상기 제2 금속층 상의 제3 금속층에 배치되며, 상기 게이트 제어 라인은 상기 제3 금속층 상의 제4 금속층에 배치되고, 상기 구동 전압 라인 및 상기 차폐층은 상기 제4 금속층 상의 제5 금속층에 배치된다.
상기 트랜지스터는 산화물 기반의 반도체 영역을 포함하고, 상기 차폐층은 상기 트랜지스터의 반도체 영역과 중첩할 수 있다.
상기 차폐층은 상기 트랜지스터의 반도체 영역과 중첩하지 않는 복수의 홀을 포함할 수 있다.
상기 표시 장치는 상기 제5 금속층에 배치되어 상기 패드부에 접속되고, 저전위 전압을 공급하는 저전위 라인을 더 포함하고, 상기 차폐층은 상기 저전위 라인과 일체로 형성되어 상기 정전기 방지 회로의 상부를 덮을 수 있다.
상기 표시 장치는 상기 패드부에 접속되어 게이트 하이 전압을 공급하는 게이트 하이 전압 라인, 상기 패드부에 접속되어 제1 게이트 로우 전압을 공급하는 제1 게이트 로우 전압 라인, 및 상기 패드부에 접속되어 상기 제1 게이트 로우 전압보다 낮은 제2 게이트 로우 전압을 공급하는 제2 게이트 로우 전압 라인을 더 포함할 수 있다.
상기 게이트 하이 전압, 상기 제1 및 제2 게이트 로우 전압 라인 각각은 상기 제4 금속층에 배치되어 상기 패드부에 접속되는 수직부, 및 상기 제2 금속층에 배치되어 상기 정전기 방지 회로에 접속되는 수평부를 포함할 수 있다.
상기 차폐층은 상기 게이트 하이 전압 라인, 상기 제1 및 제2 게이트 로우 전압 라인 각각의 일부와 중첩하고, 상기 차폐층의 복수의 홀은 상기 게이트 하이 전압 라인, 상기 제1 및 제2 게이트 로우 전압 라인 각각의 다른 일부와 중첩할 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 복수의 화소, 상기 복수의 화소에 접속된 데이터 라인 및 게이트 라인을 포함하는 표시 영역, 상기 표시 영역의 주변에 배치된 비표시 영역, 상기 비표시 영역의 일측에 배치된 패드부, 상기 패드부에 전기적으로 연결되어 직류 전압을 공급하는 직류 전극, 상기 패드부에 전기적으로 연결되어 테스트 게이트 신호를 공급하는 테스트 신호 라인, 및 상기 테스트 게이트 신호를 기초로 상기 직류 전압을 상기 데이터 라인에 공급하는 테스트 트랜지스터를 포함하고, 상기 직류 전극은 상기 테스트 트랜지스터의 반도체 영역과 중첩한다.
상기 테스트 트랜지스터는 상기 직류 전극과 중첩하고, 상기 직류 전극과 전기적으로 연결되는 드레인 전극, 테스트 게이트 신호를 수신하고, 상기 테스트 트랜지스터의 반도체 영역과 중첩하는 게이트 전극, 및 상기 데이터 라인과 전기적으로 연결되는 소스 전극을 포함할 수 있다.
상기 직류 전극은 제1 방향으로 연장되는 수평부, 및 상기 수평부로부터 연장되어 상기 테스트 트랜지스터의 반도체 영역과 중첩하는 수직부를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 구동 전압 라인과 일체로 형성된 차폐층으로 산화물 기반의 트랜지스터를 포함하는 정전기 방지 회로의 상부를 보호하고, 직류 전극으로 산화물 기반의 트랜지스터를 포함하는 테스트 트랜지스터의 상부를 보호함으로써, 정전기 방지 회로 또는 점등 회로의 트랜지스터의 문턱 전압 시프트를 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 표시부를 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 패널과 표시 구동부를 나타내는 블록도이다.
도 5는 일 실시예에 따른 표시 장치의 비표시 영역의 일부를 나타내는 평면도이다.
도 6은 도 5의 비표시 영역에서 일 예의 제5 금속층이 추가된 도면이다.
도 7은 도 5의 비표시 영역에서 다른 예의 제5 금속층이 추가된 도면이다.
도 8은 도 6 및 도 7의 A1 영역의 확대도이다.
도 9는 일 실시예에 따른 표시 장치에서, 복수의 정전기 방지 회로를 나타내는 평면도이다.
도 10은 도 9의 복수의 정전기 방지 회로에서 차폐층이 추가된 도면이다.
도 11은 일 실시예에 따른 표시 장치에서, 정전기 방지 회로를 나타내는 레이아웃도이다.
도 12는 도 11의 선 I-I'을 따라 자른 단면도이다.
도 13은 일 실시예에 따른 표시 장치에서, 정전기 방지 회로를 나타내는 회로도이다.
도 14는 일 실시예에 따른 표시 장치에서, 점등 회로를 나타내는 평면도이다.
도 15는 도 14의 점등 회로에서, 제1 및 제2 직류 전극을 나타내는 도면이다.
도 16은 도 14의 A2 영역의 확대도이다.
도 17은 도 16의 선 II-II'을 따라 자른 단면도이다.
도 18은 일 실시예에 따른 표시 장치에서, 점등 회로를 나타내는 회로도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 표시부를 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 패널과 표시 구동부를 나타내는 블록도이다.
도 5는 일 실시예에 따른 표시 장치의 비표시 영역의 일부를 나타내는 평면도이다.
도 6은 도 5의 비표시 영역에서 일 예의 제5 금속층이 추가된 도면이다.
도 7은 도 5의 비표시 영역에서 다른 예의 제5 금속층이 추가된 도면이다.
도 8은 도 6 및 도 7의 A1 영역의 확대도이다.
도 9는 일 실시예에 따른 표시 장치에서, 복수의 정전기 방지 회로를 나타내는 평면도이다.
도 10은 도 9의 복수의 정전기 방지 회로에서 차폐층이 추가된 도면이다.
도 11은 일 실시예에 따른 표시 장치에서, 정전기 방지 회로를 나타내는 레이아웃도이다.
도 12는 도 11의 선 I-I'을 따라 자른 단면도이다.
도 13은 일 실시예에 따른 표시 장치에서, 정전기 방지 회로를 나타내는 회로도이다.
도 14는 일 실시예에 따른 표시 장치에서, 점등 회로를 나타내는 평면도이다.
도 15는 도 14의 점등 회로에서, 제1 및 제2 직류 전극을 나타내는 도면이다.
도 16은 도 14의 A2 영역의 확대도이다.
도 17은 도 16의 선 II-II'을 따라 자른 단면도이다.
도 18은 일 실시예에 따른 표시 장치에서, 점등 회로를 나타내는 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet Personal Computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 예를 들어, 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(Internet Of Things, IOT)의 표시부로 적용될 수 있다. 다른 예를 들어, 표시 장치(10)는 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(Head Mounted Display, HMD)와 같이 웨어러블 장치(Wearable Device)에 적용될 수 있다.
표시 장치(10)는 사각형과 유사한 평면 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 X축 방향의 단변과 Y축 방향의 장변을 갖는 사각형과 유사한 평면 형태를 가질 수 있다. X축 방향의 단변과 Y축 방향의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동부(200), 회로 보드(300), 터치 구동부(400), 및 전원 공급부(500)를 포함할 수 있다.
표시 패널(100)은 메인 영역(MA) 및 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 화소들을 구비한 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 예를 들어, 표시 패널(100)은 스위칭 소자들을 포함하는 화소 회로, 발광 영역 또는 개구 영역을 정의하는 화소 정의막, 및 자발광 소자(Self-Light Emitting Element)를 포함할 수 있다.
예를 들어, 자발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 및 초소형 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 메인 영역(MA)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 공급하는 스캔 구동부(미도시), 및 표시 구동부(200)와 표시 영역(DA)을 연결하는 팬 아웃 라인들(미도시)을 포함할 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(Z축 방향)으로 중첩할 수 있다. 서브 영역(SBA)은 표시 구동부(200), 및 회로 보드(300)와 접속되는 패드부를 포함할 수 있다. 선택적으로, 서브 영역(SBA)은 생략될 수 있고, 표시 구동부(200) 및 패드부는 비표시 영역(NDA)에 배치될 수 있다.
표시 구동부(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력할 수 있다. 표시 구동부(200)는 데이터 라인들에 데이터 전압들을 공급할 수 있다. 표시 구동부(200)는 전원 라인에 전원 전압을 공급하며, 스캔 구동부에 게이트 제어 신호를 공급할 수 있다. 표시 구동부(200)는 집적 회로(Integrated Circuit, IC)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 실장될 수 있다. 예를 들어, 표시 구동부(200)는 서브 영역(SBA)에 배치될 수 있고, 서브 영역(SBA)의 벤딩에 의해 메인 영역(MA)과 두께 방향(Z축 방향)으로 중첩할 수 있다. 다른 예를 들어, 표시 구동부(200)는 회로 보드(300) 상에 실장될 수 있다.
회로 보드(300)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(300)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
터치 구동부(400)는 회로 보드(300) 상에 실장될 수 있다. 터치 구동부(400)는 표시 패널(100)의 터치 센싱부에 전기적으로 연결될 수 있다. 터치 구동부(400)는 터치 센싱부의 복수의 터치 전극에 터치 구동 신호를 공급하고, 복수의 터치 전극 사이의 정전 용량의 변화량을 센싱할 수 있다. 예를 들어, 터치 구동 신호는 소정의 주파수를 갖는 펄스 신호일 수 있다. 터치 구동부(400)는 복수의 터치 전극 사이의 정전 용량의 변화량을 기초로 입력 여부 및 입력 좌표를 산출할 수 있다. 터치 구동부(400)는 집적 회로(IC)로 형성될 수 있다.
전원 공급부(500)는 회로 보드(300) 상에 배치되어 표시 구동부(200) 및 표시 패널(100)에 전원 전압을 공급할 수 있다. 전원 공급부(500)는 구동 전압을 생성하여 구동 전압 라인에 공급하고, 초기화 전압을 생성하여 초기화 전압 라인에 공급하며, 공통 전압을 생성하여 복수의 화소의 발광 소자들에 공통되는 공통 전극에 공급할 수 있다. 예를 들어, 구동 전압은 발광 소자의 구동을 위한 고전위 전압일 수 있고, 공통 전압은 발광 소자의 구동을 위한 저전위 전압일 수 있다. 전원 공급부(500)는 직류 전압, 기준 전압, 게이트 하이 전압, 및 게이트 로우 전압을 생성하여 표시 패널(100)에 공급할 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 2를 참조하면, 표시 패널(100)은 표시부(DU), 터치 센싱부(TSU), 및 컬러 필터층(CFL)을 포함할 수 있다. 표시부(DU)는 기판(SUB), 박막 트랜지스터층(TFTL), 발광 소자층(EDL), 및 봉지층(TFEL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 기판(SUB) 상에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 화소들의 화소 회로를 구성하는 복수의 박막 트랜지스터를 포함할 수 있다. 박막 트랜지스터층(TFTL)은 게이트 라인들, 데이터 라인들, 전원 라인들, 게이트 제어 라인들, 표시 구동부(200)와 데이터 라인들을 연결하는 팬 아웃 라인들, 및 표시 구동부(200)와 패드부를 연결하는 리드 라인들을 더 포함할 수 있다. 박막 트랜지스터들 각각은 반도체 영역, 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 예를 들어, 스캔 구동부가 표시 패널(100)의 비표시 영역(NDA)의 일측에 형성되는 경우, 스캔 구동부는 박막 트랜지스터들을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 표시 영역(DA), 비표시 영역(NDA), 및 서브 영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 화소들 각각의 박막 트랜지스터들, 게이트 라인들, 데이터 라인들, 및 전원 라인들은 표시 영역(DA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 게이트 제어 라인들 및 팬 아웃 라인들은 비표시 영역(NDA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)의 리드 라인들은 서브 영역(SBA)에 배치될 수 있다.
발광 소자층(EDL)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EDL)은 화소 전극, 발광층, 및 공통 전극이 순차적으로 적층되어 광을 발광하는 복수의 발광 소자, 및 화소들을 정의하는 화소 정의막을 포함할 수 있다. 발광 소자층(EDL)의 복수의 발광 소자는 표시 영역(DA)에 배치될 수 있다.
예를 들어, 발광층은 유기 물질을 포함하는 유기 발광층일 수 있다. 발광층은 정공 수송층(Hole Transporting Layer), 유기 발광층(Organic Light Emitting Layer), 및 전자 수송층(Electron Transporting Layer)을 포함할 수 있다. 화소 전극이 박막 트랜지스터층(TFTL)의 박막 트랜지스터를 통해 소정의 전압을 수신하고, 공통 전극이 캐소드 전압을 수신하면, 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동될 수 있고, 유기 발광층에서 서로 결합하여 발광할 수 있다. 예를 들어, 화소 전극은 애노드 전극이고, 공통 전극은 캐소드 전극일 수 있으나, 이에 한정되지 않는다.
다른 예를 들어, 복수의 발광 소자는 양자점 발광층을 포함하는 양자점 발광 다이오드, 무기 반도체를 포함하는 무기 발광 다이오드, 또는 초소형 발광 다이오드를 포함할 수 있다.
봉지층(TFEL)은 발광 소자층(EDL)의 상면과 측면을 덮을 수 있고, 발광 소자층(EDL)을 보호할 수 있다. 봉지층(TFEL)은 발광 소자층(EDL)을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
터치 센싱부(TSU)는 봉지층(TFEL) 상에 배치될 수 있다. 터치 센싱부(TSU)는 정전 용량 방식으로 사용자의 터치를 감지하기 위한 복수의 터치 전극, 복수의 터치 전극과 터치 구동부(400)를 접속시키는 터치 라인들을 포함할 수 있다. 예를 들어, 터치 센싱부(TSU)는 상호 정전 용량(Mutual Capacitance) 방식 또는 자기 정전 용량(Self-Capacitance) 방식으로 사용자의 터치를 센싱할 수 있다.
다른 예를 들어, 터치 센싱부(TSU)는 표시부(DU) 상에 배치된 별도의 기판 상에 배치될 수 있다. 이 경우, 터치 센싱부(TSU)를 지지하는 기판은 표시부(DU)를 봉지하는 베이스 부재일 수 있다.
터치 센싱부(TSU)의 복수의 터치 전극은 표시 영역(DA)과 중첩되는 터치 센서 영역에 배치될 수 있다. 터치 센싱부(TSU)의 터치 라인들은 비표시 영역(NDA)과 중첩되는 터치 주변 영역에 배치될 수 있다.
컬러 필터층(CFL)은 터치 센싱부(TSU) 상에 배치될 수 있다. 컬러 필터층(CFL)은 복수의 발광 영역 각각에 대응되는 복수의 컬러 필터를 포함할 수 있다. 컬러 필터들 각각은 특정 파장의 광을 선택적으로 투과시키고, 다른 파장의 광을 차단하거나 흡수할 수 있다. 컬러 필터층(CFL)은 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 컬러 필터층(CFL)은 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
컬러 필터층(CFL)은 터치 센싱부(TSU) 상에 직접 배치됨으로써, 표시 장치(10)는 컬러 필터층(CFL)을 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께가 상대적으로 감소될 수 있다.
표시 패널(100)의 서브 영역(SBA)은 메인 영역(MA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 물질을 포함할 수 있다. 예를 들어, 서브 영역(SBA)이 벤딩되는 경우, 서브 영역(SBA)은 메인 영역(MA)과 두께 방향(Z축 방향)으로 중첩할 수 있다. 서브 영역(SBA)은 표시 구동부(200) 및 회로 보드(300)와 전기적으로 연결되는 패드부를 포함할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 표시부를 나타내는 평면도이고, 도 4는 일 실시예에 따른 표시 패널과 표시 구동부를 나타내는 블록도이다.
도 3 및 도 4를 참조하면, 표시 패널(100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 복수의 화소(SP), 복수의 화소(SP)에 접속되는 복수의 구동 전압 라인(VDDL), 복수의 게이트 라인(GL), 복수의 발광 제어 라인(EML), 및 복수의 데이터 라인(DL)을 포함할 수 있다.
복수의 화소(SP) 각각은 게이트 라인(GL), 데이터 라인(DL), 발광 제어 라인(EML), 및 구동 전압 라인(VDDL)에 접속될 수 있다. 복수의 화소(SP) 각각은 적어도 하나의 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다.
게이트 라인들(GL)은 X축 방향으로 연장될 수 있고, X축 방향과 교차하는 Y축 방향으로 서로 이격될 수 있다. 게이트 라인들(GL)은 게이트 신호를 복수의 화소(SP)에 순차적으로 공급할 수 있다.
발광 제어 라인들(EML)은 X축 방향으로 연장될 수 있고, Y축 방향으로 서로 이격될 수 있다. 발광 제어 라인들(EML)은 발광 신호를 복수의 화소(SP)에 순차적으로 공급할 수 있다.
데이터 라인들(DL)은 Y축 방향으로 연장될 수 있고, X축 방향으로 서로 이격될 수 있다. 데이터 라인들(DL)은 데이터 전압을 복수의 화소(SP)에 공급할 수 있다. 데이터 전압은 복수의 화소(SP) 각각의 휘도를 결정할 수 있다.
구동 전압 라인(VDDL)은 Y축 방향으로 연장될 수 있고, X축 방향으로 서로 이격될 수 있다. 구동 전압 라인들(VDDL)은 구동 전압을 복수의 화소(SP)에 공급할 수 있다. 구동 전압은 화소들(SP)의 발광 소자를 구동하기 위한 고전위 전압일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)은 스캔 구동부(600), 팬 아웃 라인들(FL), 및 게이트 제어 라인들(GSL)을 포함할 수 있다.
팬 아웃 라인들(FL)은 표시 구동부(200)로부터 표시 영역(DA)까지 연장될 수 있다. 팬 아웃 라인들(FL)은 표시 구동부(200)로부터 수신된 데이터 전압을 복수의 데이터 라인(DL)에 공급할 수 있다.
게이트 제어 라인들(GSL)은 표시 구동부(200)로부터 스캔 구동부(600)까지 연장될 수 있다. 게이트 제어 라인들(GSL)은 패드부(PAD)를 통해 회로 보드(300)로부터 수신된 게이트 제어 신호(GCS) 및 발광 제어 신호(ECS)를 스캔 구동부(600)에 공급할 수 있다.
서브 영역(SBA)은 비표시 영역(NDA)의 일측으로부터 연장될 수 있다. 서브 영역(SBA)은 표시 구동부(200) 및 패드부(PAD)를 포함할 수 있다. 패드부(PAD)는 표시 구동부(200)보다 서브 영역(SBA)의 일측 가장자리에 인접하게 배치될 수 있다. 패드부(PAD)는 이방성 도전 필름(ACF)을 통해 회로 보드(300)와 전기적으로 연결될 수 있다.
타이밍 제어부(210)는 디지털 비디오 데이터(DATA)와 타이밍 신호들을 수신할 수 있다. 타이밍 제어부(210)는 타이밍 신호들을 기초로 데이터 제어 신호(DCS)를 생성하여 표시 구동부(200)의 동작 타이밍을 제어할 수 있고, 게이트 제어 신호(GCS)를 생성하여 게이트 구동부(610)의 동작 타이밍을 제어할 수 있으며, 발광 제어 신호(ECS)를 생성하여 발광 제어 구동부(620)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(210)는 게이트 제어 라인들(GSL)을 통해 게이트 제어 신호(GCS)를 게이트 구동부(610)에 공급할 수 있고, 발광 제어 신호(ECS)를 발광 제어 구동부(620)에 공급할 수 있다. 타이밍 제어부(210)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 표시 구동부(200)에 공급할 수 있다.
표시 구동부(200)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 팬 아웃 라인들(FL)을 통해 데이터 라인들(DL)에 공급할 수 있다. 게이트 구동부(610)의 게이트 신호들은 데이터 전압이 공급되는 화소들(SP)을 선택할 수 있고, 선택된 화소들(SP)은 데이터 라인들(DL)을 통해 데이터 전압을 수신할 수 있다.
전원 공급부(500)는 회로 보드(300) 상에 배치되어 표시 구동부(200)와 표시 패널(100)에 전원 전압을 공급할 수 있다. 전원 공급부(500)는 구동 전압을 생성하여 구동 전압 라인(VDDL)에 공급하고, 초기화 전압을 생성하여 초기화 전압 라인에 공급하며, 공통 전압을 생성하여 복수의 화소의 발광 소자들에 공통되는 공통 전극에 공급할 수 있다.
스캔 구동부(600)는 게이트 구동부(610) 및 발광 제어 구동부(620)를 포함할 수 있다. 스캔 구동부(600)는 비표시 영역(NDA)의 양측에 배치될 수 있으나, 스캔 구동부(600)의 위치는 이에 한정되지 않는다.
게이트 구동부(610)는 게이트 제어 신호(GCS)를 기초로 게이트 신호들을 생성하는 복수의 트랜지스터를 포함할 수 있다. 발광 제어 구동부(620)는 발광 제어 신호(ECS)를 기초로 발광 신호들을 생성하는 복수의 트랜지스터를 포함할 수 있다. 게이트 제어 신호(GCS) 및 발광 제어 신호(ECS) 각각은 스타트 신호, 클럭 신호, 게이트 하이 전압, 게이트 로우 전압, 및 전원 전압을 포함할 수 있다. 예를 들어, 게이트 구동부(610)의 트랜지스터들과 발광 제어 구동부(620)의 트랜지스터들은 화소들(SP) 각각의 트랜지스터들과 동일한 층에 형성될 수 있다. 게이트 구동부(610)는 게이트 라인들(GL)에 게이트 신호들을 공급하고, 발광 제어 구동부(620)는 발광 제어 라인들(EML)에 발광 신호들을 공급할 수 있다.
도 5는 일 실시예에 따른 표시 장치의 비표시 영역의 일부를 나타내는 평면도이고, 도 6은 도 5의 비표시 영역에서 일 예의 제5 금속층이 추가된 도면이다. 도 7은 도 5의 비표시 영역에서 다른 예의 제5 금속층이 추가된 도면이고, 도 8은 도 6 및 도 7의 A1 영역의 확대도이다.
도 5 내지 도 8을 참조하면, 패드부(PAD)는 회로 보드(300)에 전기적으로 연결되어 게이트 제어 신호(GCS), 발광 제어 신호(ECS), 게이트 하이 전압, 제1 게이트 로우 전압, 제2 게이트 로우 전압, 구동 전압, 공통 전압, 초기화 전압, 기준 전압, 직류 전압을 수신할 수 있다.
패드부(PAD)는 게이트 제어 라인들(GSL)에 전기적으로 연결되어 게이트 제어 신호(GCS) 및 발광 제어 신호(ECS)를 공급할 수 있다. 패드부(PAD)는 제1 게이트 로우 전압 라인(VGL1)에 전기적으로 연결되어 제1 게이트 로우 전압을 공급할 수 있다. 제1 게이트 로우 전압 라인(VGL1)은 서로 다른 층에 배치되어 전기적으로 연결된 수직부 및 수평부를 포함할 수 있다. 여기에서, 수평부는 X축 방향으로 연장될 수 있고, 수직부는 Y축 방향으로 연장될 수 있다. 예를 들어, 제1 게이트 로우 전압 라인(VGL1)의 수직부는 도 12의 제4 금속층(MTL4)에 배치되고, 수평부는 도 12의 제2 금속층(MTL2)에 배치될 수 있으나, 수직부 및 수평부의 적층 구조는 이에 한정되지 않는다. 제1 게이트 로우 전압 라인(VGL1)의 수직부는 패드부(PAD)에 전기적으로 연결되어 스캔 구동부(600)까지 연장될 수 있고, 수평부는 정전기 방지 회로(ESC)에 제1 게이트 로우 전압을 공급할 수 있다.
패드부(PAD)는 제2 게이트 로우 전압 라인(VGL2)에 전기적으로 연결되어 제2 게이트 로우 전압을 공급할 수 있다. 제2 게이트 로우 전압은 제1 게이트 로우 전압보다 낮을 수 있으나, 이에 한정되지 않는다. 제2 게이트 로우 전압 라인(VGL2)은 서로 다른 층에 배치되어 전기적으로 연결된 수직부 및 수평부를 포함할 수 있다. 제2 게이트 로우 전압 라인(VGL2)의 수직부는 패드부(PAD)에 전기적으로 연결되어 스캔 구동부(600)까지 연장될 수 있고, 수평부는 정전기 방지 회로(ESC)에 제2 게이트 로우 전압을 공급할 수 있다.
패드부(PAD)는 게이트 하이 전압 라인(VGH)에 전기적으로 연결되어 게이트 하이 전압을 공급할 수 있다. 게이트 하이 전압 라인(VGH)은 서로 다른 층에 배치되어 전기적으로 연결된 수직부(미도시) 및 수평부를 포함할 수 있다. 게이트 하이 전압 라인(VGH)의 수직부(미도시)는 패드부(PAD)에 전기적으로 연결되어 스캔 구동부(600)까지 연장될 수 있고, 수평부는 정전기 방지 회로(ESC)에 게이트 하이 전압을 공급할 수 있다.
패드부(PAD)는 전압 라인(VL)에 전기적으로 연결되어 전원 전압을 공급할 수 있다. 전압 라인(VL)은 스캔 구동부(600)까지 연장될 수 있고, 스캔 구동부(600)에 초기화 전압 또는 기준 전압을 공급할 수 있다.
도 6에서, 패드부(PAD)는 구동 전압 라인(VDDL)에 전기적으로 연결되어 구동 전압 또는 고전위 전압을 공급할 수 있다. 구동 전압 라인(VDDL)은 도 12의 제5 금속층(MTL5)에 배치될 수 있으나, 구동 전압 라인(VDDL)의 적층 구조는 이에 한정되지 않는다. 구동 전압 라인(VDDL)은 X축 방향으로 연장된 차폐층(SDL)을 포함할 수 있다. 차폐층(SDL)은 구동 전압 라인(VDDL)과 일체로 형성되어 구동 전압 라인(VDDL)으로부터 구동 전압 또는 고전위 전압을 수신할 수 있다. 차폐층(SDL)은 전압 라인(VL), 제1 및 제2 게이트 로우 전압 라인(VGL1, VGL2), 게이트 하이 전압 라인(VGH), 및 복수의 정전기 방지 회로(ESC)와 중첩할 수 있다. 정전기 방지 회로(ESC)는 산화물 기반의 반도체 영역을 포함하는 트랜지스터를 포함할 수 있다. 차폐층(SDL)은 복수의 정전기 방지 회로(ESC)의 상부를 덮음으로써, 정전기 방지 회로(ESC)를 보호하여 정전기 방지 회로(ESC)의 트랜지스터의 문턱 전압 시프트(Vth Shift)를 방지할 수 있다.
도 7에서, 패드부(PAD)는 저전위 라인(VSSL)에 전기적으로 연결되어 저전위 전압을 공급할 수 있다. 저전위 전압은 화소(SP)의 공통 전극에 공급되는 공통 전압에 해당할 수 있다. 저전위 라인(VSSL)은 도 12의 제5 금속층(MTL5)에 배치될 수 있으나, 저전위 라인(VSSL)의 적층 구조는 이에 한정되지 않는다. 저전위 라인(VSSL) 및 구동 전압 라인(VDDL)은 동일 공정에서 동일 층에 형성될 수 있다. 저전위 라인(VSSL)은 X축 방향으로 연장된 차폐층(SDL)을 포함할 수 있다. 차폐층(SDL)은 저전위 라인(VSSL)과 일체로 형성되어 저전위 라인(VSSL)으로부터 저전위 전압을 수신할 수 있다. 차폐층(SDL)이 저전위 전압을 수신하는 경우에도 차폐층(SDL)은 복수의 정전기 방지 회로(ESC)의 상부를 덮음으로써, 정전기 방지 회로(ESC)를 보호하여 정전기 방지 회로(ESC)의 트랜지스터의 문턱 전압 시프트(Vth Shift)를 방지할 수 있다.
차폐층(SDL)은 복수의 홀(HOL)을 포함할 할 수 있다. 차폐층(SDL)은 통 전극의 형태로 유기막 상에 배치될 수 있다. 차폐층(SDL)은 복수의 홀(HOL)을 포함함으로써, 유기막으로부터의 들뜸을 방지할 수 있다. 복수의 홀(HOL)은 정전기 방지 회로(ESC)의 트랜지스터의 반도체 영역과 중첩하지 않을 수 있다. 따라서, 차폐층(SDL)은 복수의 홀(HOL)을 포함하면서 정전기 방지 회로(ESC)의 트랜지스터의 반도체 영역을 광 또는 전자파로부터 보호할 수 있다.
도 9는 일 실시예에 따른 표시 장치에서, 복수의 정전기 방지 회로를 나타내는 평면도이고, 도 10은 도 9의 복수의 정전기 방지 회로에서 차폐층이 추가된 도면이다. 도 11은 일 실시예에 따른 표시 장치에서, 정전기 방지 회로를 나타내는 레이아웃도이고, 도 12는 도 11의 선 I-I'을 따라 자른 단면도이며, 도 13은 일 실시예에 따른 표시 장치에서, 정전기 방지 회로를 나타내는 회로도이다. 도 12는 도 11의 레이아웃도에서 제5 금속층(MTL5)이 배치된 상태를 나타낸 도면이다.
도 9 내지 도 13을 참조하면, 정전기 방지 회로(ESC)는 게이트 제어 라인(GSL)에 인가되는 정전기를 제거할 수 있다. 정전기 방지 회로(ESC)는 제1 및 제2 트랜지스터(DT1, DT2), 제1 및 제2 저항 라인(DR1, DR2)을 포함할 수 있다. 정전기 방지 회로(ESC)는 게이트 제어 라인(GSL)의 입력부(IN) 및 출력부(OUT) 사이에 배치될 수 있다. 게이트 제어 라인(GSL)의 입력부(IN)는 패드부(PAD)로부터 게이트 제어 신호(GCS) 및 발광 제어 신호(ECS)를 수신할 수 있고, 출력부(OUT)는 게이트 제어 신호(GCS) 및 발광 제어 신호(ECS)를 스캔 구동부(600)에 공급할 수 있다. 여기에서, 게이트 제어 라인(GSL)의 입력부(IN) 및 출력부(OUT)는 특정 부분을 고정적으로 정의한 것이 아니고, 정전기 방지 회로(ESC)의 위치에 따라 변경될 수 있다.
제1 트랜지스터(DT1)는 게이트 하이 전압 라인(VGH) 및 게이트 제어 라인(GSL) 사이에 접속될 수 있다. 제1 트랜지스터(DT1)의 게이트 전극(GE1)은 제1 저항 라인(DR1)에 전기적으로 연결되고, 드레인 전극(DE1)은 게이트 하이 전압 라인(VGH)에 전기적으로 연결되며, 소스 전극(SE1)은 게이트 제어 라인(GSL)에 전기적으로 연결될 수 있다. 제1 저항 라인(DR1)은 제1 트랜지스터(DT1)의 게이트 전극(GE1) 및 게이트 제어 라인(GSL) 사이에 접속될 수 있다.
제2 트랜지스터(DT2)는 제1 게이트 로우 전압 라인(VGL1) 및 게이트 제어 라인(GSL) 사이에 접속될 수 있다. 제2 트랜지스터(DT2)의 게이트 전극(GE2)은 제2 저항 라인(DR2)에 전기적으로 연결되고, 드레인 전극(DE2)은 게이트 제어 라인(GSL)에 전기적으로 연결되며, 소스 전극(SE2)은 제1 게이트 로우 전압 라인(VGL1)에 전기적으로 연결될 수 있다. 제2 저항 라인(DR2)은 제2 트랜지스터(DT2)의 게이트 전극(GE2) 및 게이트 제어 라인(GSL) 사이에 접속될 수 있다.
도 11 및 도 12에서, 표시 패널(100)은 기판(SUB), 제1 금속층(MTL1), 버퍼층(BF), 액티브층(ACTL), 제1 게이트 절연층(GI1), 제2 금속층(MTL2), 제2 게이트 절연층(GI2), 제3 금속층(MTL3), 제1 층간 절연층(ILD1), 제4 금속층(MTL4), 제2 층간 절연층(ILD2), 및 제5 금속층(MTL5)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있다.
제1 금속층(MTL1)은 기판(SUB) 상에 배치될 수 있다. 제1 금속층(MTL1)은 제1 및 제2 바이어스 전극(BE1, BE2)을 포함할 수 있다. 제1 바이어스 전극(BE1)은 제2 게이트 로우 전압 라인(VGL2)에 전기적으로 연결되어 제2 게이트 로우 전압 라인(VGL2)으로부터 제2 게이트 로우 전압을 수신할 수 있다. 제1 바이어스 전극(BE1)은 제1 트랜지스터(DT1)의 반도체 영역(ACT1)과 중첩함으로써, 제1 트랜지스터(DT1)에 백 바이어스 전압을 공급할 수 있다.
제2 바이어스 전극(BE2)은 제2 게이트 로우 전압 라인(VGL2)에 전기적으로 연결되어 제2 게이트 로우 전압 라인(VGL2)으로부터 제2 게이트 로우 전압을 수신할 수 있다. 제2 바이어스 전극(BE2)은 제2 트랜지스터(DT2)의 반도체 영역(ACT2)과 중첩함으로써, 제2 트랜지스터(DT2)에 백 바이어스 전압을 공급할 수 있다.
버퍼층(BF)은 제1 금속층(MTL1) 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기 절연 물질을 포함할 수 있다. 버퍼층(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
액티브층(ACTL)은 버퍼층(BF) 상에 배치될 수 있다. 액티브층(ACTL)은 제1 트랜지스터(DT1)의 반도체 영역(ACT1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함하고, 제2 트랜지스터(DT2)의 반도체 영역(ACT2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다.
제1 트랜지스터(DT1)의 반도체 영역(ACT1)은 게이트 전극(GE1)과 중첩할 수 있고, 제1 게이트 절연층(GI1)에 의해 게이트 전극(GE1)으로부터 절연될 수 있다. 제1 트랜지스터(DT1)의 반도체 영역(ACT1)은 산화물 기반의 물질을 포함할 수 있다. 제1 트랜지스터(DT1)는 상부에 게이트 전극이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 제1 트랜지스터(DT1)는 n-타입 트랜지스터에 해당할 수 있다. 제1 트랜지스터(DT1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 반도체 영역(ACT1)의 물질을 도체화하여 마련될 수 있다.
제2 트랜지스터(DT2)의 반도체 영역(ACT2)은 게이트 전극(GE2)과 중첩할 수 있고, 제1 게이트 절연층(GI1)에 의해 게이트 전극(GE2)으로부터 절연될 수 있다. 제2 트랜지스터(DT2)의 반도체 영역(ACT2)은 산화물 기반의 물질을 포함할 수 있다. 제2 트랜지스터(DT2)는 상부에 게이트 전극이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 제2 트랜지스터(DT2)는 n-타입 트랜지스터에 해당할 수 있다. 제2 트랜지스터(DT2)의 드레인 전극(DE2) 및 소스 전극(SE2)은 반도체 영역(ACT2)의 물질을 도체화하여 마련될 수 있다.
제1 게이트 절연층(GI1)은 액티브층(ACTL) 상에 배치될 수 있다. 제1 게이트 절연층(GI1)은 액티브층(ACTL) 및 제2 금속층(MTL2)을 절연시킬 수 있다. 제1 게이트 절연층(GI1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
제2 금속층(MTL2)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제2 금속층(MTL2)은 제1 및 제2 게이트 로우 전압 라인(VGL1, VGL2), 게이트 하이 전압 라인(VGH), 제1 트랜지스터(DT1)의 게이트 전극(GE1), 및 제2 트랜지스터(DT2)의 게이트 전극(GE2)을 포함할 수 있다.
제2 게이트 절연층(GI2)은 제2 금속층(MTL2) 상에 배치될 수 있다. 제2 게이트 절연층(GI2)은 제2 및 제3 금속층(MTL2, MTL3)을 절연시킬 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1)에 예시된 물질을 포함할 수 있다.
제3 금속층(MTL3)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제3 금속층(MTL3)은 제1 및 제2 저항 라인(DR1, DR2)을 포함할 수 있다. 제1 저항 라인(DR1)은 제1 트랜지스터(DT1)의 게이트 전극(GE1) 및 게이트 제어 라인(GSL) 사이에 접속될 수 있다. 제2 저항 라인(DR2)은 제2 트랜지스터(DT2)의 게이트 전극(GE2) 및 게이트 제어 라인(GSL) 사이에 접속될 수 있다.
제1 층간 절연층(ILD1)은 제3 금속층(MTL3) 상에 배치될 수 있다. 제1 층간 절연층(ILD1)은 제3 및 제4 금속층(MTL3, MTL4)을 절연시킬 수 있다.
제4 금속층(MTL4)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 제4 금속층(MTL4)은 제1 내지 제4 연결 전극(CE1, CE2, CE3, CE4) 및 게이트 제어 라인(GSL)을 포함할 수 있다.
제1 연결 전극(CE1)은 게이트 하이 전압 라인(VGH) 및 제1 트랜지스터(DT1)의 드레인 전극(DE1)을 전기적으로 연결할 수 있다. 제2 연결 전극(CE2)은 제1 저항 라인(DR1) 및 제1 트랜지스터(DT1)의 게이트 전극(GE1)을 전기적으로 연결할 수 있다. 제3 연결 전극(CE3)은 제1 게이트 로우 전압 라인(VGL1) 및 제2 트랜지스터(DT2)의 소스 전극(SE2)을 전기적으로 연결할 수 있다. 제4 연결 전극(CE4)은 제2 저항 라인(DR2) 및 제1 게이트 로우 전압 라인(VGL1)을 전기적으로 연결할 수 있다.
제2 층간 절연층(ILD2)은 제4 금속층(MTL4) 상에 배치될 수 있다. 제2 층간 절연층(ILD2)은 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다.
제5 금속층(MTL5)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 제5 금속층(MTL5)은 구동 전압 라인(VDDL) 및 차폐층(SDL)을 포함할 수 있다. 차폐층(SDL)은 구동 전압 라인(VDDL)과 일체로 형성되어 구동 전압 라인(VDDL)으로부터 구동 전압 또는 고전위 전압을 수신할 수 있다. 차폐층(SDL)은 정전기 방지 회로(ESC)의 상부를 덮음으로써, 정전기 방지 회로(ESC)를 보호하여 정전기 방지 회로(ESC)의 트랜지스터의 문턱 전압 시프트(Vth Shift)를 방지할 수 있다.
차폐층(SDL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 차폐층(SDL)은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 적층 구조를 가질 수 있으나, 이에 한정되지 않는다.
차폐층(SDL)은 복수의 홀(HOL)을 포함할 할 수 있다. 차폐층(SDL)은 통 전극의 형태로 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 차폐층(SDL)은 복수의 홀(HOL)을 포함함으로써, 제2 층간 절연층(ILD2)으로부터의 들뜸을 방지할 수 있다. 복수의 홀(HOL)은 제1 트랜지스터(DT1)의 반도체 영역(ACT1) 및 제2 트랜지스터(DT2)의 반도체 영역(ACT2)을 제외하여 정전기 방지 회로(ESC)와 중첩할 수 있다. 따라서, 차폐층(SDL)은 복수의 홀(HOL)을 포함하면서 제1 트랜지스터(DT1)의 반도체 영역(ACT1) 및 제2 트랜지스터(DT2)의 반도체 영역(ACT2)을 광 또는 전자파로부터 보호할 수 있다.
도 14는 일 실시예에 따른 표시 장치에서, 점등 회로를 나타내는 평면도이고, 도 15는 도 14의 점등 회로에서, 제1 및 제2 직류 전극을 나타내는 도면이다. 도 16은 도 14의 A2 영역의 확대도이고, 도 17은 도 16의 선 II-II'을 따라 자른 단면도이며, 도 18은 일 실시예에 따른 표시 장치에서, 점등 회로를 나타내는 회로도이다.
도 14 내지 도 18을 참조하면, 표시 장치(10)의 점등 회로는 비표시 영역(NDA)에 배치되거나, 표시 장치(10)의 점등 검사를 완료한 후에 표시 패널(100)로부터 제거될 수 있다. 표시 장치(10)의 점등 회로는 복수의 테스트 트랜지스터를 포함할 수 있다. 점등 회로는 복수의 데이터 라인(DL)에 직류 전압을 공급하여, 복수의 화소(SP)의 점등 상태를 점검할 수 있다.
점등 회로는 제1 내지 제3 테스트 트랜지스터(TTR1, TTR2, TTR3)를 포함할 수 있다. 제1 테스트 트랜지스터(TTR1)의 게이트 전극(TGE)은 테스트 신호 라인(TGL)에 전기적으로 연결되어 테스트 게이트 신호를 수신할 수 있다. 제1 테스트 트랜지스터(TTR1)의 게이트 전극(TGE)은 테스트 신호 라인(TGL)의 일 부분일 수 있다. 테스트 신호 라인(TGL)은 수평 테스트 신호 라인(HTG)에 접속되어 테스트 게이트 신호를 수신할 수 있다. 수평 테스트 신호 라인(HTG)은 제4 금속층(MTL4)에 배치되어 X축 방향으로 연장될 수 있고, 테스트 신호 라인(TGL)은 제2 금속층(MTL2)에 배치되어 Y축 방향 또는 Y축의 반대 방향으로 연장될 수 있다. 수평 테스트 신호 라인(HTG) 및 테스트 신호 라인(TGL)은 패드부(PAD)에 전기적으로 연결되어 테스트 게이트 신호를 수신할 수 있다.
제1 테스트 트랜지스터(TTR1)의 드레인 전극(TDE), 반도체 영역(TACT), 및 소스 전극(TSE)은 액티브층(ACTL)에 배치될 수 있다. 액티브층(ACTL)은 산화물 기반의 물질을 포함할 수 있다. 제1 테스트 트랜지스터(TTR1)의 드레인 전극(TDE)은 제1 직류 전극(DCR)에 전기적으로 연결되어 제1 직류 전극(DCR)으로부터 제1 직류 전압을 수신할 수 있다. 제1 테스트 트랜지스터(TTR1)의 소스 전극(TSE)은 제4 금속층(MTL4)의 제5 연결 전극(CE5)을 통해 제3 금속층(MTL3)의 제1 데이터 라인(DL1)에 전기적으로 연결될 수 있다. 다른 예를 들어, 제1 데이터 라인(DL1)은 제3 금속층(MTL3)과 다른 금속층에 배치될 수 있다. 따라서, 제1 테스트 트랜지스터(TTR1)는 테스트 게이트 신호를 기초로 제1 직류 전압을 제1 데이터 라인(DL1)에 공급할 수 있다. 제1 테스트 트랜지스터(TTR1)의 바이어스 전극(TBE)은 제1 금속층(MTL1)에 배치되어 제1 테스트 트랜지스터(TTR1)의 반도체 영역(TACT)과 중첩할 수 있다. 제1 테스트 트랜지스터(TTR1)의 바이어스 전극(TBE)은 제1 테스트 트랜지스터(TTR1)에 백 바이어스 전압을 공급할 수 있다.
제2 테스트 트랜지스터(TTR2)의 게이트 전극은 테스트 신호 라인(TGL)으로부터 테스트 게이트 신호를 수신할 수 있다. 제2 테스트 트랜지스터(TTR2)의 드레인 전극은 제2 직류 전극(DCG)에 전기적으로 연결되어 제2 직류 전극(DCG)으로부터 제2 직류 전압을 수신할 수 있다. 제2 테스트 트랜지스터(TTR2)의 소스 전극은 제2 데이터 라인(DL2)에 전기적으로 연결될 수 있다. 따라서, 제2 테스트 트랜지스터(TTR2)는 테스트 게이트 신호를 기초로 제2 직류 전압을 제2 데이터 라인(DL2)에 공급할 수 있다.
제3 테스트 트랜지스터(TTR3)의 게이트 전극은 테스트 신호 라인(TGL)으로부터 테스트 게이트 신호를 수신할 수 있다. 제3 테스트 트랜지스터(TTR3)의 드레인 전극은 제3 직류 전극(DCB)에 전기적으로 연결되어 제3 직류 전극(DCB)으로부터 제3 직류 전압을 수신할 수 있다. 제3 테스트 트랜지스터(TTR3)의 소스 전극은 제3 데이터 라인(DL3)에 전기적으로 연결될 수 있다. 따라서, 제3 테스트 트랜지스터(TTR3)는 테스트 게이트 신호를 기초로 제3 직류 전압을 제3 데이터 라인(DL3)에 공급할 수 있다.
제1 내지 제3 직류 전극(DCR, DCG, DCB) 각각은 패드부(PAD)에 전기적으로 연결되어, 제1 내지 제3 직류 전극을 공급할 수 있다. 제1 내지 제3 직류 전극(DCR, DCG, DCB) 각각은 제4 금속층(MTL4)에 배치되어 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각에 제1 내지 제3 직류 전압을 공급할 수 있다. 제1 내지 제3 직류 전극(DCR, DCG, DCB) 각각은 X축 방향으로 연장되는 수평부, 및 Y축 방향 또는 Y축의 반대 방향으로 연장되는 수직부를 포함할 수 있다. 제1 직류 전극(DCR)의 복수의 수직부는 제1 직류 전극(DCR)의 수평부로부터 Y축 방향 또는 Y축의 반대 방향으로 연장될 수 있다. 제1 직류 전극(DCR)의 수직부는 제1 테스트 트랜지스터(TTR1)의 반도체 영역(TACT) 및 드레인 전극(TDE)과 중첩할 수 있다. 따라서, 제1 직류 전극(DCR)은 산화물 기반의 물질을 포함하는 제1 테스트 트랜지스터(TTR1)의 반도체 영역(TACT)을 덮음으로써, 제1 테스트 트랜지스터(TTR1)를 보호하여 제1 테스트 트랜지스터(TTR1)의 문턱 전압 시프트(Vth Shift)를 방지할 수 있다.
제1 내지 제3 직류 전극(DCR, DCG, DCB) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제1 내지 제3 직류 전극(DCR, DCG, DCB) 각각은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 적층 구조를 가질 수 있으나, 이에 한정되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SP: 화소
GL: 게이트 라인 EML: 발광 제어 라인
VDDL: 구동 전압 라인 DL: 데이터 라인
PAD: 패드부 GSL: 게이트 제어 라인
VGL1, VGL2: 제1 및 제2 게이트 로우 전압 라인
VGH: 게이트 하이 전압 라인 VL: 전압 라인
ESC: 정전기 방지 회로 SDL: 차폐층
DT1, DT2: 제1 및 제2 트랜지스터
DR1, DR2: 제1 및 제2 저항 라인
DCR, DCG, DCB: 제1 내지 제3 직류 전극
TTR1, TTR2, TTR3: 제1 내지 제3 테스트 트랜지스터
GL: 게이트 라인 EML: 발광 제어 라인
VDDL: 구동 전압 라인 DL: 데이터 라인
PAD: 패드부 GSL: 게이트 제어 라인
VGL1, VGL2: 제1 및 제2 게이트 로우 전압 라인
VGH: 게이트 하이 전압 라인 VL: 전압 라인
ESC: 정전기 방지 회로 SDL: 차폐층
DT1, DT2: 제1 및 제2 트랜지스터
DR1, DR2: 제1 및 제2 저항 라인
DCR, DCG, DCB: 제1 내지 제3 직류 전극
TTR1, TTR2, TTR3: 제1 내지 제3 테스트 트랜지스터
Claims (20)
- 복수의 화소, 상기 복수의 화소에 접속된 데이터 라인 및 게이트 라인을 포함하는 표시 영역;
상기 표시 영역의 주변에 배치된 비표시 영역;
상기 비표시 영역의 일측에 배치된 패드부;
상기 패드부에 접속되어 게이트 제어 신호를 공급하는 게이트 제어 라인;
상기 패드부에 접속되어 구동 전압을 공급하는 구동 전압 라인;
상기 게이트 제어 라인에 접속된 정전기 방지 회로;
상기 게이트 제어 라인으로부터 수신된 게이트 제어 신호를 기초로 게이트 신호를 생성하여 상기 게이트 라인에 공급하는 스캔 구동부; 및
상기 구동 전압 라인과 일체로 형성되어 상기 정전기 방지 회로의 상부를 덮는 차폐층을 포함하는 표시 장치. - 제1 항에 있어서,
상기 정전기 방지 회로는 산화물 기반의 반도체 영역을 포함하는 트랜지스터를 포함하는 표시 장치. - 제2 항에 있어서,
상기 차폐층은 상기 트랜지스터의 반도체 영역과 중첩하지 않는 복수의 홀을 포함하는 표시 장치. - 제1 항에 있어서,
상기 패드부에 접속되어 저전위 전압을 공급하는 저전위 라인을 더 포함하고,
상기 차폐층은 상기 저전위 라인과 일체로 형성되어 상기 정전기 방지 회로의 상부를 덮는 표시 장치. - 제1 항에 있어서,
상기 패드부에 접속되어 게이트 하이 전압을 공급하는 게이트 하이 전압 라인;
상기 패드부에 접속되어 제1 게이트 로우 전압을 공급하는 제1 게이트 로우 전압 라인; 및
상기 패드부에 접속되어 상기 제1 게이트 로우 전압보다 낮은 제2 게이트 로우 전압을 공급하는 제2 게이트 로우 전압 라인을 더 포함하는 표시 장치. - 제5 항에 있어서,
상기 정전기 방지 회로는,
상기 게이트 하이 전압 라인 및 상기 게이트 제어 라인 사이에 접속된 제1 트랜지스터;
상기 게이트 제어 라인 및 상기 제1 게이트 로우 전압 라인 사이에 접속된 제2 트랜지스터;
상기 제1 트랜지스터의 게이트 전극 및 상기 게이트 제어 라인 사이에 접속된 제1 저항 라인; 및
상기 제2 트랜지스터의 게이트 전극 및 상기 제1 게이트 로우 전압 라인 사이에 접속된 제2 저항 라인을 포함하는 표시 장치. - 제6 항에 있어서,
상기 제1 트랜지스터는 상기 제2 게이트 로우 전압 라인에 전기적으로 연결되어 상기 제1 트랜지스터의 반도체 영역과 중첩하는 제1 바이어스 전극을 포함하고,
상기 제2 트랜지스터는 상기 제2 게이트 로우 전압 라인에 전기적으로 연결되어 상기 제2 트랜지스터의 반도체 영역과 중첩하는 제2 바이어스 전극을 포함하는 표시 장치. - 제5 항에 있어서,
상기 차폐층은 상기 게이트 하이 전압 라인, 상기 제1 및 제2 게이트 로우 전압 라인 각각의 일부와 중첩하고,
상기 차폐층의 복수의 홀은 상기 게이트 하이 전압 라인, 상기 제1 및 제2 게이트 로우 전압 라인 각각의 다른 일부와 중첩하는 표시 장치. - 제1 항에 있어서,
상기 패드부에 전기적으로 연결되어 직류 전압을 공급하는 직류 전극;
상기 패드부에 전기적으로 연결되어 테스트 게이트 신호를 공급하는 테스트 신호 라인; 및
상기 테스트 게이트 신호를 기초로 상기 직류 전압을 상기 데이터 라인에 공급하는 테스트 트랜지스터를 더 포함하고,
상기 직류 전극은 상기 테스트 트랜지스터의 반도체 영역과 중첩하는 표시 장치. - 제9 항에 있어서,
상기 테스트 트랜지스터는,
상기 직류 전극과 중첩하고, 상기 직류 전극과 전기적으로 연결되는 드레인 전극;
테스트 게이트 신호를 수신하고, 상기 테스트 트랜지스터의 반도체 영역과 중첩하는 게이트 전극; 및
상기 데이터 라인과 전기적으로 연결되는 소스 전극을 포함하는 표시 장치. - 기판;
상기 기판 상에 배치된 복수의 화소, 상기 복수의 화소에 접속된 데이터 라인 및 게이트 라인을 포함하는 표시 영역;
상기 표시 영역의 주변에 배치된 비표시 영역;
상기 비표시 영역의 일측에 배치된 패드부;
상기 패드부에 접속되어 게이트 제어 신호를 공급하는 게이트 제어 라인;
상기 게이트 제어 라인에 접속되어 트랜지스터 및 저항 라인을 포함하는 정전기 방지 회로;
상기 패드부에 접속되어 구동 전압을 공급하는 구동 전압 라인; 및
상기 구동 전압 라인과 일체로 형성되어 상기 트랜지스터 및 상기 저항 라인과 중첩하는 차폐층을 포함하고,
상기 트랜지스터의 바이어스 전극은 상기 기판 상의 제1 금속층에 배치되고, 상기 트랜지스터의 반도체 영역은 상기 제1 금속층 상의 액티브층에 배치되며, 상기 트랜지스터의 게이트 전극은 상기 액티브층 상의 제2 금속층에 배치되고, 상기 저항 라인은 상기 제2 금속층 상의 제3 금속층에 배치되며, 상기 게이트 제어 라인은 상기 제3 금속층 상의 제4 금속층에 배치되고, 상기 구동 전압 라인 및 상기 차폐층은 상기 제4 금속층 상의 제5 금속층에 배치되는 표시 장치. - 제11 항에 있어서,
상기 트랜지스터는 산화물 기반의 반도체 영역을 포함하고,
상기 차폐층은 상기 트랜지스터의 반도체 영역과 중첩하는 표시 장치. - 제12 항에 있어서,
상기 차폐층은 상기 트랜지스터의 반도체 영역과 중첩하지 않는 복수의 홀을 포함하는 표시 장치. - 제11 항에 있어서,
상기 제5 금속층에 배치되어 상기 패드부에 접속되고, 저전위 전압을 공급하는 저전위 라인을 더 포함하고,
상기 차폐층은 상기 저전위 라인과 일체로 형성되어 상기 정전기 방지 회로의 상부를 덮는 표시 장치. - 제11 항에 있어서,
상기 패드부에 접속되어 게이트 하이 전압을 공급하는 게이트 하이 전압 라인;
상기 패드부에 접속되어 제1 게이트 로우 전압을 공급하는 제1 게이트 로우 전압 라인; 및
상기 패드부에 접속되어 상기 제1 게이트 로우 전압보다 낮은 제2 게이트 로우 전압을 공급하는 제2 게이트 로우 전압 라인을 더 포함하는 표시 장치. - 제15 항에 있어서,
상기 게이트 하이 전압, 상기 제1 및 제2 게이트 로우 전압 라인 각각은 상기 제4 금속층에 배치되어 상기 패드부에 접속되는 수직부, 및 상기 제2 금속층에 배치되어 상기 정전기 방지 회로에 접속되는 수평부를 포함하는 표시 장치. - 제15 항에 있어서,
상기 차폐층은 상기 게이트 하이 전압 라인, 상기 제1 및 제2 게이트 로우 전압 라인 각각의 일부와 중첩하고,
상기 차폐층의 복수의 홀은 상기 게이트 하이 전압 라인, 상기 제1 및 제2 게이트 로우 전압 라인 각각의 다른 일부와 중첩하는 표시 장치. - 복수의 화소, 상기 복수의 화소에 접속된 데이터 라인 및 게이트 라인을 포함하는 표시 영역;
상기 표시 영역의 주변에 배치된 비표시 영역;
상기 비표시 영역의 일측에 배치된 패드부;
상기 패드부에 전기적으로 연결되어 직류 전압을 공급하는 직류 전극;
상기 패드부에 전기적으로 연결되어 테스트 게이트 신호를 공급하는 테스트 신호 라인; 및
상기 테스트 게이트 신호를 기초로 상기 직류 전압을 상기 데이터 라인에 공급하는 테스트 트랜지스터를 포함하고,
상기 직류 전극은 상기 테스트 트랜지스터의 반도체 영역과 중첩하는 표시 장치. - 제18 항에 있어서,
상기 테스트 트랜지스터는,
상기 직류 전극과 중첩하고, 상기 직류 전극과 전기적으로 연결되는 드레인 전극;
테스트 게이트 신호를 수신하고, 상기 테스트 트랜지스터의 반도체 영역과 중첩하는 게이트 전극; 및
상기 데이터 라인과 전기적으로 연결되는 소스 전극을 포함하는 표시 장치. - 제18 항에 있어서,
상기 직류 전극은 제1 방향으로 연장되는 수평부, 및 상기 수평부로부터 연장되어 상기 테스트 트랜지스터의 반도체 영역과 중첩하는 수직부를 포함하는 표시 장치.
Priority Applications (3)
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2023
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