KR20240049099A - 표시 장치 - Google Patents

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KR20240049099A
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송현규
정현호
정희성
주선진
홍상민
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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 방향으로 연장된 제1 데이터 라인 및 제2 데이터 라인, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 상에 배치된 애노드 전극, 상기 애노드 전극 상에 배치되며, 발광 영역을 구획하는 화소 정의막, 상기 애노드 전극 상에 배치된 유기 발광층, 및 상기 유기 발광층 상에 배치된 캐소드 전극을 포함하며, 상기 제1 데이터 라인 및 상기 제2 데이터 라인은 각각은 상기 애노드 전극과 중첩하는 영역에서 평면상 곡선으로 이루어진다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 유기 발광 소자를 포함하는 유기 발광 표시 장치, 무기 반도체와 같은 무기 발광 소자를 포함하는 무기 발광 표시 장치, 및 초고형 발광 소자를 포함하는 초소형 발광 표시 장치를 포함할 수 있다.
유기 발광 소자는 대향하는 두 개의 전극 및 그 사이에 개재된 발광층을 포함할 수 있다. 발광층은 두 개의 전극으로부터 전자와 정공을 제공받아 재결합하여 엑시톤을 생성하고, 생성된 엑시톤이 여기 상태에서 기저 상태로 변화하며 광이 방출될 수 있다.
유기 발광 소자를 포함하는 유기 발광 표시 장치는 백라이트 유닛 등과 같은 광원이 불필요하기 때문에 소비 전력이 낮고 경량의 박형으로 구성할 수 있을 뿐만 아니라 넓은 시야각, 높은 휘도와 콘트라스트 및 빠른 응답 속도 등의 고품위 특성을 가져 차세대 표시 장치로 주목을 받고 있다.
본 발명이 해결하고자 하는 과제는 누설 전류를 저감하여 혼색을 개선할 수 있는 표시 장치 및 그 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 방향으로 연장된 제1 데이터 라인 및 제2 데이터 라인, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 상에 배치된 애노드 전극, 상기 애노드 전극 상에 배치되며, 발광 영역을 구획하는 화소 정의막, 상기 애노드 전극 상에 배치된 유기 발광층, 및 상기 유기 발광층 상에 배치된 캐소드 전극을 포함하며, 상기 제1 데이터 라인 및 상기 제2 데이터 라인은 각각은 상기 애노드 전극과 중첩하는 영역에서 평면상 곡선으로 이루어질 수 있다.
상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 인접하며, 상기 제1 방향으로 서로 대칭으로 이루어질 수 있다.
상기 제1 데이터 라인은 제1 직선부, 상기 제1 직선부에 연결된 제1 곡선부, 및 상기 제1 곡선부에 연결된 제1 연결부를 포함하고, 상기 제2 데이터 라인은 제2 직선부, 상기 제2 직선부에 연결된 제2 곡선부, 및 상기 제2 곡선부에 연결된 제2 연결부를 포함할 수 있다.
상기 제1 직선부, 상기 제1 연결부, 상기 제2 직선부 및 상기 제2 연결부는 상기 제1 방향으로 연장되며 직선으로 이루어질 수 있다.
상기 제1 직선부와 상기 제2 직선부는 서로 마주보며 상호 나란하게 배치되고, 상기 제1 연결부와 상기 제2 연결부는 서로 마주보며 상호 나란하게 배치될 수 있다.
상기 제1 곡선부는 상기 제2 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가지고, 상기 제2 곡선부는 상기 제1 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가질 수 있다.
상기 제1 곡선부는 상기 제2 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 제1 돌출부, 및 상기 제2 데이터 라인과 마주보는 방향의 반대 방향으로 오목한 제1 오목부를 포함하고, 상기 제2 곡선부는 상기 제1 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 제2 돌출부, 및 상기 제1 데이터 라인과 마주보는 방향의 반대 방향으로 오목한 제2 오목부를 포함할 수 있다.
상기 제1 오목부와 상기 제2 오목부는 서로 마주보며, 평면상 상기 제1 방향과 교차하는 제2 방향에서 중첩할 수 있다.
상기 제1 직선부와 상기 제2 직선부 사이의 간격은 상기 제1 연결부와 상기 제2 연결부 사이의 간격과 동일할 수 있다.
상기 제1 곡선부와 상기 제2 곡선부 사이의 최소 간격은 상기 제1 직선부와 상기 제2 직선부 사이의 간격과 동일하고, 상기 제1 곡선부와 상기 제2 곡선부 사이의 최대 간격은상기 제1 직선부와 상기 제2 직선부 사이의 간격보다 클 수 있다.
상기 제1 곡선부와 상기 제2 곡선부 사이의 간격은 가변할 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 방향으로 연장된 제1 데이터 라인 및 제2 데이터 라인, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 상에 배치된 애노드 전극, 상기 애노드 전극 상에 배치되며, 발광 영역을 구획하는 화소 정의막, 상기 애노드 전극 상에 배치된 유기 발광층, 및 상기 유기 발광층 상에 배치된 캐소드 전극을 포함하며, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이의 간격은 상기 발광 영역과 중첩하는 영역에서 가변할 수 있다.
상기 제1 데이터 라인은 제1 직선부, 상기 제1 직선부에 연결된 제1 곡선부, 및 상기 제1 곡선부에 연결된 제1 연결부를 포함하고, 상기 제2 데이터 라인은 제2 직선부, 상기 제2 직선부에 연결된 제2 곡선부, 및 상기 제2 곡선부에 연결된 제2 연결부를 포함할 수 있다.
상기 제1 곡선부와 상기 제2 연결부는 평면상 상기 제1 방향과 교차하는 제2 방향에서 중첩하고, 상기 제2 곡선부와 상기 제1 연결부는 평면상 상기 제2 방향에서 중첩할 수 있다.
상기 제1 연결부는 상기 제2 데이터 라인을 향해 돌출된 제1 서브 돌출부를 포함하고, 상기 제2 연결부는 상기 제1 데이터 라인을 향해 돌출된 제2 서브 돌출부를 포함하며, 상기 제1 서브 돌출부와 상기 제2 서브 돌출부는 평면상 상기 제1 방향과 교차하는 제2 방향에서 비중첩할 수 있다.
상기 제1 곡선부는 상기 제2 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가지고, 상기 제2 곡선부는 상기 제1 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가질 수 있다.
상기 제1 곡선부와 상기 제2 곡선부 사이의 간격은 상기 제1 방향으로 갈수록 점진적으로 증가하다가 점진적으로 감소할 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 방향으로 연장된 제1 데이터 라인 및 제2 데이터 라인, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 상에 배치된 제1 애노드 전극 및 제2 애노드 전극, 상기 제1 애노드 전극 및 상기 제2 애노드 전극 상에 배치되며, 제1 발광 영역과 제2 발광 영역을 구획하는 화소 정의막, 상기 제1 애노드 전극 및 상기 제2 애노드 전극 상에 배치된 유기 발광층, 및 상기 유기 발광층 상에 배치된 캐소드 전극을 포함하며, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 각각은 상기 제1 발광 영역 및 상기 제2 발광 영역 중 적어도 어느 하나와 중첩하는 영역에서 평면상 곡선으로 이루어질 수 있다.
상기 제1 발광 영역은 서로 다른 색의 광을 방출하며, 상기 제1 발광 영역의 크기는 상기 제2 발광 영역의 크기보다 클 수 있다.
상기 제1 발광 영역은 청색의 광을 방출하고 상기 제2 발광 영역은 적색의 광을 방출할 수 있다.
상기 제1 애노드 전극 및 상기 제2 애노드 전극은 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩하는 영역에 형성된 요철을 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 영역과 중첩하는 데이터 라인들의 형상을 조절하여, 사용자가 바라보는 각도에 따라 색좌표 값이 다르게 나타나는 비대칭 WAD 현상을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 일 측면도이다.
도 3은 일 실시예에 따른 박막 트랜지스터층 및 발광 소자층의 서브 화소를 보여주는 회로도이다.
도 4는 일 실시예에 따른 서브 화소들의 일부 레이어를 나타낸 평면도이다.
도 5는 일 실시예에 따른 서브 화소들의 다른 일부 레이어를 나타낸 평면도이다.
도 6은 일 실시예에 따른 서브 화소들의 또 다른 일부 레이어들을 나타낸 평면도이다.
도 7은 일 실시예에 따른 서브 화소들의 일 예를 나타낸 평면도이다.
도 8은 도 7의 I-I'선을 따라 절취한 단면도이다.
도 9는 도 7의 II-II'선을 따라 절취한 단면도이다.
도 10은 일 실시예에 따른 서브 화소들의 제2 데이터층과 애노드 전극들을 나타낸 평면도이다.
도 11은 도 10의 데이터 라인들을 나타낸 평면도이다.
도 12는 도 10의 III-III'선을 따라 절단한 단면도이다.
도 13은 데이터 라인들과 애노드 전극들의 구조를 개략적으로 나타낸 모식도이다.
도 14는 표시 패널을 사용자가 바라보는 방위각을 나타낸 모식도이다.
도 15는 사용자가 표시 패널을 바라보는 방위각에 따른 색좌표를 나타낸 그래프이다.
도 16은 도 10에서 제1 애노드 전극의 광의 반사 방향을 나타낸 도면이다.
도 17은 사용자가 표시 패널을 바라보는 방위각에 따른 색좌표를 나타낸 그래프이다.
도 18 및 도 19는 다양한 실시예에 따른 서브 화소들의 제2 데이터층과 애노드 전극들을 나타낸 평면도이다.
도 20은 다른 실시예에 따른 서브 화소들의 제2 데이터층과 애노드 전극들을 나타낸 평면도이다.
도 21은 다른 실시예에 따른 제1 데이터 라인과 제2 데이터 라인을 나타낸 평면도이다.
도 22는 또 다른 실시예에 따른 서브 화소들의 제2 데이터층과 애노드 전극들을 나타낸 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함할 수 있다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함할 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함할 수 있다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)의 기판(SUB)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화상을 표시하는 서브 화소(도 5의 SPX)들을 포함할 수 있다. 서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다.
도 1에서는 서브 영역(SBA)이 펼쳐진 것을 예시하였으나, 서브 영역(SBA)은 구부러질 수 있으며, 이 경우 표시 패널(100)의 하면 상에 배치될 수 있다. 서브 영역(SBA)이 구부러지는 경우, 기판(SUB)의 두께 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SBA)에는 표시 구동 회로(200)가 배치될 수 있다.
표시 구동 회로(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 표시 패널(100)의 서브 영역(SBA)의 일 단에 부착될 수 있다. 이로 인해, 회로 보드(300)는 표시 패널(100) 및 표시 구동 회로(200)와 전기적으로 연결될 수 있다. 표시 패널(100)과 표시 구동 회로(200)는 회로 보드(300)를 통해 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 일 측면도이다.
도 2에서는 서브 영역(SBA)이 표시 장치(10)의 하면으로 구부러진 것을 예시하였다.
도 2를 참조하면, 표시 패널(100)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다. 서브 영역(SBA)의 제2 방향(DR2)의 길이는 메인 영역(MA)의 제2 방향(DR2)의 길이보다 작을 수 있다. 서브 영역(SBA)의 제1 방향(DR1)의 길이는 메인 영역(MA)의 제1 방향(DR1)의 길이보다 작거나 메인 영역(MA)의 제1 방향(DR1)의 길이와 실질적으로 동일할 수 있다. 서브 영역(SBA)은 구부러질 수 있으며, 표시 패널(100)의 하부에 배치될 수 있다. 이 경우, 서브 영역(SBA)은 제3 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다.
표시 구동 회로(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 COF(chip on film) 방식으로 표시 회로 보드(300) 상에 부착될 수 있다.
표시 회로 보드(300)는 표시 패널(100)의 서브 영역(SBA)의 일 단에 부착될 수 있다. 이로 인해, 표시 회로 보드(300)는 표시 패널(100) 및 표시 구동 회로(200)와 전기적으로 연결될 수 있다. 표시 패널(100)과 표시 구동 회로(200)는 표시 회로 보드(300)를 통해 디지털 비디오 데이터, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다. 표시 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
터치 구동 회로(400)는 표시 회로 보드(300) 상에 배치될 수 있다. 터치 구동 회로(400)는 집적회로(IC)로 형성되어 표시 회로 보드(300) 상에 부착될 수 있다.
터치 구동 회로(400)는 표시 패널(100)의 터치 감지부(TDU)의 센서 전극들에 전기적으로 연결될 수 있다. 터치 구동 회로(400)는 터치 감지부(TDU)의 센서 전극들에 구동 신호들을 인가하고 센서 전극들의 상호 용량 값들을 측정한다. 구동 신호는 복수의 구동 펄스들을 갖는 신호일 수 있다. 터치 구동 회로(400)는 상호 용량 값들에 따라 사용자의 터치 여부와 근접 여부 등을 판단할 수 있다. 사용자의 터치는 사용자의 손가락 또는 펜 등과 같은 물체가 터치 감지부(TDU) 상에 배치되는 표시 장치(10)의 일 면에 직접 접촉하는 것을 가리킨다. 사용자의 근접은 사용자의 손가락 또는 펜 등과 같은 물체가 표시 장치(10)의 일 면 상에서 떨어져 위치하는(hovering) 것을 가리킨다.
표시 패널(100)은 기판(SUB) 상에 배치된 박막 트랜지스터층(TFTL), 발광 소자층(EML), 봉지층(TFEL), 및 터치 감지부(TDU)를 포함할 수 있다.
기판(SUB)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB) 상에는 박막 트랜지스터층(TFTL)이 배치될 수 있다. 박막 트랜지스터층(TFTL)은 메인 영역(MA)과 서브 영역(SBA)에 배치될 수 있다. 박막 트랜지스터층(TFTL)은 박막 트랜지스터들을 포함할 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 메인 영역(MA)의 표시 영역(DA)에 배치될 수 있다. 발광 소자층(EML)은 발광부들에 배치되는 발광 소자들을 포함할 수 있다.
봉지층(TFEL)은 발광 소자층(EML) 상에 배치될 수 있다. 봉지층(TFEL)은 메인 영역(MA)의 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 봉지층(TFEL)은 발광 소자층을 봉지하기 위한 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다.
터치 감지부(TDU)는 봉지층(TFEL) 상에 배치될 수 있다. 터치 감지부(TDU)는 메인 영역(MA)의 표시 영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 터치 감지부(TDU)는 터치 전극들을 이용하여 사람 또는 물체의 터치를 감지할 수 있다.
터치 감지부(TDU) 상에는 표시 패널(100)의 상부를 보호하기 위한 커버 윈도우가 더 배치될 수 있다. 커버 윈도우는 OCA(optically clear adhesive) 필름 또는 OCR(optically clear resin) 같은 투명 접착 부재에 의해 터치 감지부(TDU) 상에 부착될 수 있다. 커버 윈도우는 유리와 같은 무기물일 수도 있고, 플라스틱 또는 고분자 재료와 같은 유기물일 수도 있다.
또한, 외부 광이 표시 패널(100)에서 반사되어 표시 패널(100)이 표시하는 화상의 시인성이 저하되는 것을 방지하기 위해, 터치 감지부(TDU)와 커버 윈도우 사이에는 반사 방지 부재가 추가로 배치될 수 있다. 반사 방지 부재는 편광 필름일 수 있다. 또는, 반사 방지 부재는 블랙 매트릭스와 같은 차광 유기막과 컬러 필터를 포함하거나, 블랙 매트릭스와 같은 차광 유기막과 반사 방지 유기막을 포함할 수 있다.
도 3은 일 실시예에 따른 박막 트랜지스터층 및 발광 소자층의 서브 화소를 보여주는 회로도이다.
도 3을 참조하면, 서브 화소(SPX)는 스캔 배선들(GWL, GIL, GCL) 중에서 적어도 어느 하나, 발광 배선(EL)들 중 어느 하나, 및 데이터 배선들 중 어느 하나에 연결될 수 있다. 예를 들어, 서브 화소(SPX)는 기입 스캔 배선(GWL), 초기화 스캔 배선(GIL), 제어 스캔 배선(GCL), 발광 배선(EL), 및 데이터 라인(DL)에 접속될 수 있다.
서브 화소(SPX)는 구동 트랜지스터(DT), 스위칭 소자들, 커패시터(C1), 및 발광 소자(LE)를 포함할 수 있다. 스위칭 소자들은 제1 내지 제7 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6, ST7)을 포함할 수 있다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 전류(Ids)에 비례할 수 있다.
발광 소자(LE)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(LE)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(LE)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(LE)의 애노드 전극은 제4 노드(N4)에 접속될 수 있다. 발광 소자(LE)의 애노드 전극은 제4 노드(N4)를 통해 제6 트랜지스터(ST6)의 드레인 전극과 제4 트랜지스터(T4)의 드레인 전극에 접속될 수 있다. 발광 소자(LE)의 캐소드 전극은 저전위 배선(VSL)에 접속될 수 있다. 발광 소자(LE)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
제1 트랜지스터(ST1)는 기입 스캔 배선(GWL)의 스캔 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 드레인 전극인 제2 노드(N2)와 구동 트랜지스터(DT)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 기입 스캔 배선(GWL)에 접속되고, 드레인 전극은 제2 노드(N2)에 접속되며, 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극은 제2 노드(N2)를 통해 구동 트랜지스터(DT)의 드레인 전극 및 제6 트랜지스터(ST6)의 소스 전극에 접속될 수 있다. 제1 트랜지스터(ST1)의 소스 전극은 제1 노드(N1)를 통해 구동 트랜지스터(DT)의 게이트 전극, 제3 트랜지스터(ST3)의 소스 전극, 및 제1 커패시터(C1)의 제1 전극에 접속될 수 있다.
제2 트랜지스터(ST2)는 기입 스캔 배선(GWL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DL)과 구동 트랜지스터(DT)의 소스 전극인 제3 노드(N3)를 접속시킬 수 있다. 제2 트랜지스터(ST2)는 스캔 신호를 기초로 턴-온됨으로써, 데이터 전압을 제3 노드(N3)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 기입 스캔 배선(GWL)에 접속되고, 소스 전극은 데이터 라인(DL)에 접속되며, 드레인 전극은 제3 노드(N3)에 접속될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극은 제3 노드(N3)를 통해 구동 트랜지스터(DT)의 소스 전극 및 제5 트랜지스터(ST5)의 드레인 전극에 접속될 수 있다.
제3 트랜지스터(ST3)는 초기화 스캔 배선(GIL)의 스캔 신호에 의해 턴-온되어 제1 초기화 전압 배선(VIL)과 구동 트랜지스터(DT)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제3 트랜지스터(ST3)는 스캔 신호를 기초로 턴-온됨으로써, 구동 트랜지스터(DT)의 게이트 전극을 초기화 전압으로 방전시킬 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 초기화 스캔 배선(GIL)에 접속되고, 드레인 전극은 제1 초기화 전압 배선(VIL)에 접속되며, 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제3 트랜지스터(ST3)의 소스 전극은 제1 노드(N1)를 통해 구동 트랜지스터(DT)의 게이트 전극, 제1 트랜지스터(T1)의 소스 전극, 및 제1 커패시터(C1)의 제1 전극에 접속될 수 있다.
제4 트랜지스터(ST4)는 바이어스 스캔 배선(GBL)의 스캔 신호에 의해 턴-온되어 제2 초기화 전압 배선(VAIL)과 발광 소자(LE)의 애노드 전극인 제4 노드(N4)를 접속시킬 수 있다. 제4 트랜지스터(ST4)는 바이어스 스캔 배선(GBL)의 스캔 신호를 기초로 턴-온됨으로써, 발광 소자(LE)의 애노드 전극을 초기화 전압으로 방전시킬 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 바이어스 스캔 배선(GBL)에 접속되고, 소스 전극은 제2 초기화 전압 배선(VAIL)에 접속되며, 드레인 전극은 제4 노드(N4)에 접속될 수 있다. 제4 트랜지스터(ST4)의 드레인 전극은 제4 노드(N4)를 통해 발광 소자(LE)의 애노드 전극 및 제6 트랜지스터(ST6)의 드레인 전극에 접속될 수 있다.
제5 트랜지스터(ST5)는 발광 배선(EL)의 발광 신호에 의해 턴-온되어 고전위 배선(VDL)과 구동 트랜지스터(DT)의 소스 전극인 제3 노드(N3)를 접속시킬 수 있다. 제5 트랜지스터(ST5)의 게이트 전극은 발광 배선(EL)에 접속되고, 소스 전극은 고전위 배선(VDL)에 접속되며, 드레인 전극은 제3 노드(N3)에 접속될 수 있다. 제5 트랜지스터(ST5)의 드레인 전극은 제3 노드(N3)를 통해 구동 트랜지스터(DT)의 소스 전극 및 제2 트랜지스터(ST2)의 드레인 전극과 전기적으로 연결될 수 있다.
제6 트랜지스터(ST6)는 발광 배선(EL)의 발광 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 드레인 전극인 제2 노드(N2)와 발광 소자(LE)의 애노드 전극인 제4 노드(N4)를 접속시킬 수 있다. 제6 트랜지스터(ST6)의 게이트 전극은 발광 배선(EL)에 접속되고, 소스 전극은 제2 노드(N2)에 접속되며, 드레인 전극은 제4 노드(N4)에 접속될 수 있다. 제6 트랜지스터(ST6)의 소스 전극은 제2 노드(N2)를 통해 구동 트랜지스터(DT)의 드레인 전극 및 제1 트랜지스터(ST1)의 드레인 전극에 접속될 수 있다. 제6 트랜지스터(ST6)의 드레인 전극은 제4 노드(N4)를 통해 발광 소자(LE)의 애노드 전극 및 제4 트랜지스터(ST4)의 드레인 전극에 접속될 수 있다.
제5 트랜지스터(ST5), 구동 트랜지스터(DT), 및 제6 트랜지스터(ST6)가 모두 턴-온되는 경우, 구동 전류는 발광 소자(LE)에 공급될 수 있다.
제7 트랜지스터(ST7)는 기입 스캔 배선(GBL)의 스캔 신호에 의해 턴-온되어 기준 전압 배선(VREF)과 구동 트랜지스터(DT)의 소스 전극인 제3 노드(N3)를 접속시킬 수 있다. 제7 트랜지스터(ST7)의 게이트 전극은 기입 스캔 배선(GBL)에 접속되고, 소스 전극은 기준 전압 배선(VREF)에 접속되며, 드레인 전극은 제3 노드(N3)에 접속될 수 있다. 제7 트랜지스터(ST7)의 드레인 전극은 제3 노드(N3)를 통해 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다.
구동 트랜지스터(DT), 제2 트랜지스터(ST2), 및 제4 내지 제7 트랜지스터(ST4, ST5, ST6, ST7) 각각은 실리콘 기반의 액티브층을 포함할 수 있다. 예를 들어, 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 및 제4 내지 제7 트랜지스터(ST4, ST5, ST6, ST7) 각각은 저온 다결정 실리콘(Low Temperature Polycrystalline Silicon; LTPS)으로 이루어진 액티브층을 포함할 수 있다. 저온 다결정 실리콘으로 이루어진 액티브층은 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 표시 장치(10)는 턴-온 특성이 우수한 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 및 제4 내지 제7 트랜지스터(ST4, ST5, ST6, ST7)를 포함함으로써, 복수의 서브 화소(SP)를 안정적이고 효율적으로 구동할 수 있다.
구동 트랜지스터(DT), 제2 트랜지스터(ST2), 및 제4 내지 제7 트랜지스터(ST4, ST5, ST6, ST7) 각각은 p-타입 트랜지스터에 해당할 수 있다. 예를 들어, 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 및 제4 내지 제7 트랜지스터(ST4, ST5, ST6, ST7) 각각은 게이트 전극에 인가되는 게이트 로우 전압을 기초로 소스 전극으로 유입되는 전류를 드레인 전극으로 출력할 수 있다.
제1 및 제3 트랜지스터(ST1, ST3) 각각은 산화물 기반의 액티브층을 포함할 수 있다. 예를 들어, 제1 및 제3 트랜지스터(ST1, ST3) 각각은 산화물 기반의 액티브층의 상부에 게이트 전극이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 코플라나 구조를 갖는 트랜지스터는 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다. 따라서, 표시 장치(10)는 누설 전류(Off current) 특성이 우수한 제1 및 제3 트랜지스터(ST1, ST3)를 포함함으로써, 서브 화소(SPX) 내부에서 누설 전류가 흐르는 것을 방지할 수 있고, 서브 화소(SPX) 내부의 전압을 안정적으로 유지할 수 있다.
제1 및 제3 트랜지스터(ST1, ST3) 각각은 n-타입 트랜지스터에 해당할 수 있다. 예를 들어, 제1 및 제3 트랜지스터(ST1, ST3) 각각은 게이트 전극에 인가되는 게이트 하이 전압을 기초로 드레인 전극으로 유입되는 전류를 소스 전극으로 출력할 수 있다.
제1 커패시터(C1)는 구동 트랜지스터(DT)의 게이트 전극인 제1 노드(N1)와 고전위 배선(VDL) 사이에 접속될 수 있다. 예를 들어, 제1 커패시터(C1)의 제1 전극은 제1 노드(N1)에 접속되고, 제1 커패시터(C1)의 제2 전극은 고전위 배선(VDL)에 접속됨으로써, 고전위 배선(VDL)과 구동 트랜지스터(DT)의 게이트 전극 사이의 전위 차를 유지할 수 있다.
도 4는 일 실시예에 따른 서브 화소들의 일부 레이어를 나타낸 평면도이다. 도 5는 일 실시예에 따른 서브 화소들의 다른 일부 레이어를 나타낸 평면도이다. 도 6은 일 실시예에 따른 서브 화소들의 또 다른 일부 레이어들을 나타낸 평면도이다. 도 7은 일 실시예에 따른 서브 화소들의 일 예를 나타낸 평면도이다.
도 4는 차광층, 제1 액티브층 및 제1 게이트층이 순서대로 적층된 도면이고, 도 5는 차광층, 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층 및 제3 게이트층이 순서대로 적층된 도면이며, 도 6은 차광층, 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 게이트층, 및 제1 데이터층이 순서대로 적층된 도면이고, 도 7은 차광층, 제1 액티브층, 제1 게이트층, 제2 게이트층, 제2 액티브층, 제3 데이트층, 제1 데이터층, 및 제2 데이터층이 순서대로 적층된 도면이다.
도 4 내지 도 7을 참조하면, 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)를 포함할 수 있다. 제1 서브 화소(SPX1)는 도면에서 우측에 배치되고, 제2 서브 화소(SPX2)는 도면에서 좌측에 배치될 수 있다. 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)는 대략 서로 대칭되는 구조로 이루어질 수 있다. 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 각각은 구동 트랜지스터(DT), 발광 소자(LE), 제1 내지 제7 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST7), 및 제1 커패시터(C1)를 포함할 수 있다.
구동 트랜지스터(DT)는 액티브 영역(DT_ACT), 게이트 전극(DT_G), 소스 전극(DT_S), 및 드레인 전극(DT_D)을 포함할 수 있다. 구동 트랜지스터(DT)의 액티브 영역(DT_ACT)은 제1 액티브층에 배치될 수 있고, 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩될 수 있다. 예를 들어, 제1 액티브층은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다.
구동 트랜지스터(DT)의 게이트 전극(DT_G)은 제1 컨택홀(CNT1)을 통해 제1 연결 전극(BE1)과 접속될 수 있고, 제1 연결 전극(BE1)은 제2 컨택홀(CNT2)을 통해 제2 액티브층에 접속될 수 있다. 예를 들어, 제2 액티브층은 산화물 기반의 물질로 이루어질 수 있다. 제1 연결 전극(BE1)은 제3 트랜지스터(ST3)의 소스 전극(S3) 및 제1 트랜지스터(ST1)의 소스 전극(S1)에 접속될 수 있다. 또한, 구동 트랜지스터(DT)의 게이트 전극(DT_G) 중 제2 게이트층과 중첩되는 영역은 제1 커패시터(C1)의 제1 커패시터 전극(CE1)에 해당할 수 있다.
구동 트랜지스터(DT)의 소스 전극(DT_S)은 제2 트랜지스터(ST2)의 드레인 전극(D2) 및 제5 트랜지스터(ST5)의 드레인 전극(D5)에 접속될 수 있다.
구동 트랜지스터(DT)의 드레인 전극(DT_D)은 제8 컨택홀(CNT8)을 통해 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제7 컨택홀(CNT7)을 통해 제1 트랜지스터(ST1)의 드레인 전극(D1)에 접속될 수 있다. 또한, 구동 트랜지스터(DT)의 드레인 전극(DT_D)은 제6 트랜지스터(ST6)의 소스 전극(S6)에 접속될 수 있다.
제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(G1), 소스 전극(S1), 및 드레인 전극(D1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 제1 트랜지스터(ST1)의 게이트 전극(G1)과 중첩될 수 있다. 예를 들어, 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 산화물 기반의 물질로 이루어질 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(G1)은 제어 스캔 배선(GCL)의 일 부분으로서, 제어 스캔 배선(GCL) 중 액티브 영역(ACT1)과 중첩되는 영역에 해당할 수 있다.
제1 트랜지스터(ST1)의 드레인 전극(D1)은 제7 컨택홀(CNT7)을 통해 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제8 컨택홀(CNT8)을 통해 구동 트랜지스터(DT)의 드레인 전극(DT_D) 및 제6 트랜지스터(ST6)의 소스 전극(S6)에 접속될 수 있다. 제1 트랜지스터(ST1)의 소스 전극(S1)은 제3 트랜지스터(ST3)의 소스 전극(S3)에 접속될 수 있다. 또한, 제1 트랜지스터(ST1)의 소스 전극(S1)은 제2 컨택홀(CNT2)을 통해 제1 연결 전극(BE1)에 접속될 수 있고, 제1 연결 전극(BE1)은 제1 컨택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DT_G) 또는 제1 커패시터(C1)의 제1 커패시터 전극(CE1)에 접속될 수 있다.
제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(G2), 소스 전극(S2), 및 드레인 전극(D2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 제2 트랜지스터(ST2)의 게이트 전극(G2)과 중첩될 수 있다. 예를 들어, 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(G2)은 기입 스캔 배선(GWL)의 일 부분으로서, 기입 스캔 배선(GWL) 중 액티브 영역(ACT2)과 중첩되는 영역에 해당할 수 있다.
제2 트랜지스터(ST2)의 소스 전극(S2)은 제3 컨택홀(CNT3)을 통해 제3 연결 전극(BE3)과 접속될 수 있고, 제3 연결 전극(BE3)은 데이터 라인(DL)과 접속될 수 있다. 따라서, 제2 트랜지스터(ST2)의 소스 전극(S2)은 데이터 라인(DL)으로부터 데이터 전압을 수신할 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(D2)은 구동 트랜지스터(DT)의 소스 전극(DT_S) 및 제5 트랜지스터(ST5)의 드레인 전극(D5)에 접속될 수 있다.
제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(G3), 드레인 전극(D3), 및 소스 전극(S3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 제3 트랜지스터(ST3)의 게이트 전극(G3)과 중첩될 수 있다. 예를 들어, 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 산화물 기반의 액티브층을 포함할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(G1)은 초기화 스캔 배선(GIL)의 일 부분으로서, 초기화 스캔 배선(GIL) 중 액티브 영역(ACT3)과 중첩되는 영역에 해당할 수 있다.
제3 트랜지스터(ST3)의 드레인 전극(D3)은 제6 컨택홀(CNT6)을 통해 제1 초기화 전압 배선(VIL)에 접속되어 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 소스 전극(S3)은 제1 트랜지스터(ST1)의 소스 전극(S1)에 접속될 수 있다. 또한, 제3 트랜지스터(ST3)의 드레인 전극(D3)은 제6 컨택홀(CNT6)을 통해 제7 연결 전극(BE7)에 접속될 수 있고, 제7 연결 전극(BE7)은 제17 컨택홀(CNT17)을 통해 제1 초기화 전압 배선(VIL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 소스 전극(S3)은 제2 컨택홀(CNT2)을 통해 제1 연결 전극(BE1)에 접속될 수 있고, 제1 연결 전극(BE1)은 제1 컨택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DT_G) 또는 제1 커패시터(C1)의 제1 커패시터 전극(CE1)에 접속될 수 있다.
제4 트랜지스터(ST4)는 액티브 영역(ACT4), 게이트 전극(G4), 드레인 전극(D4), 및 소스 전극(S4)을 포함할 수 있다. 제4 트랜지스터(ST4)의 액티브 영역(ACT4)은 제4 트랜지스터(ST4)의 게이트 전극(G4)과 중첩될 수 있다. 예를 들어, 제4 트랜지스터(ST4)의 액티브 영역(ACT4)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 스캔 바이어스 배선(GBL)의 일 부분으로서, 스캔 바이어스 배선(GBL) 중 액티브 영역(ACT4)과 중첩되는 영역에 해당할 수 있다.
제4 트랜지스터(ST4)의 소스 전극(S4)은 제10 컨택홀(CNT10)을 통해 제1 초기화 전압 배선(VIL)에 접속되어 초기화 전압을 수신할 수 있다. 제4 트랜지스터(ST4)의 드레인 전극(D4)은 제5 컨택홀(CNT5)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다. 애노드 연결 전극(ANDE)은 발광 소자(LE)의 애노드 전극에 접속될 수 있다.
제5 트랜지스터(ST5)는 액티브 영역(ACT5), 게이트 전극(G5), 소스 전극(S5), 및 드레인 전극(D5)을 포함할 수 있다. 제5 트랜지스터(ST5)의 액티브 영역(ACT5)은 제5 트랜지스터(ST5)의 게이트 전극(G5)과 중첩될 수 있다. 예를 들어, 제5 트랜지스터(ST5)의 액티브 영역(ACT5)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 발광 배선(EL)의 일 부분으로서, 발광 배선(EL) 중 액티브 영역(ACT5)과 중첩되는 영역에 해당할 수 있다.
제5 트랜지스터(ST5)의 소스 전극(S5)은 제9 컨택홀(CNT9)을 통해 고전위 배선(VDL)에 접속될 수 있다. 따라서, 제5 트랜지스터(ST5)의 소스 전극(S5)은 고전위 배선(VDL)으로부터 구동 전압을 수신할 수 있다. 제5 트랜지스터(ST5)의 드레인 전극(D5)은 구동 트랜지스터(DT)의 소스 전극(DT_S) 및 제2 트랜지스터(ST2)의 드레인 전극(D2)에 접속될 수 있다.
제6 트랜지스터(ST6)는 액티브 영역(ACT6), 게이트 전극(G6), 소스 전극(S6), 및 드레인 전극(D6)을 포함할 수 있다. 제6 트랜지스터(ST6)의 액티브 영역(ACT6)은 제6 트랜지스터(ST6)의 게이트 전극(G6)과 중첩될 수 있다. 예를 들어, 제6 트랜지스터(ST6)의 액티브 영역(ACT6)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 발광 배선(EL)의 일 부분으로서, 발광 배선(EL) 중 액티브 영역(ACT6)과 중첩되는 영역에 해당할 수 있다.
제6 트랜지스터(ST6)의 소스 전극(S6)은 구동 트랜지스터(DT)의 드레인 전극(DT_D)에 접속될 수 있다. 또한, 제6 트랜지스터(ST6)의 소스 전극(S6)은 제8 컨택홀(CNT8)을 통해 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제7 컨택홀(CNT7)을 통해 제1 트랜지스터(ST1)의 드레인 전극(D1)에 접속될 수 있다. 제6 트랜지스터(ST6)의 드레인 전극(D6)은 제5 컨택홀(CNT5)을 통해 제8 연결 전극(BE8)에 접속될 수 있고, 제8 연결 전극(BE8)은 제18 컨택홀(CNT18)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다. 애노드 연결 전극(ANDE)은 발광 소자(LE)의 애노드 전극에 접속될 수 있다.
제7 트랜지스터(ST7)는 액티브 영역(ACT7), 게이트 전극(G7), 소스 전극(S7), 및 드레인 전극(D7)을 포함할 수 있다. 제7 트랜지스터(ST7)의 액티브 영역(ACT7)은 제7 트랜지스터(ST7)의 게이트 전극(G7)과 중첩될 수 있다. 예를 들어, 제7 트랜지스터(ST7)의 액티브 영역(ACT7)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제7 트랜지스터(ST7)의 게이트 전극(G7)은 기입 스캔 배선(GBL)의 일 부분으로서, 기입 스캔 배선(GBL) 중 액티브 영역(ACT7)과 중첩되는 영역에 해당할 수 있다.
제7 트랜지스터(ST7)의 소스 전극(S7)은 제13 컨택홀(CNT13)을 통해 제5 연결 전극(BE5)에 접속될 수 있고, 제5 연결 전극(BE5)은 제14 컨택홀(CNT14)을 통해 기준 전압 배선(VREF)에 접속될 수 있다. 제7 트랜지스터(ST7)의 드레인 전극(D7)은 구동 트랜지스터(DT)의 소스 전극(DT_S)에 접속될 수 있다. 또한, 제7 트랜지스터(ST7)의 드레인 전극(D7)은 제11 컨택홀(CNT11)을 통해 제4 연결 전극(BE4)에 접속될 수 있고, 제4 연결 전극(BE4)은 제12 컨택홀(CNT12)을 통해 제5 트랜지스터(ST5)의 드레인 전극(D5)에 접속될 수 있다.
제1 커패시터(C1)는 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)을 포함할 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극(CE1)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)의 일 부분으로서, 구동 트랜지스터(DT)의 게이트 전극(DT_G) 중 제2 게이트층과 중첩되는 영역에 해당할 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극(CE1)은 제1 컨택홀(CNT1)을 통해 제1 연결 전극(BE1)과 접속될 수 있고, 제1 연결 전극(BE1)은 제2 컨택홀(CNT2)을 통해 제3 트랜지스터(ST3)의 소스 전극(S3) 및 제1 트랜지스터(ST1)의 소스 전극(S1)에 접속될 수 있다.
제1 커패시터(C1)의 제2 커패시터 전극(CE2)은 제4 컨택홀(CNT4)을 통해 제6 연결 전극(BE6)에 접속될 수 있고, 제6 연결 전극(BE6)은 제15 컨택홀(CNT15)을 통해 고전위 배선(VDL)에 접속될 수 있다. 따라서, 제1 커패시터(C1)의 제2 커패시터 전극(CE2)은 고전위 배선(VDL)으로부터 구동 전압을 수신할 수 있다.
도 8은 도 7의 I-I'선을 따라 절취한 단면도이다. 도 9는 도 7의 II-II'선을 따라 절취한 단면도이다.
도 4 내지 도 7과 결부하여 도 8 및 도 9를 참조하면, 일 실시예에 따른 표시 장치(10)는 기판(SUB), 차광층(CAS), 버퍼층(BF), 제1 액티브층(ACTL1), 제1 게이트 절연층(GI1), 제1 게이트층(GTL1), 제1 층간 절연층(ILD1), 제2 게이트층(GTL2), 제2 층간 절연층(ILD2), 제2 액티브층(ACTL2), 제2 게이트 절연층(GI2), 제3 게이트층(GTL3), 제3 층간 절연층(ILD3), 및 제1 데이터층(DTL1) 및 제2 데이터층(DTL2)을 포함할 수 있다.
기판(SUB)은 베이스 기판일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다.
차광층(CAS)은 기판(SUB)과 버퍼층(BF) 사이에 배치될 수 있다. 차광층(CAS)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 액티브 영역(DT_ACT), 및 제6 트랜지스터(ST6)의 소스 전극(S6)에 중첩될 수 있다. 차광층(CAS)은 제1 액티브층(ACTL1)의 적어도 일부와 중첩될 수 있다. 차광층(CAS)은 구동 트랜지스터(DT)의 액티브 영역(DT_ACT)에 입사되는 광을 차단함으로써, 트랜지스터의 턴-온 특성, 문턱 전압(Vth) 특성, 및 문턱 전압(Vth) 이하에서의 스윙(Subthreshold Swing, SS) 특성을 향상시킬 수 있다.
다른 예시적인 실시예에서, 차광층(CAS)은 기판(SUB)과 버퍼층(BF) 사이에 배치되고, 제1 내지 제7 트랜지스터(ST1~ST7)와 중첩될 수 있다. 예를 들어, 차광층(CAS)은 제1 내지 제7 트랜지스터(ST1~ST7) 각각의 액티브층(ACT1~7)과 중첩될 수도 있다. 다만 이에 제한되지 않으며 차광층(CAS)은 제1 내지 제7 트랜지스터(ST1~ST7) 중 적어도 어느 일부와 중첩되고 다른 일부와는 비중첩될 수도 있다.
또한, 차광층(CAS)은 제1 내지 제4 노드(N1~N4) 중 어느 하나의 노드와 전기적으로 연결될 수 있다. 예를 들어, 차광층(CAS)은 구동 트랜지스터(DT), 제1 내지 제7 트랜지스터(ST1~ST7) 중 어느 하나의 전극과 접속될 수 있다. 따라서, 차광층(CAS)은 접속된 노드의 전압을 안정적으로 유지할 수 있고, 다른 전극과의 커플링을 방지할 수 있다.
또한, 차광층(CAS)은 일체(one body)로 형성될 수 있다. 예를 들어, 차광층(CAS)은 기판(SUB) 상에서 메쉬(mesh) 형상으로 배열될 수 있다. 다른 예시적인 실시예에서, 차광층(CAS)은 복수의 이격된 패턴들로 배치될 수도 있다.
버퍼층(BF)은 기판(SUB) 상에 배치되며, 차광층(CAS)을 덮도록 배치될 수 있다. 예를 들어, 버퍼층(BF)은 복수의 무기막을 포함할 수 있고, 기판(SUB)을 통해 발광 소자(LE)에 침투하는 수분을 차단하기 위하여, 기판(SUB)의 상면 전체에 형성될 수 있다. 버퍼층(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 질화물층, 실리콘 산화물층, 실리콘 산질화물층, 티타늄 산화물층, 및 알루미늄 산화물층 중 어느 하나 이상의 무기층이 교번하여 적층된 다중막일 수 있다. 다만 이에 제한되지 않으며 버퍼층(BF)은 생략될 수도 있다.
제1 액티브층(ACTL1)은 버퍼층(BF) 상에 배치될 수 있다. 제1 액티브층(ACTL1)은 실리콘 기반의 물질로 이루어질 수 있다. 예를 들어, 제1 액티브층(ACTL1)은 저온 다결정 실리콘(LTPS)으로 이루어질 수 있다. 제1 액티브층(ACTL1)은 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 및 제4 내지 제7 트랜지스터(ST4, ST5, ST6, ST7) 각각의 액티브 영역(DT_ACT, ACT2, ACT4, ACT5, ACT6, ACT7), 소스 전극(DT_S, S2, S4, S5, S6, S7), 및 드레인 전극(DT_D, D2, D4, D5, D6, D7)을 포함할 수 있다.
버퍼층(BF) 상에 제1 게이트 절연층(GI1)이 배치될 수 있다. 제1 게이트 절연층(GI1)은 버퍼층(BF) 상에서 제1 액티브층(ACTL1)을 덮도록 배치될 수 있다. 제1 게이트 절연층(GI1)은 제1 액티브층(ACTL1)과 제1 게이트층(GTL1)을 절연시킬 수 있다. 제1 게이트 절연층(GI1)은 단층의 무기층 또는 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 제1 게이트 절연층(GI1)은 실리콘 질화물층, 실리콘 산화물층, 실리콘 산질화물층, 티타늄 산화물층, 및 알루미늄 산화물층 중 어느 하나 이상의 무기층이 교번하여 적층된 다중막일 수 있다.
제1 게이트층(GTL1)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 게이트층(GTL1)은 구동 트랜지스터(DT)의 게이트 전극(DT_G), 제1 커패시터 전극(CE1), 제1 초기화 전압 배선(VIL), 기입 스캔 배선(GWL), 발광 배선(EL) 및 스캔 바이어스 배선(GBL)을 포함할 수 있다. 기입 스캔 배선(GWL)은 제2 트랜지스터(ST2)의 게이트 전극(G2)을 포함할 수 있고, 스캔 바이어스 배선(GBL)은 제4 트랜지스터(ST4)의 게이트 전극(G4)과 제7 트랜지스터(ST7)의 게이트 전극(G7)을 포함할 수 있다. 발광 배선(EL)은 제5 트랜지스터(ST5)의 게이트 전극(G5)과 제6 트랜지스터(ST6)의 게이트 전극(G6)을 포함할 수 있다.
제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 절연층(GI1) 상에 제1 층간 절연층(ILD1)이 배치될 수 있다. 제1 층간 절연층(ILD1)은 제1 게이트 절연층(GI1) 상에서 제1 게이트층(GTL1)을 덮도록 배치될 수 있다. 제1 층간 절연층(ILD1)은 제1 게이트층(GTL1)과 제2 게이트층(GTL2)을 절연시킬 수 있다. 제1 층간 절연층(ILD1)은 단층의 무기층 또는 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 제1 층간 절연층(ILD1)은 실리콘 질화물층, 실리콘 산화물층, 실리콘 산질화물층, 티타늄 산화물층, 및 알루미늄 산화물층 중 어느 하나 이상의 무기층이 교번하여 적층된 다중막일 수 있다.
제2 게이트층(GTL2)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 제2 게이트층(GTL2)은 제1 커패시터(C1)의 제2 커패시터 전극(CE2), 제1 금속층(BML1) 및 제2 금속층(BML2)을 포함할 수 있다. 제1 금속층(BML1)은 제3 트랜지스터(ST3)와 두께 방향으로 중첩되어, 제3 트랜지스터(ST3)에 입사되는 광을 차단할 수 있다. 제2 금속층(BML2)은 제1 트랜지스터(ST1)와 두께 방향으로 중첩되어, 제1 트랜지스터(ST1)에 입사되는 광을 차단할 수 있다. 제1 및 제2 금속층(BML1, BML2) 각각은 제1 및 제3 트랜지스터(ST1, ST3) 각각에 입사되는 광을 차단함으로써, 트랜지스터의 턴-온 특성을 향상시킬 수 있다. 제1 커패시터(C1)의 제2 커패시터 전극(CE2)은 제1 게이트층(GTL1)의 제1 커패시터 전극(CE1)과 중첩될 수 있다.
제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 층간 절연층(ILD1) 상에 제2 층간 절연층(ILD2)이 배치될 수 있다. 제1 층간 절연층(ILD1)은 제2 층간 절연층(ILD2) 상에서 제2 게이트층(GTL2)을 덮도록 배치될 수 있다. 제2 층간 절연층(ILD2)은 제2 게이트층(GTL2)과 제2 액티브층(ACTL2)을 절연시킬 수 있다. 제2 층간 절연층(ILD2)은 단층의 무기층 또는 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 제2 층간 절연층(ILD2)은 실리콘 질화물층, 실리콘 산화물층, 실리콘 산질화물층, 티타늄 산화물층, 및 알루미늄 산화물층 중 어느 하나 이상의 무기층이 교번하여 적층된 다중막일 수 있다.
제2 액티브층(ACTL2)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 제2 액티브층(ACTL2)은 산화물 기반의 물질로 이루어질 수 있다. 제2 액티브층(ACTL2)은 제1 및 제3 트랜지스터(ST1, ST3) 각각의 액티브 영역(ACT1, ACT3), 드레인 전극(D1, D3), 및 소스 전극(S1, S3)을 포함할 수 있다.
제2 층간 절연층(ILD2) 상에 제2 게이트 절연층(GI2)이 배치될 수 있다. 제2 게이트 절연층(GI2)은 제2 층간 절연층(ILD2) 상에서 제2 액티브층(ACTL2)을 덮도록 배치될 수 있다. 제2 게이트 절연층(GI2)은 제2 액티브층(ACTL2)과 제3 게이트층(GTL3)을 절연시킬 수 있다.
제3 게이트층(GTL3)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제3 게이트층(GTL3)은 초기화 스캔 배선(GIL), 제어 스캔 배선(GCL) 및 기준 전압 배선(VREF)을 포함할 수 있다. 초기화 스캔 배선(GIL)은 제3 트랜지스터(ST3)의 게이트 전극(G3)을 포함할 수 있다. 제어 스캔 배선(GCL)은 제1 트랜지스터(ST1)의 게이트 전극(G1)을 포함할 수 있다.
제3 게이트층(GTL3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트 절연층(GI2) 상에 제3 층간 절연층(ILD3)이 배치될 수 있다. 제3 층간 절연층(ILD3)은 제2 게이트 절연층(GI2) 상에서 제3 게이트층(GTL3)을 덮도록 배치될 수 있다. 제3 층간 절연층(ILD3)은 제3 게이트층(GTL3)과 제1 데이터층(DTL1)을 절연시킬 수 있다. 제3 층간 절연층(ILD3)은 단층의 무기층 또는 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 제3 층간 절연층(ILD3)은 실리콘 질화물층, 실리콘 산화물층, 실리콘 산질화물층, 티타늄 산화물층, 및 알루미늄 산화물층 중 어느 하나 이상의 무기층이 교번하여 적층된 다중막일 수 있다.
제1 데이터층(DTL1)은 제3 층간 절연층(ILD3) 상에 배치될 수 있다. 제1 데이터층(DTL1)은 제1 내지 제8 연결 전극(BE1, BE2, BE3, BE4, BE5, BE6, BE7, BE8)을 포함할 수 있다.
제1 연결 전극(BE1)은 제1 컨택홀(CNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DT_G)에 접속될 수 있고, 제2 컨택홀(CNT2)을 통해 제1 트랜지스터(ST1)의 소스 전극(S1) 및 제3 트랜지스터(ST3)의 소스 전극(S3)에 접속될 수 있다.
제2 연결 전극(BE2)은 제7 컨택홀(CNT7)을 통해 제1 트랜지스터(ST1)의 드레인 전극(D1)에 접속될 수 있고, 제8 컨택홀(CNT8)을 통해 구동 트랜지스터(DT)의 드레인 전극(DT_D) 및 제6 트랜지스터(ST6)의 소스 전극(S6)에 접속될 수 있다.
제3 연결 전극(BE3)은 제3 컨택홀(CNT3)을 통해 제2 트랜지스터(ST2)의 소스 전극(S2)에 접속될 수 있다. 또한, 제3 연결 전극(BE3)은 제16 컨택홀(CNT16)을 통해 데이터 라인(DL)에 접속될 수 있다.
제4 연결 전극(BE4)은 제11 컨택홀(CNT11)을 통해 제7 트랜지스터(ST7)의 드레인 전극(D7)에 접속될 수 있고, 제12 컨택홀(CNT12)을 통해 구동 트랜지스터(DT)의 드레인 전극(DT_D) 및 제2 트랜지스터(ST2)의 드레인 전극(D2)에 접속될 수 있다.
제5 연결 전극(BE5)은 제13 컨택홀(CNT13)을 통해 제7 트랜지스터(ST7)의 소스 전극(S7)에 접속될 수 있고, 제14 컨택홀(CNT14)을 통해 기준 전압 배선(VREF)에 접속될 수 있다.
제6 연결 전극(BE6)은 제4 컨택홀(CNT4)을 통해 제1 커패시터(C1)의 제2 커패시터 전극(CE2)에 접속되고, 제15 컨택홀(CNT15)을 통해 고전위 배선(VDL)에 접속될 수 있다.
제7 연결 전극(BE7)은 제6 컨택홀(CNT6)을 통해 제3 트랜지스터(ST3)의 드레인 전극(D3)에 접속될 수 있고, 제17 컨택홀(CNT17)을 통해 제1 초기화 전압 배선(VIL)에 접속될 수 있다.
제8 연결 전극(BE8)은 제5 컨택홀(CNT5)을 통해 제6 트랜지스터(ST6)의 드레인 전극(D6)에 접속될 수 있고, 제18 컨택홀(CNT18)을 통해 애노드 연결 전극(ANDE)에 접속될 수 있다.
제3 층간 절연층(ILD3) 상에 제1 비아층(VIA1)이 배치될 수 있다. 제1 비아층(VIA1)은 제3 층간 절연층(ILD3) 상에서 제1 데이터층(DTL1)을 덮도록 배치될 수 있다. 제1 비아층(VIA1)은 제1 데이터층(DTL1)과 제2 데이터층(DTL2)을 절연시킬 수 있다. 제1 비아층(VIA1)은 유기물층을 포함할 수 있으며, 예를 들어 폴리이미드일 수 있다.
제2 데이터층(DTL2)은 제1 비아층(VIA1) 상에 배치될 수 있다. 제2 데이터층(DTL2)은 데이터 라인(DL)과 고전위 배선(VDL)을 포함할 수 있다. 데이터 라인(DL)은 제16 컨택홀(CNT16)을 통해 제3 연결 전극(BE3)에 접속될 수 있고, 제3 연결 전극(BE3)은 제3 컨택홀(CNT3)을 통해 제2 트랜지스터(ST2)의 소스 전극(S2)에 접속될 수 있다. 고전위 배선(VDL)은 제15 컨택홀(CNT15)을 통해 제6 연결 전극(BE6)에 접속될 수 있다. 제6 연결 전극(BE6)은 제4 컨택홀(CNT4)을 통해 제1 커패시터(C1)의 제1 커패시터 전극(CE1)에 접속되고 제9 컨택홀(CNT9)을 통해 제5 트랜지스터(ST5)의 소스 전극(S5)에 접속될 수 있다.
제1 비아층(VIA1) 상에 제2 비아층(VIA2)이 배치될 수 있다. 제2 비아층(VIA2)은 제1 비아층(VIA1) 상에서 제2 데이터층(DTL2)을 덮도록 배치될 수 있다. 제2 비아층(VIA2)은 제2 데이터층(DTL2)과 발광 소자층(EML)을 절연시킬 수 있다.
일 실시예에 따른 표시 장치(10)는 제2 비아층((VIA2) 상에 배치된 발광 소자층(EML)을 포함할 수 있다. 발광 소자층(EML)은 화소 정의막(PDL) 및 발광 소자(LE)를 포함할 수 있다. 발광 소자(LE)는 애노드 전극(ANE), 유기 발광층(OL) 및 캐소드 전극(CAE)을 포함할 수 있다.
애노드 전극(ANE)은 제2 비아층(VIA2) 상에 배치될 수 있다. 애노드 전극(ANE)은 애노드 연결 전극(ANDE)과 제8 연결 전극(BE8)을 통해 제6 트랜지스터(ST6)의 드레인 전극(D6)에 연결될 수 있다. 애노드 전극(ANE)은 알루미늄, 티타늄, ITO, APC 합금 등 반사율이 높은 금속 물질을 포함할 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다. 애노드 전극(ANE)은 예를 들어, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금과 ITO의 적층 구조(ITO/APC/ITO) 등으로 이루어질 수 있다.
화소 정의막(PDL)은 발광 영역(EMA)을 구분 또는 정의하는 막일 수 있다. 발광 영역(EMA)은 애노드 전극(ANE), 유기 발광층(OL), 및 캐소드 전극(CAE)이 순차적으로 적층되어 애노드 전극(ANE)으로부터의 정공과 캐소드 전극(CAE)으로부터의 전자가 유기 발광층(OL)에서 재결합되어 발광하는 영역을 나타낸다.
화소 정의막(PDL)은 개구부(OP)를 통해 애노드 전극(ANE)의 일부를 노출하고 애노드 전극(ANE)의 가장자리를 덮도록 형성될 수 있다. 화소 정의막(PDL)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
유기 발광층(OL)은 애노드 전극(ANE) 및 화소 정의막(PDL) 상에 배치될 수 있다. 유기 발광층(OL)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(OL)은 적어도 발광층(light emitting layer)을 포함하며, 정공 주입층(hole injecting layer), 정공 수송층(hole transporting layer), 전자 수송층(electron transporting layer), 전자 주입층(electron injecting layer) 중 적어도 하나 이상을 포함할 수 있다.
캐소드 전극(CAE)은 유기 발광층(OL)과 화소 정의막(PDL) 상에 배치될 수 있다. 캐소드 전극(CAE)은 유기 발광층(OL)을 덮도록 형성될 수 있다. 캐소드 전극(CAE)은 발광 영역(EMA)들에 공통적으로 형성될 수 있다.
상부 발광 구조에서 캐소드 전극(CAE)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속 물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드 전극(CAE)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
도 10은 일 실시예에 따른 서브 화소들의 제2 데이터층과 애노드 전극들을 나타낸 평면도이다. 도 11은 도 10의 데이터 라인들을 나타낸 평면도이다. 도 12는 도 10의 III-III'선을 따라 절단한 단면도이다. 도 13은 데이터 라인들과 애노드 전극들의 구조를 개략적으로 나타낸 모식도이다. 도 14는 표시 패널을 사용자가 바라보는 방위각을 나타낸 모식도이다. 도 15는 사용자가 표시 패널을 바라보는 방위각에 따른 색좌표를 나타낸 그래프이다.
도 10 내지 도 15를 참조하면, 표시 패널(100)은 표시 영역(DA)에 제2 데이터층(DTL2)이 배치될 수 있다. 제2 데이터층(DTL2)은 제1 비아층(VIA1) 상에 배치되며, 복수의 제1 데이터 라인(DL1), 복수의 제2 데이터 라인(DL2), 및 복수의 고전위 배선(VDL)을 포함할 수 있다.
복수의 제1 데이터 라인(DL1)은 제2 방향(DR2)으로 연장되며 제1 방향(DR1)으로 서로 이격하여 배치될 수 있다. 복수의 제1 데이터 라인(DL1)은 제2 데이터 라인(DL2) 및 고전위 배선(VDL)을 사이에 두고 서로 이격하여 배치될 수 있다. 복수의 제1 데이터 라인(DL1)은 인접한 2개의 고전위 배선(VDL)들 사이에서 고전위 배선(VDL)들과 평면상 이격하여 배치될 수 있다. 예를 들어, 제1 데이터 라인(DL1)은 고전위 배선(VDL)과 제2 데이터 라인(DL2) 사이에 배치될 수 있다.
복수의 제2 데이터 라인(DL2)은 제2 방향(DR2)으로 연장되며 제1 방향(DR1)으로 서로 이격하여 배치될 수 있다. 복수의 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1) 및 고전위 배선(VDL)을 사이에 두고 서로 이격하여 배치될 수 있다. 복수의 제2 데이터 라인(DL2)은 인접한 2개의 고전위 배선(VDL)들 사이에서 고전위 배선(VDL)들과 평면상 이격하여 배치될 수 있다. 예를 들어, 제2 데이터 라인(DL2)은 고전위 배선(VDL)과 제1 데이터 라인(DL1) 사이에 배치될 수 있다. 또한, 복수의 제2 데이터 라인(DL2)은 복수의 제1 데이터 라인(DL1)과 대체적으로 나란하게 배치될 수 있다.
복수의 고전위 배선(VDL)은 제2 방향(DR2)으로 연장되며 제1 방향(DR1)으로 서로 이격하여 배치될 수 있다. 복수의 고전위 배선(VDL)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)을 사이에 두고 서로 이격하여 배치될 수 있다. 복수의 고전위 배선(VDL)은 인접한 제1 데이터 라인(DL1)들 또는 제2 데이터 라인(DL2)들 사이에서 이들과 평면상 이격하여 배치될 수 있다. 예를 들어, 고전위 배선(VDL)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 배치될 수 있다. 또한, 복수의 고전위 배선(VDL)은 복수의 제1 데이터 라인(DL1) 및 복수의 제2 데이터 라인(DL2)과 대체적으로 나란하게 배치될 수 있다.
제2 데이터층(DTL2) 상에 복수의 애노드 전극(ANE1, ANE2, ANE3)이 배치될 수 있다. 복수의 애노드 전극(ANE1, ANE2, ANE3)은 제2 데이터층(DTL2)을 덮는 제2 비아층(VIA2) 상에 배치되며, 서로 이격하여 배치될 수 있다. 복수의 애노드 전극(ANE1, ANE2, ANE3)은 제1 애노드 전극(ANE1), 제2 애노드 전극(ANE2) 및 제3 애노드 전극(ANE3)을 포함할 수 있다.
제1 애노드 전극(ANE1)은 제1 고전위 배선(VDL1)과 제2 고전위 배선(VDL2) 사이에 배치될 수 있다. 제1 애노드 전극(ANE1)은 제1 고전위 배선(VDL1) 및 제2 고전위 배선(VDL2)과 중첩하여 배치될 수 있다. 또한, 제1 애노드 전극(ANE1)은 제1 고전위 배선(VDL1)과 제2 고전위 배선(VDL2) 사이에 배치된 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 중첩하여 배치될 수 있다. 제1 애노드 전극(ANE1)은 제1 고전위 배선(VDL1)에 의해 구획된 영역에서 제1 애노드 홀(ANH1)을 통해 화소 회로와 접속될 수 있다. 예를 들어, 화소 회로의 구동 트랜지스터(DT)와 접속될 수 있다.
제2 애노드 전극(ANE2)은 제1 애노드 전극(ANE1)으로부터 제2 방향(DR2)에 이격하여 배치될 수 있다. 제2 애노드 전극(ANE2)은 제1 고전위 배선(VDL1)과 제2 고전위 배선(VDL2) 사이에 배치될 수 있다. 제2 애노드 전극(ANE2)은 제1 고전위 배선(VDL1) 및 제2 고전위 배선(VDL2)과 중첩하여 배치될 수 있다. 또한, 제2 애노드 전극(ANE2)은 제1 고전위 배선(VDL1)과 제2 고전위 배선(VDL2) 사이에 배치된 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 중첩하여 배치될 수 있다. 제2 애노드 전극(ANE2)은 제1 고전위 배선(VDL1)에 의해 구획된 영역에서 제2 애노드 홀(ANH2)을 통해 화소 회로의 구동 트랜지스터(DT)와 접속될 수 있다.
제3 애노드 전극(ANE3)은 제1 애노드 전극(ANE1)으로부터 제1 방향(DR1)과 제2 방향(DR2) 사이의 대각 방향(DD1)으로 이격하여 배치될 수 있다. 제3 애노드 전극(ANE3)은 제2 고전위 배선(VDL2)과 중첩하여 배치될 수 있다. 또한, 제3 애노드 전극(ANE3)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 비중첩하여 배치될 수 있다. 제3 애노드 전극(ANE3)은 제2 고전위 배선(VDL2)에 의해 구획된 영역에서 제3 애노드 홀(ANH3)을 통해 화소 회로의 구동 트랜지스터(DT)와 접속될 수 있다.
각 애노드 전극(ANE1, ANE2, ANE3) 상에는 화소 정의막(PDL)에 의해 구분되는 복수의 발광 영역(EMA1, EMA2, EMA3)들이 배치될 수 있다. 예를 들어, 제1 애노드 전극(ANE1) 상에 제1 발광 영역(EMA1)이 배치되고, 제2 애노드 전극(ANE2) 상에 제2 발광 영역(EMA2)이 배치되며, 제3 애노드 전극(ANE3) 상에 제3 발광 영역(EMA3)이 배치될 수 있다.
복수의 발광 영역(EMA1, EMA2, EMA3)들은 서로 다른 색의 광을 방출할 수 있다. 예를 들어, 제1 발광 영역(EMA1)은 청색 광을 방출할 수 있고, 제2 발광 영역(EMA2)은 적색 광을 방출할 수 있으며, 제3 발광 영역(EMA3)은 녹색 광을 방출할 수 있다. 다만 이에 제한되지 않는다. 또한, 복수의 발광 영역(EMA1, EMA2, EMA3)들은 서로 다른 크기로 이루어질 수 있다. 여기서, 크기는 평면 면적일 수 있다. 예를 들어, 제1 발광 영역(EMA1)의 크기는 제2 발광 영역(EMA2) 및 제3 발광 영역(EMA3)의 크기보다 클 수 있다. 제2 발광 영역(EMA2)의 크기는 제1 발광 영역(EMA1)의 크기보다 작고 제3 발광 영역(EMA3)의 크기보다 클 수 있다. 제3 발광 영역(EMA3)의 크기는 제1 발광 영역(EMA1) 및 제2 발광 영역(EMA2)의 크기보다 작을 수 있다. 다만 이에 제한되지 않는다.
복수의 발광 영역(EMA1, EMA2, EMA3)들이 서로 다른 크기로 이루지기 위해, 복수의 애노드 전극(ANE1, ANE2, ANE3)들의 크기 또한 서로 다른 크기로 이루어질 수 있다. 예를 들어, 제1 애노드 전극(ANE1)의 크기는 제2 애노드 전극(ANE2) 및 제3 애노드 전극(ANE3)의 크기보다 클 수 있다. 제2 애노드 전극(ANE2)의 크기는 제1 애노드 전극(ANE1)의 크기보다 작고 제3 애노드 전극(ANE3)의 크기보다 클 수 있다. 제3 애노드 전극(ANE3)의 크기는 제1 애노드 전극(ANE1) 및 제2 애노드 전극(ANE2)의 크기보다 작을 수 있다. 다만 이에 제한되지 않는다.
제1 발광 영역(EMA1)과 제2 발광 영역(EMA2)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 중첩하도록 배치될 수 있다. 즉, 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 하부에는 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)이 배치되어, 제2 방향(DR2)으로 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)이 지나갈 수 있다. 제1 발광 영역(EMA1)의 하부에는 제1 애노드 전극(ANE1)이 배치되고, 제2 발광 영역(EMA2)의 하부에는 제2 애노드 전극(ANE2)이 배치된다. 제1 애노드 전극(ANE1)과 제2 애노드 전극(ANE2)은 하부층, 예를 들어 제2 비아층(VIA2)의 표면 상에 배치되므로, 제2 비아층(VIA2)의 표면의 구조에 따라 그 구조를 반영하도록 형성된다. 예를 들어, 제2 비아층(VIA2)의 표면에 요철이 있으면 제1 애노드 전극(ANE1) 또는 제2 애노드 전극(ANE2)에도 요철이 형성된다.
도 13과 같이, 제2 비아층(VIA2) 하부에는 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)이 배치되어, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)의 두께 단차에 의해 제2 비아층(VIA2)의 표면에 요철이 형성될 수 있다. 이 경우, 제1 애노드 전극(ANE1)의 경사면들에서 유기 발광층에서 방출된 광이 반사되는 각도가 다르게 형성된다.
도 14 및 도 15에 나타난 바와 같이, 제1 및 제2 데이터 라인(DL1, DL2)이 연장된 제2 방향(DR2)과 수직으로 방향, 예컨데 Phi 0의 방위각에서 사용자가 바라볼 때와 제1 및 제2 데이터 라인(DL1, DL2)이 연장된 제2 방향(DR2), 예컨데 Phi 90의 방위각에서 사용자가 바라볼 때의 색좌표 값이 다르게 나타날 수 있다. 즉, 색좌표가 다르게 나타나는 비대칭 WAD(White angular dependancy) 현상이 나타날 수 있다.
일 실시예에서는 제1 및 제2 발광 영역(EMA1, EMA2)과 중첩하는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)의 형상을 조절하여 비대칭 WAD 현상을 개선할 수 있다.
도 10 및 도 11을 참조하면, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 각각 굴곡진 형상을 가질 수 있다. 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 직선부들(VLP1, VLP2), 곡선부들(CLP1, CLP2) 및 연결부들(CCP1, CCP2)을 포함할 수 있다.
구체적으로, 제1 데이터 라인(DL1)은 제1 직선부(VLP1), 제1 직선부(VLP1)에 연결된 제1 곡선부(CLP1) 및 제1 곡선부(CLP1)들을 연결하는 제1 연결부(CCP1)를 포함할 수 있다.
제1 직선부(VLP1)는 제1 데이터 라인(DL1)이 휘어지지 않고 일직선으로 연장된 영역일 수 있다. 제1 직선부(VLP1)는 제1 데이터 라인(DL1)이 연장된 제2 방향(DR2)으로 연장될 수 있다. 제1 직선부(VLP1)는 제1 및 제2 애노드 전극(ANE1, ANE2)과 중첩하여 배치될 수 있고, 제1 및 제2 발광 영역(EMA1, EMA2)과 중첩하여 배치될 수 있다.
제1 곡선부(CLP1)는 제1 직선부(VLP1) 및 제1 연결부(CCP1)와 일직선으로 연장되지 않고, 일정 곡률을 가지며 휘어질 수 있다. 제1 곡선부(CLP1)는 제2 데이터 라인(DL2)과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가질 수 있다. 제1 곡선부(CLP1)는 제1 곡선부(CLP1)에 의해 평면상 형성되는 제1 돌출부(PRP1)와 제1 오목부(GRP1)를 포함할 수 있다. 제1 돌출부(PRP1)는 제2 데이터 라인(DL2)과 마주보는 방향의 반대 방향으로 돌출될 수 있다. 예를 들어, 제1 돌출부(PRP1)는 제1 고전위 배선(VDL1)을 향해 돌출될 수 있다. 제1 오목부(GRP1)는 제2 데이터 라인(DL2)과 마주보는 방향의 반대 방향으로 오목하게 배치될 수 있다. 예를 들어, 제1 오목부(GRP1)는 제1 고전위 배선(VDL1)을 향해 오목하게 배치될 수 있다. 제1 오목부(GRP1)는 평면상 반원의 형상을 가질 수 있다.
제1 연결부(CCP1)는 제1 데이터 라인(DL1)의 인접한 제1 곡선부(CLP1)들 사이를 연결하도록 배치될 수 있다. 제1 연결부(CCP1)는 제1 직선부(VLP1)와 동일 선 상에서 동일한 방향으로 연장될 수 있다. 제1 연결부(CCP1)는 제1 곡선부(CLP1)들 사이에 배치된다는 점을 제외하고 상술한 제1 직선부(VLP1)와 동일하게 이루어질 수 있다.
제2 데이터 라인(DL2)은 제2 직선부(VLP2), 제2 직선부(VLP2)에 연결된 제2 곡선부(CLP2) 및 제2 곡선부(CLP2)들을 연결하는 제2 연결부(CCP2)를 포함할 수 있다.
제2 직선부(VLP2)는 제2 데이터 라인(DL2)이 휘어지지 않고 일직선으로 연장된 영역일 수 있다. 제2 직선부(VLP2)는 제2 데이터 라인(DL2)이 연장된 제2 방향(DR2)으로 연장될 수 있다.
제2 곡선부(CLP2)는 제2 직선부(VLP2) 및 제2 연결부(CCP2)와 일직선으로 연장되지 않고, 일정 곡률을 가지며 휘어질 수 있다. 제2 곡선부(CLP2)는 제1 데이터 라인(DL1)과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가질 수 있다. 제2 곡선부(CLP2)는 제2 곡선부(CLP2)에 의해 평면상 형성되는 제2 돌출부(PRP2)와 제2 오목부(GRP2)를 포함할 수 있다. 제2 돌출부(PRP2)는 제1 데이터 라인(DL1)과 마주보는 방향의 반대 방향으로 돌출될 수 있다. 예를 들어, 제2 돌출부(PRP2)는 제2 고전위 배선(VDL2)을 향해 돌출될 수 있다. 제2 오목부(GRP2)는 제1 데이터 라인(DL1)과 마주보는 방향의 반대 방향으로 오목하게 배치될 수 있다. 예를 들어, 제2 오목부(GRP2)는 제2 고전위 배선(VDL2)을 향해 오목하게 배치될 수 있다. 제2 오목부(GRP2)는 평면상 반원의 형상을 가질 수 있다.
제2 연결부(CCP2)는 제2 데이터 라인(DL2)의 인접한 제2 곡선부(CLP2)들 사이를 연결하도록 배치될 수 있다. 제2 연결부(CCP2)는 제2 직선부(VLP2)와 동일 선 상에서 동일한 방향으로 연장될 수 있다. 제2 연결부(CCP2)는 제2 곡선부(CLP2)들 사이에 배치된다는 점을 제외하고 상술한 제2 직선부(VLP1)와 동일하게 이루어질 수 있다.
제1 데이터 라인(DL1)의 제1 직선부(VLP1)는 제2 데이터 라인(DL2)의 제2 직선부(VLP2)와 나란하게 배치되며 서로 마주볼 수 있다. 제1 데이터 라인(DL1)의 제1 연결부(CCP1)는 제2 데이터 라인(DL2)의 제2 연결부(CCP2)와 나란하게 배치될 수 있다. 제1 데이터 라인(DL1)의 제1 곡선부(CLP1)는 제1 방향(DR1)에서 제2 데이터 라인(DL2)의 제2 곡선부(CLP2)와 인접하여 배치될 수 있다.
제1 데이터 라인(DL1)의 제1 직선부(VLP1)와 제2 데이터 라인(DL2)의 제2 직선부(VLP2) 사이의 간격은 제1 데이터 라인(DL1)의 제1 연결부(CCP1)와 제2 데이터 라인(DL2)의 제2 연결부(CCP2) 사이의 간격과 동일할 수 있다. 또한, 제1 데이터 라인(DL1)의 제1 곡선부(CLP1)와 제2 데이터 라인(DL2)의 제2 곡선부(CLP2) 사이의 최소 간격은 제1 데이터 라인(DL1)의 제1 직선부(VLP1)와 제2 데이터 라인(DL2)의 제2 직선부(VLP2) 사이의 간격과 동일할 수 있다. 제1 데이터 라인(DL1)의 제1 곡선부(CLP1)와 제2 데이터 라인(DL2)의 제2 곡선부(CLP2) 사이의 최대 간격은 제1 데이터 라인(DL1)의 제1 직선부(VLP1)와 제2 데이터 라인(DL2)의 제2 직선부(VLP2) 사이의 간격 또는 제1 데이터 라인(DL1)의 제1 연결부(CCP1)와 제2 데이터 라인(DL2)의 제2 연결부(CCP2) 사이의 간격보다 클 수 있다.
또한, 제1 데이터 라인(DL1)의 제1 곡선부(CLP1)와 제2 데이터 라인(DL2)의 제2 곡선부(CLP2) 사이의 간격은 가변할 수 있다. 예를 들어, 제1 데이터 라인(DL1)의 제1 곡선부(CLP1)와 제2 데이터 라인(DL2)의 제2 곡선부(CLP2) 사이의 간격은 제2 방향(DR2)으로 갈수록 점진적으로 증가하다가 점진적으로 감소할 수 있다.
제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)의 형상은 서로 대칭을 이룰 수 있다. 예를 들어, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)의 형상은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)이 연장된 방향인 제2 방향(DR2)으로 연장된 임의의 선(LL)에 대해 대칭을 이룰 수 있다.
상술한 제1 데이터 라인(DL1)의 제1 직선부(VLP1), 제1 곡선부(CLP1) 및 제1 연결부(CCP1)는 각각 제1 및 제2 애노드 전극(ANE1, ANE2) 및 제1 및 제2 발광 영역(EMA1, EMA2)과 중첩하여 배치될 수 있다. 또한, 도 10 및 도 11에서는 하나의 발광 영역과 중첩하는 영역에서 각 데이터 라인(DL1, DL2)이 2개의 곡선부들을 가진 것을 예시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 발광 영역(EMA1)과 중첩하는 영역에서 각 데이터 라인(DL1, DL2)이 1개의 곡선부를 가지거나, 3개 이상의 곡선부을 가질 수도 있다.
도 16은 도 10에서 제1 애노드 전극의 광의 반사 방향을 나타낸 도면이다. 도 17은 사용자가 표시 패널을 바라보는 방위각에 따른 색좌표를 나타낸 그래프이다.
도 16을 참조하면, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 각각 굴곡진 형상을 가지면, 그 상부에 형성되는 제1 애노드 전극(ANE1)에도 굴곡진 요철 형상이 형성된다. 이에 따라, 제1 애노드 전극(ANE1)의 경사면이 굴곡진 요철 형상을 따라 여러 방향으로 형성되어, 광의 반사 방향이 여러 방위각으로 형성될 수 있다. 즉, 제1 애노드 전극(ANE1)의 반사 광의 분포를 여러 방향으로 분산시킬 수 있다.
도 14와 같이, 표시 패널(100)의 Phi 0의 방위각, Phi 315의 방위각 또는 Phi 45의 방위각으로 반사 광의 분포가 분산될 수 있다. 이에 따라, 도 17과 같이, Phi 0의 방위각과 Phi 90의 방위각에서 사용자가 바라볼 때의 색좌표 값의 차이를 개선할 수 있다. 즉, 비대칭 WAD(White angular dependancy) 현상을 개선할 수 있다.
도 18 및 도 19는 다양한 실시예에 따른 서브 화소들의 제2 데이터층과 애노드 전극들을 나타낸 평면도이다.
도 18을 참조하면, 상술한 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 제1 발광 영역(EMA1)과 중첩하는 영역에서 굴곡진 형상을 가지고, 제2 발광 영역(EMA2)과 중첩하는 영역에서는 직선 형상으로 이루어질 수 있다. 예를 들어, 제1 데이터 라인(DL1)의 제1 곡선부(CLP1) 및 제1 연결부(CCP1)와 제2 데이터 라인(DL2)의 제2 곡선부(CLP2) 및 제2 연결부(CCP2)는 제1 발광 영역(EMA1) 및 제1 애노드 전극(ANE1)과 중첩할 수 있고, 제2 발광 영역(EMA2)과 비중첩할 수 있다.
도 19를 참조하면, 상술한 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 제2 발광 영역(EMA2)과 중첩하는 영역에서 굴곡진 형상을 가지고, 제1 발광 영역(EMA1)과 중첩하는 영역에서는 직선 형상으로 이루어질 수 있다. 예를 들어, 제1 데이터 라인(DL1)의 제1 곡선부(CLP1) 및 제1 연결부(CCP1)와 제2 데이터 라인(DL2)의 제2 곡선부(CLP2) 및 제2 연결부(CCP2)는 제2 발광 영역(EMA2) 및 제2 애노드 전극(ANE2)과 중첩할 수 있고, 제1 발광 영역(EMA1)과 비중첩할 수 있다.
도 20은 다른 실시예에 따른 서브 화소들의 제2 데이터층과 애노드 전극들을 나타낸 평면도이다. 도 21은 다른 실시예에 따른 제1 데이터 라인과 제2 데이터 라인을 나타낸 평면도이다.
도 20 및 도 21을 참조하면, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)이 굴곡진 형상을 갖되 그 형상이 상이하다는 점에서 상술한 도 10 내지 도 18과 차이가 있다. 이하, 상술한 실시예와 중복되는 설명은 생략하고 차이점에 대해 설명하기로 한다.
제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 각각 굴곡진 형상을 가질 수 있다. 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 직선부들(VLP1, VLP2), 곡선부들(CLP1, CLP2) 및 연결부들(CCP1, CCP2)을 포함할 수 있다.
구체적으로, 제1 데이터 라인(DL1)은 제1 직선부(VLP1), 제1 직선부(VLP1)에 연결된 제1 곡선부(CLP1) 및 제1 곡선부(CLP1)들이 만나 연결된 제1 연결부(CCP1)를 포함할 수 있다.
제1 직선부(VLP1)는 제1 데이터 라인(DL1)이 휘어지지 않고 일직선으로 연장된 영역일 수 있다. 제1 직선부(VLP1)는 제1 데이터 라인(DL1)이 연장된 제2 방향(DR2)으로 연장될 수 있다. 제1 직선부(VLP1)는 제1 및 제2 애노드 전극(ANE1, ANE2)과 중첩하여 배치될 수 있고, 제1 및 제2 발광 영역(EMA1, EMA2)과 중첩하여 배치될 수 있다.
제1 곡선부(CLP1)는 제1 직선부(VLP1) 및 제1 연결부(CCP1)와 일직선으로 연장되지 않고, 일정 곡률을 가지며 휘어질 수 있다. 제1 곡선부(CLP1)는 제2 데이터 라인(DL2)과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가질 수 있다. 제1 곡선부(CLP1)는 제1 곡선부(CLP1)에 의해 평면상 형성되는 제1 돌출부(PRP1)와 제1 오목부(GRP1)를 포함할 수 있다. 제1 돌출부(PRP1)는 제2 데이터 라인(DL2)과 마주보는 방향의 반대 방향으로 돌출될 수 있다. 예를 들어, 제1 돌출부(PRP1)는 제1 고전위 배선(VDL1)을 향해 돌출될 수 있다. 제1 오목부(GRP1)는 제2 데이터 라인(DL2)과 마주보는 방향의 반대 방향으로 오목하게 배치될 수 있다. 예를 들어, 제1 오목부(GRP1)는 제1 고전위 배선(VDL1)을 향해 오목하게 배치될 수 있다. 제1 오목부(GRP1)는 평면상 반원의 형상을 가질 수 있다.
제1 연결부(CCP1)는 제1 곡선부(CLP1)들이 만나는 영역일 수 있다. 제1 연결부(CCP1)는 제1 연결부(CPP1)들과 각각 중첩할 수 있으며, 제1 서브 돌출부(SPP1)를 포함할 수 있다. 제1 서브 돌출부(SPP1)는 인접한 제2 데이터 라인(DL2)을 향해 돌출된 영역일 수 있다. 제1 서브 돌출부(SPP1)는 일부가 제2 방향(DR2)에 배치된 하나의 제1 곡선부(CLP1)에 대응될 수 있고, 다른 일부는 하측 방향에 배치된 다른 하나의 제1 곡선부(CLP1)에 대응될 수 있다. 제1 데이터 라인(DL1)의 제1 서브 돌출부(SPP1)는 제1 돌출부(PRP1)의 돌출 방향과 반대되는 방향으로 돌출될 수 있다.
제2 데이터 라인(DL2)은 제2 직선부(VLP2), 제2 직선부(VLP2)에 연결된 제2 곡선부(CLP2) 및 제2 곡선부(CLP2)들이 만나 연결된 제2 연결부(CCP2)를 포함할 수 있다.
제2 직선부(VLP2)는 제2 데이터 라인(DL2)이 휘어지지 않고 일직선으로 연장된 영역일 수 있다. 제2 직선부(VLP2)는 제2 데이터 라인(DL2)이 연장된 제2 방향(DR2)으로 연장될 수 있다.
제2 곡선부(CLP2)는 제2 직선부(VLP2) 및 제2 연결부(CCP2)와 일직선으로 연장되지 않고, 일정 곡률을 가지며 휘어질 수 있다. 제2 곡선부(CLP2)는 제1 데이터 라인(DL1)과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가질 수 있다. 제2 곡선부(CLP2)는 제2 곡선부(CLP2)에 의해 평면상 형성되는 제2 돌출부(PRP2)와 제2 오목부(GRP2)를 포함할 수 있다. 제2 돌출부(PRP2)는 제1 데이터 라인(DL1)과 마주보는 방향의 반대 방향으로 돌출될 수 있다. 예를 들어, 제2 돌출부(PRP2)는 제2 고전위 배선(VDL2)을 향해 돌출될 수 있다. 제2 오목부(GRP2)는 제1 데이터 라인(DL1)과 마주보는 방향의 반대 방향으로 오목하게 배치될 수 있다. 예를 들어, 제2 오목부(GRP2)는 제2 고전위 배선(VDL2)을 향해 오목하게 배치될 수 있다. 제2 오목부(GRP2)는 평면상 반원의 형상을 가질 수 있다.
제2 연결부(CCP2)는 제2 곡선부(CLP2)들이 만나는 영역일 수 있다. 제2 연결부(CCP2)는 제2 연결부(CPP2)들과 각각 중첩할 수 있으며, 제2 서브 돌출부(SPP2)를 포함할 수 있다. 제2 서브 돌출부(SPP2)는 인접한 제1 데이터 라인(DL1)을 향해 돌출된 영역일 수 있다. 제2 서브 돌출부(SPP2)는 일부가 제2 방향(DR2)에 배치된 하나의 제2 곡선부(CLP2)에 대응될 수 있고, 다른 일부는 하측 방향에 배치된 다른 하나의 제2 곡선부(CLP2)에 대응될 수 있다. 제2 데이터 라인(DL2)의 제2 서브 돌출부(SPP2)는 제2 돌출부(PRP2)의 돌출 방향과 반대되는 방향으로 돌출될 수 있다.
제1 데이터 라인(DL1)의 제1 서브 돌출부(SPP1)는 제2 데이터 라인(DL2)의 제2 오목부(GRP2)와 대향하여 배치될 수 있다. 예를 들어, 제1 서브 돌출부(SPP1)는 제1 방향(DR1)에서 제2 오목부(GRP2)와 중첩할 수 있다. 또한, 제2 데이터 라인(DL2)의 제2 서브 돌출부(SPP2)는 제1 데이터 라인(DL1)의 제1 오목부(GRP1)와 대향하여 배치될 수 있다. 예를 들어, 제2 서브 돌출부(SPP2)는 제1 방향(DR1)에서 제1 오목부(GRP1)와 중첩할 수 있다. 제1 데이터 라인(DL1)의 제1 서브 돌출부(SPP1)는 제1 방향(DR1)에서 제2 데이터 라인(DL2)의 제2 곡선부(CLP2)와 중첩할 수 있다. 제2 데이터 라인(DL2)의 제2 서브 돌출부(SPP2)는 제1 방향(DR1)에서 제1 데이터 라인(DL1)의 제1 곡선부(CLP1)와 중첩할 수 있다. 제1 데이터 라인(DL1)의 제1 서브 돌출부(SPP1)는 제1 방향(DR1)에서 제2 데이터 라인(DL2)의 제2 서브 돌출부(SPP2)와 비중첩하여 배치될 수 있다.
제1 데이터 라인(DL1)의 제1 직선부(VLP1)와 제2 데이터 라인(DL2)의 제2 직선부(VLP2) 사이의 간격은 서로 동일할 수 있다. 또한, 제1 데이터 라인(DL1)의 제1 곡선부(CLP1)와 제2 데이터 라인(DL2)의 제2 곡선부(CLP2) 사이의 최대 간격은 제1 데이터 라인(DL1)의 제1 직선부(VLP1)와 제2 데이터 라인(DL2)의 제2 직선부(VLP2) 사이의 간격보다 클 수 있다. 또한, 제1 데이터 라인(DL1)의 제1 곡선부(CLP1)와 제2 데이터 라인(DL2)의 제2 곡선부(CLP2) 사이의 간격은 가변할 수 있다. 예를 들어, 제1 데이터 라인(DL1)의 제1 곡선부(CLP1)와 제2 데이터 라인(DL2)의 제2 곡선부(CLP2) 사이의 간격은 제2 방향(DR2)으로 갈수록 점진적으로 증가하다가 점진적으로 감소할 수 있다.
제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)의 형상은 서로 비대칭을 이룰 수 있다. 예를 들어, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 굴곡부가 서로 맞물린 형상으로 이루어질 수 있다. 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이의 간격들이 제2 방향(DR2)으로 이루는 형상은 'S'자 형상일 수 있다.
상술한 제1 데이터 라인(DL1)의 제1 직선부(VLP1), 제1 곡선부(CLP1) 및 제1 연결부(CCP1)는 각각 제1 및 제2 애노드 전극(ANE1, ANE2) 및 제1 및 제2 발광 영역(EMA1, EMA2)과 중첩하여 배치될 수 있다. 또한, 도 20 및 도 21에서는 하나의 발광 영역과 중첩하는 영역에서 각 데이터 라인(DL1, DL2)이 3개의 곡선부들을 가진 것을 예시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 발광 영역(EMA1)과 중첩하는 영역에서 각 데이터 라인(DL1, DL2)이 2개 이하의 곡선부를 가지거나, 4개 이상의 곡선부을 가질 수도 있다.
또한, 상술한 도 20 및 도 21에서는 제1 및 제2 발광 영역(EMA1, EMA2)과 중첩하는 영역에서 제1 및 제2 데이터 라인(DL1, DL2)들이 굴곡진 형상을 가지는 것으로 도시하였다. 그러나, 이에 제한되지 않으며, 상술한 도 18과 같이 제1 발광 영역(EMA1)과 중첩하는 영역에서 굴곡진 형상을 가지고, 제2 발광 영역(EMA2)과 중첩하는 영역에서는 직선 형상으로 이루어질 수도 있다. 또한, 상술한 도 19와 같이 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 제2 발광 영역(EMA2)과 중첩하는 영역에서 굴곡진 형상을 가지고, 제1 발광 영역(EMA1)과 중첩하는 영역에서는 직선 형상으로 이루어질 수도 있다.
도 22는 또 다른 실시예에 따른 서브 화소들의 제2 데이터층과 애노드 전극들을 나타낸 평면도이다.
도 22를 참조하면, 상술한 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 제1 발광 영역(EMA1)과 중첩하는 영역에서 도 11에 도시된 굴곡진 형상을 가지고, 제2 발광 영역(EMA2)과 중첩하는 영역에서는 도 21에 도시된 굴곡진 형상으로 이루어질 수도 있다.
예를 들어, 제1 데이터 라인(DL1)의 제1 서브 돌출부(SPP1)는 제1 발광 영역(EMA1)과 비중첩하고 제2 발광 영역(EMA2)과 중첩할 수 있다. 또한, 제2 데이터 라인(DL2)의 제2 서브 돌출부(SPP2)는 제1 발광 영역(EMA1)과 비중첩하고 제2 발광 영역(EMA2)과 중첩할 수 있다.
상술한 실시예들에서는 도면에 개시된 다양한 데이터 라인들의 형상이 각 발광 영역에 배치를 달리하여 다양하게 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 SUB: 기판
DL1, 2: 제1 및 제2 데이터 라인 ANE1~3: 제1 내지 제3 애노드 전극
EMA1~3: 제1 내지 제3 발광 영역 CLP1, 2: 제1 및 제2 곡선부
CCP1, 2: 제1 및 제2 연결부 VLP1, 2: 제1 및 제2 직선부
PRP1, 2: 제1 및 제2 돌출부 GRP1, 2: 제1 및 제2 오목부

Claims (21)

  1. 기판;
    상기 기판 상에 배치되며, 제1 방향으로 연장된 제1 데이터 라인 및 제2 데이터 라인;
    상기 제1 데이터 라인 및 상기 제2 데이터 라인 상에 배치된 애노드 전극;
    상기 애노드 전극 상에 배치되며, 발광 영역을 구획하는 화소 정의막;
    상기 애노드 전극 상에 배치된 유기 발광층; 및
    상기 유기 발광층 상에 배치된 캐소드 전극을 포함하며,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인은 각각은 상기 애노드 전극과 중첩하는 영역에서 평면상 곡선으로 이루어진 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 데이터 라인과 상기 제2 데이터 라인은 서로 인접하며, 상기 제1 방향으로 서로 대칭으로 이루어진 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 데이터 라인은 제1 직선부, 상기 제1 직선부에 연결된 제1 곡선부, 및 상기 제1 곡선부에 연결된 제1 연결부를 포함하고,
    상기 제2 데이터 라인은 제2 직선부, 상기 제2 직선부에 연결된 제2 곡선부, 및 상기 제2 곡선부에 연결된 제2 연결부를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 직선부, 상기 제1 연결부, 상기 제2 직선부 및 상기 제2 연결부는 상기 제1 방향으로 연장되며 직선으로 이루어진 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 직선부와 상기 제2 직선부는 서로 마주보며 상호 나란하게 배치되고, 상기 제1 연결부와 상기 제2 연결부는 서로 마주보며 상호 나란하게 배치되는 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 곡선부는 상기 제2 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가지고, 상기 제2 곡선부는 상기 제1 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가지는 표시 장치.
  7. 제3 항에 있어서,
    상기 제1 곡선부는 상기 제2 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 제1 돌출부, 및 상기 제2 데이터 라인과 마주보는 방향의 반대 방향으로 오목한 제1 오목부를 포함하고, 상기 제2 곡선부는 상기 제1 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 제2 돌출부, 및 상기 제1 데이터 라인과 마주보는 방향의 반대 방향으로 오목한 제2 오목부를 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 오목부와 상기 제2 오목부는 서로 마주보며, 평면상 상기 제1 방향과 교차하는 제2 방향에서 중첩하는 표시 장치.
  9. 제3 항에 있어서,
    상기 제1 직선부와 상기 제2 직선부 사이의 간격은 상기 제1 연결부와 상기 제2 연결부 사이의 간격과 동일한 표시 장치.
  10. 제3 항에 있어서,
    상기 제1 곡선부와 상기 제2 곡선부 사이의 최소 간격은 상기 제1 직선부와 상기 제2 직선부 사이의 간격과 동일하고, 상기 제1 곡선부와 상기 제2 곡선부 사이의 최대 간격은상기 제1 직선부와 상기 제2 직선부 사이의 간격보다 큰 표시 장치.
  11. 제3 항에 있어서,
    상기 제1 곡선부와 상기 제2 곡선부 사이의 간격은 가변하는 표시 장치.
  12. 기판;
    상기 기판 상에 배치되며, 제1 방향으로 연장된 제1 데이터 라인 및 제2 데이터 라인;
    상기 제1 데이터 라인 및 상기 제2 데이터 라인 상에 배치된 애노드 전극;
    상기 애노드 전극 상에 배치되며, 발광 영역을 구획하는 화소 정의막;
    상기 애노드 전극 상에 배치된 유기 발광층; 및
    상기 유기 발광층 상에 배치된 캐소드 전극을 포함하며,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이의 간격은 상기 발광 영역과 중첩하는 영역에서 가변하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 데이터 라인은 제1 직선부, 상기 제1 직선부에 연결된 제1 곡선부, 및 상기 제1 곡선부에 연결된 제1 연결부를 포함하고,
    상기 제2 데이터 라인은 제2 직선부, 상기 제2 직선부에 연결된 제2 곡선부, 및 상기 제2 곡선부에 연결된 제2 연결부를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 곡선부와 상기 제2 연결부는 평면상 상기 제1 방향과 교차하는 제2 방향에서 중첩하고, 상기 제2 곡선부와 상기 제1 연결부는 평면상 상기 제2 방향에서 중첩하는 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 연결부는 상기 제2 데이터 라인을 향해 돌출된 제1 서브 돌출부를 포함하고, 상기 제2 연결부는 상기 제1 데이터 라인을 향해 돌출된 제2 서브 돌출부를 포함하며,
    상기 제1 서브 돌출부와 상기 제2 서브 돌출부는 평면상 상기 제1 방향과 교차하는 제2 방향에서 비중첩하는 표시 장치.
  16. 제13 항에 있어서,
    상기 제1 곡선부는 상기 제2 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가지고, 상기 제2 곡선부는 상기 제1 데이터 라인과 마주보는 방향의 반대 방향으로 돌출된 곡률을 가지는 표시 장치.
  17. 제13 항에 있어서,
    상기 제1 곡선부와 상기 제2 곡선부 사이의 간격은 상기 제1 방향으로 갈수록 점진적으로 증가하다가 점진적으로 감소하는 표시 장치.
  18. 기판;
    상기 기판 상에 배치되며, 제1 방향으로 연장된 제1 데이터 라인 및 제2 데이터 라인;
    상기 제1 데이터 라인 및 상기 제2 데이터 라인 상에 배치된 제1 애노드 전극 및 제2 애노드 전극;
    상기 제1 애노드 전극 및 상기 제2 애노드 전극 상에 배치되며, 제1 발광 영역과 제2 발광 영역을 구획하는 화소 정의막;
    상기 제1 애노드 전극 및 상기 제2 애노드 전극 상에 배치된 유기 발광층; 및
    상기 유기 발광층 상에 배치된 캐소드 전극을 포함하며,
    상기 제1 데이터 라인 및 상기 제2 데이터 라인 각각은 상기 제1 발광 영역 및 상기 제2 발광 영역 중 적어도 어느 하나와 중첩하는 영역에서 평면상 곡선으로 이루어진 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 발광 영역은 서로 다른 색의 광을 방출하며, 상기 제1 발광 영역의 크기는 상기 제2 발광 영역의 크기보다 큰 표시 장치.
  20. 제18 항에 있어서,
    상기 제1 발광 영역은 청색의 광을 방출하고 상기 제2 발광 영역은 적색의 광을 방출하는 표시 장치.
  21. 제18 항에 있어서,
    상기 제1 애노드 전극 및 상기 제2 애노드 전극은 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩하는 영역에 형성된 요철을 갖는 표시 장치.
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