KR20240044299A - 전기적 불량 검출이 용이한 에피택시 다이 및 이를 이용한 반도체 발광 소자의 제조 방법 - Google Patents

전기적 불량 검출이 용이한 에피택시 다이 및 이를 이용한 반도체 발광 소자의 제조 방법 Download PDF

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Abstract

본 발명은 전기적 불량 검출이 용이한 에피택시 다이에 관한 것으로, 지지기판; 상기 지지기판 위에 형성되어 일측이 기 설정된 깊이로 식각되고, 빛을 생성하는 발광부; 상기 발광부 위에 형성되고, 상기 발광부와 전기적으로 연결되는 오믹 전극; 상기 발광부의 일측의 식각된 부분에 형성되어 상기 발광부와 전기적으로 연결되고, 일측 단부에서 절곡되어 연장 형성되는 절곡부를 가지는 접촉 전극; 상기 오믹 전극과 상기 접촉 전극을 덮고, 일부가 개구되어 상기 오믹 전극의 일부가 노출되는 패시베이션층; 노출된 상기 오믹 전극 위에 형성되어 상기 오믹 전극과 전기적으로 연결되고, 외부에 노출되어 수직칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하고, 상기 접촉 전극은, 상기 패시베이션층과 상기 발광부 사이에 개재되어 외부에 노출되지 않는 것을 특징으로 한다.
본 발명에 따르면, 두 전극, 즉 양극과 음극 모두가 외부에 노출되는 종래의 칩 다이(Chip Die)와는 다르게, 본 발명의 에피택시 다이(Epitaxy Die)는 하나의 전극만이 외부에 노출되는 구조를 가지고 있으므로, 전기적으로는 분류(Sorting)되어 있지 않지만, 광학적으로는 분류될 수 있어 광학적 특성(파장, 반치폭, 강도 등)만을 이용하여 고속의 PL 측정 방식 등으로 1차적으로 불량(NG)을 용이하게 판별할 수 있으며, 상부 배선 공정 이전에 에피택시 다이의 전기적 불량 검출 및 불량 에피택시 다이의 수리 또는 교체를 용이하게 할 수 있다.

Description

전기적 불량 검출이 용이한 에피택시 다이 및 이를 이용한 반도체 발광 소자의 제조 방법{EPITAXY DIE WITH EASY ELECTRICAL DEFECTS DETECTION AND METHOD OF MANUFACTURING SEMICONDUCTOR LIGHT EMITTING DEVICE USING IT}
본 발명은 전기적 불량 검출이 용이한 에피택시 다이 및 이를 이용한 반도체 발광 소자의 제조 방법에 관한 것으로, 상부 배선 공정 이전에 에피택시 다이의 전기적 불량 검출 및 불량 에피택시 다이의 교체를 용이하게 할 수 있는 구조를 가진 에피택시 다이 및 이를 이용한 반도체 발광 소자의 제조 방법에 관한 것이다.
일반적으로 마이크로 LED(미니 LED를 포함한다) 디스플레이는 PM(Passive Matrix) 구동 방식의 마이크로 LED 디스플레이와, AM(Active Matrix) 구동 방식의 마이크로 LED 디스플레이로 구분될 수 있다.
여기서 통상적으로 PM(Passive Matrix) 구동 방식의 마이크로 LED 디스플레이는 사파이어 최종 지지기판이 최종적으로 존재하여 분류(Sorting)된 두꺼운 BGR(Blue, Green, Red) 칩(LED 양극과 음극 모두가 완성되어 있음)을 가지고, 칩 다이 수준(Chip Die-level)의 공정을 통해 전사되며, 일반적으로 수평 칩 또는 플립 칩이 이용될 수 있다.
또한, 통상적으로 AM(Active Matrix) 구동 방식의 마이크로 LED 디스플레이는 사파이어 최종 지지기판이 최종적으로 존재하지 않아, 분류(Sorting)되지 않은 박형 BGR 칩(LED 양극과 음극 모두가 완성되어 있음)을 가지고, 웨이퍼 수준(Wafer-level)의 공정을 통해 전사되며, 일반적으로 수평 칩, 플립 칩 또는 수직 칩이 모두 이용될 수 있다.
이러한 종래의 통상적인 PM(Passive Matrix) 구동 방식과 AM(Active Matrix) 구동 방식의 마이크로 LED 디스플레이는 다음과 같은 공통 이슈가 존재한다.
먼저, 접합 공정 측면에서, 칩 다이 축소에 따른 접합 공정 정밀도의 상승이 요구되고 있으며, 접합 면적 축소에 따른 접합력 개선이 요구되고 있다. 또한, 타일처럼 복수의 유닛 디스플레이를 결합시키는 타일링 공정 측면에서, 디스플레이 OFF 상태 또는 블랙 화면에서 경계가 뚜렷한 이슈가 발생하고 있으며, 이는 AM 구동 방식 보다 PM 구동 방식에서 보다 현저한 것으로 나타나고 있다. 그리고 현재 많은 부분이 개선되었으나 단색광 화면 및 정지 화면 시에 경계가 보이는 문제점이 있으며, TFT Glass 패널 기반 타일링 시, Glass 깨짐으로 인해 공정이 어려운 문제점이 있다. 나아가 픽셀 피치(Pixel Pitch)와 타일링 경계 간 공차 관계에 따라 100인치 미만 제품에 적용은 어려울 것으로 예상되고 있는 등 다양한 이슈가 존재한다.
한편, 종래의 PM(Passive Matrix) 구동 방식의 마이크로 LED 디스플레이에서는 칩 다이 축소가 최대 난제이다. 즉, Aspect Ratio 관점에서 칩 다이 사이즈 축소를 달성하기 위해서는 기본적으로 최종 지지기판 사파이어의 두께 감소가 필수적이나 현재, 사파이어 최종 지지기판의 두께는 80㎛~70㎛ 정도가 한계이며, 50㎛ 이하로 두께를 감소시키는 경우에는 절단되는 이슈가 발생하고 있다. 또한, 해당 방식의 마이크로 LED 디스플레이에는 칩 측정 및 분류의 복합적 이슈가 존재하며, 해당 방식에서는 수평 및 수직 칩 보다는 플립 칩이 주로 이용될 것으로 예상되나, 플립 칩을 이용하는 경우 고정밀 및 고속 접합 공정 및 이를 위한 물질이 별도로 요구되는 단점이 존재한다.
또한, 종래의 최종 지지기판이 없어 칩 다이 사이즈의 축소가 가능한 AM(Active Matrix) 구동 방식의 마이크로 LED 디스플레이에서는 불량(NG) 해결과 관련된 이슈가 발생하고 있다. 즉, 에피택시(Epitaxy)와 팹(Fab) 공정에서의 근본적인 이슈인, COW(Chip On Wafer) 수준에서의 파장 및 전기 특성 관련 수율 개선이 이루어지지 못하고 있으며, 불량(NG) 칩을 100% 선별하고 제거하기 어려운 문제점도 존재한다. 이를 해결하기 위해 최근에는 Redundancy 등의 방식을 통해 접근 중이나, 근본적인 해결은 되지 않고 있는 실정이다.
특히, 종래의 통상적인 PM(Passive Matrix) 구동 방식과 AM(Active Matrix) 구동 방식의 마이크로 LED 디스플레이의 공통 이슈로, 칩 다이 사이즈를 축소하기 위해 수직 칩 적용을 검토하는 경우 접합 후에 불량 여부가 즉시 확인이 가능한 플립 칩과는 달리, 수직 칩의 경우는 접합 후 상부 배선 후에 불량 확인이 가능한 문제점이 있다.
미국 특허출원공개공보 US2009/0218588
본 발명의 목적은, 상술한 종래의 문제점을 해결하기 위한 것으로, 상부 배선 공정 이전에 에피택시 다이의 전기적 불량 검출 및 불량 에피택시 다이의 교체를 용이하게 할 수 있는 구조를 가진 에피택시 다이 및 이를 이용한 반도체 발광 소자의 제조 방법을 제공함에 있다.
상기 목적은, 본 발명에 따라, 반도체 발광 소자용 에피택시 다이에 있어서, 지지기판; 상기 지지기판 위에 형성되어 일측이 기 설정된 깊이로 식각되고, 빛을 생성하는 발광부; 상기 발광부 위에 형성되고, 상기 발광부와 전기적으로 연결되는 오믹 전극; 상기 발광부의 일측의 식각된 부분에 형성되어 상기 발광부와 전기적으로 연결되고, 일측 단부에서 절곡되어 연장 형성되는 절곡부를 가지는 접촉 전극; 상기 오믹 전극과 상기 접촉 전극을 덮고, 일부가 개구되어 상기 오믹 전극의 일부가 노출되는 패시베이션층; 노출된 상기 오믹 전극 위에 형성되어 상기 오믹 전극과 전기적으로 연결되고, 외부에 노출되어 수직칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하고, 상기 접촉 전극은, 상기 패시베이션층과 상기 발광부 사이에 개재되어 외부에 노출되지 않는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이에 의해 달성된다.
또한, 상기 절곡부는, 상기 본딩 패드층과 대향하는 방향으로 절곡되어 연장 형성될 수 있다.
또한, 상기 발광부의 식각된 부분은, 갈륨(Ga) 극성 표면을 가지며, 상기 접촉 전극에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결될 수 있다.
상기 목적은, 본 발명에 따라, 반도체 발광 소자용 에피택시 다이에 있어서, 지지기판; 상기 지지기판 위에 형성되어 일측이 기 설정된 깊이로 식각되고, 빛을 생성하는 발광부; 상기 발광부 위에 형성되고, 상기 발광부와 전기적으로 연결되는 제1 오믹 전극; 상기 발광부의 일측의 식각된 부분에 형성되고, 상기 발광부와 전기적으로 연결되는 제2 오믹 전극; 상기 제1 오믹 전극과 상기 제2 오믹 전극을 덮고, 일부가 개구되어 상기 제1 오믹 전극의 일부가 노출되는 제1 패시베이션층; 노출된 상기 제1 오믹 전극 위에 형성되어 상기 제1 오믹 전극과 전기적으로 연결되고, 일측 단부에서 절곡되어 연장 형성되는 절곡부를 가지는 접촉 전극; 상기 제1 패시베이션층과 상기 접촉 전극을 덮는 제2 패시베이션층; 및 상기 제2 패시베이션층 위에 형성되어 상기 제2 오믹 전극과 전기적으로 연결되고, 외부에 노출되어 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하고, 상기 접촉 전극은, 상기 제2 패시베이션층과 상기 제1 오믹 전극 사이에 개재되어 외부에 노출되지 않는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이에 의해 달성된다.
또한, 상기 절곡부는, 상기 본딩 패드층과 대향하는 방향으로 절곡되어 연장 형성될 수 있다.
또한, 상기 제1 패시베이션층에는, 상기 제2 오믹 전극이 노출되도록 제1 통공이 형성되고, 상기 제2 패시베이션층에는, 상기 제1 통공과 연통되는 제2 통공이 형성되고, 상기 본딩 패드층은, 상기 제1 통공과 상기 제2 통공을 통해 상기 제2 오믹 전극과 전기적으로 연결될 수 있다.
또한, 상기 발광부의 식각된 부분은, 갈륨(Ga) 극성 표면을 가지며, 상기 제2 오믹 전극에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결될 수 있다.
상기 목적은, 본 발명에 따라, 반도체 발광 소자의 제조 방법에 있어서, 지지기판과, 빛을 생성하는 발광부와, 일측 단부에서 절곡되어 연장 형성되는 절곡부를 가지며 외부에 노출되지 않는 접촉 전극과, 외부에 노출되는 본딩 패드층을 포함하는 에피택시 다이를 준비하고, 제1 전극 패드 및 제2 전극 패드가 각각 형성된 기판부를 준비하는 제1 단계; 상기 제1 전극 패드 위에 상기 상기 에피택시 다이를 배치하고, 상기 제1 전극 패드와 상기 본딩 패드층을 접합층을 통해 접합시켜 전기적으로 연결시키는 제2 단계; 상기 지지기판을 분리시키는 제3 단계; 상기 접촉 전극의 상기 절곡부를 노출시키는 제4 단계; 노출된 상기 절곡부를 통해 상기 에피택시 다이의 전기적 불량을 검사하는 제5 단계; 및 상기 제2 전극 패드와 상기 절곡부를 전기적으로 연결시키는 확장 전극을 형성시키는 제6 단계를 포함하는, 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법에 의해 달성된다.
또한, 상기 절곡부는, 상기 본딩 패드층과 대향하는 방향으로 절곡되어 연장 형성될 수 있다.
또한, 상기 제4 단계는, 상기 에피택시 다이를 둘러싸도록 포토레지스트(Photoresist)를 도포하고, 상기 절곡부를 노출시킨 후 상기 포토레지스트를 제거할 수 있다.
또한, 상기 제6 단계는, 상기 에피택시 다이를 둘러싸는 몰드부를 형성시킬 수 있다.
또한, 상기 제6 단계는, 상기 제2 전극 패드와 상기 절곡부가 노출되도록 상기 몰드부를 식각하고, 노출된 상기 제2 전극 패드와 상기 절곡부를 전기적으로 연결시키는 확장 전극을 형성시킬 수 있다.
또한, 본 발명은, 상기 확장 전극 및 상기 몰드부를 덮는 블랙 매트릭스를 형성시키는 제7 단계를 더 포함할 수 있다.
본 발명에 따르면, 두 전극, 즉 양극과 음극 모두가 외부에 노출되는 종래의 칩 다이(Chip Die)와는 다르게, 본 발명의 에피택시 다이(Epitaxy Die)는 하나의 전극만이 외부에 노출되는 구조를 가지고 있으므로, 전기적으로는 분류(Sorting)되어 있지 않지만, 광학적으로는 분류될 수 있어 광학적 특성(파장, 반치폭, 강도 등)만을 이용하여 고속의 PL 측정 방식 등으로 1차적으로 불량(NG)을 용이하게 판별할 수 있으며, 상부 배선 공정 이전에 에피택시 다이의 전기적 불량 검출 및 불량 에피택시 다이의 수리 또는 교체를 용이하게 할 수 있다.
또한, 본 발명에 따르면, 미니 LED 제조 공정의 장점, 즉 불량 분류가 용이하며, 기존의 범용화된 전사 장비를 그대로 이용할 수 있으므로 공정비용 및 설비투자비가 저렴한 장점과, 마이크로 LED 제조 공정의 장점, 즉 최종 지지기판 사파이어 제거가 가능하므로 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는 장점을 동시에 충족시킬 수 있다.
또한, 본 발명에 따르면, 본 발명의 에피택시 다이는 300℃ 이상의 고온 열처리가 요구되는 양극 오믹접촉 전극(p-ohmic contact electrode) 또는 음극 오믹접촉 전극(n-ohmic contact electrode) 형성 공정이 에피택시 다이 제조 단계에서 완료되어 있으므로, 본 발명의 에피택시 다이는 전사 후 고온 열처리 공정이 필요 없는 이점이 있다.
또한, 본 발명에 따르면, 본 발명의 에피택시 다이는 최종 지지기판 사파이어가 부착되어 있으며, 타겟된 웨이퍼(Targeted Wafer) 상부로 전사(Transfer) 후에 제거될 수 있으므로, 픽앤플레이스(Pick & Place) 및 리플레이스(Replace) 등과 같은 통상적인 칩 다이 전사 공정을 통해 위치 이동이 가능한 장점이 있다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 전체적으로 도시한 것이고,
도 2는 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이가 적색광을 발광하는 경우 희생분리층과 본딩층이 구비된 것을 도시한 것이고,
도 3은 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법의 순서도이고,
도 4는 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자가 제조되는 과정을 도시한 것이고,
도 5는 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 전체적으로 도시한 것이고,
도 6은 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이가 적색광을 발광하는 경우 희생분리층과 본딩층이 구비된 것을 도시한 것이고,
도 7은 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법의 순서도이고,
도 8은 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자가 제조되는 과정을 도시한 것이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 본 발명의 실시예를 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시예의 구성요소를 설명함에 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
본 발명은 청색광, 녹색광 또는 적색광을 발광하며, 전기적 불량 검출이 용이한 구조를 가진 에피택시 다이(Epitaxy Die) 및 이를 이용하여 반도체 발광 소자를 제조하는 방법에 대한 것으로, 본 발명에서는 다음과 같은 특징을 가진 분류(Sorting)가 가능한 미니 LED 사이즈 이하 규모의 반제품 광원 다이를 본 발명의 에피택시 다이로 정의한다.
첫째, 두 전극, 즉 양극과 음극 모두가 외부에 노출되는 종래의 칩 다이(Chip Die)와는 다르게, 본 발명의 에피택시 다이는 하나의 전극만이 외부에 노출되는 구조를 가지고 있다. 이에 따라, 본 발명의 에피택시 다이는 두 전극 중 하나의 전극(접촉 전극)만이 외부에 노출되어 있으므로 전기적으로는 분류(Sorting)되어 있지 않지만, 광학적으로는 분류될 수 있어 광학적 특성(파장, 반치폭, 강도 등)만을 이용하여 고속의 PL 측정 방식 등으로 1차적으로 불량(NG)을 용이하게 판별할 수 있으며, 상부 배선 공정 이전에 에피택시 다이의 전기적 불량 검출 및 불량 에피택시 다이의 교체를 용이하게 할 수 있다.
둘째, 본 발명의 에피택시 다이는 300℃ 이상의 고온 열처리가 요구되는 양극 오믹접촉 전극(p-ohmic contact electrode) 또는 음극 오믹접촉 전극(n-ohmic contact electrode) 형성 공정이 에피택시 다이 제조 단계에서 완료되어 있다. 이에 따라, 본 발명의 에피택시 다이는 전사 후 고온 열처리 공정이 필요 없는 이점이 있다.
셋째, 본 발명의 에피택시 다이는 최종 지지기판 사파이어가 부착되어 있으며, 전사 후에 제거된다. 이에 따라, 픽앤플레이스(Pick & Place) 및 리플레이스(Replace) 등과 같은 통상적인 칩 다이 전사 공정을 통해 위치 이동이 가능한 장점이 있다.
즉, 본 발명의 에피택시 다이는 미니 LED 제조 공정의 장점, 즉 불량 분류가 용이하며, 기존의 범용화된 전사 장비를 그대로 이용할 수 있으므로 공정비용 및 설비투자비가 저렴한 장점과, 마이크로 LED 제조 공정의 장점, 즉 최종기판인 최종 지지기판의 제거가 가능하므로 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는 장점을 동시에 충족시킬 수 있다.
또한, 본 발명의 반도체 발광 소자 형성은 개별 칩(또는 에피택시 다이) 단위로 회로 배선과 구동소자 영역이 완성(完成)된 기판(반도체 웨이퍼, PCB, TFT Glass)에 직접 전사하여 배선 연결한 COB(Chip On Board), 통상의 메모리 반도체 기술에 공지된 팬아웃 패키지(Fan-out Package) 공정으로 제작된 패키지 단위(1,2,4,9,16...n2개의 칩(또는 에피택시 다이) 단위)로 회로 배선과 구동소자 영역이 완성(完成)된 기판(PCB, TFT Glass)에 직접 전사하여 배선 연결한 POB(Package On Board) 또는 회로 배선과 구동소자 영역이 미완성(未完成)된 중간 임시기판을 이용하는 인터포저(Interposer)의 형태일 수 있으나 이에 제한되지는 않으며, 이하에서는 설명의 편의상 COB 형태를 기준으로 설명하기로 한다.
한편, 본 발명에서 에피택시 다이가 전사되는 기판은 비아홀(Via-hole)이 형성된 후 해당 비아홀에 전극 포스트가 형성된 TSV(Silicone), TGV(Glass), TSaV(Sapphire), TAV(AAO), TZV(Zirconia), TPoV(Polyimide), TRV(Resin) 등을 포함할 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(100)에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 전체적으로 도시한 것이고, 도 2는 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이가 적색광을 발광하는 경우 희생분리층과 본딩층이 구비된 것을 도시한 것이다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(100)는 최종 지지기판(110)과, 발광부(120)와, 오믹 전극(130)과, 패시베이션층(150)과, 접촉 전극(160)과, 본딩 패드층(170)을 포함한다.
최종 지지기판(110)은 발광부(120)와, 오믹 전극(130)과, 패시베이션층(150)과, 접촉 전극(160)과, 본딩 패드층(170)을 지지하는 것으로, 사파이어(Sapphire) 최초 성장기판이 이용될 수 있으며, 이러한 최초 성장기판 위에 후술하는 발광부(120)가 에피택시(Epitaxy) 성장될 수 있다.
한편, 본 발명에서 발광부(120)가 성장되는 최초 성장기판은 본 발명의 에피택시 다이(100)가 최종적으로 완성된 후, 발광부(120)와, 오믹 전극(130)과, 패시베이션층(150)과, 접촉 전극(160)과, 본딩 패드층(170)을 지지하는 최종 지지기판(110)의 기능을 수행한다.
발광부(120)는 빛을 생성하는 것으로, 본 발명에서는 청색광 또는 녹색광을 발광시키기 위해 그룹3족(Al, Ga, In) 질화물 반도체인 질화인듐(InN), 질화인듐갈륨(InGaN), 질화갈륨(GaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 질화알루미늄갈륨인듐(AlGaInN) 등의 2원계, 3원계, 4원계 화합물이 최초 성장기판인 최종 지지기판(110) 위에 적정한 위치와 순서에 배치되어 에피택시(Epitaxy) 성장될 수 있다.
특히, 청색광 또는 녹색광을 발광시키기 위해 높은 인듐(In) 조성을 갖는 고품질의 질화인듐갈륨(InGaN)의 그룹3족 질화물 반도체가 질화갈륨(GaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 질화알루미늄갈륨인듐(AlGaInN)으로 구성된 그룹3족 질화물 반도체 상부에 우선적으로 형성되어야 하지만, 이에 제한되지 않는다.
발광부(120)는 보다 상세하게, 제1 반도체 영역(121)(예를 들면, p형 반도체 영역)과, 활성 영역(123)(예를 들면, Multi Quantum Wells, MQWs)과, 제2 반도체 영역(122)(예를 들면, n형 반도체 영역)을 포함하는데, 최종 지지기판(110) 위에 제2 반도체 영역(122)과, 활성 영역(123)과, 제1 반도체 영역(121)이 순서대로 에피택시(Epitaxy) 성장된 구조를 가질 수 있으며, 최종적으로 여러 다층의 그룹3족 질화물로 포함하여 전체적으로 통상 5.0 ~ 8.0㎛ 정도의 두께를 가질 수 있으나, 이에 제한되지는 않는다.
이러한 제1 반도체 영역(121), 활성 영역(123) 및 제2 반도체 영역(122) 각각은 단층 또는 다층으로 이루어질 수 있으며, 미도시 되었지만 발광부(120)를 최초 성장기판 사파이어(110) 상부에 에피택시 성장시키기에 앞서, 에피택시 성장된 발광부(120)의 고품질화를 위해 버퍼 영역과 같은 필요한 층들이 추가될 수 있다. 예를 들어, 버퍼 영역은 스트레스 완화와 박막 품질 개선을 위해 핵생성층(Nucleation Layer)과 도핑되지 않은 반도체 영역(un-doped Semiconductor Region)으로 구성된 완화층(Compliant Layer) 포함하여 통상 4.0㎛ 전후의 두께로 구성될 수 있다. 또한, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 최종 지지기판(110)을 제거하는 경우, 핵생성층과 도핑되지 않은 반도체 영역 사이에는 희생층(Sacrificial Layer)이 구비될 수 있으며, 씨앗층이 희생층으로 기능할 수도 있다.
제2 반도체 영역(122)은 제2 도전성(n형)을 가지는 것으로, 최종 지지기판(110) 위에 형성된다. 이러한 제2 반도체 영역(122)은 2.0 ~ 3.5㎛의 두께를 가질 수 있다.
활성 영역(123)은 전자와 정공의 재결합을 이용하여 빛을 생성하는 것으로, 제2 반도체 영역(122) 위에 형성된다. 이러한 활성 영역(123)은 질화인듐갈륨(InGaN)과 질화갈륨(GaN) 반도체 중심의 다층의 수십 ㎚의 두께를 가질 수 있다.
제1 반도체 영역(121)은 제1 도전성(p형)을 가지는 것으로, 활성 영역(123) 위에 형성된다. 이러한 제1 반도체 영역(121)은 질화알루미늄(AlGaN)과 질화갈륨(GaN) 반도체 중심의 다층의 수십 ㎚에서 수 ㎛의 두께를 가질 수 있으며, 상부 표면은 갈륨(Ga) 극성을 가진다.
즉, 활성 영역(123)은 제1 반도체 영역(121)과 제2 반도체 영역(122) 사이에 개재되어, p형 반도체 영역인 제1 반도체 영역(121)의 정공과 n형 반도체 영역인 제2 반도체 영역(122)의 전자가 활성 영역(123)에서 재결합되면 빛을 생성한다.
이때, 최종 지지기판(110) 위에 형성된 발광부(120)의 측부, 즉 일측 또는 양측은 기 설정된 깊이로 각각 식각된 형상을 가질 수 있고(즉, 양 측면이 각각 메사 에칭(MESA-etching)된 형상을 가질 수 있다), 위에서 보았을 때 상하좌우의 모든 모서리가 메사 에칭(MESA-etching)된 형상을 가질 수 있으며, 여기서 기 설정된 깊이는 제2 반도체 영역(122)까지를 의미할 수 있으나, 이에 제한되지는 않는다. 한편, 식각된 부분의 발광부(120)의 제2 반도체 영역(122)의 표면은 갈륨(Ga) 극성을 가진다.
오믹 전극(130)은 발광부(120)의 제1 반도체 영역(121)과 전기적으로 연결되는 것으로, 제1 반도체 영역(121)의 상면을 덮어 면접촉되도록 제1 반도체 영역(121) 위에 형성된다. 이때, 제1 반도체 영역(121)은 오믹 전극(130)에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결된다.
접촉 전극(160)은 발광부(120)의 제2 반도체 영역(122)과 전기적으로 연결되는 것으로, 제2 반도체 영역(122)의 측부, 즉 일측 또는 양측의 식각된 부분에 각각 형성될 수 있다.
한편, 발광부(120)의 식각된 부분이 갈륨(Ga) 극성 표면을 가지며, 접촉 전극(160)이 해당 표면에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 구조를 가지는 경우, 전사 공정에서 접촉 전극(160)을 노출시켜 전기적 불량을 검사하기 위해서는 발광부(120)의 제2 반도체 영역(122)을 과도하게 식각해야 하는 문제점이 있다.
이에 따라, 본 발명의 접촉 전극(160)은 전기적 불량 검출이 용이하도록 브릿지(bridge) 구조를 가지는데, 접촉 전극(160)은 보다 상세하게 베이스부(161)와, 베이스부(161)의 일측 단부에서 절곡되어 연장 형성되며 패시베이션층(150)과 발광부(120) 사이에 배치되는 절곡부(162)를 포함한다.
이러한 절곡부(162)는 전사 공정에서 전기적 불량 검출이 용이하도록, 베이스부(161)의 일측 단부에서 절곡되어 연장 형성되되, 본딩 패드층(170)과 대향하는 방향으로 절곡되어 연장 형성된 단차진 형상을 가질 수 있다. 이때, 절곡부(162)는 필요에 따라 복수회 절곡되어 형성될 수 있다.
이러한 오믹 전극(130)과 접촉 전극(160)은 기본적으로 높은 투명성(Transparency) 및/또는 반사성(Reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 오믹 전극(130) 물질로는 ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), TiN(Titanium Nitride) 등의 광학적으로 투명한 소재와 Ag, Al, Rh, Pt, Ni, Pd, Ru, Cu, Au 등의 광학적으로 반사성 소재 단독 또는 결합하여 구성될 수 있다.
한편, 접촉 전극(160) 물질로는 ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), TiN(Titanium Nitride) 등의 광학적으로 투명한 소재와 Cr, Ti, Al, V, W, Re, Au 등의 금속 소재 단독 또는 결합하여 구성될 수 있다.
이때, 상술한 바와 같이 제2 반도체 영역(122)의 식각된 부분은 갈륨(Ga) 극성 표면을 가지는데, 이러한 갈륨(Ga) 극성 표면은 접촉 전극(160)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결된다.
패시베이션층(150)은 발광부(120)의 식각된 부분으로부터 접촉 전극(160)을 거쳐서 오믹 전극(130)의 측부를 덮는 것으로, 발광부(120)의 양측이 각각 식각된 경우 패시베이션층(150)은 발광부(120)의 일측의 식각된 부분으로부터 접촉 전극(160)을 거쳐서 오믹 전극(130)의 일측을 덮고, 발광부(120)의 타측의 식각된 부분으로부터 접촉 전극(160)을 거쳐서 오믹 전극(130)의 타측을 각각 덮는 형상을 가질 수 있다. 이러한 패시베이션층(150)의 형상에 따라, 접촉 전극(160)은 패시베이션층(150)과 발광부(120) 사이에 개재되어 노출되지 않게 된다.
이러한 패시베이션층(150)은 전기적으로 절연성을 가진 물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물(Silicon Oxide), 실리콘 계열의 질화물(Silicon Nitride), Al2O3를 포함하는 금속 산화물(Metallic Oxide), 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
본딩 패드층(170)은 수직 칩(Vertical Chip) 다이 본딩 패드(Die Bonding Pad)로 기능하는 것으로, 오믹 전극(130) 및 패시베이션층(150) 위에 형성되어 오믹 전극(130)과 전기적으로 연결된다. 이때, 본딩 패드층(170)은 오믹 전극(130)에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되어 외부에 노출되며, 양극으로서 기능하게 된다.
이러한 본딩 패드층(170)은 고융점 금속(Cr, V, Ti, W, Mo, Re) 또는 원자 충진율이 높은 금속(Pt, Ni) 등으로 물질 확산 방지층(Diffusion Barrier Layer)이 구비될 수 있으며, 기본적으로 저융점 금속(Low Melting Point Metal)과 금(Au), 은(Ag), 구리(Cu), 팔라듐(Pd) 등의 귀금속(Noble Metal)을 포함해서 형성될 수 있으나, 이에 제한되지는 않는다. 또한, 본딩 패드층(170)의 저융점 금속으로는 In, Sn, Zn, Pb 등의 금속 소재 단독 또는 이들이 포함된 합금(Alloy)으로 형성될 수 있다.
이에 따라, 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(100)는 음극인 접촉 전극(160)이 패시베이션층(150)과 발광부(120) 사이에 개재되어 노출되어 있지 않으며, 양극으로서 기능하는 본딩 패드층(170)만이 외부에 노출되는 형태가 된다.
한편, 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(100)가 적색광을 발광시키는 경우, 에피택시 다이(100)는 희생분리층(N)과 본딩층(B)을 더 포함할 수 있다.
에피택시 다이(100)가 적색광을 발광시키는 경우, 최종 지지기판(110)은 에피택시 다이(100)가 청색광 또는 녹색광을 발광시키는 경우와 동일하게 사파이어(Sapphire) 최종 지지기판(110)이 이용되어 발광부(120)와, 오믹 전극(130)과, 패시베이션층(150)과, 접촉 전극(160)과, 본딩 패드층(170)을 지지할 수 있다.
또한, 에피택시 다이(100)가 적색광을 발광시키는 경우, 발광부(120)는 그룹3족(Al, Ga, In) 인화물 반도체인 인화인듐(InP), 인화인듐갈륨(InGaP), 인화갈륨(GaP), 인화알루미늄인듐(AlInP), 인화알루미늄갈륨(AlGaP), 인화알루미늄(AlP), 인화알루미늄갈륨인듐(AlGaInP) 등의 2원계, 3원계, 4원계 화합물이 최초 성장기판 위에 적정한 위치와 순서에 배치되어 에피택시(Epitaxy) 성장될 수 있다
특히, 적색광을 발광시키기 위해 높은 인듐(In) 조성을 갖는 고품질의 인화인듐갈륨(InGaP)의 그룹3족 인화물 반도체가 인화갈륨(GaP), 인화알루미늄인듐(AlInP), 인화알루미늄갈륨(AlGaP), 인화알루미늄(AlP), 인화알루미늄갈륨인듐(AlGaInP)으로 구성된 그룹3족 인화물 반도체 상부에 우선적으로 형성되어야 하지만, 이에 제한되지 않는다.
또한, 희생분리층(N)은 ZnO, ITO, IZO, IGO, IGZO, InGaN, InGaON, GaON, TiN, SiO2, SiNx 등의 물질일 수 있으며, 본딩층(B)과 후술하는 임시접합층은 MOCVD 챔버(1000℃ 이상의 온도 및 환원 분위기)에서 물성 변화가 없고 열전도율이 우수한 유전체 물질을 우선적으로 선정하며, 예를 들면, 산화실리콘(SiO2, 0.8ppm), 질화실리콘(SiNx, 3.8ppm), 탄화질화실리콘(SiCN, 3.8-4.8ppm), 질화알루미늄(AlN, 4.6ppm), 산화알루미늄(Al2O3, 6.8ppm), 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass, 액상 SiO2), HSQ(Hydrogen Silsesquioxane) 등의 FOX(Flowable Oxides)를 포함할 수 있다.
한편, 에피택시 다이(100)가 적색광을 발광하는 경우 최초 성장기판은 비소화갈륨(GaAs) 최초 성장기판이 이용될 수 있으며, 이러한 비소화갈륨(GaAs) 최초 성장기판 위에 희생분리층(N)을 형성시킨 후 적색광을 발광하는 발광부(120)를 에피택시 성장시키고, 오믹 전극(130), 패시베이션층(150), 접촉 전극(160) 및 본딩 패드층(170)을 동일하게 성장시킨다.
이후, 중간 임시기판 위에 희생분리층(N)을 형성시킨 후, 임시접합층을 통해 중간 임시기판을 본딩 패드층(170)에 접합시키고, 케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 최초 성장기판을 희생분리층(N)으로부터 분리시킨 후 하부의 희생분리층(N)을 식각하여 제거함으로써 발광부(120)의 하면을 노출시킨다. 이때, 중간 임시기판은 최종 지지기판(110)과의 열팽창계수(CTE) 차이를 최소화할 수 있도록 최종 지지기판(110)과 동일한 사파이어(Sapphire) 기판으로 마련될 수 있다.
이후, 사파이어(Sapphire) 최종 지지기판(110) 위에 희생분리층(N)을 형성시킨 후, 본딩층(B)을 통해 최종 지지기판(110)을 발광부(120)의 하면에 접합시키고, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 중간 임시기판을 희생분리층(N)으로 분리시킨 후 상부의 희생분리층(N)을 식각하여 제거함으로써 본딩 패드층(170)을 노출시켜 도 2와 같은 구조(즉, 최종 지지기판(210), 희생분리층(N), 본딩층(B) 및 적층체가 순서대로 적층된 구조)를 완성시킨다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(100)를 이용한 반도체 발광 소자의 제조 방법(S10)에 대해 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법의 순서도이고, 도 4는 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자가 제조되는 과정을 도시한 것이다.
도 3 내지 도 4에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(100)를 이용한 반도체 발광 소자의 제조 방법(S10)은 제1 단계(S11)와, 제2 단계(S12)와, 제3 단계(S13)와, 제4 단계(S14)와, 제5 단계(S15)와, 제6 단계(S16)와, 제7 단계(S17)를 포함한다. 단, 도 3 내지 도 4에 제시된 공정의 순서가 바뀔 수 있음은 물론이다.
제1 단계(S11)는 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(100)와, 기판부(11)를 준비하는 단계이다.
기판부(11)는 접합되는 에피택시 다이(100)를 지지하는 것으로, 상면에 제1 전극 패드(11a)와 제2 전극 패드(11b)가 각각 형성될 수 있다.
또한, 기판부(11)는 내부에 형성된 비아홀(Via-hole, V)을 통해 제1 전극 포스트(11c) 및 제2 전극 포스트(11d)가 각각 형성되는 경우, 제1 전극 포스트(11c)의 상부에서 제1 전극 포스트(11c)와 전기적으로 연결되는 제1 상부 전극 패드(11a), 제2 전극 포스트(11d)의 상부에서 제2 전극 포스트(11d)와 전기적으로 연결되는 제2 상부 전극 패드(11b), 제1 전극 포스트(11c)의 하부에서 제1 전극 포스트(11c)와 전기적으로 연결되는 제1 하부 전극 패드(11e) 및 제2 전극 포스트(11d)의 하부에서 제2 전극 포스트(11d)와 전기적으로 연결되는 제2 하부 전극 패드(11f)가 각각 형성될 수 있다.
이러한 기판부(11)는 반도체 웨이퍼(Semiconductor Wafer), PCB(Printed Circuit Board), TFT Glass(Thin Film Transistor Glass), 인터포저(Interposer) 등을 의미할 수 있으며, 나아가 기판부(11)는 내부에 복수의 비아홀(V)이 형성된 후 해당 비아홀(V)에 전극 포스트(11c, 11d)가 각각 형성된 TSV(Silicone), TGV(Glass), TSaV(Sapphire), TAV(AAO), TZV(Zirconia), TPoV(Polyimide), TRV(Resin) 등을 의미할 수 있으나, 이에 제한되지는 않는다.
한편, 본 발명에서 제1 전극 패드(11a)는 복수의 개별 전극으로 마련되고, 제2 전극 패드(11b)는 공통 전극으로 마련될 수 있는데, 제1 전극 패드(11a)가 음극 개별 전극인 경우 제2 전극 패드(11b)는 양극 공통 전극일 수 있고, 제1 전극 패드(11a)가 양극 개별 전극인 경우 제2 전극 패드(11b)는 음극 공통 전극일 수 있으며, 이는 에피택시 다이(100)의 특성(예를 들면, 본딩 패드층(170)의 극성)에 따라 달라질 수 있다.
또한, 제1 전극 포스트(11c)와 제2 전극 포스트(11d)는 기판부(11)를 관통하는 비아홀(V)에 기둥(포스트)의 형태로 구리(Cu) 도금(또는 니켈 와이어(Ni Wire) 삽입)을 통해 형성될 수 있는데, 이때 비아홀(V)은 복수의 전극 포스트(11c, 11d)를 통한 기판부(11)의 접합력이 증대될 수 있도록 기판부(11)의 네 코너 부분에 각각 형성될 수 있다. 예를 들면, 에피택시 다이(100)가 기판부(11)에 전사(배치)되는 경우에, 개별 전극인 세 개의 제1 전극 포스트(11c)가 기판부(11)의 코너 부분의 비아홀(V)에 형성되면, 공통 전극인 하나의 제2 전극 포스트(11d)가 기판부(11)의 나머지 코너 부분의 비아홀(V)에 각각 형성될 수 있다. 이후, 제1 전극 포스트(11c)는 에피택시 다이(100)의 본딩 패드층(170)과 전기적으로 연결되고, 제2 전극 포스트(11d)는 확장 전극(13)을 통해 에피택시 다이(100)의 접촉 전극(160)과 전기적으로 연결되는데, 이에 대해서는 후술하기로 한다.
또한, 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(100)는 지지기판(110)과, 빛을 생성하는 발광부(120)와, 오믹 전극(130)과, 패시베이션층(150)과, 일측 단부에서 절곡되어 연장 형성되는 절곡부(162)를 가지며 외부에 노출되지 않는 접촉 전극(160)과, 외부에 노출되는 본딩 패드층(170)을 포함한다.
여기서 지지기판(110)과, 발광부(120)와, 오믹 전극(130)과, 패시베이션층(150)과, 접촉 전극(160)과, 본딩 패드층(170)은 상술한 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(100)의 것과 동일하므로, 중복 설명은 생략한다.
제2 단계(S12)는 제1 상부 전극 패드(11a) 위에 에피택시 다이(100)의 상하를 역전시켜 배치하고, 제1 상부 전극 패드(11a)와 본딩 패드층(170)을 접합층(12)을 통해 접합시켜 전기적으로 연결시키는 단계이다. 이때, 에피택시 다이(100)의 배치 및 접합은 픽앤플레이스(Pick & Place) 또는 롤투롤(Roll to Roll, R2R), 집단 전사(Massive Transfer)의 대표적인 공정으로 공지된 스탬프(Stamp; PDMS, Si, Quartz, Glass) 등과 같은 통상적인 칩 다이 전사 공정을 통해 이루어질 수 있다.
한편, (1) 에피택시 다이(100) 배치의 고정밀화, (2) 50㎛ x 50㎛ 미만 사이즈를 갖는 초소형 에피택시 다이(100), (3) 자가 조립 구조(Self-assembly Structure)의 에피택시 다이(100)와 같은 목적 달성이 필요한 경우에는, 에피택시 다이(100)의 배치 및 접합에 앞서, 마스킹 매체(감광성 고분자(Photoresist), 세라믹(Glass, Quartz, Alumina, Si), Invar FMM(Fine Metal Mask)) 또는 공정(Processing)을 추가하여 결합할 수 있다.
제3 단계(S13)는 에피택시 다이(100)의 최종 지지기판(110)을 분리시키는 단계이다. 이때, 제3 단계(S13)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 최종 지지기판(110)을 발광부(120), 즉 제2 반도체 영역(122)으로부터 분리시켜 제2 반도체 영역(122)의 상면을 노출시킬 수 있다. 여기서 레이저 리프트 오프 기법(LLO)이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 최종 지지기판(110)의 후면에 조사하여 최종 지지기판(110)을 에피택시(Epitaxy) 성장된 층으로부터 분리하는 기법이다.
제4 단계(S14)는 발광부(120)의 제2 반도체 영역(122)의 상면을 식각하여 접촉 전극(160)의 절곡부(162)를 노출시키는 단계이다.
이때, 제4 단계(S14)는 에피택시 다이를 둘러싸도록 포토레지스트(Photoresist, PR)를 도포하고, 절곡부(162)를 노출시킨 후 도포된 포토레지스트(PR)를 제거할 수 있다.
한편, 제4 단계(S14)에서는 상하가 역전된 에피택시 다이(100)에서 발광부(120)의 상면, 즉 제2 반도체 영역(122)의 상면에 활성 영역(123)에서 생성된 빛을 공기중으로 최대한 많이 추출(Extraction)시키기 위하여 기 설정된 형상 또는 불규칙한 형상의 표면 거칠기(Surface Texture) 패턴이 형성될 수 있다.
제5 단계(S25)는 노출된 절곡부(162)을 통해 에피택시 다이(100)의 전기적 불량을 검사하고, 전기적 불량 검사 결과 에피택시 다이(100)가 전기적으로 불량인 경우 해당 에피택시 다이(100)를 교체함으로써 반도체 발광 소자를 리페어(Repair)하는 단계이다. 즉, 본 발명에서는 확장 전극(13)을 형성시키는 상부 배선 공정 이전에 에피택시 다이(100)의 전기적 불량 검출 및 불량 에피택시 다이(100)의 교체를 용이하게 할 수 있다.
제6 단계(S16)는 에피택시 다이(100)를 둘러싸는 몰드부(14)를 형성시키고, 제2 전극 패드(11b)와 절곡부(162)가 노출되도록 몰드부(14)를 식각한 후, 노출된 제2 전극 패드(11b)와 절곡부(162)를 전기적으로 연결시키는 확장 전극(13)을 형성시키는 단계이다.
보다 상세하게, 제6 단계(S16)에서는 레이저 드릴링을 이용하여 제2 전극 패드(11b)의 상측의 몰드부(14)를 식각하여 제2 전극 패드(11b)의 상부에 관통홀(H)을 형성시키고, 필요한 경우 절곡부(162) 상측의 몰드부(14)를 식각하여 절곡부(162)의 상부에 관통홀(H)을 형성시킨다. 이후, 제6 단계(S16)에서는 제2 전극 패드(11b)와 노출된 절곡부(162)를 전기적으로 연결시키는 확장 전극(13)을 형성시키는데, 이러한 확장 전극(13)은 관통홀(H)을 통해 제2 전극 패드(11b)의 상부에서부터 몰드부(14)의 상부까지 수직 방향으로 연장 형성되고, 절곡부(162) 측으로 횡방향으로 절곡되어 연장 형성된 후, 노출된 절곡부(162)에 접하도록 수직 방향으로 절곡되어 연장 형성된 형상을 가질 수 있다.
제7 단계(S17)는 확장 전극(13)과 몰드부(14)를 덮는 블랙 매트릭스(15)를 형성시키는 단계이다. 이러한 블랙 매트릭스(15)는 포토리소그래피(Photolithography)와 스핀 코팅(Spin Coating) 공정을 활용하여 형성될 수 있으나, 이에 제한되지 않는다.
또한, 블랙 매트릭스(15)는 광학 밀도(optical density)가 3.5 이상인 금속 박막이나 탄소 계열의 유기 재료로 형성될 수 있으나, 이에 제한되지는 않는다. 보다 상세하게는 크롬(Cr) 단층막, 크롬(Cr)/산화크롬(CrOx) 이층막, 이산화망간(MnO2), 유기 블랙매트릭스, 그라파이트(흑연), 안료분산체 조성물(아민기, 하이드록시기, 카르복실기 등의 안료 친화 그룹을 가진 고분자량을 갖는 블록 공중합체 수지와 카본 블랙을 매체로 하고, 용제 및 분산 보조제를 배합하여 제조) 등이 대표적이다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(200)에 대해 상세히 설명한다.
도 5는 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 전체적으로 도시한 것이고, 도 6은 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이가 적색광을 발광하는 경우 희생분리층과 본딩층이 구비된 것을 도시한 것이다.
도 5에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(200)는, 최종 지지기판(210)과, 발광부(220)와, 제1 오믹 전극(230)과, 제2 오믹 전극(240)과, 제1 패시베이션층(251)과, 접촉 전극(260)과, 제2 패시베이션층(252)과, 본딩 패드층(270)을 포함한다.
최종 지지기판(210)은 발광부(220)와, 제1 오믹 전극(230)과, 제2 오믹 전극(240)과, 제1 패시베이션층(251)과, 접촉 전극(260)과, 제2 패시베이션층(252)과, 본딩 패드층(270)을 지지하는 것으로, 사파이어(Sapphire) 최초 성장기판이 이용될 수 있으며, 이러한 최초 성장기판 위에 후술하는 발광부(220)가 에피택시(Epitaxy) 성장될 수 있다.
한편, 본 발명에서 발광부(220)가 성장되는 최초 성장기판은 본 발명의 에피택시 다이(100)가 최종적으로 완성된 후, 발광부(220), 제1 오믹 전극(230), 제2 오믹 전극(240), 제1 패시베이션층(251), 접촉 전극(260), 제2 패시베이션층(252) 및 본딩 패드층(270)을 지지하는 최종 지지기판(210)의 기능을 수행한다.
발광부(220)는 빛을 생성하는 것으로, 제1 반도체 영역(221), 제2 반도체 영역(222) 및 활성 영역(223)의 내용은 상술한 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(100)와 동일하므로, 중복 설명은 생략한다.
이때, 최종 지지기판(210) 위에 형성된 발광부(220)의 일측은 기 설정된 깊이로 식각된 형상을 가질 수 있으며(즉, 일측이 메사 에칭(MESA-etching)된 형상을 가질 수 있다), 여기서 기 설정된 깊이는 제2 반도체 영역(222)까지를 의미할 수 있으나, 이에 제한되지는 않는다. 한편, 식각된 부분의 발광부(220)의 제2 반도체 영역(222)의 표면은 갈륨(Ga) 극성을 가진다.
제1 오믹 전극(230)은 발광부(220)의 제1 반도체 영역(221)과 전기적으로 연결되는 것으로, 제1 반도체 영역(221)의 상면을 덮어 면접촉되도록 제1 반도체 영역(221) 위에 형성된다. 이때, 제1 반도체 영역(221)은 제1 오믹 전극(230)에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결된다.
제2 오믹 전극(240)은 발광부(220)의 제2 반도체 영역(222)과 전기적으로 연결되는 것으로, 제2 반도체 영역(222)의 일측의 식각된 부분에 형성된다.
이러한 제1 오믹 전극(230)과 제2 오믹 전극(240)은 기본적으로 높은 투명성(Transparency) 및/또는 반사성(Reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 제1 오믹 전극(230) 물질로는 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), TiN(Titanium Nitride) 등의 광학적으로 투명한 소재와, Ag, Al, Rh, Pt, Ni, Pd, Ru, Cu, Au 등의 광학적으로 반사성 소재 단독, 또는 상술한 광학적으로 투명한 소재와 결합되어 구성될 수 있다. 한편, 제2 오믹 전극(240) 물질로는 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), TiN(Titanium Nitride) 등의 광학적으로 투명한 소재와, Cr, Ti, Al, V, W, Re, Au 등의 금속 소재 단독, 또는 상술한 금속 소재들이 결합되어 구성될 수 있다.
이때, 상술한 바와 같이 제2 반도체 영역(222)의 식각된 부분은 갈륨(Ga) 극성 표면을 가지는데, 이러한 갈륨(Ga) 극성 표면은 제2 오믹 전극(240)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결된다.
제1 패시베이션층(251)은 발광부(220)의 일측의 식각된 부분으로부터 제2 오믹 전극(240)을 거쳐서 제1 오믹 전극(230)의 일측을 덮고, 발광부(220)의 타측으로부터 제1 오믹 전극(230)의 타측을 덮는 것으로, 제1 패시베이션층(251)은 제1 오믹 전극(230)의 일측과 타측을 각각 덮는 형상을 가질 수 있으며, 이에 따라 제1 오믹 전극(230)의 일부를 노출시키는 형상을 가질 수 있다.
이러한 제1 패시베이션층(251)은 전기적으로 절연성을 가진 물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물(Silicon Oxide), 실리콘 계열의 질화물(Silicon Nitride), Al2O3를 포함하는 금속 산화물(Metallic Oxide), 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함될 수 있다.
접촉 전극(260)은 제1 오믹 전극(230)과 전기적으로 연결되는 것으로, 제1 패시베이션층(251) 사이에 노출된 제1 오믹 전극(230) 위에 형성된다.
한편, 발광부(220)의 식각된 부분이 갈륨(Ga) 극성 표면을 가지며, 제2 오믹 전극(240)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 구조를 가지는 경우, 전사 공정에서 접촉 전극(260)을 노출시켜 전기적 불량을 검사하기 위해서는 발광부(220)의 제2 반도체 영역(222)을 과도하게 식각해야 하는 문제점이 있다.
이에 따라, 본 발명의 접촉 전극(260)은 전기적 불량 검출이 용이하도록 브릿지(bridge) 구조를 가지는데, 접촉 전극(260)은 보다 상세하게 베이스부(261)와, 베이스부(261)의 일측 단부에서 절곡되어 연장 형성되며 제1 패시베이션층(251)과 제2 패시베이션층(252) 사이에 배치되는 절곡부(262)를 포함한다.
이러한 절곡부(262)는 전사 공정에서 전기적 불량 검출이 용이하도록, 베이스부(261)의 일측(즉, 제2 오믹 전극(240)이 형성된 부분의 반대측) 단부에서 절곡되어 연장 형성되되, 본딩 패드층(270)과 대향하는 방향으로 절곡되어 연장 형성된 단차진 형상을 가질 수 있다. 이때, 절곡부(262)는 필요에 따라 복수회 절곡되어 형성될 수 있다.
이러한 접촉 전극(260) 물질로는 제1 오믹 전극(230)과의 접착력(Adhesion)이 강한 물질이면 제한되지 않지만, Ti, TiN, Cr, CrN, V, VN, NiCr, Al, Rh, Pt, Ni, Pd, Ru, Cu, Ag, Au 등으로 구성될 수 있다.
제2 패시베이션층(252)은 제1 패시베이션층(251)과 접촉 전극(260)을 덮는 것으로, 이때 접촉 전극(260)의 타측(즉, 제2 오믹 전극(240)이 형성된 부분의 반대측) 단부는 일부가 식각될 수 있는데, 제2 패시베이션층(252)은 접촉 전극(260)이 외부에 노출되지 않도록 접촉 전극(260)의 타측 단부의 식각된 부분으로부터 접촉 전극(260)을 거쳐서 접촉 전극(260)의 일측 단부를 덮을 수 있다. 이렇게 접촉 전극(260)을 감싸는 제2 패시베이션층(252)의 형상에 따라, 접촉 전극(260)은 제2 패시베이션층(252)과 제1 오믹 전극(230) 사이에 개재되어 노출되지 않게 된다.
이러한 제2 패시베이션층(252)은 전기적으로 절연성을 가진 물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물(Silicon Oxide), 실리콘 계열의 질화물(Silicon Nitride), Al2O3를 포함하는 금속 산화물(Metallic Oxide), 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함될 수 있다.
본딩 패드층(270)은 수직 칩(Vertical Chip) 다이 본딩 패드(Die Bonding Pad)로 기능하는 것으로, 제2 패시베이션층(252) 위에 형성되어 제2 오믹 전극(240)과 전기적으로 연결된다. 이때, 본딩 패드층(270)은 제2 오믹 전극(240)에 전기적으로 연결되어 외부에 노출되며, 음극으로서 기능하게 된다.
이러한 본딩 패드층(270)은 고융점 금속(Cr, V, Ti, W, Mo, Re) 또는 원자 충진율이 높은 금속(Pt, Ni) 등으로 물질 확산 방지층(Diffusion Barrier Layer)이 구비될 수 있으며, 기본적으로 저융점 금속(Low Melting Point Metal)과 금(Au), 은(Ag), 구리(Cu), 팔라듐(Pd) 등의 귀금속(Noble Metal)을 포함해서 형성될 수 있으나, 이에 제한되지는 않는다. 또한, 본딩 패드층(270)의 저융점 금속으로는 In, Sn, Zn, Pb 등의 금속 소재 단독 또는 이들이 포함된 합금(Alloy)으로 형성될 수 있다.
한편, 제1 패시베이션층(251)에는 제2 오믹 전극(240)이 노출되도록 제2 오믹 전극(240)의 상측으로 제1 통공(P1)이 형성되고, 제2 패시베이션층(252)에는 제1 통공(P1)과 연통되는 제2 통공(P2)이 형성되는데, 이러한 제1 통공(P1)과 제2 통공(P2)을 통해 본딩 패드층(270)은 제2 오믹 전극(240)과 전기적으로 연결될 수 있다.
이에 따라, 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(200)는 양극인 접촉 전극(260) 및 제1 오믹 전극(230)이 제2 패시베이션층(252)과 발광부(220) 사이에 개재되어 노출되어 있지 않으며, 음극으로서 기능하는 본딩 패드층(270)만이 외부에 노출되는 형태가 된다.
한편, 도 6에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(200)가 적색광을 발광시키는 경우, 에피택시 다이(200)는 희생분리층(N)과 본딩층(B)을 더 포함할 수 있다.
에피택시 다이(200)가 적색광을 발광시키는 경우, 최종 지지기판(210)은 에피택시 다이(200)가 청색광 또는 녹색광을 발광시키는 경우와 동일하게 사파이어(Sapphire) 최종 지지기판(210)이 이용되어 발광부(220)와, 제1 오믹 전극(230)과, 제2 오믹 전극(240)과, 제1 패시베이션층(251)과, 접촉 전극(260)과, 제2 패시베이션층(252)과, 본딩 패드층(270)을 지지할 수 있다.
또한, 에피택시 다이(200)가 적색광을 발광시키는 경우, 발광부(220)는 그룹3족(Al, Ga, In) 인화물 반도체인 인화인듐(InP), 인화인듐갈륨(InGaP), 인화갈륨(GaP), 인화알루미늄인듐(AlInP), 인화알루미늄갈륨(AlGaP), 인화알루미늄(AlP), 인화알루미늄갈륨인듐(AlGaInP) 등의 2원계, 3원계, 4원계 화합물이 최초 성장기판 위에 적정한 위치와 순서에 배치되어 에피택시(Epitaxy) 성장될 수 있다
특히, 적색광을 발광시키기 위해 높은 인듐(In) 조성을 갖는 고품질의 인화인듐갈륨(InGaP)의 그룹3족 인화물 반도체가 인화갈륨(GaP), 인화알루미늄인듐(AlInP), 인화알루미늄갈륨(AlGaP), 인화알루미늄(AlP), 인화알루미늄갈륨인듐(AlGaInP)으로 구성된 그룹3족 인화물 반도체 상부에 우선적으로 형성되어야 하지만, 이에 제한되지 않는다.
또한, 희생분리층(N)은 ZnO, ITO, IZO, IGO, IGZO, InGaN, InGaON, GaON, TiN, SiO2, SiNx 등의 물질일 수 있으며, 본딩층(B)과 후술하는 임시접합층은 MOCVD 챔버(1000℃ 이상의 온도 및 환원 분위기)에서 물성 변화가 없고 열전도율이 우수한 유전체 물질을 우선적으로 선정하며, 예를 들면, 산화실리콘(SiO2, 0.8ppm), 질화실리콘(SiNx, 3.8ppm), 탄화질화실리콘(SiCN, 3.8-4.8ppm), 질화알루미늄(AlN, 4.6ppm), 산화알루미늄(Al2O3, 6.8ppm), 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass, 액상 SiO2), HSQ(Hydrogen Silsesquioxane) 등의 FOX(Flowable Oxides)를 포함할 수 있다.
한편, 에피택시 다이(200)가 적색광을 발광하는 경우 최초 성장기판은 비소화갈륨(GaAs) 최초 성장기판이 이용될 수 있으며, 이러한 비소화갈륨(GaAs) 최초 성장기판 위에 희생분리층(N)을 형성시킨 후 적색광을 발광하는 발광부(220)를 에피택시 성장시키고, 제1 오믹 전극(230), 제2 오믹 전극(240), 제1 패시베이션층(251), 접촉 전극(260), 제2 패시베이션층(252) 및 본딩 패드층(270)을 동일하게 성장시킨다.
이후, 중간 임시기판 위에 희생분리층(N)을 형성시킨 후, 임시접합층을 통해 중간 임시기판을 본딩 패드층(270)에 접합시키고, 케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 최초 성장기판을 희생분리층(N)으로부터 분리시킨 후 하부의 희생분리층(N)을 식각하여 제거함으로써 발광부(220)의 하면을 노출시킨다. 이때, 중간 임시기판은 최종 지지기판(210)과의 열팽창계수(CTE) 차이를 최소화할 수 있도록 최종 지지기판(210)과 동일한 사파이어(Sapphire) 기판으로 마련될 수 있다.
이후, 사파이어(Sapphire) 최종 지지기판(210) 위에 희생분리층(N)을 형성시킨 후, 본딩층(B)을 통해 최종 지지기판(210)을 발광부(220)의 하면에 접합시키고, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 중간 임시기판을 희생분리층(N)으로 분리시킨 후 상부의 희생분리층(N)을 식각하여 제거함으로써 본딩 패드층(270)을 노출시켜 도 6와 같은 구조(즉, 최종 지지기판(210), 희생분리층(N), 본딩층(B) 및 적층체가 순서대로 적층된 구조)를 완성시킨다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(200)를 이용한 반도체 발광 소자의 제조 방법(S20)에 대해 상세히 설명한다.
도 7은 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법의 순서도이고, 도 8은 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자가 제조되는 과정을 도시한 것이다.
도 7 내지 도 8에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(200)를 이용한 반도체 발광 소자의 제조 방법(S20)은 제1 단계(S21)와, 제2 단계(S22)와, 제3 단계(S23)와, 제4 단계(S24)와, 제5 단계(S25)와, 제6 단계(S26)와, 제7 단계(S27)를 포함한다. 단, 도 7 내지 도 8에 제시된 공정의 순서가 바뀔 수 있음은 물론이다.
제1 단계(S21)는 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(200)와, 기판부(11)를 준비하는 단계이다.
기판부(11)는 접합되는 에피택시 다이(200)를 지지하는 것으로, 상면에 제1 전극 패드(11a)와 제2 전극 패드(11b)가 각각 형성될 수 있다.
또한, 기판부(11)는 내부에 형성된 비아홀(Via-hole, V)을 통해 제1 전극 포스트(11c) 및 제2 전극 포스트(11d)가 각각 형성되는 경우, 제1 전극 포스트(11c)의 상부에서 제1 전극 포스트(11c)와 전기적으로 연결되는 제1 상부 전극 패드(11a), 제2 전극 포스트(11d)의 상부에서 제2 전극 포스트(11d)와 전기적으로 연결되는 제2 상부 전극 패드(11b), 제1 전극 포스트(11c)의 하부에서 제1 전극 포스트(11c)와 전기적으로 연결되는 제1 하부 전극 패드(11e) 및 제2 전극 포스트(11d)의 하부에서 제2 전극 포스트(11d)와 전기적으로 연결되는 제2 하부 전극 패드(11f)가 각각 형성될 수 있다.
이러한 기판부(11)는 반도체 웨이퍼(Semiconductor Wafer), PCB(Printed Circuit Board), TFT Glass(Thin Film Transistor Glass), 인터포저(Interposer) 등을 의미할 수 있으며, 나아가 기판부(11)는 내부에 복수의 비아홀(V)이 형성된 후 해당 비아홀(V)에 전극 포스트(11c, 11d)가 각각 형성된 TSV(Silicone), TGV(Glass), TSaV(Sapphire), TAV(AAO), TZV(Zirconia), TPoV(Polyimide), TRV(Resin) 등을 의미할 수 있으나, 이에 제한되지는 않는다.
한편, 본 발명에서 제1 전극 패드(11a)는 복수의 개별 전극으로 마련되고, 제2 전극 패드(11b)는 공통 전극으로 마련될 수 있는데, 제1 전극 패드(11a)가 음극 개별 전극인 경우 제2 전극 패드(11b)는 양극 공통 전극일 수 있고, 제1 전극 패드(11a)가 양극 개별 전극인 경우 제2 전극 패드(11b)는 음극 공통 전극일 수 있으며, 이는 에피택시 다이(200)의 특성(예를 들면, 본딩 패드층(270)의 극성)에 따라 달라질 수 있다.
또한, 제1 전극 포스트(11c)와 제2 전극 포스트(11d)는 기판부(11)를 관통하는 비아홀(V)에 기둥(포스트)의 형태로 구리(Cu) 도금(또는 니켈 와이어(Ni Wire) 삽입)을 통해 형성될 수 있는데, 이때 비아홀(V)은 복수의 전극 포스트(11c, 11d)를 통한 기판부(11)의 접합력이 증대될 수 있도록 기판부(11)의 네 코너 부분에 각각 형성될 수 있다. 예를 들면, 에피택시 다이(200)가 기판부(11)에 전사(배치)되는 경우에, 개별 전극인 세 개의 제1 전극 포스트(11c)가 기판부(11)의 코너 부분의 비아홀(V)에 형성되면, 공통 전극인 하나의 제2 전극 포스트(11d)가 기판부(11)의 나머지 코너 부분의 비아홀(V)에 각각 형성될 수 있다. 이후, 제1 전극 포스트(11c)는 에피택시 다이(200)의 본딩 패드층(270)과 전기적으로 연결되고, 제2 전극 포스트(11d)는 확장 전극(13)을 통해 에피택시 다이(200)의 접촉 전극(260)과 전기적으로 연결되는데, 이에 대해서는 후술하기로 한다.
또한, 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(200)는 지지기판(210)과, 빛을 생성하는 발광부(220)와, 제1 오믹 전극(230)과, 제2 오믹 전극(240)과, 제1 패시베이션층(251)과, 일측 단부에서 절곡되어 연장 형성되는 절곡부(262)를 가지며 외부에 노출되지 않는 접촉 전극(260)과, 제2 패시베이션층(252)과, 외부에 노출되는 본딩 패드층(270)을 포함한다.
여기서 지지기판(210)과, 발광부(220)와, 제1 오믹 전극(230)과, 제2 오믹 전극(240)과, 제1 패시베이션층(251)과, 접촉 전극(260)과, 제2 패시베이션층(252)과, 본딩 패드층(270)은 상술한 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이(200)의 것과 동일하므로, 중복 설명은 생략한다.
제2 단계(S22)는 제1 상부 전극 패드(11a) 위에 에피택시 다이(200)의 상하를 역전시켜 배치하고, 제1 상부 전극 패드(11a)와 본딩 패드층(270)을 접합층(12)을 통해 접합시켜 전기적으로 연결시키는 단계이다. 이때, 에피택시 다이(200)의 배치 및 접합은 픽앤플레이스(Pick & Place) 또는 롤투롤(Roll to Roll, R2R), 집단 전사(Massive Transfer)의 대표적인 공정으로 공지된 스탬프(Stamp; PDMS, Si, Quartz, Glass) 등과 같은 통상적인 칩 다이 전사 공정을 통해 이루어질 수 있다.
한편, (1) 에피택시 다이(200) 배치의 고정밀화, (2) 50㎛ x 50㎛ 미만 사이즈를 갖는 초소형 에피택시 다이(200), (3) 자가 조립 구조(Self-assembly Structure)의 에피택시 다이(200)와 같은 목적 달성이 필요한 경우에는, 에피택시 다이(200)의 배치 및 접합에 앞서, 마스킹 매체(감광성 고분자(Photoresist), 세라믹(Glass, Quartz, Alumina, Si), Invar FMM(Fine Metal Mask)) 또는 공정(Processing)을 추가하여 결합할 수 있다.
제3 단계(S23)는 에피택시 다이(200)의 최종 지지기판(210)을 분리시키는 단계이다. 이때, 제3 단계(S23)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 최종 지지기판(210)을 발광부(220), 즉 제2 반도체 영역(222)으로부터 분리시켜 제2 반도체 영역(222)의 상면을 노출시킬 수 있다. 여기서 레이저 리프트 오프 기법(LLO)이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 최종 지지기판(210)의 후면에 조사하여 최종 지지기판(210)을 에피택시(Epitaxy) 성장된 층으로부터 분리하는 기법이다.
제4 단계(S24)는 제1 패시베이션층(251)이 노출되도록 발광부(220)의 타측(즉, 제2 오믹 전극(240)이 형성된 부분의 반대측)을 식각하고, 노출된 제1 패시베이션층(251)을 식각하여 접촉 전극(260)의 절곡부(262)를 노출시키는 단계이다.
이때, 제4 단계(S24)는 에피택시 다이를 둘러싸도록 포토레지스트(Photoresist, PR)를 도포하고, 절곡부(262)를 노출시킨 후 도포된 포토레지스트(PR)를 제거할 수 있다.
한편, 제4 단계(S24)에서는 상하가 역전된 에피택시 다이(200)에서 발광부(220)의 상면, 즉 제2 반도체 영역(222)의 상면에 활성 영역(223)에서 생성된 빛을 공기중으로 최대한 많이 추출(Extraction)시키기 위하여 기 설정된 형상 또는 불규칙한 형상의 표면 거칠기(Surface Texture) 패턴이 형성될 수 있다.
제5 단계(S25)는 노출된 절곡부(262)을 통해 에피택시 다이(200)의 전기적 불량을 검사하고, 전기적 불량 검사 결과 에피택시 다이(200)가 전기적으로 불량인 경우 해당 에피택시 다이(200)를 교체함으로써 반도체 발광 소자를 리페어(Repair)하는 단계이다. 즉, 본 발명에서는 확장 전극(13)을 형성시키는 상부 배선 공정 이전에 에피택시 다이(200)의 전기적 불량 검출 및 불량 에피택시 다이(200)의 교체를 용이하게 할 수 있다.
제6 단계(S26)는 에피택시 다이(200)를 둘러싸는 몰드부(14)를 형성시키고, 제2 전극 패드(11b)와 절곡부(262)가 노출되도록 몰드부(14)를 식각한 후, 노출된 제2 전극 패드(11b)와 절곡부(262)를 전기적으로 연결시키는 확장 전극(13)을 형성시키는 단계이다.
보다 상세하게, 제6 단계(S26)에서는 레이저 드릴링을 이용하여 제2 전극 패드(11b)의 상측의 몰드부(14)를 식각하여 제2 전극 패드(11b)의 상부에 관통홀(H)을 형성시키고, 필요한 경우 절곡부(262) 상측의 제1 패시베이션층(251)과 몰드부(14)를 식각하여 절곡부(262)의 상부에 관통홀(H)을 형성시킨다. 이후, 제6 단계(S26)에서는 제2 전극 패드(11b)와 노출된 절곡부(262)를 전기적으로 연결시키는 확장 전극(13)을 형성시키는데, 이러한 확장 전극(13)은 관통홀(H)을 통해 제2 전극 패드(11b)의 상부에서부터 몰드부(14)의 상부까지 수직 방향으로 연장 형성되고, 절곡부(262) 측으로 횡방향으로 절곡되어 연장 형성된 후, 노출된 절곡부(262)에 접하도록 수직 방향으로 절곡되어 연장 형성된 형상을 가질 수 있다.
제7 단계(S27)는 확장 전극(13)과 몰드부(14)를 덮는 블랙 매트릭스(15)를 형성시키는 단계이다. 이러한 블랙 매트릭스(15)는 포토리소그래피(Photolithography)와 스핀 코팅(Spin Coating) 공정을 활용하여 형성될 수 있으나, 이에 제한되지 않는다.
또한, 블랙 매트릭스(15)는 광학 밀도(optical density)가 3.5 이상인 금속 박막이나 탄소 계열의 유기 재료로 형성될 수 있으나, 이에 제한되지는 않는다. 보다 상세하게는 크롬(Cr) 단층막, 크롬(Cr)/산화크롬(CrOx) 이층막, 이산화망간(MnO2), 유기 블랙매트릭스, 그라파이트(흑연), 안료분산체 조성물(아민기, 하이드록시기, 카르복실기 등의 안료 친화 그룹을 가진 고분자량을 갖는 블록 공중합체 수지와 카본 블랙을 매체로 하고, 용제 및 분산 보조제를 배합하여 제조) 등이 대표적이다.
이상에서, 본 발명의 실시 예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다.
또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
그리고 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이
110 : 지지기판
120 : 발광부
121 : 제1 반도체 영역
122 : 제2 반도체 영역
123 : 활성 영역
130 : 오믹 전극
150 : 패시베이션층
160 : 접촉 전극
161 : 베이스부
162 : 절곡부
170 : 본딩 패드층
N : 희생분리층
B : 본딩층
S10 : 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법
S11 : 제1 단계
S12 : 제2 단계
S13 : 제3 단계
S14 : 제4 단계
S15 : 제5 단계
S16 : 제6 단계
S17 : 제7 단계
11 : 기판부
11a : 제1 상부 전극 패드
11b : 제2 상부 전극 패드
11c : 제1 전극 포스트
11d : 제2 전극 포스트
11e : 제1 하부 전극 패드
11f : 제2 하부 전극 패드
12 : 접합층
PR : 포토레지스트
13 : 확장 전극
14 : 몰드부
15 : 블랙 매트릭스
200 : 본 발명의 제2 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이
210 : 지지기판
220 : 발광부
221 : 제1 반도체 영역
222 : 제2 반도체 영역
223 : 활성 영역
230 : 제1 오믹 전극
240 : 제2 오믹 전극
251 : 제1 패시베이션층
252 : 제2 패시베이션층
260 : 접촉 전극
261 : 베이스부
262 : 절곡부
270 : 본딩 패드층
N : 희생분리층
B : 본딩층
S20 : 본 발명의 제1 실시예에 따른 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법
S21 : 제1 단계
S22 : 제2 단계
S23 : 제3 단계
S24 : 제4 단계
S25 : 제5 단계
S26 : 제6 단계
S27 : 제7 단계

Claims (13)

  1. 반도체 발광 소자용 에피택시 다이에 있어서,
    지지기판;
    상기 지지기판 위에 형성되어 일측이 기 설정된 깊이로 식각되고, 빛을 생성하는 발광부;
    상기 발광부 위에 형성되고, 상기 발광부와 전기적으로 연결되는 오믹 전극;
    상기 발광부의 일측의 식각된 부분에 형성되어 상기 발광부와 전기적으로 연결되고, 일측 단부에서 절곡되어 연장 형성되는 절곡부를 가지는 접촉 전극;
    상기 오믹 전극과 상기 접촉 전극을 덮고, 일부가 개구되어 상기 오믹 전극의 일부가 노출되는 패시베이션층;
    노출된 상기 오믹 전극 위에 형성되어 상기 오믹 전극과 전기적으로 연결되고, 외부에 노출되어 수직칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하고,
    상기 접촉 전극은,
    상기 패시베이션층과 상기 발광부 사이에 개재되어 외부에 노출되지 않는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이.
  2. 청구항 1에 있어서,
    상기 절곡부는,
    상기 본딩 패드층과 대향하는 방향으로 절곡되어 연장 형성되는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이.
  3. 청구항 1에 있어서,
    상기 발광부의 식각된 부분은,
    갈륨(Ga) 극성 표면을 가지며, 상기 접촉 전극에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이.
  4. 반도체 발광 소자용 에피택시 다이에 있어서,
    지지기판;
    상기 지지기판 위에 형성되어 일측이 기 설정된 깊이로 식각되고, 빛을 생성하는 발광부;
    상기 발광부 위에 형성되고, 상기 발광부와 전기적으로 연결되는 제1 오믹 전극;
    상기 발광부의 일측의 식각된 부분에 형성되고, 상기 발광부와 전기적으로 연결되는 제2 오믹 전극;
    상기 제1 오믹 전극과 상기 제2 오믹 전극을 덮고, 일부가 개구되어 상기 제1 오믹 전극의 일부가 노출되는 제1 패시베이션층;
    노출된 상기 제1 오믹 전극 위에 형성되어 상기 제1 오믹 전극과 전기적으로 연결되고, 일측 단부에서 절곡되어 연장 형성되는 절곡부를 가지는 접촉 전극;
    상기 제1 패시베이션층과 상기 접촉 전극을 덮는 제2 패시베이션층; 및
    상기 제2 패시베이션층 위에 형성되어 상기 제2 오믹 전극과 전기적으로 연결되고, 외부에 노출되어 수직 칩(Vertical Chip) 본딩 패드로 기능하는 본딩 패드층을 포함하고,
    상기 접촉 전극은,
    상기 제2 패시베이션층과 상기 제1 오믹 전극 사이에 개재되어 외부에 노출되지 않는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이.
  5. 청구항 4에 있어서,
    상기 절곡부는,
    상기 본딩 패드층과 대향하는 방향으로 절곡되어 연장 형성되는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이.
  6. 청구항 4에 있어서,
    상기 제1 패시베이션층에는,
    상기 제2 오믹 전극이 노출되도록 제1 통공이 형성되고,
    상기 제2 패시베이션층에는,
    상기 제1 통공과 연통되는 제2 통공이 형성되고,
    상기 본딩 패드층은,
    상기 제1 통공과 상기 제2 통공을 통해 상기 제2 오믹 전극과 전기적으로 연결되는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이.
  7. 청구항 4에 있어서,
    상기 발광부의 식각된 부분은,
    갈륨(Ga) 극성 표면을 가지며, 상기 제2 오믹 전극에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이.
  8. 반도체 발광 소자의 제조 방법에 있어서,
    지지기판과, 빛을 생성하는 발광부와, 일측 단부에서 절곡되어 연장 형성되는 절곡부를 가지며 외부에 노출되지 않는 접촉 전극과, 외부에 노출되는 본딩 패드층을 포함하는 에피택시 다이를 준비하고, 제1 전극 패드 및 제2 전극 패드가 각각 형성된 기판부를 준비하는 제1 단계;
    상기 제1 전극 패드 위에 상기 상기 에피택시 다이를 배치하고, 상기 제1 전극 패드와 상기 본딩 패드층을 접합층을 통해 접합시켜 전기적으로 연결시키는 제2 단계;
    상기 지지기판을 분리시키는 제3 단계;
    상기 접촉 전극의 상기 절곡부를 노출시키는 제4 단계;
    노출된 상기 절곡부를 통해 상기 에피택시 다이의 전기적 불량을 검사하는 제5 단계; 및
    상기 제2 전극 패드와 상기 절곡부를 전기적으로 연결시키는 확장 전극을 형성시키는 제6 단계를 포함하는, 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 절곡부는,
    상기 본딩 패드층과 대향하는 방향으로 절곡되어 연장 형성되는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법.
  10. 청구항 8에 있어서,
    상기 제4 단계는,
    상기 에피택시 다이를 둘러싸도록 포토레지스트(Photoresist)를 도포하고, 상기 절곡부를 노출시킨 후 상기 포토레지스트를 제거하는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법.
  11. 청구항 8에 있어서,
    상기 제6 단계는,
    상기 에피택시 다이를 둘러싸는 몰드부를 형성시키는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법.
  12. 청구항 11에 있어서,
    상기 제6 단계는,
    상기 제2 전극 패드와 상기 절곡부가 노출되도록 상기 몰드부를 식각하고, 노출된 상기 제2 전극 패드와 상기 절곡부를 전기적으로 연결시키는 확장 전극을 형성시키는 것을 특징으로 하는, 전기적 불량 검출이 용이한 에피택시 다이를 이용한 반도체 발광 소자의 제조 방법.
  13. 청구항 12에 있어서,
    상기 확장 전극 및 상기 몰드부를 덮는 블랙 매트릭스를 형성시키는 제7 단계를 더 포함하는, 전기적 불량 검출이 용이한 반도체 발광 소자의 제조 방법.
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