KR20240080174A - 반도체 발광 소자용 에피택시 다이, 칩 다이 및 그 제조 방법 - Google Patents

반도체 발광 소자용 에피택시 다이, 칩 다이 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 발광 소자용 에피택시 다이에 관한 것으로, 지지기판; 상기 지지기판 위에 형성되는 접합층; 상기 접합층 위에 형성되는 에피택시 보호층; 상기 에피택시 보호층 위에 형성되는 제1 오믹전극; 및 상기 제1 오믹전극 위에 형성되어 광을 생성하는 발광부를 포함하고, 상기 발광부는, 제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제2 도전성을 가지는 제2 반도체 영역을 포함한다.
본 발명에 따르면, 미니 LED 제조 공정의 장점, 즉 불량 분류가 용이하며, 기존의 범용화된 전사 장비를 그대로 이용할 수 있으므로 공정비용 및 설비투자비가 저렴한 장점과, 마이크로 LED 제조 공정의 장점, 즉 최종 지지기판 사파이어 제거가 가능하므로 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는 장점을 동시에 충족시킬 수 있다.

Description

반도체 발광 소자용 에피택시 다이, 칩 다이 및 그 제조 방법{EPITAXY DIE AND CHIP DIE FOR SEMICONDUCTOR LIGHT EMITTING DEVICES AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 발광 소자용 에피택시 다이, 칩 다이 및 그 제조 방법에 관한 것으로, 보다 상세하게는 두 전극 중 하나의 전극만이 외부에 노출되고, 양극 오믹접촉 전극(p-ohmic contact electrode) 또는 음극 오믹접촉 전극(n-ohmic contact electrode) 형성 공정이 에피택시 다이 제조 단계에서 완료됨으로써 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는, 반도체 발광 소자용 에피택시 다이, 칩 다이 및 그 제조 방법에 관한 것이다.
일반적으로 마이크로 LED(미니 LED를 포함한다) 디스플레이는 PM(passive matrix) 구동 방식의 마이크로 LED 디스플레이와, AM(active matrix) 구동 방식의 마이크로 LED 디스플레이로 구분될 수 있다.
여기서 통상적으로 PM(passive matrix) 구동 방식의 마이크로 LED 디스플레이는 사파이어 지지기판이 최종적으로 존재하여 분류(sorting)된 두꺼운 BGR(blue, green, red) 칩(LED 양극과 음극 모두가 완성되어 있음)을 가지고, 칩 다이 수준(chip die-level)의 공정을 통해 전사되며, 일반적으로 수평 칩 또는 플립 칩이 이용될 수 있다.
또한, 통상적으로 AM(active matrix) 구동 방식의 마이크로 LED 디스플레이는 사파이어 지지기판이 최종적으로 존재하지 않아, 분류(sorting)되지 않은 박형 BGR 칩(LED 양극과 음극 모두가 완성되어 있음)을 가지고, 웨이퍼 수준(wafer-level)의 공정을 통해 전사되며, 일반적으로 수평 칩, 플립 칩 또는 수직 칩이 모두 이용될 수 있다.
이러한 종래의 통상적인 PM(passive matrix) 구동 방식과 AM(active matrix) 구동 방식의 마이크로 LED 디스플레이는 다음과 같은 공통 이슈가 존재한다.
먼저, 칩 다이 사이즈를 축소하기 위해 수직 칩 적용을 검토하는 경우, 접합 후에 불량 여부가 즉시 확인이 가능한 플립 칩과는 달리, 수직 칩의 경우는 접합 후 상부 배선 후에 불량 확인이 가능한 문제점이 있다.
또한, 접합 공정 측면에서, 칩 다이 축소에 따른 접합 공정 정밀도의 상승이 요구되고 있으며, 접합 면적 축소에 따른 접합력 개선이 요구되고 있다.
또한, 타일처럼 복수의 유닛 디스플레이를 결합시키는 타일링 공정 측면에서, 디스플레이 OFF 상태 또는 블랙 화면에서 경계가 뚜렷한 이슈가 발생하고 있으며, 이는 AM 구동 방식 보다 PM 구동 방식에서 보다 현저한 것으로 나타나고 있다. 그리고 현재 많은 부분이 개선되었으나 단색광 화면 및 정지 화면 시에 경계가 보이는 문제점이 있으며, TFT Glass 패널 기반 타일링 시, glass 깨짐으로 인해 공정이 어려운 문제점이 있다. 나아가 픽셀 피치(pixel pitch)와 타일링 경계 간 공차 관계에 따라 100인치 미만 제품에 적용은 어려울 것으로 예상되고 있는 등 다양한 이슈가 존재한다.
한편, 종래의 PM(passive matrix) 구동 방식의 마이크로 LED 디스플레이에서는 칩 다이 축소가 최대 난제이다. 즉, aspect ratio 관점에서 칩 다이 사이즈 축소를 달성하기 위해서는 기본적으로 최종 지지기판 사파이어의 두께 감소가 필수적이나 현재, 사파이어 지지기판의 두께는 80 ~ 70㎛ 정도가 한계이며, 50㎛ 이하로 두께를 감소시키는 경우에는 깨지는 불량 이슈가 발생하고 있다. 또한, 해당 방식의 마이크로 LED 디스플레이에는 칩 측정 및 분류의 복합적 이슈가 존재하며, 해당 방식에서는 수평 및 수직 칩 보다는 플립 칩이 주로 이용될 것으로 예상되나, 플립 칩을 이용하는 경우 고정밀 및 고속 접합 공정 및 이를 위한 물질이 별도로 요구되는 단점이 존재한다.
또한, 종래의 최종 지지기판이 없어 칩 다이 사이즈의 축소가 가능한 AM(active matrix) 구동 방식의 마이크로 LED 디스플레이에서는 불량(NG) 해결과 관련된 이슈가 발생하고 있다. 즉, 에피택시(epitaxy)와 팹(fab) 공정에서의 근본적인 이슈인, COW(chip on wafer) 수준에서의 파장 및 전기 특성 관련 수율 개선이 이루어지지 못하고 있으며, 불량(NG) 칩을 100% 선별하고 제거하기 어려운 문제점도 존재한다. 이를 해결하기 위해 최근에는 redundancy 등의 방식을 통해 접근 중이나, 근본적인 해결은 되지 않고 있는 실정이다.
미국 특허출원공개공보 US2009/0218588
본 발명의 목적은, 상술한 종래의 문제점을 해결하기 위한 것으로, 두 전극 중 하나의 전극만이 외부에 노출되고, 양극 오믹접촉 전극(p-ohmic contact electrode) 또는 음극 오믹접촉 전극(n-ohmic contact electrode) 형성 공정이 에피택시 다이 제조 단계에서 완료됨으로써 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는, 반도체 발광 소자용 에피택시 다이, 칩 다이 및 그 제조 방법을 제공함에 있다.
상기 목적은, 본 발명에 따라, 지지기판; 상기 지지기판 위에 형성되는 접합층; 상기 접합층 위에 형성되는 에피택시 보호층; 상기 에피택시 보호층 위에 형성되는 제1 오믹전극; 및 상기 제1 오믹전극 위에 형성되어 광을 생성하는 발광부를 포함하고, 상기 발광부는, 제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제2 도전성을 가지는 제2 반도체 영역을 포함하는, 반도체 발광 소자용 에피택시 다이에 의해 달성된다.
또한, 상기 지지기판과 상기 접합층 사이에는, 상기 지지기판의 제거 시 희생되는 희생분리층이 형성될 수 있다.
또한, 상기 제1 오믹전극은, 상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결될 수 있다.
또한, 상기 제2 반도체 영역 위에 형성되는 제2 오믹전극을 더 포함하고, 상기 제2 오믹전극은, 상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결될 수 있다.
상기 목적은, 본 발명에 따라, 지지기판; 상기 지지기판 위에 형성되는 접합층; 상기 접합층 위에 형성되는 제1 오믹전극; 및 상기 제1 오믹전극 위에 형성되어 광을 생성하는 발광부를 포함하고, 상기 발광부는, 제2 도전성을 가지는 제2 반도체 영역과, 상기 제2 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제1 도전성을 가지는 제1 반도체 영역을 포함하는, 반도체 발광 소자용 에피택시 다이에 의해 달성된다.
또한, 상기 지지기판과 상기 접합층 사이에는, 상기 지지기판의 제거 시 희생되는 희생분리층이 형성될 수 있다.
또한, 상기 제1 오믹전극은, 상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결될 수 있다.
또한, 상기 제1 반도체 영역 위에 형성되는 제2 오믹전극을 더 포함하고, 상기 제2 오믹전극은, 상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결될 수 있다.
상기 목적은, 본 발명에 따라, 성장기판 위에 광을 생성하는 발광부를 형성시키는 발광부 형성단계; 상기 발광부 위에 제1 오믹전극을 형성시키는 제1 전극형성단계; 상기 제1 오믹전극 위에 에피택시 보호층을 형성시키는 보호층 형성단계; 접합층을 통해 지지기판과 에피택시 보호층을 접합시키는 접합단계; 상기 성장기판을 제거하는 제거단계를 포함하고, 상기 발광부는, 제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제2 도전성을 가지는 제2 반도체 영역을 포함하는, 반도체 발광 소자용 에피택시 다이의 제조 방법에 의해 달성된다.
또한, 상기 접합단계는, 상기 지지기판 위에 희생분리층을 형성시킨 후, 접합층을 통해 상기 희생분리층과 상기 에피택시 보호층을 접합시킬 수 있다.
또한, 상기 제1 오믹전극은, 상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결될 수 있다.
또한, 상기 제거단계 이후에, 상기 제2 반도체 영역 위에 제2 오믹전극을 형성시키는 제2 전극형성단계를 더 포함하고, 상기 제2 오믹전극은, 상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결될 수 있다.
상기 목적은, 본 발명에 따라, 성장기판 위에 광을 생성하는 발광부를 형성시키는 발광부 형성단계; 상기 발광부 위에 에피택시 보호층을 형성시키는 보호층 형성단계; 접착층을 통해 임시기판과 에피택시 보호층을 접착시키는 접착단계; 상기 성장기판을 제거하는 제1 제거단계; 상기 성장기판이 제거된 상기 발광부의 표면에 제1 오믹전극을 형성시키는 제1 전극형성단계; 접합층을 통해 지지기판과 제1 오믹전극을 접합시키는 접합단계; 및 임시기판을 제거하고, 접착층과 에피택시 보호층을 식각하여 제거하는 제2 제거단계를 포함하고, 상기 발광부는, 제2 도전성을 가지는 제2 반도체 영역과, 상기 제2 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제1 도전성을 가지는 제1 반도체 영역을 포함하는, 반도체 발광 소자용 에피택시 다이의 제조 방법에 의해 달성된다.
또한, 상기 접착단계는, 상기 임시기판 위에 희생분리층을 형성시킨 후, 접착층을 통해 상기 희생분리층과 상기 에피택시 보호층을 접착시키고, 상기 접합단계는, 상기 지지기판 위에 희생분리층을 형성시킨 후, 접합층을 통해 상기 희생분리층과 상기 제1 오믹전극을 접합시킬 수 있다.
또한, 상기 제1 오믹전극은, 상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결될 수 있다.
또한, 상기 제2 제거단계 이후에, 상기 제1 반도체 영역 위에 제2 오믹전극을 형성시키는 제2 전극형성단계를 더 포함하고, 상기 제2 오믹전극은, 상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결될 수 있다.
상기 목적은, 본 발명에 따라, 지지기판; 상기 지지기판 위에 형성되는 접합층; 상기 접합층 위에 형성되는 에피택시 보호층; 상기 에피택시 보호층 위에 형성되는 제1 오믹전극; 상기 제1 오믹전극 위에 형성되어 광을 생성하는 발광부; 및 상기 발광부 위에 형성되는 제2 오믹전극을 포함하고, 상기 발광부는, 제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제2 도전성을 가지는 제2 반도체 영역을 포함하고, 상기 제2 오믹전극과 상기 발광부는, 일측이 식각됨으로써 상기 제1 오믹전극이 외부에 노출되는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이에 의해 달성된다.
또한, 상기 지지기판과 상기 접합층 사이에는, 상기 지지기판의 분리 시 희생되는 희생분리층이 형성될 수 있다.
또한, 상기 제1 오믹전극은, 상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되고, 상기 제2 오믹전극은, 상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결될 수 있다.
상기 목적은, 본 발명에 따라, 지지기판; 상기 지지기판 위에 형성되는 접합층; 상기 에피택시 보호층 위에 형성되는 제1 오믹전극; 상기 제1 오믹전극 위에 형성되어 광을 생성하는 발광부; 및 상기 발광부 위에 형성되는 제2 오믹전극을 포함하고, 상기 발광부는, 제2 도전성을 가지는 제2 반도체 영역과, 상기 제2 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제1 도전성을 가지는 제1 반도체 영역을 포함하고, 상기 제2 오믹전극과 상기 발광부는, 일측이 식각됨으로써 상기 제1 오믹전극이 외부에 노출되는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이에 의해 달성된다.
또한, 상기 지지기판과 상기 접합층 사이에는, 상기 지지기판의 분리 시 희생되는 희생분리층이 형성될 수 있다.
또한, 상기 제1 오믹전극은, 상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되고, 상기 제2 오믹전극은, 상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결될 수 있다.
상기 목적은, 본 발명에 따라, 성장기판 위에 광을 생성하는 발광부를 형성시키는 발광부 형성단계; 상기 발광부 위에 제1 오믹전극을 형성시키는 제1 전극형성단계; 상기 제1 오믹전극 위에 에피택시 보호층을 형성시키는 보호층 형성단계; 접합층을 통해 지지기판과 에피택시 보호층을 접합시키는 접합단계; 상기 성장기판을 제거하는 제거단계; 상기 발광부의 일측을 식각하여 상기 제1 오믹전극을 외부에 노출시키는 식각단계; 및 식각된 상기 발광부 위에 제2 오믹전극을 형성시키는 제2 전극형성단계를 포함하고, 상기 발광부는, 제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제2 도전성을 가지는 제2 반도체 영역을 포함하는, 반도체 발광 소자용 칩 다이의 제조 방법에 의해 달성된다.
또한, 상기 접합단계는, 상기 지지기판 위에 희생분리층을 형성시킨 후, 접합층을 통해 상기 희생분리층과 상기 에피택시 보호층을 접합시킬 수 있다.
또한, 상기 제1 오믹전극은, 상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되고, 상기 제2 오믹전극은, 상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결될 수 있다.
상기 목적은, 본 발명에 따라, 성장기판 위에 광을 생성하는 발광부를 형성시키는 발광부 형성단계; 상기 발광부 위에 에피택시 보호층을 형성시키는 보호층 형성단계; 접착층을 통해 임시기판과 에피택시 보호층을 접착시키는 접착단계; 상기 성장기판을 제거하는 제1 제거단계; 상기 성장기판이 제거된 상기 발광부의 표면에 제1 오믹전극을 형성시키는 제1 전극형성단계; 접합층을 통해 지지기판과 제1 오믹전극을 접합시키는 접합단계; 및 임시기판을 제거하고, 접착층과 에피택시 보호층을 식각하여 제거하는 제2 제거단계; 상기 발광부의 일측을 식각하여 상기 제1 오믹전극을 외부에 노출시키는 식각단계; 및 식각된 상기 발광부 위에 제2 오믹전극을 형성시키는 제2 전극형성단계를 포함하고, 상기 발광부는, 제2 도전성을 가지는 제2 반도체 영역과, 상기 제2 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제1 도전성을 가지는 제1 반도체 영역을 포함하는, 반도체 발광 소자용 칩 다이의 제조 방법에 의해 달성된다.
또한, 상기 접착단계는, 상기 임시기판 위에 희생분리층을 형성시킨 후, 접착층을 통해 상기 희생분리층과 상기 에피택시 보호층을 접착시키고, 상기 접합단계는, 상기 지지기판 위에 희생분리층을 형성시킨 후, 접합층을 통해 상기 희생분리층과 상기 제1 오믹전극을 접합시킬 수 있다.
또한, 상기 제1 오믹전극은, 상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되고, 상기 제2 오믹전극은, 상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결될 수 있다.
본 발명에 따르면, 미니 LED 제조 공정의 장점, 즉 불량 분류가 용이하며, 기존의 범용화된 전사 장비를 그대로 이용할 수 있으므로 공정비용 및 설비투자비가 저렴한 장점과, 마이크로 LED 제조 공정의 장점, 즉 최종 지지기판 사파이어 제거가 가능하므로 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는 장점을 동시에 충족시킬 수 있다.
또한, 본 발명에 따르면, 두 전극, 즉 양극과 음극 모두가 외부에 노출되는 종래의 칩 다이(chip die)와는 다르게, 본 발명의 에피택시 다이(epitaxy die)는 하나의 전극만이 외부에 노출되는 구조를 가지고 있으므로, EL(electro luminescence, 전기장 인가) 측정 방식을 통한 전기적 분류(sorting)는 되어 있지 않지만, 고속의 PL(photo luminescence, 광에너지 인가) 측정 방식을 통해 광학적으로는 분류될 수 있어 광학적 특성(파장, 반치폭, 강도 등)만을 이용하여 1차적으로 불량(NG)을 용이하게 판별할 수 있다.
또한, 본 발명의 에피택시 다이는 300℃ 이상의 고온 열처리가 요구되는 양극 오믹접촉 전극(p-ohmic contact electrode) 또는 음극 오믹접촉 전극(n-ohmic contact electrode) 형성 공정이 에피택시 다이 제조 단계에서 완료되어 있으므로, 전사 후 고온 열처리 공정이 필요 없는 이점이 있다.
또한, 본 발명의 에피택시 다이는 최종 지지기판 사파이어가 부착되어 있으며, 타겟된 웨이퍼(targeted wafer) 상부로 전사(transfer) 후에 제거될 수 있으므로, 픽앤플레이스(pick & place) 및 리플레이스(replace) 등과 같은 통상적인 칩 다이 전사 공정을 통해 집단적으로 또는 단위(선택)적으로 위치 이동이 가능한 장점이 있다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이를 전체적으로 도시한 것이고,
도 2는 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법의 순서도이고,
도 3은 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이고,
도 4는 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이를 전체적으로 도시한 것이고,
도 5는 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법의 순서도이고,
도 6은 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이고,
도 7은 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이를 전체적으로 도시한 것이고,
도 8은 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법의 순서도이고,
도 9는 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이가 제조되는 과정을 도시한 것이고,
도 10은 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이가 기판부에 전사되는 과정을 도시한 것이고,
도 11은 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이를 전체적으로 도시한 것이고,
도 12는 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법의 순서도이고,
도 13은 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이고,
도 14는 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이를 전체적으로 도시한 것이고,
도 15는 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법의 순서도이고,
도 16은 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이고,
도 17은 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이를 전체적으로 도시한 것이고,
도 18은 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법의 순서도이고,
도 19은 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이가 제조되는 과정을 도시한 것이고,
도 20은 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이가 기판부에 전사되는 과정을 도시한 것이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 본 발명의 실시예를 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시예의 구성요소를 설명함에 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
본 발명은 청색광, 녹색광 또는 적색광을 발광시키기 위한 반도체 발광 소자용 에피택시 다이 및 칩 다이에 대한 것으로, 본 발명에서는 다음과 같은 특징을 가진 분류(sorting)가 가능한 미니 LED 사이즈 이하 규모의 반제품 광원 다이를 본 발명의 에피택시 다이로 정의한다.
첫째, 두 전극, 즉 양극과 음극 모두가 외부에 노출되는 종래의 칩 다이(chip Die)와는 다르게, 본 발명의 에피택시 다이는 전극이 노출되지 않거나, 하나의 전극만이 외부에 노출되는 구조를 가지고 있다. 이에 따라, 본 발명의 에피택시 다이는 EL(electro luminescence, 전기장 인가) 측정 방식을 통한 전기적 분류(sorting)는 되어 있지 않지만, 고속의 PL(photo luminescence, 광에너지 인가) 측정 방식을 통해 광학적으로는 분류될 수 있어 광학적 특성(파장, 반치폭, 강도 등)만을 이용하여 1차적으로 불량(NG)을 신속하고 용이하게 판별할 수 있다.
둘째, 본 발명의 에피택시 다이는 300℃ 이상의 고온 열처리가 요구되는 양극 오믹접촉 전극(p-ohmic contact electrode) 또는 음극 오믹접촉 전극(n-ohmic contact electrode) 형성 공정이 에피택시 다이 제조 단계에서 완료되어 있다. 이에 따라, 본 발명의 에피택시 다이는 기판부에 전사 후 고온 열처리 공정이 필요 없는 이점이 있다.
셋째, 본 발명의 에피택시 다이는 사파이어 최종 지지기판이 부착되어 있으며, 전사 후에 제거된다. 이에 따라, 픽앤플레이스(pick & place) 및 리플레이스(replace) 등과 같은 통상적인 칩 다이 전사 공정을 통해 집단적으로 또는 단위(선택)적으로 위치 이동이 가능한 장점이 있다.
즉, 본 발명의 에피택시 다이 및 이로부터 제조되는 칩 다이는 미니 LED 제조 공정의 장점, 즉 불량 분류가 용이하며, 기존의 범용화된 전사 장비를 그대로 이용할 수 있으므로 공정비용 및 설비투자비가 저렴한 장점과, 마이크로 LED 제조 공정의 장점, 즉 최종 지지기판의 제거가 가능하므로 획기적인 두께 감소 및 칩 다이 사이즈의 축소가 용이하여 광출력이 개선될 수 있는 장점을 동시에 충족시킬 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이를 전체적으로 도시한 것이다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)는, 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151) 및 발광부(160)를 포함한다.
지지기판(110)은 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151) 및 발광부(160)를 지지하는 것으로, 본 발명의 에피택시 다이가 기판부(10)에 전사된 후 지지기판(110)이 레이저 리프트 오프(laser lift off, LLO) 기법을 통해 제거되는 경우, 지지기판(110)은 레이저 빔(단일 파장 광)이 흡수되지 않고 이론 상 100% 투과될 수 있는 광학적으로 투명하고 고온 내열성을 갖는 기판으로 마련되는 것이 바람직하며, 예를 들면 사파이어(Sapphire, α-phase Al2O3), ScMgAlO4, 4H-SiC, 6H-SiC 등의 물질로 형성될 수 있다.
희생분리층(120)은 레이저 리프트 오프 기법에서의 레이저 빔을 통해 접합층(130)으로부터 지지기판(110)을 분리시키기 위하여 희생되어 분리되는 층으로, 지지기판(110) 위에 직접적으로 성장되거나 성막됨으로써 형성된다.
즉, 희생분리층(120)은 레이저 빔에 의해 열-화학 분해 반응이 일어나 희생 분리가 가능한 산화물(oxide) 및/또는 질화물(nitride)로 구성될 수 있는데, 이러한 희생분리층(120)은 스퍼터(sputter), PLD(pulsed laser deposition), 증착기(evaporator) 등의 PVD(physical vapor deposition) 기법으로 성막될 수 있고, CVD(chemical vapor deposition)를 통해 지지기판(110) 위에 직접적으로 성장될 수도 있으며, 구체적인 물질의 예를 들면, ITO, GaN, InGaN, AlGaN, InAlN, GaOx, GaON, ZnO, InGaZnO, InZnO 또는 InGaO 등의 물질을 포함할 수 있다.
접합층(130)은 1000℃ 이상의 온도 및 환원 분위기에서 물성 변화가 없고 열전도율이 우수한 유전체 물질로 형성될 수 있으며, 예를 들면, SiO2, SiNx, SiCN, AlN, Al2O3, 더 나아가서는 표면 조도 개선을 위해 SOG(spin on glass, 액상 SiO2), HSQ(hydrogen silsesquioxane) 등의 FOx(flowable oxides)를 포함할 수 있다.
한편, 접합층(130)의 상면 및 하면 중 적어도 하나 이상에는 접합력을 강화하고 응축응력을 유발하는 강화층이 형성될 수 있다.
강화층은 지지기판(110)과의 접합력을 강화하고 응축응력을 유발하기 위한 층으로, 강화층은 보다 상세하게, 접합 강화층과 응축 응력층을 포함한다.
응축 응력층은 응축 응력을 유발하는 층으로, 접합층(130)의 상면 및 하면 중 적어도 하나 이상에 형성된다. 이러한 응축 응력층은 지지기판(110)의 열팽창계수보다 더 큰 값을 갖는 유전체 물질, 예를 들면 AlN(4.6ppm), AlNO(4.6-6.8ppm), Al2O3(6.8ppm), SiC(4.8ppm), SiCN(3.8-4.8ppm), GaN(5.6ppm), GaNO(5.6-6.8ppm) 등의 인장응력을 완화, 즉 응축 응력을 유발하는 물질로 구성되는데, 이는 스트레스 조절을 통한 제품의 품질 개선을 유도하는 역할을 한다.
접합 강화층은 에피택시 보호층(140)이 접합층(130)을 통해 지지기판(110)의 희생분리층(120) 위에 접합될 때 접합력을 강화하기 위해 도입되는 층으로, 응축 응력층 위에 형성된다. 이러한 접합 강화층을 구성하는 물질은 SiO2, SiNx 등에서 우선적으로 선정하는 것이 바람직하다.
한편, 본 발명에서는 경우에 따라 접합 강화층 또는 응축 응력층이 생략될 수 있으며, 경우에 따라 강화층 전체가 생략되어 에피택시 보호층(140)이 접합층(130)과 직접 접하거나, 희생분리층(120)이 접합층(130)에 직접 접할 수 있다. 이러한 경우는 접합층(130)으로 지지기판(110)의 열팽창계수보다 큰 물질을 성막하여 접합 기능과 함께 응축 응력을 유발하는 구조일 수 있다.
에피택시 보호층(140)은 발광부(160) 및 제1 오믹전극(151)이 공정 중에 손상(damage)받는 것을 방지하기 위한 층으로, 선택적 습식 식각(selective wet etching)을 고려한 물질로 구성될 수 있는데, 예를 들면, 우선적으로 SiO2 등을 포함한 산화물(oxide), SiNx 등을 포함한 질화물(nitride)을 포함할 수 있으며, 금속 및 합금 등을 포함할 수 있다.
제1 오믹전극(151)은 후술하는 제1 반도체 영역(161)에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되는 것으로, 에피택시 보호층(140) 위에 형성된다. 이러한 제1 오믹전극(151)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 제1 오믹전극(151) 물질로는 ITO(indium tin oxide), ZnO(zinc oxide), IZO(indium zinc oxide), IGZO(indium gallium zinc oxide), TiN(titanium nitride) 등의 광학적으로 투명한 소재와, Ag, Al, Rh, Pt, Ni, Pd, Ru, Cu, Au 등의 광학적으로 반사성을 가진 소재 단독, 또는 상술한 광학적으로 투명한 소재와 광학적으로 반사성을 가진 소재가 결합되어 구성될 수 있다.
이때, 통상적으로 1nm 이하의 표면 거칠기(surface roughness)를 갖고 있어 CMP 등 평탄화 공정이 필요 없지만, 경우에 따라서는 갈륨 극성을 갖는 제1 반도체 영역(161)의 표면은 CMP(chemical-mechanical polishing)를 통해 연마되어 매끄럽게 평탄화될 수 있으며, 제1 오믹전극(151)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 각 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
발광부(160)는 광을 생성하는 것으로, 청색광, 녹색광 또는 적색광을 발광할 수 있는데, 본 발명에서 발광부(160)가 청색광 또는 녹색광을 발광시키는 경우에는 그룹3-5족 화합물 반도체 중 그룹3족(Al, Ga, In) 질화물 반도체인 InN, InGaN, GaN, AlGaN, AlN, AlGaInN 등의 2원계, 3원계, 4원계 화합물이 최초 성장기판(G) 웨이퍼 위에 적정한 위치와 순서에 배치되어 에피택시(epitaxy) 성장될 수 있다.
특히, 청색광 또는 녹색광을 발광시키기 위해 높은 In 조성을 갖는 고품질의 InGaN의 그룹3족 질화물 반도체가 GaN, AlGaN, AlN, AlGaInN으로 구성된 그룹3족 질화물 반도체 상부에 우선적으로 형성되어야 하지만, 이에 제한되지 않는다.
또한, 본 발명에서 발광부(160)가 적색광을 발광시키는 경우에는 그룹3-5족 화합물 반도체 중 그룹3족(Al, Ga, In) 인화물 반도체인 InP, InGaP, GaP, AlInP, AlGaP, AlP, AlGaInP 등의 2원계, 3원계, 4원계 화합물이 최초 성장 웨이퍼위에 적절한 위치와 순서에 배치되어 에피택시(epitaxy) 성장될 수 있다. 또한, 최근 들어 장비와 공정 기술 개발, 그리고 디스플레이 패널 제품의 가치(value)를 한층 더 향상하기 위해 적색광을 발광시키는 경우는 그룹3족 인화물 반도체 이외, 30% 이상의 높은 In 조성을 갖는 고품질의 InGaN의 그룹3족 질화물 반도체가 GaN, AlGaN, AlN, AlGaInN으로 구성된 그룹3족 질화물 반도체 상부에 우선적으로 형성될 수 있다.
특히, 적색광을 발광시키기 위해 높은 In 조성을 갖는 고품질의 InGaP의 그룹3족 인화물 반도체가 GaP, AlInP, AlGaP, AlP, AlGaInP으로 구성된 그룹3족 인화물 반도체 상부에 우선적으로 형성되어야 하지만 이에 제한되지 않으며, 이하에서는 설명의 편의상 그룹3족 질화물 반도체를 기준으로 설명한다.
발광부(160)는 보다 상세하게, 제1 반도체 영역(161)(예를 들면, p형 반도체 영역)과, 활성 영역(163)(예를 들면, multi quantum wells, MQWs)과, 제2 반도체 영역(162)(예를 들면, n형 반도체 영역)을 포함하는데, 최초 성장기판(G) 위에서 제2 반도체 영역(162)과, 활성 영역(163)과, 제1 반도체 영역(161)이 순서대로 에피택시(epitaxy) 성장되며, 최종적으로 여러 다층의 그룹3족 질화물로 포함하여 전체적으로 통상 5.0 ~ 8.0㎛ 정도의 두께를 가질 수 있으나, 이에 제한되지는 않는다.
이러한 제1 반도체 영역(161), 활성 영역(163) 및 제2 반도체 영역(162) 각각은 단층 또는 다층으로 이루어질 수 있으며, 미도시 되었지만 발광부(160)를 최초 성장기판(G) 상부에 에피택시 성장시키기에 앞서, 에피택시 성장된 발광부(160)의 고품질화를 위해 버퍼층과 같은 필요한 층들이 추가될 수 있다. 예를 들어, 버퍼층은 스트레스 완화와 박막 품질 개선을 위해 핵생성층(nucleation layer, NL)과 도핑되지 않은 반도체 영역(un-doped semiconductor region)으로 구성된 스트레스-스트레인 완화층(compliant layer, CL) 포함하여 통상 3.5㎛ 전후의 두께로 구성될 수 있다. 또한, 레이저 리프트 오프(laser lift off, LLO) 기법을 이용하여 성장기판(G)이 제거되는 경우, 핵생성층과 도핑되지 않은 반도체 영역 사이에는 희생분리층(120)이 별도로 추가 구비될 수 있으며, 씨앗층이 희생분리층(120)으로 기능할 수도 있다.
한편, 본 실시예에서의 에피택시 다이는 제2 도전성(n형)을 가진 제2 반도체 영역(162)이 상부에 배치되고 제1 도전성을 가진 제1 반도체 영역(161)이 하부에 배치되는 n-side up 구조를 갖게 된다.
제1 반도체 영역(161)은 제1 도전성(p형)을 가지는 것으로, 제1 오믹전극(151) 위에 형성된다. 이러한 제1 반도체 영역(161)은 다층의 수십 ㎚에서 수 ㎛의 두께를 가질 수 있다.
활성 영역(163)은 전자와 정공의 재결합을 이용하여 빛을 생성하는 것으로, 제1 반도체 영역(161) 위에 형성된다. 이러한 활성 영역(163)은 다층의 수십 ㎚의 두께를 가질 수 있다.
제2 반도체 영역(162)은 제2 도전성(n형)을 가지는 것으로, 활성 영역(163) 위에 형성된다. 이러한 제2 반도체 영역(162)은 2.0 ~ 3.5㎛의 두께를 가질 수 있으며, 노출된 상부 표면은 질소 극성(nitrogen polarity)을 가진다.
즉, 활성 영역(163)은 제1 반도체 영역(161)과 제2 반도체 영역(162) 사이에 개재되어, p형 반도체 영역인 제1 반도체 영역(161)의 정공과 n형 반도체 영역인 제2 반도체 영역(162)의 전자가 활성 영역(163)에서 재결합되면 빛을 생성한다.
이에 따라, 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)는 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151), 제1 반도체 영역(161), 활성 영역(163) 및 제2 반도체 영역(162)이 순서대로 적층되어, 금속 극성 표면이 하부에 배치되고 질소 극성 표면이 상부에 배치된 n-side up 구조를 갖게 되며, 제1 오믹전극(151)이 외부에 노출되지 않는 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S100)에 대해 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법의 순서도이고, 도 3은 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이다.
도 2 및 도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S100)은, 발광부 형성단계(S110), 제1 전극형성단계(S120), 보호층 형성단계(S130), 접합단계(S140) 및 제거단계(S150)를 포함한다.
여기서 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151) 및 발광부(160)의 기술되지 않은 내용은 상술한 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)와 동일하므로, 중복 설명은 생략한다.
발광부 형성단계(S110)는 성장기판(G) 위에 광을 생성하는 발광부(160)를 형성시키는 단계이다.
여기서 발광부(160)는 제1 반도체 영역(161)(예를 들면, p형 반도체 영역)과, 활성 영역(163)(예를 들면, multi quantum wells, MQWs)과, 제2 반도체 영역(162)(예를 들면, n형 반도체 영역)을 포함하는데, 최초 성장기판(G) 위에서 제2 반도체 영역(162)과, 활성 영역(163)과, 제1 반도체 영역(161)이 순서대로 에피택시(epitaxy) 성장된다.
이때, 통상적으로 1nm 이하의 표면 거칠기(surface roughness)를 갖고 있어 CMP 등 평탄화 공정이 필요 없지만, 경우에 따라서는 갈륨 극성을 갖는 제1 반도체 영역(161)의 표면은 CMP(chemical-mechanical polishing)를 통해 연마되어 매끄럽게 평탄화되어 해당 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
제1 전극형성단계(S120)는 발광부(160) 위에 제1 오믹전극(151)을 형성시키는 단계이다.
보다 상세하게, 제1 오믹전극(151)은 발광부(160)의 제1 반도체 영역(161) 위에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되는 것으로, 이러한 제1 오믹전극(151)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다.
이때, 통상적으로 갈륨 극성을 갖는 제1 반도체 영역(161)의 표면 위에 형성되는 제1 오믹접촉(151)은 표면이 매끄러워 별도의 연마 또는 평탄화 공정이 필요 없지만, 경우에 따라서는 제1 오믹전극(151)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 해당 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
보호층 형성단계(S130)는 제1 오믹전극(151) 위에 에피택시 보호층(140)을 형성시키는 단계이다.
이러한 에피택시 보호층(140)은 발광부(160) 및 제1 오믹전극(151)이 공정 중에 손상(damage)받는 것을 방지하기 위한 층으로, 선택적 습식 식각(selective wet etching)을 고려한 물질로 구성될 수 있다.
접합단계(S140)는 접합층(130)을 통해 지지기판(110)과 에피택시 보호층(140)을 접합시키는 단계이다. 이때, 접합단계(S140)는 지지기판(110) 위에 희생분리층(120)을 형성시킨 후, 접합층(130)을 통해 희생분리층(120)과 에피택시 보호층(140)을 접합시킬 수 있다.
종래에는 지지기판(110)과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(thermo-mechanical induced stress) 발생으로 에피택시 웨이퍼의 휨(bow)이 크게 발생하지만, 본 발명에서는 성장기판(G)과 동일한 지지기판(110)을 그룹3족 질화물 반도체의 상면에 접합층(130)을 통해 강하게 접합시킴으로써 이를 해소(release)할 수 있다. 즉, 지지기판(110)이 접합된 에피택시 웨이퍼의 경우에는 응력이 거의 풀린(stress-relieved) 상태로 웨이퍼 휨(bow)이 거의 제로(0)로 최소화될 수 있다.
보다 상세하게, 접합단계(S140)에서는 에피택시 보호층(140) 위에 제1 접합층(131)을 형성시키고, 지지기판(110)의 희생분리층(120) 위에 제2 접합층(132)을 형성시킨 후, 상온 내지 300℃ 이하의 저온에서 제1 접합층(131)과 제2 접합층(132)을 서로 가압하여 접합층(130)을 형성시킬 수 있다.
한편, 접합단계(S140)에서는 에피택시 보호층(140) 위에 강화층과 제1 접합층(131)을 순서대로 적층 형성시키고, 지지기판(110)의 희생분리층(120) 위에 강화층과 제2 접합층(132)을 순서대로 적층 형성시킨 후, 제1 접합층(131)과 제2 접합층(132)을 서로 가압하여 접합층(130)을 형성시킬 수 있다.
여기서 강화층은 지지기판(110)과의 접합력을 강화하고 응축응력을 유발하기 위한 층으로, 강화층은 보다 상세하게, 접합 강화층과 응축 응력층을 포함한다.
한편, 본 발명에서는 경우에 따라 접합 강화층 또는 응축 응력층이 생략될 수 있으며, 경우에 따라 강화층 전체가 생략되어 에피택시 보호층(140)이 접합층(130)과 직접 접하거나, 희생분리층(120)이 접합층(130)에 직접 접할 수 있다. 이러한 경우는 접합층(130)으로 지지기판(110)의 열팽창계수보다 큰 물질을 성막하여 접합 기능과 함께 응축 응력을 유발하는 구조일 수 있다.
제거단계(S150)는 레이저 리프트 오프(laser lift off, LLO) 기법을 이용하여 성장기판(G)을 제거하여 제2 반도체 영역(162)의 표면을 노출시키고, 해당 표면을 정리하는 단계이다. 성장기판(G)이 제거될 때 지지기판(110)에 전사된 발광부(160)의 내부는 스트레스가 완전하게 해소된 상태로, 지지기판(110)과 함께 평탄한(flat) 상태를 유지한다. 이후에는 성장기판(G) 분리에 따른 손상 영역과 오염된 표면 잔류물, 저품질 단결정 박막 영역 등을 가능한 완전하게 제거하는 것이 바람직하다.
상술한 바와 같은 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S100)에 따라 제조된 에피택시 다이는 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151), 제1 반도체 영역(161), 활성 영역(163) 및 제2 반도체 영역(162)이 순서대로 적층되어, 금속 극성 표면이 하부에 배치되고 질소 극성 표면이 상부에 배치된 n-side up 구조를 갖게 되며, 제1 오믹전극(151)이 외부에 노출되지 않는 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이(200)에 대해 상세히 설명한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이를 전체적으로 도시한 것이다.
도 4에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이(200)는, 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151), 발광부(160) 및 제2 오믹전극(152)을 포함한다.
여기서 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151) 및 발광부(160)의 기술되지 않은 내용은 상술한 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)와 동일하므로, 중복 설명은 생략한다.
제2 오믹전극(152)은 제2 반도체 영역(162)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것으로, 제2 반도체 영역(162) 위에 형성된다. 이러한 제2 오믹전극(152)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 제2 오믹전극(152) 물질로는 ITO(indium tin oxide), ZnO(zinc oxide), IZO(indium zinc oxide), IGZO(indium gallium zinc oxide), TiN(titanium nitride) 등의 광학적으로 투명한 소재와, Cr, Ti, Al, V, W, Re, Ag, Cu, Au 등의 광학적으로 반사성을 가진 소재 단독, 또는 상술한 광학적으로 투명한 소재와 광학적으로 반사성을 가진 소재가 결합되어 구성될 수 있다.
이때, 일반적으로 표면이 매끄러워 별도의 연마 또는 평탄화 공정이 필요 없지만, 경우에 따라서는 제2 오믹전극(152)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 해당 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
이에 따라, 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이(200)는 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151), 제1 반도체 영역(161), 활성 영역(163), 제2 반도체 영역(162) 및 제2 오믹전극(152)이 순서대로 적층되어, 금속 극성 표면이 하부에 배치되고 질소 극성 표면이 상부에 배치된 n-side up 구조를 갖게 되며, 제1 오믹전극(151)은 외부에 노출되지 않고 제2 오믹전극(152)만이 외부에 노출된 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S200)에 대해 상세히 설명한다.
도 5는 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법의 순서도이고, 도 6은 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이다.
도 5 및 도 6에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S200)은, 발광부 형성단계(S210), 제1 전극형성단계(S220), 보호층 형성단계(S230), 접합단계(S240), 제거단계(S250) 및 제2 전극형성단계(S260)를 포함한다.
여기서 발광부 형성단계(S210), 제1 전극형성단계(S220), 보호층 형성단계(S230), 접합단계(S240) 및 제거단계(S250)의 기술되지 않은 내용은 상술한 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S100)과 동일하므로, 중복 설명은 생략한다.
제2 전극형성단계(S260)는 성장기판(G)이 제거되어 노출된 제2 반도체 영역(162)의 표면에 제2 오믹전극(152)을 형성시키는 단계이다.
제2 오믹전극(152)은 제2 반도체 영역(162)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것으로, 제2 반도체 영역(162) 위에 형성된다. 이러한 제2 오믹전극(152)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다.
이때, 일반적으로 표면이 매끄러워 별도의 연마 또는 평탄화 공정이 필요 없지만, 경우에 따라서는 제2 오믹전극(152)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 해당 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
상술한 바와 같은 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S200)에 따라 제조된 에피택시 다이(200)는 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151), 제1 반도체 영역(161), 활성 영역(163), 제2 반도체 영역(162) 및 제2 오믹전극(152)이 순서대로 적층되어, 금속 극성 표면이 하부에 배치되고 질소 극성 표면이 상부에 배치된 n-side up 구조를 갖게 되며, 제1 오믹전극(151)이 외부에 노출되지 않고 제2 오믹전극(152)만이 외부에 노출된 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이(300)에 대해 상세히 설명한다.
도 7은 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이를 전체적으로 도시한 것이다.
도 7에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이(300)는, 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151), 발광부(160) 및 제2 오믹전극(152)을 포함한다.
여기서 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151) 및 발광부(160)의 기술되지 않은 내용은 상술한 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)와 동일하므로, 중복 설명은 생략한다.
발광부(160)는 광을 생성하는 것으로, 제1 반도체 영역(161)(예를 들면, p형 반도체 영역)과, 활성 영역(163)(예를 들면, multi quantum wells, MQWs)과, 제2 반도체 영역(162)(예를 들면, n형 반도체 영역)을 포함하는데, 본 실시예에서의 칩 다이는 제2 도전성(n형)을 가진 제2 반도체 영역(162)이 상부에 배치되고 제1 도전성(p형)을 가진 제1 반도체 영역(161)이 하부에 배치되는 n-side up 구조를 갖게 된다.
이때, 발광부(160)는 일측이 메사 식각(mesa-etching)됨으로써 하부의 제1 오믹전극(151)의 일부분이 외부에 노출될 수 있다. 즉, 발광부(160)의 일측에는 메사 식각 영역(M1)이 형성될 수 있다.
제2 오믹전극(152)은 제2 반도체 영역(162)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것으로, 일측이 메사 식각된 발광부(160)의 제2 반도체 영역(162) 위에 형성된다. 이러한 제2 오믹전극(152)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다.
이때, 일반적으로 표면이 매끄러워 별도의 연마 또는 평탄화 공정이 필요 없지만, 경우에 따라서는 제2 오믹전극(152)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 각 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
이에 따라, 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이(300)는 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151), 제1 반도체 영역(161), 활성 영역(163), 제2 반도체 영역(162)이 순서대로 적층되어, 금속 극성 표면이 하부에 배치되고 질소 극성 표면이 상부에 배치된 n-side up 구조를 갖게 되며, 제1 오믹전극(151)과 제2 오믹전극(152)이 모두 외부에 노출된 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법(S300)에 대해 상세히 설명한다.
도 8은 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법의 순서도이고, 도 9는 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이가 제조되는 과정을 도시한 것이다.
도 8 및 도 9에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법(S300)은, 발광부 형성단계(S310), 제1 전극형성단계(S320), 보호층 형성단계(S330), 접합단계(S340), 제거단계(S350), 식각단계(S360) 및 제2 전극형성단계(S370)를 포함한다.
여기서 발광부 형성단계(S310), 제1 전극형성단계(S320), 보호층 형성단계(S330), 접합단계(S340) 및 제거단계(S350)의 내용은 상술한 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S100)과 동일하므로, 중복 설명은 생략한다.
식각단계(S360)는 성장기판(G)이 제거된 발광부(160)의 일측을 메사 식각(mesa-etching)하여, 하부의 제1 오믹전극(151)의 일부분을 외부에 노출시키는 단계이다.
제2 전극형성단계(S370)는 일측이 메사 식각된 발광부(160)의 제2 반도체 영역(162) 위에 제2 오믹전극(152)을 형성시키는 단계로, 제2 반도체 영역(162)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결된다.
이러한 제2 오믹전극(152)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다.
이때, 일반적으로 표면이 매끄러워 별도의 연마 또는 평탄화 공정이 필요 없지만, 경우에 따라서는 제2 오믹전극(152)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 각 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
상술한 바와 같은 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법(S300)에 따라 제조된 칩 다이는 지지기판(110), 희생분리층(120), 접합층(130), 에피택시 보호층(140), 제1 오믹전극(151), 제1 반도체 영역(161), 활성 영역(163), 제2 반도체 영역(162) 및 제2 오믹전극(152)이 순서대로 적층되어, 금속 극성 표면이 하부에 배치되고 질소 극성 표면이 상부에 배치된 n-side up 구조를 갖게 되며, 제1 오믹전극(151)과 제2 오믹전극(152)이 모두 외부에 노출된 구조를 갖게 된다.
한편, 도 10은 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이가 기판부에 전사되는 과정을 도시한 것이다.
도 10에 도시된 바와 같이, 기판부(10)는 상면에 공통 전극인 제1 전극 패드(11)와 개별 전극인 제2 전극 패드(12)가 각각 형성되는데, 본 발명의 칩 다이(또는 에피택시 다이)는 지지기판(110)을 구비하고 있으므로, 픽앤플레이스(pick & place) 및 리플레이스(replace) 등과 같은 통상적인 칩 다이 전사 공정을 이용하여 음극 오믹전극인 제2 오믹전극(152)을 음극인 제1 전극 패드(11)에 본딩층(13)을 통해 용이하게 접합시킬 수 있다. 이후에는 레이저 리프트 오프(laser lift off, LLO) 기법을 통해 지지기판(110)을 제거한 후, 희생분리층(120), 접합층(130) 및 에피택시 보호층(140)을 식각하여 제거한 다음 제2 오믹전극(152)을 픽셀 광원 사이즈로 식각하면, 디스플레이 픽셀 사이의 거리, 즉 피치(pitch)를 보다 작게 할 수 있어 고해상도의 패널을 실현할 수 있게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이(400)에 대해 상세히 설명한다.
도 11은 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이를 전체적으로 도시한 것이다.
도 11에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이(400)는, 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251) 및 발광부(260)를 포함한다.
여기서 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251) 및 발광부(260)의 기술되지 않은 내용은 상술한 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이(100)와 동일하므로, 중복 설명은 생략한다.
지지기판(210)은 희생분리층(220), 접합층(230), 제1 오믹전극(251) 및 발광부(260)를 지지하는 것으로, 본 발명의 에피택시 다이가 기판부(20)에 전사된 후 지지기판(210)이 레이저 리프트 오프(laser lift off, LLO) 기법을 통해 제거되는 경우, 지지기판(210)은 레이저 빔(단일 파장 광)이 흡수되지 않고 이론 상 100% 투과될 수 있는 광학적으로 투명하고 고온 내열성을 갖는 기판으로 마련되는 것이 바람직하며, 예를 들면 사파이어(Sapphire, α-phase Al2O3), ScMgAlO4, 4H-SiC, 6H-SiC 등의 물질로 형성될 수 있다.
희생분리층(220)은 레이저 리프트 오프 기법에서의 레이저 빔을 통해 접합층(230)으로부터 지지기판(210)을 분리시키기 위하여 희생되어 분리되는 층으로, 지지기판(210) 위에 직접적으로 성장되거나 성막됨으로써 형성된다.
접합층(230)은 1000℃ 이상의 온도 및 환원 분위기에서 물성 변화가 없고 열전도율이 우수한 유전체 물질로 형성될 수 있으며, 예를 들면, SiO2, SiNx, SiCN, AlN, Al2O3, 더 나아가서는 표면 조도 개선을 위해 SOG(spin on glass, 액상 SiO2), HSQ(hydrogen silsesquioxane) 등의 FOx(flowable oxides)를 포함할 수 있다.
한편, 접합층(230)의 상면 및 하면 중 적어도 하나 이상에는 접합력을 강화하고 응축응력을 유발하는 강화층이 형성될 수 있다.
강화층은 지지기판(210)과의 접합력을 강화하고 응축응력을 유발하기 위한 층으로, 강화층은 보다 상세하게, 접합 강화층과 응축 응력층을 포함한다.
한편, 본 발명에서는 경우에 따라 접합 강화층 또는 응축 응력층이 생략될 수 있으며, 경우에 따라 강화층 전체가 생략되어 에피택시 보호층(240)이 접합층(230)과 직접 접하거나, 희생분리층(220)이 접합층(230)에 직접 접할 수 있다. 이러한 경우는 접합층(230)으로 지지기판(210)의 열팽창계수보다 큰 물질을 성막하여 접합 기능과 함께 응축 응력을 유발하는 구조일 수 있다.
제1 오믹전극(251)은 후술하는 제2 반도체 영역(262)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것으로, 접합층(230) 위에 형성된다. 이러한 제1 오믹전극(251)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 제1 오믹전극(251) 물질로는 ITO(indium tin oxide), ZnO(zinc oxide), IZO(indium zinc oxide), IGZO(indium gallium zinc oxide), TiN(titanium nitride) 등의 광학적으로 투명한 소재와, Cr, Ti, Al, V, W, Re, Au 등의 광학적으로 반사성을 가진 소재 단독, 또는 상술한 광학적으로 투명한 소재와 광학적으로 반사성을 가진 소재가 결합되어 구성될 수 있다.
이때, 일반적으로 표면이 매끄러워 별도의 연마 또는 평탄화 공정이 필요 없지만, 경우에 따라서는 질소 극성을 갖는 제2 반도체 영역(262)의 표면은 CMP(chemical-mechanical polishing)를 통해 연마되어 매끄럽게 평탄화될 수 있으며, 제1 오믹전극(251)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 각 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
발광부(260)는 광을 생성하는 것으로, 제1 반도체 영역(261)(예를 들면, p형 반도체 영역)과, 활성 영역(263)(예를 들면, multi quantum wells, MQWs)과, 제2 반도체 영역(262)(예를 들면, n형 반도체 영역)을 포함하는데, 본 실시예에서의 에피택시 다이는 제1 도전성(p형)을 가진 제1 반도체 영역(261)이 상부에 배치되고 제2 도전성(n형)을 가진 제2 반도체 영역(262)이 하부에 배치되는 p-side up 구조를 갖게 된다.
제2 반도체 영역(262)은 제2 도전성(n형)을 가지는 것으로, 제1 오믹전극(251) 위에 형성된다. 이러한 제2 반도체 영역(262)은 2.0 ~ 3.5㎛의 두께를 가질 수 있다.
활성 영역(263)은 전자와 정공의 재결합을 이용하여 빛을 생성하는 것으로, 제2 반도체 영역(262) 위에 형성된다. 이러한 활성 영역(263)은 다층의 수십 ㎚의 두께를 가질 수 있다.
제1 반도체 영역(261)은 제1 도전성(p형)을 가지는 것으로, 활성 영역(263) 위에 형성된다. 이러한 제1 반도체 영역(261)은 다층의 수십 ㎚에서 수 ㎛의 두께를 가질 수 있으며, 상부 표면은 금속 극성(metal polarity)을 가진다.
이에 따라, 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이(400)는 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251), 제2 반도체 영역(262), 활성 영역(263) 및 제1 반도체 영역(261)이 순서대로 적층되어, 질소 극성 표면이 하부에 배치되고 금속 극성 표면이 상부에 배치된 p-side up 구조를 갖게 되며, 제1 오믹전극(251)이 외부에 노출되지 않는 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S400)에 대해 상세히 설명한다.
도 12는 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법의 순서도이고, 도 13은 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이다.
도 12 및 도 13에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S400)은, 발광부 형성단계(S410), 보호층 형성단계(S420), 접착단계(S430), 제1 제거단계(S440), 제1 전극형성단계(S450), 접합단계(S460) 및 제2 제거단계(S470)를 포함한다.
여기서 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251) 및 발광부(260)의 기술되지 않은 내용은 상술한 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이(400)와 동일하므로, 중복 설명은 생략한다.
발광부 형성단계(S410)는 성장기판(G) 위에 광을 생성하는 발광부(260)를 형성시키는 단계이다.
여기서 발광부(260)는 제1 반도체 영역(261)(예를 들면, p형 반도체 영역)과, 활성 영역(263)(예를 들면, multi quantum wells, MQWs)과, 제2 반도체 영역(262)(예를 들면, n형 반도체 영역)을 포함하는데, 최초 성장기판(G) 위에서 제2 반도체 영역(262)과, 활성 영역(263)과, 제1 반도체 영역(261)이 순서대로 에피택시(epitaxy) 성장된다.
이때, 갈륨 극성을 갖는 제1 반도체 영역(261)의 표면은 통상적으로 1nm 이하의 표면 거칠기(surface roughness)를 갖고 있어 CMP 등 평탄화 공정이 필요 없지만, 경우에 따라서는 CMP(chemical-mechanical polishing)를 통해 연마되어 매끄럽게 평탄화되어 해당 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
보호층 형성단계(S420)는 제1 반도체 영역(261) 위에 에피택시 보호층(240)을 형성시키는 단계이다.
이러한 에피택시 보호층(240)은 발광부(260)가 공정 중에 손상(damage)받는 것을 방지하기 위한 층으로, 선택적 습식 식각(selective wet etching)을 고려한 물질로 구성될 수 있다.
접착단계(S430)는 접착층(A)을 통해 임시기판(T)과 에피택시 보호층(240)을 접합시키는 단계이다. 이때, 접합단계(S460)는 임시기판(T) 위에 희생분리층(220)을 형성시킨 후, 접착층(A)을 통해 희생분리층(220)과 에피택시 보호층(240)을 접착시킬 수 있다.
보다 상세하게, 접착단계(S430)에서는 에피택시 보호층(240) 위에 제1 접착층(A1)을 형성시키고, 임시기판(T)의 희생분리층(220) 위에 제2 접착층(A2)을 형성시킨 후, 제1 접착층(A1)과 제2 접착층(A2)을 서로 가압하여 접착층(A)을 형성시킬 수 있다.
제1 제거단계(S440)는 레이저 리프트 오프 기법(laser lift off, LLO)을 이용하여 성장기판(G)을 제거함으로써 제2 반도체 영역(262)의 표면을 노출시키고, 해당 표면을 정리하는 단계이다. 성장기판(G)이 제거될 때 임시기판(T)에 전사된 발광부(260)의 내부는 스트레스가 완전하게 해소된 상태로, 임시기판(T)과 함께 평탄한(flat) 상태를 유지한다. 이후에는 성장기판(G) 분리에 따른 손상 영역과 오염된 표면 잔류물, 저품질 단결정 박막 영역 등을 가능한 완전하게 제거하는 것이 바람직하다.
제1 전극형성단계(S450)는 성장기판(G)이 제거되어 노출된 제2 반도체 영역(262)의 표면에 제1 오믹전극(251)을 형성시키는 단계이다.
보다 상세하게, 제1 오믹전극(251)은 제2 반도체 영역(262)에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것으로, 이러한 제1 오믹전극(251)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다.
이때, 일반적으로 표면이 매끄러워 별도의 연마 또는 평탄화 공정이 필요 없지만, 경우에 따라서는 제1 오믹전극(251)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 해당 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
접합단계(S460)는 접합층(230)을 통해 지지기판(210)과 제1 오믹전극(251)을 접합시키는 단계이다. 이때, 접합단계(S460)는 지지기판(210) 위에 희생분리층(220)을 형성시킨 후, 접합층(230)을 통해 희생분리층(220)과 제1 오믹전극(251)을 접합시킬 수 있다.
종래에는 지지기판(210)과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(thermo-mechanical induced stress) 발생으로 에피택시 웨이퍼의 휨(bow)이 발생하지만, 본 발명에서는 성장기판(G)과 동일한 임시기판(T)을 그룹3족 질화물 반도체의 상면에 접합층(230)을 통해 강하게 접합시킨 후, 성장기판(G)과 동일한 지지기판(210)을 그룹3족 질화물 반도체의 하면에 접합시킴으로써 이를 해소(release)할 수 있다. 즉, 지지기판(210)이 접합된 에피택시 웨이퍼의 경우에는 응력이 거의 풀린(stress-relieved) 상태로 웨이퍼 휨(bow)이 거의 제로(0)로 최소화될 수 있다.
보다 상세하게, 접합단계(S460)에서는 제1 오믹전극(251) 위에 제1 접합층(231)을 형성시키고, 지지기판(210)의 희생분리층(220) 위에 제2 접합층(232)을 형성시킨 후, 상온 내지 300℃ 이하의 저온에서 제1 접합층(231)과 제2 접합층(232)을 서로 가압하여 접합층(230)을 형성시킬 수 있다.
한편, 접합단계(S460)에서는 제1 오믹전극(251) 위에 강화층과 제1 접합층(231)을 순서대로 적층 형성시키고, 지지기판(210)의 희생분리층(220) 위에 강화층과 제2 접합층(232)을 순서대로 적층 형성시킨 후, 제1 접합층(231)과 제2 접합층(232)을 서로 가압하여 접합층(230)을 형성시킬 수 있다.
여기서 강화층은 지지기판(210)과의 접합력을 강화하고 응축응력을 유발하기 위한 층으로, 강화층은 보다 상세하게, 접합 강화층과 응축 응력층을 포함한다.
한편, 본 발명에서는 경우에 따라 접합 강화층 또는 응축 응력층이 생략될 수 있으며, 경우에 따라 강화층 전체가 생략되어 에피택시 보호층(240)이 접합층(230)과 직접 접하거나, 희생분리층(220)이 접합층(230)에 직접 접할 수 있다. 이러한 경우는 접합층(230)으로 지지기판(210)의 열팽창계수보다 큰 물질을 성막하여 접합 기능과 함께 응축 응력을 유발하는 구조일 수 있다.
제2 제거단계(S470)는 레이저 리프트 오프(laser lift off, LLO) 기법을 이용하여 임시기판(T)을 제거하고, 희생분리층(220), 접착층(A) 및 에피택시 보호층(240)을 제거하여 제1 반도체 영역(261)의 표면을 노출시키고, 해당 표면을 정리하는 단계이다. 임시기판(T)이 제거될 때 지지기판(210)에 전사된 발광부(260)의 내부는 스트레스가 완전하게 해소된 상태로, 지지기판(210)과 함께 평탄한(flat) 상태를 유지한다. 이후에는 임시기판(T) 분리에 따른 손상 영역과 오염된 표면 잔류물, 저품질 단결정 박막 영역 등을 가능한 완전하게 제거하는 것이 바람직하다.
상술한 바와 같은 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S400)에 따라 제조된 에피택시 다이는 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251), 제2 반도체 영역(262), 활성 영역(263) 및 제1 반도체 영역(261)이 순서대로 적층되어, 질소 극성 표면이 하부에 배치되고 금속 극성 표면이 상부에 배치된 p-side up 구조를 갖게 되며, 제1 오믹전극(251)이 외부에 노출되지 않는 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이(500)에 대해 상세히 설명한다.
도 14는 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이를 전체적으로 도시한 것이다.
도 14에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이(500)는, 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251), 발광부(260) 및 제2 오믹전극(252)을 포함한다.
여기서 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251) 및 발광부(260)의 기술되지 않은 내용은 상술한 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이(400)와 동일하므로, 중복 설명은 생략한다.
제2 오믹전극(252)은 제1 반도체 영역(261)에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되는 것으로, 제1 반도체 영역(261) 위에 형성된다. 이러한 제2 오믹전극(252)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 제2 오믹전극(252) 물질로는 ITO(indium tin oxide), ZnO(zinc oxide), IZO(indium zinc oxide), IGZO(indium gallium zinc oxide), TiN(titanium nitride) 등의 광학적으로 투명한 소재와, Ag, Al, Rh, Pt, Ni, Pd, Ru, Cu, Au 등의 광학적으로 반사성을 가진 소재 단독, 또는 상술한 광학적으로 투명한 소재와 광학적으로 반사성을 가진 소재가 결합되어 구성될 수 있다.
이때, 일반적으로 제2 오믹전극(252) 표면이 매끄러워 별도의 연마 또는 평탄화 공정이 필요 없지만, 경우에 따라서는 제2 오믹전극(252)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 해당 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
이에 따라, 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이(500)는 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251), 제2 반도체 영역(262), 활성 영역(263), 제1 반도체 영역(261) 및 제2 오믹전극(252)이 순서대로 적층되어, 질소 극성 표면이 하부에 배치되고 금속 극성 표면이 상부에 배치된 p-side up 구조를 갖게 되며, 제1 오믹전극(251)이 외부에 노출되지 않고 제2 오믹전극(252)만이 외부에 노출되는 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S500)에 대해 상세히 설명한다.
도 15는 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법의 순서도이고, 도 16은 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이가 제조되는 과정을 도시한 것이다.
도 15 및 도 16에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S500)은, 발광부 형성단계(S510), 보호층 형성단계(S520), 접착단계(S530), 제1 제거단계(S540), 제1 전극형성단계(S550), 접합단계(S560), 제2 제거단계(S570) 및 제2 전극형성단계(S580)를 포함한다.
여기서 발광부 형성단계(S510), 보호층 형성단계(S520), 접착단계(S530), 제1 제거단계(S540), 제1 전극형성단계(S550), 접합단계(S560) 및 제2 제거단계(S570)의 기술되지 않은 내용은 상술한 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S400)과 동일하므로, 중복 설명은 생략한다.
제2 전극형성단계(S580)는 임시기판(T)이 제거되어 노출된 제1 반도체 영역(261)의 표면에 제2 오믹전극(252)을 형성시키는 단계이다.
제2 오믹전극(252)은 제1 반도체 영역(261)에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되는 것으로, 제1 반도체 영역(261) 위에 형성된다. 이러한 제2 오믹전극(252)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다.
이때, 일반적으로 제2 오믹전극(252) 표면이 매끄러워 별도의 연마 또는 평탄화 공정이 필요 없지만, 경우에 따라서는 제2 오믹전극(252)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 해당 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
상술한 바와 같은 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S500)에 따라 제조된 에피택시 다이는 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251), 제2 반도체 영역(262), 활성 영역(263), 제1 반도체 영역(261) 및 제2 오믹전극(252)이 순서대로 적층되어, 질소 극성 표면이 하부에 배치되고 금속 극성 표면이 상부에 배치된 p-side up 구조를 갖게 되며, 제1 오믹전극(251)이 외부에 노출되지 않고 제2 오믹전극(252)만이 외부에 노출된 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이(600)에 대해 상세히 설명한다.
도 17은 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이를 전체적으로 도시한 것이다.
도 17에 도시된 바와 같이, 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이(600)는, 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251), 발광부(260) 및 제2 오믹전극(252)을 포함한다.
여기서 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251) 및 발광부(260)의 기술되지 않은 내용은 상술한 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이(400)와 동일하므로, 중복 설명은 생략한다.
발광부(260)는 광을 생성하는 것으로, 제1 반도체 영역(261)(예를 들면, p형 반도체 영역)과, 활성 영역(263)(예를 들면, multi quantum wells, MQWs)과, 제2 반도체 영역(262)(예를 들면, n형 반도체 영역)을 포함하는데, 본 실시예에서의 칩 다이는 제1 도전성(p형)을 가진 제1 반도체 영역(261)이 상부에 배치되고 제2 도전성(n형)을 가진 제2 반도체 영역(262)이 하부에 배치되는 p-side up 구조를 갖게 된다.
이때, 발광부(260)는 일측이 메사 식각(mesa-etching)됨으로써 하부의 제1 오믹전극(251)이 외부에 노출될 수 있다. 즉, 발광부(260)의 일측에는 메사 식각 영역(M2)이 형성될 수 있다.
제2 오믹전극(252)은 제1 반도체 영역(261)에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되는 것으로, 일측이 메사 식각된 발광부(260)의 제1 반도체 영역(261) 위에 형성된다. 이러한 제2 오믹전극(252)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다.
이때, 일반적으로 제2 오믹전극(252) 표면이 매끄러워 별도의 연마 또는 평탄화 공정이 필요 없지만, 경우에 따라서는 제2 오믹전극(252)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 각 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
이에 따라, 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이(600)는 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251), 제2 반도체 영역(262), 활성 영역(263), 제1 반도체 영역(261) 및 제2 오믹전극(252)이 순서대로 적층되어, 질소 극성 표면이 하부에 배치되고 금속 극성 표면이 상부에 배치된 p-side up 구조를 갖게 되며, 제1 오믹전극(251)과 제2 오믹전극(252)이 모두 외부에 노출된 구조를 갖게 된다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법(S600)에 대해 상세히 설명한다.
도 18은 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법의 순서도이고, 도 19은 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이가 제조되는 과정을 도시한 것이다.
도 18 및 도 19에 도시된 바와 같이, 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법(S600)은, 발광부 형성단계(S610), 보호층 형성단계(S620), 접착단계(S630), 제1 제거단계(S640), 제1 전극형성단계(S650), 접합단계(S660), 제2 제거단계(S670), 식각단계(S680) 및 제2 전극형성단계(S690)를 포함한다.
여기서 발광부 형성단계(S610), 보호층 형성단계(S620), 접착단계(S630), 제1 제거단계(S640), 제1 전극형성단계(S650), 접합단계(S660), 제2 제거단계(S670)의 기술되지 않은 내용은 상술한 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법(S400)과 동일하므로, 중복 설명은 생략한다.
식각단계(S680)는 임시기판(T)이 제거된 발광부(260)의 일측을 메사 식각(mesa-etching)하여, 하부의 제1 오믹전극(251)의 일부분을 외부에 노출시키는 단계이다.
제2 전극형성단계(S690)는 일측이 메사 식각된 발광부(260)의 제1 반도체 영역(261) 위에 제2 오믹전극(252)을 형성시키는 단계로, 제1 반도체 영역(261)에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결된다.
이러한 제2 오믹전극(252)은 기본적으로 높은 투명성(transparency) 및/또는 반사성(reflectance)을 갖고 전기전도성이 뛰어난 물질로 형성될 수 있으나, 이에 제한되지는 않는다.
이때, 일반적으로 제2 오믹전극(252) 표면이 매끄러워 별도의 연마 또는 평탄화 공정이 필요 없지만, 경우에 따라서는 제2 오믹전극(252)의 표면 또한 MP(mechanical polishing) 또는 CMP를 통해 연마되어 매끄럽게 평탄화될 수 있는데, 이러한 표면 거칠기 상태의 개선을 통해 각 층의 접합력 향상 및 품질 향상이 도모될 수도 있다.
상술한 바와 같은 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법(S600)에 따라 제조된 칩 다이는 지지기판(210), 희생분리층(220), 접합층(230), 제1 오믹전극(251), 제2 반도체 영역(262), 활성 영역(263), 제1 반도체 영역(261) 및 제2 오믹전극(252)이 순서대로 적층되어, 질소 극성 표면이 하부에 배치되고 금속 극성 표면이 상부에 배치된 p-side up 구조를 갖게 되며, 제1 오믹전극(251)과 제2 오믹전극(252)이 모두 외부에 노출된 구조를 갖게 된다.
한편, 도 20은 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이가 기판부에 전사되는 과정을 도시한 것이다.
도 20에 도시된 바와 같이, 기판부(20)는 상면에 공통 전극인 제1 전극 패드(21)와 개별 전극인 제2 전극 패드(22)가 각각 형성되는데, 본 발명의 칩 다이(또는 에피택시 다이)는 지지기판(210)을 구비하고 있으므로, 픽앤플레이스(pick & place) 및 리플레이스(replace) 등과 같은 통상적인 칩 다이 전사 공정을 이용하여 양극 오믹전극인 제2 오믹전극(252)을 양극인 제1 전극 패드(21)에 본딩층(23)을 통해 용이하게 접합시킬 수 있다. 이후에는 레이저 리프트 오프(laser lift off, LLO) 기법을 통해 지지기판(210)을 제거한 후, 희생분리층(220) 및 접합층(230)을 식각하여 제거한 다음 제2 오믹전극(252)을 픽셀 광원 사이즈로 식각하면, 디스플레이 픽셀 사이의 거리, 즉 피치(pitch)를 보다 작게 할 수 있어 고해상도의 패널을 실현할 수 있게 된다.
이상에서, 본 발명의 실시예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다.
또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
그리고 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이
110 : 지지기판
120 : 희생분리층
130 : 접합층
140 : 에피택시 보호층
151 : 제1 오믹전극
160 : 발광부
161 : 제1 반도체 영역
162 : 제2 반도체 영역
163 : 활성 영역
S100 : 본 발명의 제1 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법
S110 : 발광부 형성단계
S120 : 제1 전극형성단계
S130 : 보호층 형성단계
S140 : 접합단계
S150 : 제거단계
G : 성장기판
131 : 제1 접합층
132 : 제2 접합층
200 : 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이
152 : 제2 오믹전극
S200 : 본 발명의 제2 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법
S210 : 발광부 형성단계
S220 : 제1 전극형성단계
S230 : 보호층 형성단계
S240 : 접합단계
S250 : 제거단계
S260 : 제2 전극형성단계
300 : 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이
M1 : 메사 식각 영역
S300 : 본 발명의 제3 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법
S310 : 발광부 형성단계
S320 : 제1 전극형성단계
S330 : 보호층 형성단계
S340 : 접합단계
S350 : 제거단계
S360 : 식각단계
S370 : 제2 전극형성단계
10 : 기판부
11 : 제1 전극 패드
12 : 제2 전극 패드
13 : 본딩층
400 : 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이
210 : 지지기판
220 : 희생분리층
230 : 접합층
251 : 제1 오믹전극
260 : 발광부
261 : 제1 반도체 영역
262 : 제2 반도체 영역
263 : 활성 영역
S400 : 본 발명의 제4 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법
S410 : 발광부 형성단계
S420 : 보호층 형성단계
S430 : 접착단계
S440 : 제1 제거단계
S450 : 제1 전극형성단계
S460 : 접합단계
S470 : 제2 제거단계
G : 성장기판
240 : 에피택시 보호층
T : 임시기판
A : 접착층
A1 : 제1 접착층
A2 : 제2 접착층
231 : 제1 접합층
232 : 제2 접합층
500 : 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이
252 : 제2 오믹전극
S500 : 본 발명의 제5 실시예에 따른 반도체 발광 소자용 에피택시 다이의 제조 방법
S510 : 발광부 형성단계
S520 : 보호층 형성단계
S530 : 접착단계
S540 : 제1 제거단계
S550 : 제1 전극형성단계
S560 : 접합단계
S570 : 제2 제거단계
S580 : 제2 전극형성단계
600 : 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이
M2 : 메사 식각 영역
S600 : 본 발명의 제6 실시예에 따른 반도체 발광 소자용 칩 다이의 제조 방법
S610 : 발광부 형성단계
S620 : 보호층 형성단계
S630 : 접착단계
S640 : 제1 제거단계
S650 : 제1 전극형성단계
S660 : 접합단계
S670 : 제2 제거단계
S680 : 식각단계
S690 : 제2 전극형성단계
20 : 기판부
21 : 제1 전극 패드
22 : 제2 전극 패드
23 : 본딩층

Claims (28)

  1. 지지기판;
    상기 지지기판 위에 형성되는 접합층;
    상기 접합층 위에 형성되는 에피택시 보호층;
    상기 에피택시 보호층 위에 형성되는 제1 오믹전극; 및
    상기 제1 오믹전극 위에 형성되어 광을 생성하는 발광부를 포함하고,
    상기 발광부는,
    제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제2 도전성을 가지는 제2 반도체 영역을 포함하는, 반도체 발광 소자용 에피택시 다이.
  2. 청구항 1에 있어서,
    상기 지지기판과 상기 접합층 사이에는,
    상기 지지기판의 제거 시 희생되는 희생분리층이 형성되는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이.
  3. 청구항 1에 있어서,
    상기 제1 오믹전극은,
    상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이.
  4. 청구항 3에 있어서,
    상기 제2 반도체 영역 위에 형성되는 제2 오믹전극을 더 포함하고,
    상기 제2 오믹전극은,
    상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이.
  5. 지지기판;
    상기 지지기판 위에 형성되는 접합층;
    상기 접합층 위에 형성되는 제1 오믹전극; 및
    상기 제1 오믹전극 위에 형성되어 광을 생성하는 발광부를 포함하고,
    상기 발광부는,
    제2 도전성을 가지는 제2 반도체 영역과, 상기 제2 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제1 도전성을 가지는 제1 반도체 영역을 포함하는, 반도체 발광 소자용 에피택시 다이.
  6. 청구항 5에 있어서,
    상기 지지기판과 상기 접합층 사이에는,
    상기 지지기판의 제거 시 희생되는 희생분리층이 형성되는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이.
  7. 청구항 5에 있어서,
    상기 제1 오믹전극은,
    상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이.
  8. 청구항 7에 있어서,
    상기 제1 반도체 영역 위에 형성되는 제2 오믹전극을 더 포함하고,
    상기 제2 오믹전극은,
    상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이.
  9. 성장기판 위에 광을 생성하는 발광부를 형성시키는 발광부 형성단계;
    상기 발광부 위에 제1 오믹전극을 형성시키는 제1 전극형성단계;
    상기 제1 오믹전극 위에 에피택시 보호층을 형성시키는 보호층 형성단계;
    접합층을 통해 지지기판과 에피택시 보호층을 접합시키는 접합단계;
    상기 성장기판을 제거하는 제거단계를 포함하고,
    상기 발광부는,
    제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제2 도전성을 가지는 제2 반도체 영역을 포함하는, 반도체 발광 소자용 에피택시 다이의 제조 방법.
  10. 청구항 9에 있어서,
    상기 접합단계는,
    상기 지지기판 위에 희생분리층을 형성시킨 후, 접합층을 통해 상기 희생분리층과 상기 에피택시 보호층을 접합시키는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이의 제조 방법.
  11. 청구항 9에 있어서,
    상기 제1 오믹전극은,
    상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이.
  12. 청구항 11에 있어서,
    상기 제거단계 이후에,
    상기 제2 반도체 영역 위에 제2 오믹전극을 형성시키는 제2 전극형성단계를 더 포함하고,
    상기 제2 오믹전극은,
    상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이의 제조 방법.
  13. 성장기판 위에 광을 생성하는 발광부를 형성시키는 발광부 형성단계;
    상기 발광부 위에 에피택시 보호층을 형성시키는 보호층 형성단계;
    접착층을 통해 임시기판과 에피택시 보호층을 접착시키는 접착단계;
    상기 성장기판을 제거하는 제1 제거단계;
    상기 성장기판이 제거된 상기 발광부의 표면에 제1 오믹전극을 형성시키는 제1 전극형성단계;
    접합층을 통해 지지기판과 제1 오믹전극을 접합시키는 접합단계; 및
    임시기판을 제거하고, 접착층과 에피택시 보호층을 식각하여 제거하는 제2 제거단계를 포함하고,
    상기 발광부는,
    제2 도전성을 가지는 제2 반도체 영역과, 상기 제2 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제1 도전성을 가지는 제1 반도체 영역을 포함하는, 반도체 발광 소자용 에피택시 다이의 제조 방법.
  14. 청구항 13에 있어서,
    상기 접착단계는,
    상기 임시기판 위에 희생분리층을 형성시킨 후, 접착층을 통해 상기 희생분리층과 상기 에피택시 보호층을 접착시키고,
    상기 접합단계는,
    상기 지지기판 위에 희생분리층을 형성시킨 후, 접합층을 통해 상기 희생분리층과 상기 제1 오믹전극을 접합시키는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이의 제조 방법.
  15. 청구항 13에 있어서,
    상기 제1 오믹전극은,
    상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이.
  16. 청구항 15에 있어서,
    상기 제2 제거단계 이후에,
    상기 제1 반도체 영역 위에 제2 오믹전극을 형성시키는 제2 전극형성단계를 더 포함하고,
    상기 제2 오믹전극은,
    상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 에피택시 다이의 제조 방법.
  17. 지지기판;
    상기 지지기판 위에 형성되는 접합층;
    상기 접합층 위에 형성되는 에피택시 보호층;
    상기 에피택시 보호층 위에 형성되는 제1 오믹전극;
    상기 제1 오믹전극 위에 형성되어 광을 생성하는 발광부; 및
    상기 발광부 위에 형성되는 제2 오믹전극을 포함하고,
    상기 발광부는,
    제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제2 도전성을 가지는 제2 반도체 영역을 포함하고,
    상기 제2 오믹전극과 상기 발광부는,
    일측이 식각됨으로써 상기 제1 오믹전극이 외부에 노출되는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이.
  18. 청구항 17에 있어서,
    상기 지지기판과 상기 접합층 사이에는,
    상기 지지기판의 분리 시 희생되는 희생분리층이 형성되는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이.
  19. 청구항 17에 있어서,
    상기 제1 오믹전극은,
    상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되고,
    상기 제2 오믹전극은,
    상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이.
  20. 지지기판;
    상기 지지기판 위에 형성되는 접합층;
    상기 에피택시 보호층 위에 형성되는 제1 오믹전극;
    상기 제1 오믹전극 위에 형성되어 광을 생성하는 발광부; 및
    상기 발광부 위에 형성되는 제2 오믹전극을 포함하고,
    상기 발광부는,
    제2 도전성을 가지는 제2 반도체 영역과, 상기 제2 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제1 도전성을 가지는 제1 반도체 영역을 포함하고,
    상기 제2 오믹전극과 상기 발광부는,
    일측이 식각됨으로써 상기 제1 오믹전극이 외부에 노출되는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이.
  21. 청구항 20에 있어서,
    상기 지지기판과 상기 접합층 사이에는,
    상기 지지기판의 분리 시 희생되는 희생분리층이 형성되는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이.
  22. 청구항 20에 있어서,
    상기 제1 오믹전극은,
    상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되고,
    상기 제2 오믹전극은,
    상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이.
  23. 성장기판 위에 광을 생성하는 발광부를 형성시키는 발광부 형성단계;
    상기 발광부 위에 제1 오믹전극을 형성시키는 제1 전극형성단계;
    상기 제1 오믹전극 위에 에피택시 보호층을 형성시키는 보호층 형성단계;
    접합층을 통해 지지기판과 에피택시 보호층을 접합시키는 접합단계;
    상기 성장기판을 제거하는 제거단계;
    상기 발광부의 일측을 식각하여 상기 제1 오믹전극을 외부에 노출시키는 식각단계; 및
    식각된 상기 발광부 위에 제2 오믹전극을 형성시키는 제2 전극형성단계를 포함하고,
    상기 발광부는,
    제1 도전성을 가지는 제1 반도체 영역과, 상기 제1 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제2 도전성을 가지는 제2 반도체 영역을 포함하는, 반도체 발광 소자용 칩 다이의 제조 방법.
  24. 청구항 23에 있어서,
    상기 접합단계는,
    상기 지지기판 위에 희생분리층을 형성시킨 후, 접합층을 통해 상기 희생분리층과 상기 에피택시 보호층을 접합시키는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이의 제조 방법.
  25. 청구항 23에 있어서,
    상기 제1 오믹전극은,
    상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되고,
    상기 제2 오믹전극은,
    상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이의 제조 방법.
  26. 성장기판 위에 광을 생성하는 발광부를 형성시키는 발광부 형성단계;
    상기 발광부 위에 에피택시 보호층을 형성시키는 보호층 형성단계;
    접착층을 통해 임시기판과 에피택시 보호층을 접착시키는 접착단계;
    상기 성장기판을 제거하는 제1 제거단계;
    상기 성장기판이 제거된 상기 발광부의 표면에 제1 오믹전극을 형성시키는 제1 전극형성단계;
    접합층을 통해 지지기판과 제1 오믹전극을 접합시키는 접합단계; 및
    임시기판을 제거하고, 접착층과 에피택시 보호층을 식각하여 제거하는 제2 제거단계;
    상기 발광부의 일측을 식각하여 상기 제1 오믹전극을 외부에 노출시키는 식각단계; 및
    식각된 상기 발광부 위에 제2 오믹전극을 형성시키는 제2 전극형성단계를 포함하고,
    상기 발광부는,
    제2 도전성을 가지는 제2 반도체 영역과, 상기 제2 반도체 영역 위에 형성되며 전자와 정공의 재결합을 이용하여 광을 생성하는 활성 영역과, 상기 활성 영역 위에 형성되며 제1 도전성을 가지는 제1 반도체 영역을 포함하는, 반도체 발광 소자용 칩 다이의 제조 방법.
  27. 청구항 26에 있어서,
    상기 접착단계는,
    상기 임시기판 위에 희생분리층을 형성시킨 후, 접착층을 통해 상기 희생분리층과 상기 에피택시 보호층을 접착시키고,
    상기 접합단계는,
    상기 지지기판 위에 희생분리층을 형성시킨 후, 접합층을 통해 상기 희생분리층과 상기 제1 오믹전극을 접합시키는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이의 제조 방법.
  28. 청구항 23에 있어서,
    상기 제1 오믹전극은,
    상기 제2 반도체 영역에 음극 오믹접촉(n-ohmic contact)되어 전기적으로 연결되고,
    상기 제2 오믹전극은,
    상기 제1 반도체 영역에 양극 오믹접촉(p-ohmic contact)되어 전기적으로 연결되는 것을 특징으로 하는, 반도체 발광 소자용 칩 다이의 제조 방법.
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