KR20100049055A - 반도체 소자의 분리 - Google Patents

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쉬 유안
제니 람
시밍 린
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Abstract

반도체 소자 제조 방법이 개시된다. 본 방법은, 복수의 에피택셜층이 마운트된 기판을 제공하는 단계와 상기 복수의 에피택셜층을 온전한 상태로 유지한 상태에서 상기 복수의 에피택셜층으로부터 상기 기판을 분리하는 단계를 포함한다. 본 방법은 상기 복수의 에피택셜층의 전기적, 광학적 및 기계적 특성을 보존한다.

Description

반도체 소자의 분리{SEPARATION OF SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자의 분리에 관한 것으로, 전적으로는 아니지만, 특히 사파이어 기판 제거 후 반도체 소자의 분리에 관한 것이다.
LED(light emitting didode), 레이저 다이오드, 포토 디텍터(detector), 트랜지스터, 스위치 등과 같은 GaN 반도체 소자는 많은 분야에서 널리 사용되고 있다. 대표적인 분야로, 교통 신호, 이동전화 디스플레이 백라이트, LCD(liquid crystal display) 백라이트, 카메라 플래시 라이트 등이 있다. LED, 레이저 다이오드 또는 레이저 광원으로 사용하기 위한 갈륨 나이트라이드 반도체는 제조할 때 비교적 생산성이 낮다. 또한, 공지 기술은 최적화되지 않은 광 출력을 갖는 반도체 소자를 만든다. 나아가, 제 2 기판을 형성하는데 있어서, 와핑(warping)으로 인하여 그리고 특히 제 1 기판의 제거 후 제 2 기판을 통한 다이싱(dicing)으로 인하여, 제 2 기판을 다루는데 매우 어려움이 있다.
일 측면에 따른 반도체 소자 제조 방법이 제공된다. 본 방법은 복수의 에피택셜층이 마운트된 기판을 제공하는 단계와, 상기 복수의 에피택셜층이 온전한 상태를 유지하는 상태에서 상기 복수의 에피택셜층으로부터 상기 기판을 분리하는 단계를 포함한다. 본 방법은 복수의 에피택셜층의 전기적, 광학적 및 기계적 특성을 보존한다.
기판 분리 다음에, 트렌치 에칭에 의해 소자 격리의 제 1 단계가 수행된다. 기판 분리 다음에 메사가 형성될 수 있고, 상기 트렌치 에칭은 각 메사의 모서리를 따라 수행될 수 있다. 상기 메사는 상기 트렌치에 의해 정의된 영역에 형성될 수 있다. 상기 트렌치 에칭은 상기 에피택셜층을 통해 이루어질 수 있다.
상기 소자 격리의 제 1 단계 이후에, 본 방법은 패드 에칭 단계를 더 포함할 수 있다. 패드 에칭 후 다이 격리의 마지막 단계가 수행될 수 있다.
다이 격리의 제 1 단계 이전에, 상기 에칭 공정 동안 상기 복수의 에피택셜층의 n-타입 층의 영역을 보호하기 위해 포토레지스트층이 도포될 수 있다. 상기 다이 격리의 제 1 단계에 이어서, 제 1 절연층이 상기 메사 주위에 노출될 수 있고, 상기 포토레지스트층이 제거될 수 있다. 제 2 절연층이 상기 제 1 절연층의 노출 표면과 상기 에피택셜층의 측면 그리고 상기 에피택셜층의 중앙에 도포될 수 있다. 상기 제 2 절연층의 적어도 일부를 제거하고 상기 에피택셜층의 표면의 일부를 노출시키기 위해 패드 에칭을 할 수 있다. 추가적인 포토레지스트가 상기 제 2 절연층의 노출 표면 및, 상기 에피택셜층의 노출 표면의 에칭을 위한 갭을 남기며 상기 에피택셜층의 노출 표면의 중앙에 도포될 수 있다. 상기 갭을 통해 에칭을 하여 상기 에피택셜층의 노출 표면에 표면 요철을 만들 수 있다. 상기 추가적인 포토레지스트층이 제거될 수 있다. 새로운 포토레지스트층이 도포될 수 있다. 두꺼운 패턴의 끝단을 노출시키기 위해 에칭을 할 수 있다.
다이 격리 후, n-타입 옴 접촉층 어레이가 n-타입 층 위에 형성될 수 있다. 본 방법은 공정의 마지막 단계로서 다이 분리 단계를 더 포함할 수 있다.
본 방법은, 상기 복수의 에피택셜층으로부터 기판을 분리하는 단계 이전에, 상기 복수의 에피택셜층 위에 적어도 하나의 시드층을 형성하는 단계와, 상기 적어도 하나의 시드층 위에 바깥 층을 형성하는 단계를 더 포함할 수 있고, 상기 바깥 층은, 상대적으로 두껍고, 구조적 지지대, 히트싱크, 열방출기, 전류방출기, 상기 반도체 소자용 단자로 이루어진 그룹 중 선택된 적어도 하나를 위한 것일 수 있다.
상기 적어도 하나의 시드층을 형성하는 단계 이전에, (a) 복수의 에피택셜층의 p-타입 층에 p-타입 금속 옴 접촉층을 도포할 수 있고, (b) 상기 p-타입 금속 옴 접촉층 및 상기 p-타입 층 위에 유전층이 도포될 수 있으며, (c) 상기 금속 옴 접촉층으로부터 유전층이 제거될 수 있고, (d) 상기 유전층 및 상기 금속 옴 접촉층 위에 적어도 하나의 시드층이 증착될 수 있다.
상기 (d) 단계 이후에, 그리고 상기 바깥 층을 형성하는 단계 이전에, 상기 적어도 하나의 시드층에 두꺼운 패턴이 도포될 수 있고, 상기 두꺼운 패턴 사이에 상기 바깥 층을 형성할 수 있다. 상기 유전층의 유전 물질은 옥사이드 또는 나이트라이드일 수 있다. 공정의 마지막 단계로서 다이 분리를 할 수 있다.
추가적인 측면에 따른 반도체 소자 제조 방법이 제공된다. 본 방법은 복수의 에피택셜층이 마운트된 기판을 제공하는 단계와, 패턴을 도포하는 단계를 포함한다. 바깥 층이 상기 패턴 사이에 형성된다. 상기 바깥 층은 적어도 0.3 mm 두께이고, 새로운 기판, 구조적 지지대, 히트싱크, 열방출기, 전류방출기 및 상기 반도체 소자용 단자로 이루어진 그룹 중 선택된 적어도 하나를 위한 것이다. 그리고 복수의 에피택셜층으로부터 기판을 분리하는 단계를 포함한다.
상기 바깥 층은 적어도 1 mm 두께 또는 적어도 2 mm 두께일 수 있다.
상기 패턴은 상기 바깥 층에 접착되지 않는 물질이기 때문에 상기 바깥 층은 다이 분리를 위한 다이싱이 필요 없다. 상기 복수의 에피택셜층으로부터 상기 기판을 분리하는 단계는 상기 복수의 에피택셜층을 온전한 상태를 유지하고 상기 복수의 에피택셜층의 전기적, 기계적 및 광학적 특성을 보존하는 상태에서 수행된다. 상기 패턴은 반도체 소자의 개별 소자를 정의한다.
상기 패턴을 도포하는 단계 이전에, 상기 복수의 에피택셜층 위에 적어도 하나의 시드층을 형성하는 단계를 포함할 수 있고, 상기 패턴은 상기 적어도 하나의 시드층 위에 도포된다. 상기 적어도 하나의 시드층을 형성하는 단계 이전에, 상기 복수의 에피택셜층의 p-타입 층에 p-타입 금속 옴 접촉층을 도포할 수 있고, 상기 p-타입 금속 옴 접촉층 및 p-타입 층 위에 유전층을 도포할 수 있다. 상기 유전층은 상기 금속 옴 접촉층으로부터 제거될 수 있다. 상기 적어도 하나의 시드층은 상기 유전층 및 상기 금속 옴 접촉층에 증착될 수 있다.
본 발명을 더욱 잘 이해하고 실제 효과를 쉽게 나타내기 위해서 본 발명의 바람직한 실시예인 제한되지 않는 실시예에 의해 기술되며, 상세한 설명은 첨부된 도면들을 참조하여 기술될 것이다.
도 1은 제조 공정의 제 1 단계에서 반도체의 개략적인 단면도이다.
도 2는 제조 공정의 제 2 단계에서 반도체의 개략적인 단면도이다.
도 3은 제조 공정의 제 3 단계에서 반도체의 개략적인 단면도이다.
도 4는 제조 공정의 제 4 단계에서 반도체의 개략적인 단면도이다.
도 5는 제조 공정의 제 5 단계에서 반도체의 개략적인 단면도이다.
도 6은 제조 공정의 제 6 단계에서 반도체의 개략적인 단면도이다.
도 7은 제조 공정의 제 7 단계에서 반도체의 개략적인 단면도이다.
도 8은 제조 공정의 제 8 단계에서 반도체의 개략적인 단면도이다.
도 9는 제조 공정의 제 9 단계에서 반도체의 개략적인 단면도이다.
도 10은 제조 공정의 제 10 단계에서 반도체의 개략적인 단면도이다.
도 11은 제조 공정의 제 11 단계에서 반도체의 개략적인 단면도이다.
도 12는 제조 공정의 제 12 단계에서 반도체의 개략적인 단면도이다.
도 13은 제조 공정의 제 13 단계에서 반도체의 개략적인 단면도이다.
도 14는 제조 공정의 제 14 단계에서 반도체의 개략적인 단면도이다.
도 15는 제조 공정의 제 15 단계에서 반도체의 개략적인 단면도이다.
도 16은 제조 공정의 제 16 단계에서 반도체의 개략적인 단면도이다.
아래 설명되는 GaN 소자는 사파이어 기판 위에 얇은 반도체층(에피택셜층으로 불림)의 스택으로 구성된 에피택셜(epitaxial) 웨이퍼로부터 제조된다. 에피택셜층의 조성물과 두께는 웨이퍼 설계에 좌우되고, 웨이퍼로부터 제조되는 소자에 의해 방출되는 빛의 색(파장)을 결정한다. 일반적으로 얇은 버퍼층이 먼저 종종 10~30nm 범위의 두께로 사파이어 기판 위에 증착되는데, 이러한 버퍼층은 AIN 또는 GaN일 수 있다. 본 명세서에서 이러한 층은 설명되어 있거나 도시되어 있지 않는다. 얇은 버퍼층의 위에는 상대적으로 두꺼운 다른 버퍼층이 놓일 수 있다. 그 두께는 1 ~ 7 마이크로미터의 범위일 수 있다. 상기 상대적으로 두꺼운 버퍼층에는 예를 들어 GaN, AIGaN, InN, InGaN, AIGaInN 등과 같은 다른 층이 놓인다. 고품질의 웨이퍼를 얻기 위해, 통상적으로 n-타입(type) 층이 버퍼층 위에 증착되고, 이어서 활성 영역이 뒤따른다. 마지막으로, p-타입(type) 도핑층이 증착된다. 상기 활성 영역은 일반적으로 단일 양자 웰 또는 다층 양자 웰로 이루어진 더블 헤테로 구조이고, 광 발생을 위한 것이다. 그러나 상기 활성 영역은 예를 들어 양자점(quantum dot)과 같은 다른 형태일 수 있다. 에피택셜층의 증착은 유기금속 화학기상증착법(MOCVD: metal organic chemical vapor deposition) 또는 분자 빔 에피택시법(MBE: molecular beam epitaxy)에 의한다. 에피택셜 층의 두께는 수 나노미터에서 수 마이크론의 범위에 있다.
공정은 사파이어 기판(4)이 갈륨 나이트라이드(GaN)의 n-타입 층(3), 양자 웰 또는 활성층(2), 그리고 GaN의 p-타입 층(1)을 형성한 후 시작한다. 간단하게, n-타입 층(3)은, 상기 두 버퍼층 그리고 상기 언급된 다른 층들을 포함하는, 활성층(2) 아래의 모든 층을 포함한다. P-타입 층(1)은 상대적으로 얇은, 보통은 1 마이크론이지만, 바람직하게는 1 마이크론 보다 작다. p-금속층(5)은 p-타입 층(1) 위에 도포된다. P-타입 금속층(5)은 니켈-금(NiAu) 또는 다른 적절한 금속일 수 있고, 투명성을 위해 상대적으로 얇은 것이 바람직하다. 대안으로, p-금속층(5)은 반사 특성을 가질 수 있다. 더욱 바람직하게는, p-타입 층(5)은 에피택셜층(1, 2, 3)으로 확산을 방지하거나 최소화하기 위한 확산 방지막으로 기능한다.
그리고 나서, 층(5)을 패터닝하기 위해 표준 포토리소그래피 및 에칭이 사용된다. 이는 금속 층(5) 위에 얇은 포토레지스트층(도 2의 6(a) 층)을 도포하고 이어서 레지스트 노광 및 현상을 함으로써 이루어진다. 레지스트 패턴(6(a))은 금속 층(5)을 에칭하기 위한 에칭 마스크로서 기능한다. 상기 에칭은 습식 화학 에칭 또는 플라즈마 건식 에칭일 수 있다(도 2 참조). 이어서, 상기 포토레지스트(6(a))가 제거된다. p-타입 GaN층(1)의 표면에 남은 상기 패터닝된 층(5)은 p-타입 GaN 층(1)에 대해 옴 접촉층(Ohmic contact layer)으로서 기능할 것이다. 어닐링(annealing)은 층(5)이 패터닝되기 전에 또는 후에 행해진다.
남은 p-금속층 부분(5) 및 p-타입 GaN층(1)(도 3)에 실리콘 다이옥사이드 (SiO2)층(7)이 표준 박막 증착법에 의해 증착된다. 이것은 플라즈마 화학기상증착법(PECVD:plasma enhanced chemical vapor deposition), 스퍼터링(sputtering), 증발법(evaporation), 또는 다른 적절한 기술에 의해 증착될 수 있다.
도 4에 도시된 바와 같이, 제 2 포토레지스트층(6(b))이 옥사이드층(7) 위에 도포된다. 그 레지스트는 패턴닝되고 옥사이드층(7)을 패터닝하기 위한 마스크로서 기능한다. 옥사이드층(7)의 습식 에칭 또는 건식 에칭(플라즈마 에칭)이 수행된다. 포토레지스트(6(b))가 없는 영역(7(a))의 옥사이드(7)는 제거되는 반면, 레지스트(6(b))에 의해 보호되는 옥사이드(7)는 에칭 후에 남아있다. 도 4에 도시된 바와 같이, 패턴닝된 제 2 레지스트층(6(b))은, 잔존하는 SiO2층(7)이 NiAu층(5)을 가로질러 NiAu층(5)의 측면을 따라 p-타입 GaN층(1)까지 뻗어 있도록, 영역에 있어서 NiAu층(5) 보다 크다.
도 5에 도시된 바와 같이, 제 2 레지스트층(6(b))은 제거되고, 시드층 증착이 뒤따른다. 도시된 바와 같이, 시드층(8)은 다른 금속층들, 바람직하게 세 개의 다른 금속층이다. 제 1 시드층(11)은 NiAu층(5)과 SiO2층(7)과 접촉 및 밀착된다. 시드층(11)은 크롬 또는 티타늄일 수 있다. 시드층(11)은 각각 탄탈럼(tantalum) 및 구리의 제 2 층(10) 및 제 3 층(9)이 뒤따른다. 다른 금속이 사용될 수 있다. 제 1 시드층(11)은 바람직하게는 LED에서 생성되는 빛의 반사를 위해 반사율이 우수하다. 제 2 시드층(10)은 그 상부에 위치하는 구리 또는 다른 물질(예를 들어, 제 3 시드층(9)과 같은)이 옴 접촉층(5) 및 반도체 에피택셜층(1, 2, 3)으로 확산되는 것을 방지하기 위한 확산 방지막으로 동작한다. 제 3 시드층(9)은 이어지는 층의 형성을 위한 시딩층(seeding layer)으로 동작한다.
시드층(9, 10, 11)의 열팽창 계수는 GaN의 열팽창 계수 3.17과는 다를 수 있다. 옴 접촉층들(Ni 및 Au)의 열팽창 계수(각각 14.2 및 13.4)가 역시 GaN의 열팽창 계수와 다른 반면, 옴 접촉층들은 상대적으로 얇고(몇 나노미터) GaN 에피택셜층에 심각한 스트레스(stress) 문제를 야기하지 않는다. 그러나, 나중에 더해지는 구리층은 수백 마이크론 정도로 두껍고 이에 따라 심각한 스트레스 문제를 야기한다. 그러므로, 시드층(9, 10, 11)은 스트레스를 버퍼링하기 위해 사용될 수 있다. 이는 다음의 하나 또는 그 이상으로 달성될 수 있다.
(a) 스트레스를 흡수하기 위해 충분한 가요성(flexibility)을 갖음.
(b) 스트레스를 흡수하기 위해 충분한 내부 슬립(internal slip) 특성을 갖음.
(c) 스트레스를 견딜 수 있기 위해 충분한 강도(rigidity)를 갖음.
(d) 차등화된 열팽창 계수를 갖음.
차등화된 열팽창 계수의 경우에 있어서, 제 1 층(11)의 열팽창 계수는 제 2 층(10)의 열팽창 계수보다 작은 것이 바람직하고, 제 2 층(10)의 열팽창 계수는 제 3 층(9)의 열팽창 계수보다 작은 것이 바람직하다. 예를 들어, 제 1 층(11)은 열팽창 계수가 4.9인 크롬(chromium)이고, 제 2 층(10)은 열팽창 계수가 6.3인 탄탈럼(tantalum)이며, 제 3 층(9)은 열팽창 계수가 16.5인 구리일 수 있다. 이와 같이 열팽창 계수를 옴 접촉층(5) 및 SiO2층(7)에서부터 제 3 구리층(9)까지 차등화한다. 시드층(9, 10, 11)의 두께는 에피택셜층(1, 2, 3)에 대한 스트레스가 최소화되는 방식으로 선택된다.
만약 바깥쪽의 구리층(9)이 SiO2층(7)과 옴 접촉층(7)에 직접 도포된다면, 그것들의 열팽창율의 차이는 균열(cracking), 분리, 및/또는 불량을 일으킬 수 있다. 다른 물질, 특히 각기 다른 열팽창 계수를 갖는 금속의 복수의 시드층(9, 10, 11)을 증착함으로써, 열팽창 스트레스는 층(9, 10, 11)을 통해 확산되고, 그 결과로 균열, 분리 및/또는 불량이 낮아진다. 제 1 시드층(11)은 상대적으로 낮은 열팽창 계수의 물질이어야 하는 반면, 마지막 층(9)은 더 높은 열팽창 계수를 갖는다. 만약 중간 층(10)(들)이 있다면, 그 중간 층(들)은 층(11)의 열팽창 계수와 층(9)의 열팽창 계수 사이의 열팽창 계수를 가져야 하고, 제 1 층(11)의 열팽창 계수부터 마지막 층(9)까지의 열팽창 계수는 차등화되어야 한다. 중간 층(10)은 없을 수도 있고, 또는 요구되는 수의 중간 층(10)이 있을 수 있다(제 1, 제 2, 제 3.. 등)
대안으로, 시드층(9, 10, 11)은, 구리층(9)이 p-타입 금속층(5)으로 연결될 수 있도록, 비아(via) 또는 홀(holes)들을 갖는 AIN과 같은 단일 유전층으로 대체될 수 있다.
새로운 기판, 전기접점, 열방출기, 전류방출기, 히트싱크 및 기존 기판(4) 제거 후 지지대로서 역할할 수 있는, 구리와 같은 전도성 금속으로 이루어진 상대적으로 두꺼운 금속층(29)의 패터닝된 도금을 위해, 두꺼운 레지스트 패턴(12)이 표준 포토리소그래피에 의해 바깥 제 3 시드층(9)에 도포되거나 그 제 3 시드층(9) 내에 도포된다(도 6). 두꺼운 금속층(29)은 두꺼운 레지스트(12)에 의해 정의된 그 레지스트(12) 사이의 영역(30)에 형성된다(도 7). 상기 두꺼운 층(29)은 전기도금에 의해 형성될 수 있고, 단일 금속 지지층(29)을 형성하기 위해 상기 두꺼운 레지스트(12) 위에 형성될 수 있다. p-타입 층(1)이 상대적으로 얇듯이, 활성 층(2)에서 발생하는 열은 더 쉽게 상기 두꺼운 층(30)으로 전도될 수 있다. 상기 두꺼운 층(29)은 적절한 두께, 예를 들어 0.3 mm, 1 mm, 2 mm, 또는 2 mm 이상의 두께를 가질 수 있다.
대안으로, 상기 두꺼운 레지스트(12)의 도포 전에, 제 3 시드층(9)은, 두꺼운 포토레지스트(12)의 형성을 위한 메사들(32)(도 6)과 주된 구리 층(29)의 도금(도 7) 사이의 길(31)의 중앙에서 부분적으로 에칭될 수 있다. 이는 향상된 접착력의 이점을 갖는다.
레지스트(12)는 예를 들어, SU-8 같은 물질일 수 있고, 또는 큰 종횡비 패턴을 형성할 수 있는 다른 물질일 수 있다. 레지스트(12)의 패턴은 소자의 최적의 모양과 사이즈를 규정한다.
그리고 나서, 사파이어 기판(4)의 제거 또는 리프트 오프(lift-off)를 한다(도 8 및 도 9). 소프트 버퍼 물질(33)이 제공되어, 전체 웨이퍼 또는 웨이퍼의 일부 물질, 그리고 사파이어 기판(4)의 노출된 하단 표면(35)을 캡슐화한다. 그 버퍼 물질(33)은 예를 들어, 고무 에멀젼, 실리콘, 에폭시, 에멀젼, 접착제, 열접착제, 크리스탈 본드(Crystal BondTM), 왁스 등일 수 있다.
레이저(37)는, n-타입 GaN층(3)으로부터 사파이어 기판(4)을 분리하기 위해, 기판(4)을 통해 사파이어 기판(4)과 n-타입 GaN층(3) 사이의 계면에 빔(36)을 제공하기 위해 사용된다. 상기 빔(36)은 도시된 바와 같이 분산되거나, 또는 시준될 수 있다. 그 결과, 사파이어 기판(4)은 복수의 에피택셜층으로부터 제거되고, 복수의 에피택셜층은 온전한 상태를 유지한다. 이는 에피택셜층(1, 2, 3)의 전기적, 기계적 그리고 광학적 특성을 보존한다. 그리고 나서, 상기 소프트 버퍼층(33)이 제거된다.
이것은 n-타입 GaN층(3)의 최하단 표면을 노출시킨다. 제거의 품질을 향상시키고 구조적 강도를 향상시키기 위해, 에피택셜층이 온전한 상태를 유지하는 동안 기판(4)의 리프트 오프(lift-off)가 일어나는게 바람직하다. 제거 시점에서 에피택셜층을 온전한 상태로 유지함으로써, 에피택셜층의 전기적, 기계적 및 광학적 특성이 보존된다.
도 10에 도시된 바와 같이, 메사(39)의 모서리(40)를 따라 새롭게 노출된 표면부터 트렌치 에칭을 함으로써 각 개별 소자는 서로 격리(isolation)되는데, 도 12 내지 도 14에 도시된 바와 같이, 에칭 공정 동안 포토레지스트층(41)이 n-타입 GaN층(3) 영역을 보호한다. 이는 메사(39) 주위에 SiO2층(7)이 노출되도록 한다. 그리고 나서, 레지스트(41)가 제거된다.
대안으로, n-타입 층(3)의 최하단 표면은 포토레지스트(12)와 정렬한 위치에서 쪼개질 수 있고, 그리고 다이(dies)가 분리될 수 있다. 이는 레이저 다이오드에게는 이점이다. n-타입 층(3)의 노출된 측의 표면이 상당히 평행하여, 이 때문에 미러를 형성할 수 있고, 많은 양의 내부 전반사를 야기할 수 있기 때문이다. 이는 향상된 그리고 직접적인 광 출력을 위한 광증폭시스템으로서 동작한다.
SiO2로 이루어진 층(42)이, SiO2층(7)의 노출된 표면과, n-타입 GaN층(3)의 측면 그리고 n-타입 GaN층(3)의 중앙에 도포된다(도 11). 그리고 나서, SiO2층을 제거하여 n-타입 층(3)의 표면(13)이 노출되도록 패드 에칭을 한다.
추가적인 레지스트층(43)을 SiO2층(42)의 노출 표면에 도포하고, 그리고 노출 표면(13)의 에칭을 위한 갭(16)을 남기기 위해 노출 표면(13)의 중앙에 상기 추가적인 레지스트층(43)을 도포한다. 상기 갭(16)을 통해 에칭을 하여 노출 표면(13)의 표면 요철(surface texture)를 만든다.
레지스트(43)는 제거되고, 새로운 레지스트층(44)이, 두꺼운 패턴(12)과 나란한 하단 표면을 제외한 모든 노출된 하단 표면에 도포된다. 그리고 나서, 두꺼운 패턴(12)의 끝이 노출될 때까지, SiO2층(42, 7) 및 시드층(8)을 통해 에칭을 한다(도 14) .
이어서, 하나의 금속층 또는 복수의 금속층들(18)이, n-타입 GaN층(3)의 중앙에 갭(17)을 갖도록 하며 레지스트(44) 위에 도포되고, 이에 따라 그 층들(18)은 GaN층(3)에 직접 도포된다(도 15). 층(18)이 부착된 레지스트 층(44)은, 갭(17)이 미리 위치하고 있던 n-타입 GaN층(3)의 중앙(17)에 부착된 층(18)을 남기고 제거된다. 층(18)은 하나 또는 그 이상의 층일 수 있다. 모든 층(18)은 같거나 또는 다를 수 있다. 층(18)들은 각각 예를 들어, 티타늄(18a), 알류미늄(18(b)), 티타늄(18(c)) 및 금(18(d))일 수 있다.
그리고 나서, 두꺼운 구리층(29)이 평평하게 연마된다(도 16). 패턴(12)이 두꺼운 구리층(29)에 접착되어 있지 않기 때문에, 다이(die)들이 물리적 분리에 의해 서로 분리된다. 이것은 두꺼운 층(29)을 개별 소자로 나누기 위한 다이싱 또는 다른 커팅 방법이 요구되지 않는다는 것을 의미한다.
이 방법으로 시드 층(11, 10, 9)과 구리층(29)은 광출력을 증가시키기 위한 반사판으로서 동작하고, 이때, 구리층(29)은 하나의 단자(terminal)가 되며, 그러므로 광출력에 간섭을 일으키지 않는다. 제 2 단자는 n-타입 GaN층(3) 상부의 층(18)이다.
상술한 설명에서 본 발명의 바람직한 형태를 기술하였지만, 당업자는 디자인, 구조에서의 많은 변화 또는 변형은 본 발명을 벗어나지 않으며 가해질 수 있다는 것을 알 것이다.

Claims (28)

  1. 반도체 소자의 제조 방법에 있어서,
    복수의 에피택셜층이 마운트된 기판을 제공하는 단계; 및
    상기 복수의 에피택셜층의 전기적, 기계적 및 광학적 특성을 보존하고 상기 복수의 에피택셜층을 온전한 상태로 유지하며 상기 에피택셜층으로부터 상기 기판을 분리하는 단계;를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판의 분리에 이어서 트렌치 에칭에 의한 소자 격리의 제 1 단계가 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 기판의 분리에 이어서 메사가 형성되고, 각 메사의 모서리를 따라 상기 트렌지 에칭을 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 메사는, 트렌치에 의해 지정된 영역에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4 항 또는 제 5 항에 있어서,
    상기 트렌치 에칭은 상기 에피택셜층을 통해 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 2 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 소자 격리의 제 1 단계 이후에
    패드 에칭 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 패드 에칭 이후에 다이 격리의 마지막 단계가 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 3 항 내지 제 7 항 중 어느 한 항에 있어서,
    다이 격리의 제 1 단계 이전에,
    상기 에칭 공정 동안 상기 복수의 에피택셜층의 n-타입층의 영역을 보호하기 위해 포토레지스트층이 도포되는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 다이 격리의 제 1 단계에 이어서, 제 1 절연층이 상기 메사 주위에 노출되고 상기 포토레지스트층이 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    제 2 절연층이 상기 제 1 절연층의 노출 표면, 상기 에피택셜층의 측면 그리고 상기 에피택셜층의 중앙에 도포되고,
    상기 제 2 절연층의 적어도 일부를 제거하기 위해 패드 에칭을 하여 상기 에피택셜층의 표면의 일부를 노출시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 절연층 및 상기 에피택셜층의 노출 표면의 중앙에 추가적인 포토레지스트층을 도포하여 상기 에피택셜층의 노출 표면의 에칭을 위한 갭을 남기고,
    상기 갭을 통해 에칭을 하여 상기 에피택셜층의 노출 포면의 표면 요철을 생성하는 반도체 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 추가적인 포토레지스트층을 제거하고 새로운 포토레지스트층을 도포하고,
    에칭을 하여 두꺼운 패턴의 끝을 노출시키기는 반도체 소자 제조 방법.
  13. 제 8 항 내지 제 12 항 중 어느 한 항에 있어서,
    다이 격리 이후 n-타입 옴 접촉 어레이를 상기 n-타입 층에 형성하는 반도체 소자 제조 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 복수의 에피택셜층과 상기 기판의 분리 단계 이전에,
    상기 복수의 에피택셜층 위에 적어도 하나의 시드층을 형성하는 단계; 및
    상기 적어도 하나의 시드층 위에, 상대적으로 두꺼운 바깥 층을 형성하는 단계;를 포함하고,
    상기 바깥 층은, 새로운 기판, 지지대, 히트싱크, 열방출기, 전류방출기, 및 상기 반도체 소자용 단자로 이루어진 그룹에서 선택된 적어도 하나에 해당하는 반도체 소자 제조 방법.
  15. 제 14 항에 있어서,
    상기 적어도 하나의 시드층을 형성하는 단계 이전에,
    p-타입 금속 옴 접촉층을 상기 복수의 에피택셜층의 p-타입 층에 도포하는 단계;
    유전층을 상기 p-타입 금속 옴 접속층 및 상기 p-타입 층에 도포하는 단계;
    상기 유전층을 상기 금속 옴 접속층으로부터 제거하는 단계; 및
    상기 적어도 하나의 시드 층을 상기 유전층 및 상기 금속 옴 접촉층에 증착하는 단계;를 더 포함하는 반도체 소자 제조 방법.
  16. 제 14 항에 있어서,
    청구항 12를 인용할 때,
    상기 적어도 하나의 시드층이 증착된 후 그리고 상기 바깥 층을 형성하기 전에,
    상기 두꺼운 패턴을 상기 적어도 하나의 시드층에 도포하고, 상기 바깥 층을 상기 두꺼운 패턴 사이에 형성하는 반도체 소자 제조 방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 유전체의 유전 물질은, 옥사이트(oxide) 및 나이트라이드(nitride)를 포함하는 그룹에서 선택된 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제 13 항에 있어서,
    공정의 마지막 단계로서 다이 분리 단계를 더 포함하는 반도체 소자 제조 방법.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 복수의 에피택셜층과 상기 기판을 분리하기 위해, 상기 기판을 통해 상기 기판 및 상기 복수의 에피택셜층 사이의 계면에 빔을 공급하기 위해 레이저가 사용되고,
    상기 빔은 분산 및 시준을 포함하는 그룹으로부터 선택된 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 반도체 소자 제조 방법에 있어서,
    복수의 에피택셜층이 마운트된 기판을 제공하는 단계;
    상기 복수의 에피택셜층에 패턴을 도포하는 단계;
    상기 패턴 사이에 바깥 층을 형성하는 단계; 및
    상기 복수의 에피택셜층으로부터 상기 기판을 분리하는 단계;를 포함하고,
    상기 바깥 층은 적어도 0.3 mm 두께이고, 새로운 기판, 지지대, 히트 싱크, 열방출기, 전류 방출기, 및 상기 반도체 소자용 단자로 이루어진 그룹 중 선택된 적어도 하나에 해당하는 반도체 소자 제조 방법.
  21. 제 20 항에 있어서,
    상기 바깥 층은 적어도 1mm 두께인 반도체 소자 제조 방법.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 바깥 층은 적어도 2mm 두께인 반도체 소자 제조 방법.
  23. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 패턴은, 상기 바깥 층이 다이(die) 분리를 위한 다이싱이 필요하지 않도록 상기 바깥 층에 부착되지 않는 물질인 것을 특징으로 하는 반도체 소자 제조 방법.
  24. 제 20 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 복수의 에피택셜층으로부터 기판을 분리하는 단계는, 상기 복수의 에피택셜층을 온전한 상태로 유지하고 그 복수의 에피택셜층의 전기적, 기계적 및 광학적 특성을 보존하며 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  25. 제 20 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 패턴은, 반도체 소자의 각 소자를 정의하는 것을 특징으로 하는 반도체 소자 제조 방법.
  26. 제 20 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 패턴을 도포하는 단계 이전에,
    상기 복수의 에피택셜층 위에 적어도 하나의 시드층을 형성하는 단계를 포함하고,
    상기 패턴이 상기 적어도 하나의 시드층에 도포되는 것을 특징으로 하는 반도체 소자 제조 방법.
  27. 제 26 항에 있어서,
    상기 적어도 하나의 시드층을 형성하는 단계 이전에,
    p-타입 금속 옴 접촉층을 상기 복수의 에피택셜층의 p-타입 층에 도포하는 단계;
    유전층을 상기 p-타입 금속 옴 접촉층 및 p-타입 층 위에 도포하는 단계;
    상기 금속 옴 접촉층으로부터 상기 유전층을 제거하는 단계;
    상기 적어도 하나의 시드층을 상기 유전층 및 상기 금속 옴 접촉층에 증착하는 단계;를 포함하는 반도체 소자 제조 방법.
  28. 제 20 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 복수의 에피택셜층과 상기 기판을 분리하기 위해, 상기 기판을 통해 상기 기판 및 상기 복수의 에피택셜층 사이의 계면에 빔을 제공하기 위해 레이저가 사용되고,
    상기 빔은 분산 및 시준을 포함하는 그룹으로부터 선택된 것을 특징으로 하는 반도체 소자 제조 방법.
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