KR20240036641A - 반도체 발광 소자를 포함하는 디스플레이 장치 - Google Patents

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김영도
엄혜선
남주현
장훈
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엘지전자 주식회사
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Abstract

실시예에 따른 디스플레이 장치는, 기판, 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선, 제1 조립 배선 및 제2 조립 배선 상에 배치되고, 개구부 및 컨택부를 갖는 평탄화층, 개구부 내측에 배치되고, 제1 전극이 제1 조립 배선 및 제2 조립 배선에 중첩하는 발광 소자, 평탄화층 상에 배치되고, 발광 소자의 제2 전극과 컨택부를 통해 접촉되는 화소 전극, 복수의 컨택부는 발광 소자가 배치된 영역의 적어도 한 변의 일부와 중첩 될 수 있다.

Description

반도체 발광 소자를 포함하는 디스플레이 장치
디스플레이 장치에 관한 것으로서, 보다 상세하게는 반도체 발광 소자를 이용한 디스플레이 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 디스플레이 장치에는 스스로 광을 발광하는 유기 발광 디스플레이(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 디스플레이(Liquid Crystal Display; LCD), 마이크로-LED 디스플레이 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다. 한편, 반도체 발광 소자를 기판에 전사하는 방법에 있어서, 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
한편, 발광 소자를 유체 내에서 전사하는 경우 조립 배선이 유체에 의해 부식되는 문제가 발생하고 있다. 조립 배선의 부식으로 인해 전기적 단락이 발생될 수 있으며, 조립 불량의 문제가 발생될 수 있다.
과제 추가
실시예의 기술적 과제는 화소 전극의 제조 공정에서 발광 소자 상에 컨택부를 형성하기 위한 공정 마진을 최소화할 수 있는 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 화소 전극과 접촉하는 제2 전극의 금속 영역이 작은 발광 소자를 이용한 해상도가 높은 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 화소 전극과 발광 소자의 단락을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 자가 조립 발광 소자의 이탈을 억제한 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 광 추출 효율을 향상시킨 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 발광 소자의 자가 조립력을 향상시킨 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 패널의 두께가 감소된 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 기술적 과제는 상부전극과 하부전극 간의 쇼트를 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
실시예에 따른 반도체 발광 소자를 포함하는 디스플레이 장치는 기판;
상기 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선; 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 복수의 개구부 및 복수의 컨택부를 갖는 평탄화층; 상기 복수의 개구부 내측에 배치되고, 제1 전극이 상기 제1 조립 배선 및 상기 제2 조립 배선에 중첩하는 발광 소자; 및 상기 평탄화층 상에 배치되고, 상기 발광 소자의 제2 전극과 상기 복수의 컨택부를 통해 접촉되는 복수의 화소 전극을 포함하고, 상기 복수의 컨택부는 상기 발광 소자가 배치된 영역의 적어도 한 변의 일부와 중첩할 수 있다.
또한, 실시예에서 상기 평탄화층은, 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치된 제1 평탄화층; 및 상기 제1 평탄화층 상에 배치된 제2 평탄화층을 포함하고, 상기 제2 평탄화층은 상기 제2 조립 배선의 일부분 및 상기 제2 전극의 일단에 접하고, 상기 제2 전극의 타단은 상기 복수의 화소 전극과 접할 수 있다.
또한, 실시예에서 상기 복수의 개구부는 상기 제1 평탄화층 및 상기 제2 평탄화층에 배치되고, 상기 복수의 컨택부 및 상기 제1 조립 배선 일부분과 중첩하는 제1 개구부; 및 상기 제1 평탄화층에 배치되고, 상기 제2 조립 배선 일부분과 중첩하는 제2 개구부를 포함하고, 상기 제1 개구부는 상기 복수의 화소 전극에 배치된 복수의 홀과 중첩할 수 있다.
또한, 실시예에서, 상기 복수의 컨택부는 상기 제2 평탄화층의 내측벽을 따라 형성된 3면이 이어진 경사부 및 오목부를 포함할 수 있다.
또한, 실시예에서, 상기 복수의 화소 전극 및 상기 제2 평탄화층 상에 배치된 보호층을 포함하고, 상기 발광 소자의 일 측은 상기 제2 평탄화층에 접하고, 상기 발광 소자의 타 측 및 상기 복수의 컨택부는 상기 보호층에 접할 수 있다.
또한, 실시예에서, 상기 제1 평탄화층은 역테이퍼 형상일 수 있다.
또한, 실시예에서, 상기 발광 소자와 상기 제1 평탄화층 사이에 배치되는 절연층을 포함하고, 상기 절연층은 제1 전극의 측면 전체를 덮을 수 있다.
또한, 실시예에서, 상기 제1 평탄화층에 접하며, 상기 복수의 개구부 내측에 배치되는 반사층을 더 포함할 수 있다.
또한, 실시예에서, 상기 제1 조립 배선은 상기 제2 조립 배선과 수직으로 중첩되고, 상기 제2 조립 배선은 상기 제1 조립 배선과 수직으로 중첩되는 영역에 전극 홀을 포함할 수 있다.
또한, 실시예에서, 상기 제1 조립 배선은 제1 도전층을 포함하고, 상기 제2 조립 배선은 제2 도전층을 포함하며, 상기 제1 및 제2 도전층은 상기 복수의 개구부와 수직으로 중첩하지 않을 수 있다.
또한, 실시예에 따른 반도체 발광 소자를 포함하는 디스플레이 장치는 기판; 상기 기판 상에 배치된 조립 배선; 상기 조립 배선 상에 배치되는 발광 소자; 상기 발광 소자 상에 배치되고, 복수의 홀을 갖는 복수의 화소 전극; 상기 조립 배선 상에 배치되고, 상기 발광 소자의 일 측과 중첩하는 평탄화층;
상기 발광 소자의 타 측에 배치된 제1 개구부; 및 상기 발광 소자의 일 측에 배치된 제2 개구부를 포함하고, 상기 복수의 홀은 상기 제1 개구부에 배치될 수 있다.
또한, 실시예에서, 상기 복수의 화소 전극은 상기 제1 개구부와 중첩하는 복수의 컨택부를 포함하고, 상기 복수의 컨택부는 경사부 및 오목부로 이루어지고, 상기 경사부는 상기 평탄화층의 내측벽을 따라 배치된 3면이 이어진 영역이고, 상기 오목부는 상기 발광 소자와 상기 복수의 화소 전극이 접하는 영역일 수 있다.
또한, 실시예에서, 상기 발광 소자의 제1 전극은 상기 조립 배선과 접하고, 상기 발광 소자의 제2 전극은 상기 복수의 컨택부를 통해 상기 복수의 화소 전극과 접하며, 상기 복수의 컨택부는 상기 발광 소자가 배치된 영역의 적어도 한 변의 일부와 중첩될 수 있다.
또한, 실시예에서, 상기 복수의 컨택부는 상기 복수의 홀과 접할 수 있다.
또한, 실시예에서, 상기 평탄화층은, 상기 조립 배선 상에 배치된 제1 평탄화층; 및 상기 제1 평탄화층 상에 배치된 제2 평탄화층을 포함하고, 상기 제2 평탄화층 및 상기 복수의 화소 전극 상에 보호층이 배치되고, 상기 발광 소자의 일측에 상기 제2 평탄화층이 접하고, 상기 발광 소자의 타측에 상기 보호층이 접할 수 있다.
실시예에 의하면 화소 전극과 발광 소자가 접촉하는 컨택부가 발광 소자가 배치된 영역의 가운데가 아닌 한쪽으로 치우친 영역에 형성되도록 평탄화층을 배치함으로써, 컨택부를 다양하게 형성 가능한 기술적 효과가 있다.
또한, 실시예는 발광 소자 상에 화소 전극의 공정 마진을 최소화하여, 마이크로 발광 소자를 이용한 고해상도 디스플레이 장치를 제공할 수 있는 기술적 효과가 있다.
또한, 실시예는 평탄화층 및 보호층의 배열에 의해 발광 소자의 이탈에 의한 불량이 발생하는 것을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 발광 소자의 쇼트(short) 불량을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 화소 전극(PE)의 공정 마진을 최소화할 수 있어, 마이크로 발광 소자를 이용한 고해상도 디스플레이 장치의 신뢰성을 향상시킬 수 있는 기술적 효과가 있다.
또한, 실시예는 조립 홀과 도전층이 중첩하지 않아서 패널의 두께가 감소될 수 있는 기술적 효과가 있다.
또한, 실시예는 조립 배선의 수직 중첩을 통해, 발광 소자에 대한 조립력을 향상시킬 수 있는 기술적 효과가 있다.
또한, 실시예는 반사층을 이용하여 광 추출 효율을 향상시킬 수 있는 기술적 효과가 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2는 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다.
도 3은 도 2의 III-III'에 따른 단면도이다.
도 4a 및 도 4b는 복수의 발광 소자를 자가 조립하는 공정을 설명하기 위한 공정도들이다.
도 4c는 복수의 발광 소자의 자가 조립에 사용되는 원장 기판의 개략적인 평면도이다.
도 5는 제2 실시예에 따른 디스플레이 장치의 단면도이다.
도 6은 제3 실시예에 따른 디스플레이 장치의 단면도이다.
도 7은 제4 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다.
도 8은 제5 실시예에 따른 디스플레이 장치의 단면도이다.
도 9는 제6 실시예에 따른 디스플레이 장치의 단면도이다.
도 10은 제6 실시예에 따른 디스플레이 장치의 일부분을 확대한 사시도이다.
도 11은 제7 실시예에 따른 디스플레이 장치의 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하에서는 도면을 참조하여 실시예에 대해 설명하기로 한다.
도 1은 실시예에 따른 디스플레이 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 디스플레이 장치(100)의 다양한 구성 요소 중 기판(110) 및 복수의 서브 화소(SP)만을 도시하였다.
기판(110)은 디스플레이 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 복수의 서브 화소(SP)가 배치되어 영상이 표시되는 영역이다. 복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자(LED) 및 구동 회로가 형성된다. 예를 들어, 복수의 서브 화소(SP)는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소 및/또는 백색 서브 화소 등을 포함할 수 있으며, 이에 제한되는 것은 아니다. 이하에서는 복수의 서브 화소(SP)가 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소를 포함하는 것으로 가정하여 설명하기로 하나, 이에 제한되는 것은 아니다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소(SP)를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 구동 회로 등이 배치될 수 있다. 한편, 비표시 영역(NA)은 기판(110)의 배면, 즉, 서브 화소(SP)가 없는 면에 위치되거나 생략될 수도 있으며, 도면에 도시된 바에 제한되지 않는다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다.
이하에서는 복수의 서브 화소(SP)에 대한 보다 상세한 설명을 위해 도 2 및 도 3을 함께 참조한다.
도 2는 실시예에 따른 디스플레이 장치의 개략적인 확대 평면도이다. 도 3은 도 2의 III-III'에 따른 단면도이다. 도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치(100)는, 복수의 스캔 배선(SL), 복수의 데이터 배선(DL), 복수의 고전위 전원 배선(VDD), 복수의 조립 배선(120), 복수의 기준 배선(RL) 및 블랙 매트릭스(BM)와 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(ST), 발광 소자(LED), 차광층(LS), 버퍼층(111), 게이트 절연층(112), 복수의 패시베이션층(113, 115, 116), 복수의 평탄화층(114, 117, 118), 연결 전극(CE), 복수의 화소 전극(PE), 복수의 홀(H1) 및 복수의 컨택부(Ca)등을 포함할 수 있다.
도 2 및 도 3을 참조하면, 복수의 데이터 배선(DL), 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 제2 층(VDD2), 복수의 기준 배선(RL) 및 복수의 조립 배선(120)은 복수의 서브 화소(SP) 사이에서 열 방향으로 연장되고, 복수의 스캔 배선(SL) 및 고전위 전원 배선(VDD)의 제3 층(VDD3)은 복수의 서브 화소(SP) 사이에서 행 방향으로 연장될 수 있다. 그리고 복수의 서브 화소(SP) 각각에는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST)가 배치될 수 있다.
먼저, 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 차광층(LS)이 기판(110) 상에 배치될 수 있다.
고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 각각으로 고전위 전원 전압을 전달하는 배선이다. 복수의 고전위 전원 배선(VDD)은 고전위 전원 전압을 복수의 서브 화소(SP) 각각의 제2 트랜지스터(TR2)로 전달할 수 있다.
한편, 복수의 고전위 전원 배선(VDD)은 단층 또는 복수의 층으로 이루어질 수 있으며, 이하에서는 설명의 편의를 위해 복수의 고전위 전원 배선(VDD)이 복수의 층으로 이루어진 것으로 가정하여 설명하기로 한다.
고전위 전원 배선(VDD)은 복수의 제1 층(VDD1) 및 복수의 제2 층(VDD2)과 이들을 연결하는 복수의 제3 층(VDD3)을 포함한다. 제1 층(VDD1)은 복수의 서브 화소(SP) 각각의 사이에서 열 방향으로 연장될 수 있다.
차광층(LS)이 기판(110) 상에서 복수의 서브 화소(SP) 각각에 배치될 수 있다. 차광층(LS)은 기판(110) 하부에서 후술할 제2 트랜지스터(TR2)의 제2 액티브층(ACT2)으로 입사하는 광을 차단하여, 누설 전류를 최소화할 수 있다.
버퍼층(111)이 고전위 전원 배선(VDD)의 제1 층(VDD1) 및 차광층(LS) 상에 배치될 수 있다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
복수의 스캔 배선(SL), 복수의 기준 배선(RL), 복수의 데이터 배선(DL), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST)가 버퍼층(111) 상에 배치될 수 있다.
먼저, 제1 트랜지스터(TR1)가 복수의 서브 화소(SP) 각각에 배치될 수 있다. 제1 트랜지스터(TR1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. 제1 액티브층(ACT1)이 버퍼층(111) 상에 배치될 수 있다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)이 제1 액티브층(ACT1) 상에 배치될 수 있다. 게이트 절연층(112)은 제1 액티브층(ACT1)과 제1 게이트 전극(GE1)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(GE1)이 게이트 절연층(112) 상에 배치될 수 있다. 제1 게이트 전극(GE1)은 스캔 배선(SL)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(113)이 제1 게이트 전극(GE1) 상에 배치될 수 있다. 제1 패시베이션층(113)에는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제1 액티브층(ACT1)에 접속하기 위한 컨택홀이 형성된다. 제1 패시베이션층(113)은 제1 패시베이션층(113) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 액티브층(ACT1)과 전기적으로 연결되는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 제1 패시베이션층(113) 상에 배치될 수 있다. 제1 드레인 전극(DE1)은 데이터 배선(DL)에 연결될 수 있고, 제1 소스 전극(SE1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)에 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 실시예에서는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각이 제2 게이트 전극(GE2) 및 데이터 배선(DL)과 연결된 것으로 설명하였으나, 트랜지스터의 타입에 따라 제1 소스 전극(SE1)이 데이터 배선(DL)에 연결되고, 제1 드레인 전극(DE1)이 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)에 연결될 수 있으며, 이에 제한되지 않는다.
제1 트랜지스터(TR1)는 제1 게이트 전극(GE1)이 스캔 배선(SL)에 연결되어, 스캔 신호에 따라 턴 온(Turn-on) 또는 턴 오프(Turn-off) 될 수 있다. 제1 트랜지스터(TR1)는 스캔 신호에 기초하여 데이터 전압을 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)으로 전달할 수 있고, 스위칭 트랜지스터로 지칭될 수 있다.
한편 제1 게이트 전극(GE1)과 함께 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)이 게이트 절연층(112) 상에서 배치될 수 있다. 복수의 데이터 배선(DL) 및 기준 배선(RL)은 제1 게이트 전극(GE1)과 동일 물질 및 동일 공정으로 형성될 수 있다. 복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 각각으로 데이터 전압을 전달하는 배선이다. 복수의 데이터 배선(DL)은 데이터 전압을 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1)로 전달할 수 있다. 예를 들어, 복수의 데이터 배선(DL)은 적색 서브 화소(SPR)로 데이터 전압을 전달하는 데이터 배선(DL), 녹색 서브 화소(SPG)로 데이터 전압을 전달하는 데이터 배선(DL) 및 청색 서브 화소(SPB)로 데이터 전압을 전달하는 데이터 배선(DL)으로 이루어질 수 있다.
복수의 기준 배선(RL)은 복수의 서브 화소(SP) 각각으로 기준 전압을 전달하는 배선이다. 복수의 기준 배선(RL)은 기준 전압을 복수의 서브 화소(SP) 각각의 제3 트랜지스터(TR3)로 전달할 수 있다.
제2 트랜지스터(TR2)가 복수의 서브 화소(SP) 각각에 배치될 수 있다. 제2 트랜지스터(TR2)는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다. 제2 액티브층(ACT2)이 버퍼층(111) 상에 배치될 수 있다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)이 제2 액티브층(ACT2) 상에 배치되고, 게이트 절연층(112) 상에 제2 게이트 전극(GE2)이 배치된다. 제2 게이트 전극(GE2)은 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(113)이 제2 게이트 전극(GE2) 상에 배치되고, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)이 제1 패시베이션층(113) 상에 배치될 수 있다. 제2 소스 전극(SE2)은 제2 액티브층(ACT2)과 전기적으로 연결된다. 제2 드레인 전극(DE2)은 제2 액티브층(ACT2)과 전기적으로 연결되는 동시에 고전위 전원 배선(VDD)과 전기적으로 연결된다. 제2 드레인 전극(DE2)은 고전위 전원 배선(VDD)의 제1 층(VDD1)과 제2 층(VDD2) 사이에 배치되어 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다.
제2 트랜지스터(TR2)는 제2 게이트 전극(GE2)이 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 연결되어, 제1 트랜지스터(TR1)의 턴 온 시 전달되는 데이터 전압에 의해 턴 온 될 수 있다. 그리고 턴 온 된 제2 트랜지스터(TR2)는 고전위 전원 배선(VDD)으로부터의 고전위 전원 전압에 기초하여 구동 전류를 발광 소자(LED)로 전달할 수 있으므로, 구동 트랜지스터로 지칭될 수 있다.
제3 트랜지스터(TR3)가 복수의 서브 화소(SP) 각각에 배치될 수 있다. 제3 트랜지스터(TR3)는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다. 제3 액티브층(ACT3)이 버퍼층(111) 상에 배치될 수 있다. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112)이 제3 액티브층(ACT3) 상에 배치되고, 제3 게이트 전극(GE3)이 게이트 절연층(112) 상에 배치될 수 있다. 제3 게이트 전극(GE3)은 스캔 배선(SL)과 연결되고, 제3 트랜지스터(TR3)는 스캔 신호에 의해 턴 온 또는 턴 오프 될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
다만, 제3 게이트 전극(GE3) 및 제1 게이트 전극(GE1)이 동일한 스캔 배선(SL)에 연결된 것으로 설명하였으나, 제3 게이트 전극(GE3)은 제1 게이트 전극(GE1)과 서로 다른 스캔 배선(SL)에 연결될 수도 있으며, 이에 제한되지 않는다.
제1 패시베이션층(113)이 제3 게이트 전극(GE3) 상에 배치되고, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 제1 패시베이션층(113) 상에 배치될 수 있다. 제3 소스 전극(SE3)은 제2 소스 전극(SE2)과 일체로 형성되어, 제3 액티브층(ACT3)과 전기적으로 연결되는 동시에 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 그리고 제3 드레인 전극(DE3)은 기준 배선(RL)과 전기적으로 연결될 수 있다.
구동 트랜지스터인 제2 트랜지스터(TR2)의 제2 소스 전극(SE2), 기준 배선(RL) 및 스토리지 커패시터(ST)와 전기적으로 연결된 제3 트랜지스터(TR3)는 센싱 트랜지스터로 지칭될 수 있다.
스토리지 커패시터(ST)가 복수의 서브 화소(SP) 각각에 배치될 수 있다. 스토리지 커패시터(ST)는 제1 커패시터 전극(ST1) 및 제2 커패시터 전극(ST2)을 포함한다. 스토리지 커패시터(ST)는 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이에 연결되고, 전압을 저장하여 발광 소자(LED)가 발광하는 동안 제2 트랜지스터(TR2)의 게이트 전극의 전압 레벨을 일정하게 유지시킬 수 있다.
제1 커패시터 전극(ST1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2)과 일체로 이루어질 수 있다. 이에, 제1 커패시터 전극(ST1)은 제2 트랜지스터(TR2)의 제2 게이트 전극(GE2) 및 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.
제2 커패시터 전극(ST2)이 제1 패시베이션층(113)을 사이에 두고 제1 커패시터 전극(ST1) 상에 배치될 수 있다. 제2 커패시터 전극(ST2)은 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)이자 제3 트랜지스터(TR3)의 제3 소스 전극(SE3)과 일체로 이루어질 수 있다. 따라서, 제2 커패시터 전극(ST2)은 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)와 전기적으로 연결될 수 있다.
한편, 복수의 스캔 배선(SL)이 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 제2 커패시터 전극(ST2)과 함께 제1 패시베이션층(113) 상에 배치될 수 있다.
복수의 스캔 배선(SL)은 복수의 서브 화소(SP) 각각으로 스캔 신호를 전달하는 배선이다. 복수의 스캔 배선(SL)은 스캔 신호를 복수의 서브 화소(SP) 각각의 제1 트랜지스터(TR1)로 전달할 수 있다. 예를 들어, 복수의 스캔 배선(SL) 각각은 행 방향으로 연장되며, 동일 행에 배치된 복수의 서브 화소(SP)로 스캔 신호를 전달할 수 있다.
다음으로, 오버 코팅층(114)이 복수의 스캔 배선(SL), 복수의 기준 배선(RL), 복수의 데이터 배선(DL), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(ST) 상에 배치될 수 있다. 오버 코팅층(114)은 복수의 트랜지스터가 배치된 기판(110)의 상부를 평탄화할 수 있다. 오버 코팅층(114)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 패시베이션층(115)이 오버 코팅층(114) 상에 배치된다. 제2 패시베이션층(115)은 제2 패시베이션층(115) 하부의 구성을 보호하고, 제2 패시베이션층(115) 상에 형성되는 구성의 점착력을 향상시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
고전위 전원 배선(VDD)의 제2 층(VDD2), 복수의 조립 배선(120) 중 복수의 제1 조립 배선(121) 및 연결 전극(CE)이 제2 패시베이션층(115) 상에 배치될 수 있다.
먼저, 복수의 조립 배선(120)은 디스플레이 장치(100)의 제조 시 복수의 발광 소자(LED)를 정렬하기 위한 전기장을 발생시키고, 디스플레이 장치(100)의 구동 시 복수의 발광 소자(LED)로 저전위 전원 전압을 공급하는 배선이다. 이에, 조립 배선(120)은 저전위 전원 배선으로 지칭될 수 있다. 복수의 조립 배선(120)은 동일한 라인에 배치된 복수의 서브 화소(SP)를 따라 열 방향으로 배치된다. 복수의 조립 배선(120)은 동일 열에 배치된 복수의 서브 화소(SP)에 중첩하도록 배치될 수 있다. 예를 들어, 동일 열에 배치된 적색 서브 화소(SPR)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치되고, 녹색 서브 화소(SPG)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치되며, 청색 서브 화소(SPB)에 하나의 제1 조립 배선(121) 및 제2 조립 배선(122)이 배치될 수 있다.
복수의 조립 배선(120)은 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)을 포함한다. 디스플레이 장치(100) 구동 시, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에는 동일한 저전위 전압이 교류로 인가될 수 있다. 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 교대로 배치될 수 있다. 그리고 복수의 서브 화소(SP) 각각에서 하나의 제1 조립 배선(121) 및 하나의 제2 조립 배선(122)은 서로 인접하게 배치될 수 있다.
복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 도전성 물질, 예를 들어, 구리(Cu) 및 크롬(Cr) 등의 물질로 이루어질 수 있으며, 이에 제한되는 것은 아니다.
복수의 제1 조립 배선(121)은 제1 도전층(121a) 및 제1 클래드층(121b)을 포함한다. 제1 도전층(121a)은 제2 패시베이션층(115) 상에 배치될 수 있다. 제1 클래드층(121b)은 제1 도전층(121a)에 접할 수 있다. 예를 들어, 제1 클래드층(121b)은 제1 도전층(121a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제1 도전층(121a)은 제1 클래드층(121b)보다 두꺼운 두께를 가질 수 있다.
제1 클래드층(121b)은 제1 도전층(121a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(100) 제조 시 제1 조립 배선(121)의 제1 도전층(121a)과 제2 조립 배선(122)의 제2 도전층(122a) 간의 마이그레이션(migration)에 의한 쇼트 불량을 최소화할 수 있다. 예를 들어, 제1 클래드층(121b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
복수의 제1 조립 배선(121)의 제1 클래드층(121b)은 개구부(OP)에 중첩하지 않는 제1 도전층(121a) 대신 개구부(OP) 측으로 연장되어, 복수의 발광 소자(LED)를 자가 조립하기 위한 전기장을 형성할 수 있다.
제1 클래드층(121b)의 일부분은 제1 평탄화층(117)에 중첩하고, 제1 클래드층(121b)의 나머지 부분은 개구부(OP) 내측으로 연장되어 복수의 발광 소자(LED)와 중첩할 수 있다. 다만, 제3 패시베이션층(116)이 제1 클래드층(121b) 상에 배치되므로, 제1 클래드층(121b)은 복수의 발광 소자(LED)의 제1 전극(134)과는 접하지 않을 수 있다.
고전위 전원 배선(VDD)의 제2 층(VDD2)이 제2 패시베이션층(115) 상에 배치될 수 있다. 제2 층(VDD2)은 복수의 서브 화소(SP) 각각의 사이에서 열 방향으로 연장되며, 제1 층(VDD1)과 중첩할 수 있다. 제1 층(VDD1)과 제2 층(VDD2)은 제1 층(VDD1)과 제2 층(VDD2) 사이에 형성된 절연층들에 형성된 컨택홀을 통해 전기적으로 연결될 수 있다. 제2 층(VDD2)은 제1 조립 배선(121)과 동일 물질 및 동일 공정으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
연결 전극(CE)이 복수의 서브 화소(SP) 각각에 배치될 수 있다. 연결 전극(CE)은 제2 패시베이션층(115)에 형성된 컨택홀을 통해 제2 커패시터 전극(ST2)이자 제2 트랜지스터(TR2)의 제2 소스 전극(SE2)과 전기적으로 연결된다. 연결 전극(CE)은 발광 소자(LED)와 구동 트랜지스터인 제2 트랜지스터(TR2)를 전기적으로 연결하기 위한 전극으로, 제1 연결층(CE1) 및 제2 연결층(CE2)을 포함한다. 예를 들어, 제1 연결층(CE1)은 제1 조립 배선(121)의 제1 도전층(121a)과 동일 층에서 동일 물질로 형성될 수 있고, 제2 연결층(CE2)은 제1 클래드층(121b)과 동일 층에서 동일 물질로 형성될 수 있다.
이어서, 패시베이션층(116)이 제2 층(VDD2), 제1 조립 배선(121), 연결 전극(CE) 상에 제3 배치될 수 있다. 제3 패시베이션층(116)은 제3 패시베이션층(116) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 제3 패시베이션층(116)은 디스플레이 장치(100)의 제조 시 제1 조립 배선(121)과 제2 조립 배선(122) 간의 마이그레이션에 의한 쇼트 불량을 방지하기 위한 절연층으로 기능할 수 있으며, 이에 대하여 도 4a 내지 도 4c를 참조하여 후술하기로 한다.
복수의 조립 배선(120) 중 복수의 제2 조립 배선(122)이 제3 패시베이션층(116) 상에 배치될 수 있다. 복수의 제2 조립 배선(122) 각각은 상술한 바와 같이 동일 라인에 배치된 복수의 서브 화소(SP)에 배치되고, 복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122)은 서로 이격되어 배치될 수 있다.
복수의 제2 조립 배선(122) 각각은 제2 도전층(122a) 및 제2 클래드층(122b)을 포함할 수 있다. 제3 패시베이션층(116) 상에 제2 도전층(122a)이 배치된다. 그리고 제2 클래드층(122b)은 제2 도전층(122a)에 접하여 전기적으로 연결될 수 있다. 예를 들어, 제2 클래드층(122b)은 제2 도전층(122a)의 상면과 측면을 덮도록 배치될 수 있다. 그리고 제2 도전층(122a)은 제2 클래드층(122b)보다 두꺼운 두께를 가질 수 있다.
제2 클래드층(122b) 또한 제1 클래드층(121b)과 동일하게 제2 도전층(122a)보다 부식에 강한 물질로 이루어져 디스플레이 장치(100) 제조 시 제1 조립 배선(121)과 제2 조립 배선(122) 간의 마이그레이션에 의한 쇼트 불량을 최소화할 수 있는 기술적 효과가 있다. 예를 들어, 제2 클래드층(122b)은 몰리브덴(Mo), 몰리브덴 티타늄(MoTi) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
복수의 제2 조립 배선(122)의 제2 클래드층(122b)은 개구부(OP)에 중첩하지 않는 제2 도전층(122a) 대신 개구부(OP) 측으로 연장되어, 제1 클래드층(121b)과 함께 복수의 발광 소자(LED)를 자가 조립하기 위한 전기장을 형성할 수 있다.
제2 클래드층(122b)의 일부분은 제1 평탄화층(117)에 중첩하고, 제2 클래드층(122b)의 나머지 부분은 개구부(OP) 내측으로 연장되어 복수의 발광 소자(LED)와 중첩할 수 있다. 이때, 제2 클래드층(122b)은 제3 패시베이션층(116) 상에 배치되므로, 제2 클래드층(122b)과 복수의 발광 소자(LED)의 제1 전극(134)은 서로 접할 수 있고, 복수의 발광 소자(LED)에 제2 조립 배선(122)으로부터의 저전위 전원 전압을 교류로 공급할 수 있다.
다음으로, 제1 평탄화층(117)이 복수의 제2 조립 배선(122) 상에 배치될 수 있다. 제1 평탄화층(117)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
한편, 제1 평탄화층(117)은 복수의 발광 소자(LED) 각각이 안착되는 복수의 개구부(OP) 및 복수의 연결 전극(CE) 각각을 노출시키는 복수의 컨택홀(CH)을 포함할 수 있다.
복수의 개구부(OP)가 복수의 서브 화소(SP) 각각에 배치될 수 있다. 이때, 하나의 서브 화소(SP)에서 개구부(OP)는 하나 이상 배치될 수도 있다. 예를 들어, 하나의 서브 화소(SP)에 1개의 개구부(OP)가 배치될 수도 있고, 2개의 개구부(OP)가 배치될 수 있다.
복수의 개구부(OP)는 복수의 발광 소자(LED)가 삽입되는 부분으로, 포켓으로도 지칭될 수 있다. 복수의 개구부(OP)는 복수의 조립 배선(120)과 중첩하도록 형성될 수 있다. 예를 들어, 하나의 개구부(OP)는 하나의 서브 화소(SP)에서 서로 이웃하게 배치된 제1 조립 배선(121) 및 제2 조립 배선(122)과 중첩할 수 있다.
복수의 개구부(OP)는 복수의 발광 소자(LED)와 제1 평탄화층(117) 및 제2 평탄화층(118)에 배치된다. 복수의 개구부(OP)는 제1 평탄화층(117) 및 제2 평탄화층(118)에 의해 오픈된 영역이 이어진 영역으로, 발광 소자(LED)의 타 측에 위치한 제1 개구부(OP1)를 포함하고, 제1 평탄화층(117)에 의해 오픈된 영역으로, 발광 소자(LED)의 일 측 및 제1 개구부(OP1)의 외측에 위치한 제2 개구부(OP2)를 포함한다. 제1 개구부(OP1)는 제1 조립 배선(121)의 일부분과 중첩하고, 제1 전극(134)의 타 측면 및 제3 패시베이션층(116) 일부를 노출시킨다. 제2 개구부(OP2)는 제2 조립 배선(122)의 일부분과 중첩하고, 제1 전극(134)의 일 측면 및 제2 도전층(122a)의 일부를 노출시킨다. 제2 평탄화층(118)은 제1 평탄화층 상에 배치하되, 노출된 제2 도전층(122a) 상부 및 발광 소자(LED)의 일 측 상부에도 배치된다. 제1 개구부(OP1)는 화소 전극(PE)과 발광 소자의 제2 전극(135)이 전기적으로 접속할 수 있도록 형성된 컨택부(Ca)를 포함한다.
복수의 컨택홀(CH)이 복수의 서브 화소(SP)에 배치될 수 있다. 복수의 컨택홀(CH)은 복수의 서브 화소(SP) 각각의 연결 전극(CE)을 노출시키는 부분이다. 제1 평탄화층(117) 아래의 연결 전극(CE)은 복수의 컨택홀(CH)에서 노출되어, 화소 전극(PE)을 통해 발광 소자(LED)와 전기적으로 연결될 수 있고, 제2 트랜지스터(TR2)로부터의 구동 전류를 발광 소자(LED)로 전달할 수 있다.
복수의 발광 소자(LED)는 전류에 의해 빛을 발광하는 발광 소자(LED)이다. 복수의 발광 소자(LED)는 적색 광, 녹색 광, 청색 광 등을 발광하는 발광 소자(LED)를 포함할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다. 예를 들어, 발광 소자(LED)는 LED(Light Emitting Diode) 또는 마이크로 LED일 수 있으나, 이에 제한되지 않는다.
이하에서는 복수의 발광 소자(LED)가 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130), 녹색 서브 화소(SPG)에 배치된 녹색 발광 소자(140), 청색 서브 화소(SPB)에 배치된 청색 발광 소자(150)를 포함하는 것으로 가정하여 설명하기로 한다. 다만, 복수의 발광 소자(LED)는 동일한 색상의 광을 발광하는 발광 소자(LED)로 이루어지고, 복수의 발광 소자(LED)로부터 광을 다른 색상의 광으로 변환하는 별도의 광 변환 부재를 사용하여 다양한 색상의 영상을 표시할 수도 있으며, 이에 제한되는 것은 아니다.
복수의 발광 소자(LED)는 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130), 녹색 서브 화소(SPG)에 배치된 녹색 발광 소자(140) 및 청색 서브 화소(SPB)에 배치된 청색 발광 소자(150)를 포함할 수 있다. 적색 발광 소자(130), 녹색 발광 소자(140) 및 청색 발광 소자(150) 각각은 제1 반도체층, 제2 반도체층, 제1 전극 및 제2 전극을 공통으로 포함할 수 있다. 그리고 적색 발광 소자(130)는 적색 광을 발광하는 발광층을 포함하고, 녹색 발광 소자(140)는 녹색 광을 발광하는 발광층을 포함하며, 청색 발광 소자(150)는 청색 광을 발광하는 발광층을 포함할 수 있다.
도 3을 참조하면, 적색 서브 화소(SPR)에 배치된 적색 발광 소자(130)는 제1 반도체층(131) 상에 제2 반도체층(133)이 배치된다. 제1 반도체층(131) 및 제2 반도체층(133)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 예를 들어, 제1 반도체층(131) 및 제2 반도체층(133)은 AlInGaP계 반도체층을 포함할 수 있으며, 예를 들어 인듐 알루미늄 인화물(InAlP), 갈륨 비소(GaAs) 등과 같은 물질에 p형 또는 n형의 불순물이 도핑된 층일 수 있다. 그리고 p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있고, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있으나, 이에 제한되지 않는다.
적색 광을 발광하는 발광층(132)이 제1 반도체층(131)과 제2 반도체층(133) 사이에 배치될 수 있다. 발광층(132)은 제1 반도체층(131) 및 제2 반도체층(133)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 발광층(132)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 전극(134)이 제1 반도체층(131) 하면에 배치되고, 제2 전극(135)이 제2 반도체층(133) 상면에 배치될 수 있다. 제1 전극(134)은 개구부(OP)에서 노출된 제2 조립 배선(122)에 본딩되는 전극이고, 제2 전극(135)은 후술할 화소 전극(PE)과 제2 반도체층(133)을 전기적으로 연결하는 전극이다. 제1 전극(134) 및 제2 전극(135)은 도전성 물질로 형성될 수 있다.
이때, 제1 전극(134)을 제2 조립 배선(122) 상에 본딩하기 위해 제1 전극(134)을 공융 금속(eutectic metal)으로 구성할 수 있다. 예를 들어, 제1 전극(134)은 주석(Sn), 인듐(In), 아연(Zn), 납(Pb), 니켈(Ni), 금(Au), 백금(Pt), 구리(Cu) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
그리고 녹색 발광 소자(140) 및 청색 발광 소자(150) 둘 다 적색 발광 소자(130)와 동일한 구조로 형성될 수 있다. 예를 들어, 녹색 발광 소자(140)는 제1 전극, 제1 전극 상의 제1 반도체층, 제1 반도체층 상의 녹색 발광층, 녹색 발광층 상의 제2 반도체층, 제2 반도체층 상의 제2 전극으로 이루어질 수 있고, 청색 발광 소자 또한 제1 전극, 제1 반도체층, 청색 발광층, 제2 반도체층 및 제2 전극이 순차적으로 적층된 구조로 이루어질 수 있다.
다음으로, 제2 평탄화층(118)이 복수의 발광 소자(LED)의 일단 및 제1 평탄화층(117) 상에 배치될 수 있다. 제2 평탄화층(118)은 복수의 발광 소자(LED)가 배치된 기판(110) 상부를 평탄화할 수 있다. 제2 평탄화층(118)은 발광 소자(130)의 일측, 제2 전극(135)의 일단 및 제2 조립 배선(122) 또는 제2 클래드층(122b)의 일부분과 접할 수 있다. 이에, 복수의 발광 소자(LED)의 일단은 제2 평탄화층(118)에 의해 제2 개구부(OP2)에서 안정적으로 고정될 수 있다. 제2 평탄화층(118)은 단층 또는 복층으로 구성될 수 있으며, 예를 들어, 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
화소 전극(PE)이 제2 평탄화층(118) 상에 배치될 수 있다. 화소 전극(PE)은 복수의 발광 소자(LED)와 연결 전극(CE)을 전기적으로 연결하기 위한 전극이다. 화소 전극(PE)은 제2 평탄화층(118)의 내측벽을 따라 배치된 3면이 이어진 경사부 및 화소 전극(PE)과 발광 소자(LED)가 접하는 오목부로 이루어진 컨택부(Ca)를 통해 발광 소자(LED)의 제2 전극(135), 연결 전극(CE) 및 제2 트랜지스터(TR2)가 전기적으로 연결될 수 있다.
제1 개구부(OP1)가 제2 전극(135)의 내부 영역에만 배치되지 않고, 제2 전극(135) 일부 및 제1 평탄화층(117)과 발광 소자(LED)의 타 측이 이격된 공간을 포함하므로, 화소 전극(PE)과 제2 전극(135)이 접촉하도록 배치되는 경사부와 오목부를 포함하는 컨택부(Ca)를 보다 넓은 면적으로 형성하는 것이 가능하다. 또한, 제1 개구부(OP1)의 배치에 의해, 제1 평탄화층(117) 상에 제2 평탄화층(118)의 높은 단차가 형성될 수 있다. 제2 평탄화층(118)의 높은 단차는 화소 전극(PE)이 제1 평탄화층(117)에서 발광 소자(LED) 상부로 이어지지 못하고 제1 개구부(OP1)에서 홀(H1)이 형성되도록 한다. 즉, 화소 전극의 홀(H1)이 제1 개구부(OP1)와 중첩되는 영역에 배치되고, 홀(H1)에 인접하여 컨택부(Ca)가 형성될 수 있다. 따라서, 컨택부(Ca)가 발광 소자(LED)가 배치된 영역의 가운데가 아닌 한쪽으로 치우친 영역에 배치되므로, 컨택부(Ca)의 한 변은 홀(H1)의 경계선을 이루는 한 변과 일치할 수 있다.
제1 개구부(OP1)에서는 제3 패시베이션층(116)의 일부분이 노출될 수 있다. 반면, 제1 개구부(OP1)에서 제3 패시베이션층(116)은 제1 조립 배선(121) 모두를 덮고 있기 때문에 제1 조립 배선(121)은 제1 개구부(OP1)에 중첩하나, 제1 개구부(OP1)에서 노출되지는 않는다. 한편, 제2 개구부(OP2)에서는 제2 조립 배선(122)이 제3 패시베이션층(116) 상에 배치되기 때문에 제2 조립 배선(122) 일부분이 노출될 수 있다.
고전위 전원 배선(VDD)의 제3 층(VDD3)이 제2 평탄화층(118) 상에 배치될 수 있다. 제3 층(VDD3)은 다른 열에 배치된 제1 층(VDD1) 및 제2 층(VDD2)을 전기적으로 연결할 수 있다. 예를 들어, 제3 층(VDD3)은 복수의 서브 화소(SP) 사이에서 행 방향으로 연장되며, 열 방향으로 연장된 고전위 전원 배선(VDD)의 복수의 제2 층(VDD2)을 서로 전기적으로 연결할 수 있다. 그리고 복수의 고전위 전원 배선(VDD)은 제3 층(VDD3)을 통해 메쉬 형태로 연결됨에 따라, 전압 강하 현상이 저감될 수 있다.
블랙 매트릭스(BM)가 제2 평탄화층(118) 상에 배치될 수 있다. 블랙 매트릭스(BM)는 제2 평탄화층(118) 상에서 복수의 서브 화소(SP) 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 복수의 서브 화소(SP) 간의 혼색을 저감할 수 있다. 블랙 매트릭스(BM)는 불투명한 물질로 이루어질 수 있으며, 예를 들어, 블랙 레진(black resin)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
보호층(119)이 화소 전극(PE), 제2 평탄화층(118), 블랙 매트릭스(BM) 및 복수의 발광 소자(LED) 일단 상에 배치될 수 있다. 보호층(119)과 제1 개구부(OP1)가 중첩하고, 중첩 영역에서 보호층(119)은 발광 소자(130)의 타측, 제1 전극(134)의 타측 및 제3 패시베이션층(116)의 일부분과 접할 수 있다. 이에, 복수의 발광 소자(LED)의 타단은 보호층(119)에 의해 제1 개구부(OP1)에서 안정적으로 고정되고, 복수의 발광 소자(LED)의 일단은 제2 평탄화층(118)에 의해 제2 개구부(OP2)에서 안정적으로 고정될 수 있다.
보호층(119)은 보호층(119) 아래의 구성을 보호하기 위한 층으로, 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 개구부(OP)에서 복수의 제1 조립 배선(121)은 복수의 발광 소자(LED)와 이격되고, 복수의 제2 조립 배선(122)만이 복수의 발광 소자(LED)와 컨택할 수 있다. 이는 디스플레이 장치(100) 제조 과정에서 복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122) 둘 다에 복수의 발광 소자(LED)가 접촉하여 발생하는 불량을 방지하기 위해, 복수의 제1 조립 배선(121) 상에 제3 패시베이션층(116)을 형성하고, 복수의 제2 조립 배선(122)에만 복수의 발광 소자(LED)를 컨택시킬 수 있다.
이하에서는 도 4a 내지 도 4c를 참조하여 실시예에 따른 디스플레이 장치(100)의 제조 방법에 대해 상세히 설명하기로 한다.
도 4a 및 도 4b는 복수의 발광 소자가 자가 조립하는 공정을 설명하기 위한 공정도들이다. 도 4c는 복수의 발광 소자의 자가 조립에 사용되는 원장 기판의 개략적인 평면도이다.
도 4a를 참조하면, 유체(WT)가 채워진 챔버(CB)에 발광 소자(LED)를 투입한다. 유체(WT)는 물 등을 포함할 수 있고, 유체(WT)가 채워진 챔버(CB)는 상부가 오픈된 형상일 수 있다.
이어서, 발광 소자(LED)가 채워진 챔버(CB) 상에 원장 기판(10)을 위치시킬 수 있다. 원장 기판(10)은 디스플레이 장치(100)를 이루는 복수의 기판(110)으로 구성된 기판으로, 복수의 발광 소자(LED)의 자가 조립 시에는 복수의 조립 배선(120)과 제1 평탄화층(117)까지 형성한 원장 기판(10)을 사용할 수 있다.
그리고 제1 조립 배선(121) 및 제2 조립 배선(122)과 제1 평탄화층(117)까지 형성된 원장 기판(10)을 챔버(CB) 상에 위치시키거나, 챔버(CB) 내에 투입한다. 이때, 제1 평탄화층(117)의 개구부(OP)와 유체(WT)가 서로 마주하도록 원장 기판(10)을 위치시킬 수 있다.
이어서, 자석(MG)을 원장 기판(10) 상에 위치시킬 수 있다. 챔버(CB)의 바닥에 가라앉거나 부유하는 발광 소자(LED)들은 자석(MG)의 자기력에 의해 원장 기판(10) 측으로 이동할 수 있다.
이때, 발광 소자(LED)는 자기장에 의해 이동하도록 자성체를 포함할 수 있다. 예를 들어, 발광 소자(LED)의 제1 전극(134) 또는 제2 전극(135)은 철이나 코발트와 같은 강자성체 물질을 포함할 수 있다.
다음으로, 자석(MG)에 의해 제1 평탄화층(117) 측으로 이동한 발광 소자(LED)는 제1 조립 배선(121)과 제2 조립 배선(122)에 의해 형성된 전기장에 의해 복수의 개구부(OP)에 자가 조립될 수 있다.
복수의 제1 조립 배선(121)과 복수의 제2 조립 배선(122)에는 교류 전압이 인가되어 전기장이 형성될 수 있다. 이러한 전기장에 의해 발광 소자(LED)는 유전 분극되어 극성을 가질 수 있다. 그리고 유전 분극된 발광 소자(LED)는 유전 영동(Dielectrophoresis, DEP), 즉, 전기장에 의해 특정 방향으로 이동하거나 고정될 수 있다. 따라서, 유전 영동을 이용하여 복수의 발광 소자(LED)를 제1 평탄화층(117)의 복수의 개구부(OP) 내에 고정시킬 수 있다.
다음으로, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)의 전기장을 이용해 복수의 개구부(OP) 내에 발광 소자(LED)를 고정시킨 상태에서 원장 기판(10)을 180° 뒤집을 수 있다. 만약, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 전압을 인가하지 않은 상태에서 원장 기판(10)을 뒤집는 경우, 복수의 발광 소자(LED)가 복수의 개구부(OP) 내에서 이탈할 수도 있다. 그러므로, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 전압을 인가한 상태에서 원장 기판(10)을 뒤집고, 후속 공정을 진행할 수 있다.
그리고 발광 소자(LED)의 제1 전극(134)이 제2 조립 배선(122) 상에 위치한 상태에서 발광 소자(LED)에 열 및 압력을 가하여 발광 소자(LED)를 제2 조립 배선(122)에 본딩할 수 있다. 예를 들어, 발광 소자(LED)의 제1 전극(134)은 제2 조립 배선(122)과 공융 접합(eutectic bonding)을 통해 본딩될 수 있다. 공융 접합은 고온에서의 열압착에 의한 접합방식으로, 매우 견고하고 신뢰성이 매우 높은 본딩 공정 중의 하나이다. 공융 접합 방식은 높은 접합 강도를 실현시킬 수 있을 뿐만 아니라, 외부로부터 별도의 접착물을 도포할 필요가 없다는 장점을 가진다. 다만, 복수의 발광 소자(LED)의 본딩 방식은 공융 접합 외에도 다양하게 구성될 수 있으며, 이에 제한되지 않는다.
한편, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 디스플레이 장치(100) 제조 시 서로 다른 전압이 인가되나, 디스플레이 장치(100) 구동 시 동일한 전압이 인가된다. 이를 위해, 디스플레이 장치(100) 제조 시 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)은 서로 다른 조립 패드(PD)에 연결되어, 서로 다른 전압이 인가될 수 있다.
이와 관련하여 도 4c를 참조하면, 디스플레이 장치(100) 제조 시, 원장 기판(10) 상태에서는 복수의 기판(110) 상의 조립 배선(120)이 복수의 기판(110) 외측의 조립 패드(PD)와 연결될 수 있다. 구체적으로, 디스플레이 장치(100)를 이루는 복수의 기판(110)과 함께 복수의 조립 패드(PD) 및 복수의 조립 배선 연결부(PL)가 원장 기판(10) 상에 배치될 수 있다.
복수의 조립 패드(PD)는 복수의 조립 배선(120)에 전압을 인가하기 위한 패드로, 원장 기판(10)을 이루는 복수의 기판(110) 각각에 배치된 복수의 조립 배선(120)과 전기적으로 연결될 수 있다. 복수의 조립 패드(PD)는 원장 기판(10)에서 디스플레이 장치(100)의 기판(110) 외측에 형성될 수 있으며, 디스플레이 장치(100)의 제조 공정이 완료되면 디스플레이 장치(100)의 기판(110)과는 분리될 수 있다. 예를 들어, 원장 기판(10) 상에 2개의 기판(110)이 형성된 경우, 각각의 기판(110) 상에 배치된 복수의 제1 조립 배선(121)을 하나의 조립 패드(PD)에 연결하고, 복수의 제2 조립 배선(122)은 다른 조립 패드(PD)에 연결할 수 있다.
따라서, 원장 기판(10)을 복수의 발광 소자(LED)가 투입된 챔버(CB)에 위치시킨 후, 복수의 조립 패드(PD)를 통해 복수의 조립 배선(120)에 교류 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(LED)를 제1 평탄화층(117)의 복수의 개구부(OP)에 용이하게 자가 조립할 수 있다.
한편, 복수의 서브 화소(SP) 별로 복수의 발광 소자(LED)를 자가 조립하는 경우, 복수의 적색 서브 화소(SPR)에 배치된 복수의 조립 배선(120), 복수의 녹색 서브 화소(SPG)에 배치된 복수의 조립 배선(120), 복수의 청색 서브 화소(SPB)에 배치된 복수의 조립 배선(120)을 서로 다른 조립 패드(PD)에 연결할 수 있다.
이 경우, 복수의 조립 패드(PD)는 제1 조립 패드(PD1), 제2 조립 패드(PD2), 제3 조립 패드(PD3), 제4 조립 패드(PD4), 제5 조립 패드(PD5) 및 제6 조립 패드(PD6)를 포함할 수 있다.
제1 조립 패드(PD1)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 복수의 제1 조립 배선(121)에 전압을 인가하기 위한 패드이다. 제4 조립 패드(PD4)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 복수의 제2 조립 배선(122)에 전압을 인가하기 위한 패드이다.
제2 조립 패드(PD2)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 복수의 제1 조립 배선(121)에 전압을 인가하기 위한 패드이다. 제5 조립 패드(PD5)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 복수의 제2 조립 배선(122)에 전압을 인가하기 위한 패드이다.
제3 조립 패드(PD3)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 복수의 제1 조립 배선(121)에 전압을 인가하기 위한 패드이다. 제6 조립 패드(PD6)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 복수의 제2 조립 배선(122)에 전압을 인가하기 위한 패드이다.
이러한 복수의 조립 패드(PD)를 통해 복수의 서브 화소(SP) 중 특정 서브 화소(SP)에만 발광 소자(LED)를 선택적으로 자가 조립할 수 있다. 예를 들어, 복수의 적색 서브 화소(SPR)에만 발광 소자(LED)를 자가 조립하는 경우, 제1 조립 패드(PD1) 및 제4 조립 패드(PD4)를 통해 복수의 적색 서브 화소(SPR)에 배치된 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에만 전압을 인가할 수 있다.
조립 배선 연결부(PL)는 각 기판(110) 상의 복수의 조립 배선(120)과 복수의 조립 패드(PD)를 연결하는 배선이다. 조립 배선 연결부(PL)는 일단이 복수의 조립 패드(PD)에 연결되고, 타단이 복수의 기판(110) 상으로 연장되어 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)과 전기적으로 연결될 수 있다. 조립 배선 연결부(PL)는 제1 연결부(PL1), 제2 연결부(PL2), 제3 연결부(PL3), 제4 연결부(PL4), 제5 연결부(PL5) 및 제6 연결부(PL6)를 포함한다.
제1 연결부(PL1)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 제1 조립 배선(121)과 제1 조립 패드(PD1)를 전기적으로 연결하는 배선이다. 제4 연결부(PL4)는 원장 기판(10) 상의 복수의 적색 서브 화소(SPR)에 배치된 제2 조립 배선(122)과 제4 조립 패드(PD4)를 전기적으로 연결하는 배선이다. 예를 들어, 제1 연결부(PL1)는 타단이 복수의 기판(110) 각각으로 연장되어, 복수의 기판(110) 각각의 적색 서브 화소(SPR)에 배치된 복수의 제1 조립 배선(121)과 전기적으로 연결될 수 있다. 예를 들어, 제4 연결부(PL4)는 타단이 복수의 기판(110) 각각으로 연장되어, 복수의 기판(110) 각각의 적색 서브 화소(SPR)에 배치된 복수의 제2 조립 배선(122)과 전기적으로 연결될 수 있다.
제2 연결부(PL2)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 제1 조립 배선(121)과 제2 조립 패드(PD2)를 전기적으로 연결하는 배선이다. 제5 연결부(PL5)는 원장 기판(10) 상의 복수의 녹색 서브 화소(SPG)에 배치된 제2 조립 배선(122)과 제5 조립 패드(PD5)를 전기적으로 연결하는 배선이다.
제3 연결부(PL3)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 제1 조립 배선(121)과 제3 조립 패드(PD3)를 전기적으로 연결하는 배선이다. 제6 연결부(PL6)는 원장 기판(10) 상의 복수의 청색 서브 화소(SPB)에 배치된 제2 조립 배선(122)과 제6 조립 패드(PD6)를 전기적으로 연결하는 배선이다.
이때, 하나의 기판(110) 상에 배치된 복수의 제1 조립 배선(121)을 하나로 연결하고, 복수의 제2 조립 배선(122) 또한 하나로 연결하여 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122) 각각을 용이하게 조립 배선 연결부(PL)와 연결할 수 있다.
도 4c에 도시된 조립 배선 연결부(PL) 및 조립 패드(PD)는 예시적인 것이며, 조립 배선 연결부(PL) 및 조립 패드(PD)의 배치 및 형상, 자가 조립 공정 횟수나 순서, 복수의 서브 화소(SP)의 설계에 따라 달라질 수 있다.
실시예에 따른 디스플레이 장치(100)에서는 복수의 발광 소자(LED)의 자가 조립을 위한 복수의 조립 배선(120) 중 적어도 일부를 복수의 발광 소자(LED)에 저전위 전원 전압을 인가하는 배선으로 활용할 수 있다. 디스플레이 장치(100) 제조 시, 자기장을 이용해 유체(WT) 내에서 부유하는 복수의 발광 소자(LED)를 원장 기판(10)에 인접하게 이동시킬 수 있다.
이어서, 복수의 제1 조립 배선(121) 및 복수의 제2 조립 배선(122)에 서로 다른 전압을 인가하여 전기장을 형성할 수 있고, 복수의 발광 소자(LED)는 전기장에 의해 복수의 개구부(OP) 내에 자가 조립될 수 있다. 이때, 저전위 전압을 공급하는 배선을 별도로 형성하고 이를 자가 조립된 복수의 발광 소자(LED)에 연결하는 대신, 개구부(OP) 내에서 일부분이 노출된 제2 조립 배선(122)에 발광 소자(LED)의 제1 전극(134)을 본딩하여, 디스플레이 장치(100) 구동 시 복수의 조립 배선(120)을 복수의 발광 소자(LED)로 저전위 전압을 공급하는 배선으로 사용할 수 있다.
따라서, 실시예에 따른 디스플레이 장치(100)에서는 복수의 조립 배선(120)을 복수의 발광 소자(LED)의 자가 조립만이 아니라 복수의 발광 소자(LED)의 구동을 위한 배선으로 사용할 수 있는 기술적 효과가 있다.
도 4a 내지 도 4c에 도시된 발광 소자(LED)의 자가 조립 공정 이후, 제2 평탄화층(118) 및 화소 전극(PE)을 형성하는 단계에 있어서, 제2 평탄화층(118)을 제1 평탄화층(117) 상에 적층하되, 발광 소자(LED) 일 측에만 밀착하도록 배치한다. 따라서, 발광 소자(LED)의 타 측 상부에는 제2 평탄화층(118)이 배치되지 않으므로, 발광 소자(LED) 타 측 및 제1 평탄화층(117) 사이에 이격된 공간이 발생한다. 상기 이격된 공간을 포함하여 제1 평탄화층(117) 및 제2 평탄화층(118)에 연속하여 제1 개구부(OP1)가 배치될 수 있다.
화소 전극(PE)은 스퍼터링(sputtering) 공정을 통해 제2 평탄화층(118) 상에 형성된다. 이때, 제1 개구부(OP1)의 배치 위치와 제1 평탄화층(117) 상에 형성된 제2 평탄화층(118)의 높은 단차에 의해 화소 전극(PE)에 제1 개구부(OP1)와 중첩되는 홀(H1)이 형성된다. 따라서, 발광 소자(LED) 상에 배치된 제2 평탄화층(118)의 내측벽의 상단부터 홀(H1)까지 이어지는 영역에 발광 소자(LED)의 제2 전극(135)과 접하도록 화소 전극(PE)이 배치되는 컨택부(Ca)가 형성될 수 있다.
화소 전극(PE)이 형성된 후, 도 3에서 도시된 블랙 매트릭스(BM) 및 보호층(119)이 형성된다. 보호층(119)은 블랙 매트릭스(BM) 상부뿐만 아니라, 제1 개구부(OP1)에 의해 노출된 제3 패시베이션층(116) 상부에 배치되므로, 제1 개구부(OP1)에 의해 노출된 발광 소자(LED) 및 화소 전극(PE) 상부를 평탄화시킨다.
수직형 발광 소자를 이용하는 디스플레이 장치의 경우, 화소 전극을 통해 발광 소자의 제2 전극을 연결 전극과 전기적으로 연결시키는 컨택부를 형성하는 것이 필요하다. 종래의 디스플레이 장치는 발광 소자 상부 전체에 평탄화층을 형성한 뒤, 포토 공정을 통해 발광 소자의 제2 전극의 영역 중 가장 높은 위치에 배치된 금속 영역보다 작은 홀을 형성하여 컨택부를 완성하였다. 그러나, 이러한 작은 홀의 크기는 공정 마진이 상당히 커 홀을 형성하기 어려운 문제가 있었다.
이에, 실시예에 따른 디스플레이 장치(100)에서는 제1 개구부(OP1)를 발광 소자(LED)의 제2 전극(135) 내부에만 배치하는 것 대신, 제1 개구부(OP1)를 발광 소자(LED)의 타 측과 제1 평탄화층(117)이 이격된 공간을 포함하면서, 제2 전극(135) 일부와 중첩되도록 배치하여, 제1 개구부(OP1)에 형성되는 컨택부(Ca)가 종래보다 넓은 면적으로 형성이 가능하다.
이때, 제1 개구부(OP1) 중 제1 평탄화층(117)에 의해 오픈된 영역에 의해 화소 전극(PE) 형성시 컨택부(Ca)와 인접하게 홀(H1)이 형성될 수 있다. 따라서, 본 발명의 일 실시예에 따른 디스플레이 장치(100)는 제2 평탄화층(118) 및 화소 전극(PE)의 배열 형태에 의해 화소 전극(PE)에 홀(H1)이 형성되고, 컨택부(Ca)가 종래에 비해 큰 사이즈로 다양하게 형성하는 것이 가능하므로, 화소 전극(PE)의 공정 마진을 최소화할 수 있는 기술적 효과가 있다.
또한, 컨택부(Ca) 형성이 용이함에 따라, 마이크로 발광 소자(LED)를 이용한 고해상도 디스플레이 장치의 신뢰성이 향상될 수 있다. 한편, 제2 평탄화층(118)을 발광 소자(LED) 양단에 배치하는 대신 제2 평탄화층(118)과 보호층(119)을 발광 소자(LED) 양단 각각에 배치함으로써, 발광 소자가 이탈되는 것을 방지할 수 있는 기술적 효과가 있다.
도 5는 제2 실시예에 따른 디스플레이 장치의 단면도이다. 제2 실시예는 제1 실시예의 특징을 채용할 수 있다. 예를 들어, 제1 개구부(OP1) 중 제1 평탄화층(217)에 의해 오픈된 영역에 의해 화소 전극(PE) 형성 시 컨택부와 인접하게 홀(H1)이 형성될 수 있다.
도 5를 참조하면, 제1 평탄화층(217)은 역테이퍼 형상으로 배치되어, 복수의 발광 소자(LED)와 제1 평탄화층(217) 사이의 영역인 제1 개구부(OP1) 및 제2 개구부(OP2)를 형성할 수 있다. 도 3의 디스플레이 장치(100)와 비교하여 제1 평탄화층(217) 상단부의 끝단과 발광 소자(130)의 수평 이격 거리가 더 좁아질 수 있다.
제2 평탄화층(118)을 제1 평탄화층(217) 상에 적층하되, 발광 소자(LED) 일부에만 밀착하도록 배치된다. 구체적으로, 제2 평탄화층(118)은 제1 개구부(OP1)와 중첩되지 않고, 제2 개구부(OP2)와 중첩하며, 제2 개구부(OP2)와 인접한 발광 소자(LED)의 일측에 접하도록 배치된다.
화소 전극(PE)은 제1 개구부(OP1)에 제2 평탄화층(118)이 배치되지 않은 상태에서 스퍼터링(sputtering) 공정을 통해 제2 평탄화층(118) 상에 형성된다. 이때, 제1 개구부(OP1)와 인접한 발광 소자(LED)와 제1 개구부(OP1)와 인접한 제2 평탄화층(118)의 높은 단차 및 역테이퍼 형상의 제1 평탄화층(217)에 의해 화소 전극(PE)이 제1 평탄화층(217)에서 발광 소자(130)로 연장되지 못하고 제1 개구부(OP1)와 중첩되는 영역에 홀(H1)을 형성한다.
제2 실시예에 따른 디스플레이 장치(200)에서는 제1 평탄화층(217)이 역테이퍼 형상으로 배치되므로, 화소 전극(PE) 형성시 홀(H1) 형성이 용이하여, 제1 개구부(OP1)에 중첩하고, 제2 평탄화층(118)의 내측벽과 홀(H1) 사이 영역인 컨택부(Ca) 형성이 용이해질 수 있다. 또한, 컨택부(Ca)가 종래에 비해 큰 사이즈로 다양하게 형성하는 것이 가능하므로, 화소 전극(PE)의 공정 마진을 최소화할 수 있어, 마이크로 발광 소자를 이용한 고해상도 디스플레이 장치의 신뢰성이 향상될 수 있는 기술적 효과가 있다.
도 6은 제3 실시예에 따른 디스플레이 장치의 단면도이다. 도 6의 제3 실시예는 제1 및 제2 실시예의 특징을 채용할 수 있다. 예를 들어, 제1 개구부(OP1) 중 제1 평탄화층(217)에 의해 오픈된 영역에 의해 화소 전극(PE) 형성 시 컨택부와 인접하게 홀(H1)이 형성될 수 있다.
도 6을 참조하면, 제1 평탄화층(217)과 발광 소자(130) 사이에 절연층(360)을 추가로 배치될 수 있다. 구체적으로, 화소 전극(PE) 형성시 화소 전극(PE)이 발광 소자(130) 측면을 내려오면서 제1 전극(134)이 배치된 하부까지 형성되어 쇼트가 일어날 확률을 최소화시키기 위해 절연층(360)은 제1 전극(134) 측면을 완전히 덮도록 배치될 수 있다.
제3 실시예에 따른 디스플레이 장치(300)에서는 발광 소자의 제1 전극(134) 측면을 덮도록 절연층(360)을 배치하여 화소 전극(PE)과 제1 전극(134)이 접촉되어 쇼트가 일어나는 것을 방지하면서도, 컨택부(Ca)가 종래에 비해 큰 사이즈로 다양하게 형성하는 것이 가능하다. 이에, 화소 전극(PE)의 공정 마진을 최소화할 수 있어, 마이크로 발광 소자를 이용한 고해상도 디스플레이 장치의 신뢰성이 향상될 수 있는 기술적 효과가 있다.
도 7은 제4 실시예에 따른 디스플레이 장치의 단면도이다. 도 7의 제1 실시예의 특징을 채용할 수 있으며, 이하 컨택부와 홀의 차이점을 중점으로 기술하도록 한다.
제4 실시예에 따른 디스플레이 장치(400)에서는 도 7에 도시하지 않았으나 제1 개구부(OP1)가 도 2와 비교하여 보다 넓은 영역에 배치되어, 발광 소자(LED) 일 측 상부에 배치된 제1 개구부(OP1)의 내측벽과 화소 전극(PE)에 배치된 홀(H2) 사이의 컨택부(Cb)가 도 2의 컨택부(Ca)와 비교해 보다 넓게 형성될 수 있다. 이에 따라, 컨택부(Cb)의 오목부의 한 변과 인접한 홀(H2) 또한 도 2의 홀(H1)에 비해 사이즈가 크게 배치될 수 있다.
제4 실시예에 따른 디스플레이 장치(400)에서는 발광 소자(LED)의 제2 전극(135)과 화소 전극(PE)이 접촉하는 오목부를 포함하는 컨택부(Cb)의 영역이 넓어지고, 컨택부(Cb)에 인접한 홀(H2)의 사이즈 또한 커질 수 있다. 이에, 컨택부(Cb)가 보다 큰 사이즈로 다양하게 형성하는 것이 가능하다. 또한, 화소 전극(PE)의 공정 마진을 최소화할 수 있어, 마이크로 발광 소자를 이용한 고해상도 디스플레이 장치의 신뢰성이 향상될 수 있다.
도 8은 제5 실시예에 따른 디스플레이 장치(500)의 단면도이다. 제5 실시예는 제1 내지 제3 실시예의 특징을 채용할 수 있다. 예를 들어, 제1 개구부(OP1) 중 제1 평탄화층(117)에 의해 오픈된 영역에 의해 화소 전극(PE) 형성 시 컨택부와 인접하게 홀(H1)이 형성될 수 있어서, 컨택부를 종래에 비해 큰 사이즈로 형성이 가능하고, 화소 전극(PE)의 공정 마진을 최소화 할 수 있는 기술적 효과가 있다. 이하, 반사층(170)을 중심으로 기술하도록 한다.
제5 실시예에 따른 디스플레이 장치(500)에서는 발광 소자(170)가 배치될 영역을 노출시킨 제2 평탄화층(117)의 측면에 배치된 반사층(170)을 포함할 수 있다.
반사층(170)은 화소 전극(PE)보다 낮게 배치되어 화소 전극(PE)과 접하지 않을 수 있으며, 반사층(170)은 발광 소자(130)에서 발생한 광을 반사시킬 수 있는 물질로 형성되며, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
또는 제2 클래드층(122b)와 쇼트되지 않고, 화소 전극(PE)과 제1 전극(134)이 접촉되어 쇼트가 일어나지 않도록 빛을 반사하며, 절연성을 가지는 물질로 형성될 수 있다.
따라서, 반사층(170)은 제2 평탄화층(117)의 경사면에 배치되어 디스플레이 장치(500)의 전면부로 광 추출 효율을 향상시킬 수 있는 기술적 효과가 있다.
도 9는 제6 실시예에 따른 디스플레이 장치(600)의 단면도이다. 제6 실시예는 제1 내지 제5 실시예의 특징을 채용할 수 있다. 예를 들어, 제1 개구부(OP1) 중 제1 평탄화층(117)에 의해 오픈된 영역에 의해 화소 전극(PE) 형성 시 컨택부와 인접하게 홀(H1)이 형성될 수 있어서, 컨택부를 종래에 비해 큰 사이즈로 형성이 가능하고, 화소 전극(PE)의 공정 마진을 최소화할 수 있는 기술적 효과가 있다. 이하, 조립 배선(320)의 특징을 중심으로 기술하도록 한다.
도 9를 참조하면, 제1 조립 배선(321)의 제1 클래드층(321b)은 제1 도전층(321a)으로부터 제2 조립 배선(322) 방향으로 연장될 수 있다. 또한, 제2 조립 배선의 제2 클래드층(322b)은 제2 도전층(322a)으로부터 제1 조립배선(321) 방향으로 연장될 수 있다.
제8 실시예에서 제1 클래드층(321b)과 제2 클래드층(322b)는 제3 패시베이션층(116)을 사이에 두고 배치되어, 상하간에 중첩될 수 있다.
한편, 제2 클래드층(322b)은 발광 소자(130) 및 제1 클래드층(321b)과 중첩되는 영역에 소정의 전극 홀(323)을 구비할 수 있다. 전극 홀(323)의 폭은 발광소자(130)의 폭보다 작을 수 있다.
또한, 제1 클래드층(321b)과 제2 클래드층(322b)에는 교류전압이 인가되어 전기장이 형성될 수 있다.
이러한 전기장에 의한 DEP force는 제2 클래드층(322b) 내에 구비된 전극 홀(323)에서 집중될 수 있다.
집중된 유전영동 힘(DEP force)에 의해 발광 소자(130)는 개구부(OP1, OP2) 내에 자가 조립될 수 있다.
조립 배선(321, 322)이 수직으로 중첩됨으로 인해 발광 소자(130)에 대한 조립력이 강화되는 기술적 효과가 있다. 뿐만 아니라, 개구부(OP1, OP2)는 제1 도전층(321a) 및 제2 도전층(322a)과 수직으로 중첩하지 않아서 패널의 두께가 감소될 수 있는 기술적 효과가 있다.
한편, 제2 클래드층(322b)은 발광 소자(130)의 아래에 배치될 수 있다. 또한, 제2 클래드층(322b)은 발광 소자(130)의 제1 전극(134)과 접할 수 있다.
따라서, 제2 클래드층(322b)이 발광 소자(130)의 제1 전극(134)의 하면에 배치됨에 따라, 발광소자(130)가 균일하게 지지됨과 아울러 상호간에 전기적 접촉면적을 넓게 확보하여 캐리어 주입효율이 향상되어 발광효율이 향상되고 휘도가 향상되는 복합적 기술적 효과가 있다.
다음으로, 도 10은 제6 실시예의 디스플레이 장치(600)에서 조립 배선(320)을 상세히 나타낸 도면이다.
도 10을 참조하면, 제6 실시예에서, 제1 클래드층(321b)의 일부와 제2 클래드층(322b)의 일부는 상하간에 중첩될 수 있다. 예를 들어, 제1 클래드층(321b)은 제1-1 클래드층(321b1)과 제1-2 클래드층(321b2) 및 제1-3 클래드층(321b3)을 포함할 수 있다. 제1-2 클래드층(321b2)은 제1-1 클래드층(321b1)에서 제2 클래드층(322b) 방향으로 연장되는 돌출전극일 수 있다.
또한, 제2 클래드층(322b)은 제2-1 클래드층(322b1)과 제2-2 클래드층(322b2) 및 제2-3 클래드층(322b3)을 포함할 수 있다. 제2-2 클래드층(322b2)은 제2-1 클래드층(322b1)에서 제1 클래드층(321b) 방향으로 연장되는 돌출전극일 수 있다.
이 때, 제1-2 클래드층(321b2)과 제2-2 클래드층(322b2)은 수직으로 중첩될 수 있다.
또한, 제2-2 클래드층(322b2)은 전극 홀(323)을 구비할 수 있다. 이에 따라, 제2 클래드층(322b)의 전극 홀(323)에 DEP force가 집중되어 형성될 수 있으며, 조립 홀(323)에서 균일한 Dep force가 분포하여 조립력이 향상되는 기술적 효과가 있다. 또한, 제2-1 클래드층(322b1)과 제2-2 클래드층(322b2)을 이어주는 제2-3 클래드층(322b3)은 경사면을 갖도록 배치될 수 있다. 이를 통해 제2 도전층(322a)은 개구부(OP1, OP2) 외의 영역에 배치되어 패널의 두께를 감소시킬 수 있는 기술적 효과가 있다.
도 11은 제7 실시예에 따른 디스플레이 장치의 단면도이다. 제7 실시예는 제1 내지 제6 실시예의 특징을 채용할 수 있다. 예를 들어, 제1 개구부(OP1) 중 제1 평탄화층(117)에 의해 오픈된 영역에 의해 화소 전극(PE) 형성 시 컨택부와 인접하게 홀(H1)이 형성될 수 있어서, 컨택부를 종래에 비해 큰 사이즈로 형성이 가능하고, 화소 전극(PE)의 공정 마진을 최소화할 수 있는 기술적 효과가 있다. 이하, 제2 절연층(160)의 특징을 중심으로 기술하도록 한다.
도 11을 참조하면, 제2 절연층(160)이 제1 평탄화층(117)과 발광 소자 사이에 추가로 배치될 수 있다. 구체적으로, 제2 절연층(160)은 개구부의 저면에서부터 발광 소자와 동일한 높이까지 배치될 수 있다. 따라서, 화소 전극(PE)이 제1 전극(134)과 접촉하여 쇼트가 일어나는 것을 방지할 수 있으며, 복수의 화소 전극이 서로 접촉하여 쇼트가 일어나는 것을 방지할 수 있다. 또한, 컨택부(Ca)가 종래에 비해 큰 사이즈로 다양하게 형성이 가능하여 화소 전극(PE)의 공정 마진을 최소화할 수 있어, 마이크로 발광 소자를 이용한 고해상도 표시 장치의 신뢰성이 향상될 수 있는 기술적 효과가 있다.
이상 기술한 실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는 화소 전극과 발광 소자가 접촉하는 컨택부가 발광 소자가 배치된 영역의 가운데가 아닌 한쪽으로 치우친 영역에 형성되도록 평탄화층을 배치함으로써, 컨택부를 다양하게 형성 가능한 기술적 효과가 있다.
또한, 실시예는 발광 소자 상에 화소 전극의 공정 마진을 최소화하여, 마이크로 발광 소자를 이용한 고해상도 디스플레이 장치를 제공할 수 있는 기술적 효과가 있다.
또한, 실시예는 평탄화층 및 보호층의 배열에 의해 발광 소자의 이탈에 의한 불량이 발생하는 것을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 복수의 발광 소자의 쇼트(short) 불량을 최소화할 수 있는 기술적 효과가 있다.
또한, 실시예는 화소 전극(PE)의 공정 마진을 최소화할 수 있어, 마이크로 발광 소자를 이용한 고해상도 디스플레이 장치의 신뢰성을 향상시킬 수 있는 기술적 효과가 있다.
또한, 실시예는 조립 홀과 도전층이 중첩하지 않아서 패널의 두께가 감소될 수 있는 기술적 효과가 있다.
또한, 실시예는 조립 배선의 수직 중첩을 통해, 발광 소자에 대한 조립력을 향상시킬 수 있는 기술적 효과가 있다.
또한, 실시예는 반사층을 이용하여 광 추출 효율을 향상시킬 수 있는 기술적 효과가 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 마이크로급이나 나노급 반도체 발광소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
10: 원장 기판 AA: 표시 영역 NA: 비표시 영역
SP: 서브 화소 SPR: 적색 서브 화소 SPG: 녹색 서브 화소
SPB: 청색 서브 화소 100, 200, 300, 400, 500, 600: 디스플레이 장치
110: 기판 111: 버퍼층 112: 게이트 절연층 113: 제1 패시베이션층
114: 오버 코팅층 115: 제2 패시베이션층 116: 제3 패시베이션층
117, 217: 제1 평탄화층 118: 제2 평탄화층 119: 보호층
OP: 개구부 OP1: 제1 개구부 OP2: 제2 개구부 CH: 컨택홀
170: 반사층 120, 320: 조립 배선 121, 321: 제1 조립 배선
121a, 321a: 제1 도전층 121b, 321b: 제1 클래드층
122, 322: 제2 조립 배선 122a, 322a: 제2 도전층
122b, 322b: 제2 클래드층 321b1: 제1-1 클래드층 321b2: 제1-2 클래드층
321b3: 제1-3 클래드층 322b1: 제2-1 클래드층 322b2: 제2-2 클래드층
322b3: 제2-3 클래드층 323: 전극 홀 LED: 발광 소자 130: 적색 발광 소자
131: 제1 반도체층 132: 발광층 133: 제2 반도체층 134: 제1 전극
135: 제2 전극 140: 녹색 발광 소자 150: 청색 발광 소자
160: 제2 절연층 360: 절연층 Ca, Cb: 컨택부
H1, H2: 홀 SL: 스캔 배선 DL: 데이터 배선 RL: 기준 배선
VDD: 고전위 전원 배선 VDD1: 제1 층 VDD2: 제2 층
VDD3: 제3 층 TR1: 제1 트랜지스터 ACT1: 제1 액티브층
GE1: 제1 게이트 전극 SE1: 제1 소스 전극 DE1: 제1 드레인 전극
TR2: 제2 트랜지스터 ACT2: 제2 액티브층 GE2: 제2 게이트 전극
SE2: 제2 소스 전극 DE2: 제2 드레인 전극 TR3: 제3 트랜지스터
ACT3: 제3 액티브층 GE3: 제3 게이트 전극 SE3: 제3 소스 전극
DE3: 제3 드레인 전극 ST: 스토리지 커패시터 ST1: 제1 커패시터 전극
ST2: 제2 커패시터 전극 CE: 연결 전극 CE1: 제1 연결층 CE2: 제2 연결층
PE: 화소 전극 BM: 블랙 매트릭스 CB: 챔버 WT: 유체 MG: 자석
PD: 조립 패드 PD1: 제1 조립 패드 PD2: 제2 조립 패드 PD3: 제3 조립 패드
PD4: 제4 조립 패드 PD5: 제5 조립 패드 PD6: 제6 조립 패드
PL: 조립 배선 연결부 PL1: 제1 연결부 PL2: 제2 연결부
PL3: 제3 연결부 PL4: 제4 연결부 PL5: 제5 연결부 PL6: 제6 연결부

Claims (20)

  1. 기판;
    상기 기판 상에서 교대로 배치되고, 서로 이격된 제1 조립 배선 및 제2 조립 배선;
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 복수의 개구부 및 복수의 컨택부를 갖는 평탄화층;
    상기 복수의 개구부 내측에 배치되고, 제1 전극이 상기 제1 조립 배선 및 상기 제2 조립 배선에 중첩하는 발광 소자; 및
    상기 평탄화층 상에 배치되고, 상기 발광 소자의 제2 전극과 상기 복수의 컨택부를 통해 접촉되는 복수의 화소 전극을 포함하고,
    상기 복수의 컨택부는 상기 발광 소자가 배치된 영역의 적어도 한 변의 일부와 중첩하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 평탄화층은,
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치된 제1 평탄화층; 및
    상기 제1 평탄화층 상에 배치된 제2 평탄화층을 포함하고,
    상기 제2 평탄화층은 상기 제2 조립 배선의 일부분 및 상기 제2 전극의 일단에 접하고,
    상기 제2 전극의 타단은 상기 복수의 화소 전극과 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  3. 제1항에 있어서,
    상기 복수의 개구부는
    상기 제1 평탄화층 및 상기 제2 평탄화층에 배치되고, 상기 복수의 컨택부 및 상기 제1 조립 배선 일부분과 중첩하는 제1 개구부; 및
    상기 제1 평탄화층에 배치되고, 상기 제2 조립 배선 일부분과 중첩하는 제2 개구부를 포함하고,
    상기 제1 개구부는 상기 복수의 화소 전극에 배치된 복수의 홀과 중첩하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  4. 제3항에 있어서,
    상기 복수의 컨택부는 상기 제2 평탄화층의 내측벽을 따라 형성된 3면이 이어진 경사부 및 오목부를 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  5. 제3항에 있어서,
    상기 복수의 화소 전극 및 상기 제2 평탄화층 상에 배치된 보호층을 포함하고,
    상기 발광 소자의 일 측은 상기 제2 평탄화층에 접하고,
    상기 발광 소자의 타 측 및 상기 복수의 컨택부는 상기 보호층에 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  6. 제3항에 있어서,
    상기 제1 평탄화층은 역테이퍼 형상인, 반도체 발광 소자를 포함하는 디스플레이 장치.
  7. 제6항에 있어서,
    상기 발광 소자와 상기 제1 평탄화층 사이에 배치되는 절연층을 포함하고,
    상기 절연층은 제1 전극의 측면 전체를 덮는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  8. 제3항에 있어서,
    상기 제1 평탄화층에 접하며, 상기 복수의 개구부 내측에 배치되는 반사층을 더 포함하는 반도체 발광 소자를 포함하는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1 조립 배선은 상기 제2 조립 배선과 수직으로 중첩되고,
    상기 제2 조립 배선은 상기 제1 조립 배선과 수직으로 중첩되는 영역에 전극 홀을 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제1 조립 배선은 제1 도전층을 포함하고,
    상기 제2 조립 배선은 제2 도전층을 포함하며,
    상기 제1 및 제2 도전층은 상기 복수의 개구부와 수직으로 중첩하지 않는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  11. 기판;
    상기 기판 상에 배치된 조립 배선;
    상기 조립 배선 상에 배치되는 발광 소자;
    상기 발광 소자 상에 배치되고, 복수의 홀을 갖는 복수의 화소 전극;
    상기 조립 배선 상에 배치되고, 상기 발광 소자의 일 측과 중첩하는 평탄화층;
    상기 발광 소자의 타 측에 배치된 제1 개구부; 및
    상기 발광 소자의 일 측에 배치된 제2 개구부를 포함하고,
    상기 복수의 홀은 상기 제1 개구부에 배치된, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 복수의 화소 전극은 상기 제1 개구부와 중첩하는 복수의 컨택부를 포함하고,
    상기 복수의 컨택부는 경사부 및 오목부로 이루어지고,
    상기 경사부는 상기 평탄화층의 내측벽을 따라 배치된 3면이 이어진 영역이고,
    상기 오목부는 상기 발광 소자와 상기 복수의 화소 전극이 접하는 영역인, 반도체 발광 소자를 포함하는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 발광 소자의 제1 전극은 상기 조립 배선과 접하고,
    상기 발광 소자의 제2 전극은 상기 복수의 컨택부를 통해 상기 복수의 화소 전극과 접하며,
    상기 복수의 컨택부는 상기 발광 소자가 배치된 영역의 적어도 한 변의 일부와 중첩된, 반도체 발광 소자를 포함하는 디스플레이 장치.
  14. 제12항에 있어서,
    상기 복수의 컨택부는 상기 복수의 홀과 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  15. 제11항에 있어서,
    상기 평탄화층은,
    상기 조립 배선 상에 배치된 제1 평탄화층; 및
    상기 제1 평탄화층 상에 배치된 제2 평탄화층을 포함하고,
    상기 제2 평탄화층 및 상기 복수의 화소 전극 상에 보호층이 배치되고,
    상기 발광 소자의 일측에 상기 제2 평탄화층이 접하고,
    상기 발광 소자의 타측에 상기 보호층이 접하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제1 평탄화층이 역테이퍼 형상인, 반도체 발광 소자를 포함하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제1 평탄화층과 상기 발광 소자 사이에 배치된 절연층을 포함하고,
    상기 절연층은 상기 제1 전극의 측면 전체를 덮는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  18. 제15항에 있어서,
    상기 제1 평탄화층에 접하며, 상기 복수의 개구부 내측에 배치되는 반사층을 더 포함하는 반도체 발광 소자를 포함하는 디스플레이 장치.
  19. 제11항에 있어서,
    상기 조립 배선은 제1 조립 배선 및 제2 조립 배선을 포함하며,
    상기 제1 조립 배선은 상기 제2 조립 배선과 수직으로 중첩되고,
    상기 제2 조립 배선은 상기 제1 조립 배선과 수직으로 중첩되는 영역에 전극 홀을 포함하는, 반도체 발광 소자를 포함하는 디스플레이 장치.
  20. 제19항에 있어서,
    상기 제1 조립 배선은 제1 도전층을 포함하고,
    상기 제2 조립 배선은 제2 도전층을 포함하며,
    상기 제1 및 제2 도전층은 상기 복수의 개구부와 수직으로 중첩하지 않는, 반도체 발광 소자를 포함하는 디스플레이 장치.
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