KR20240032116A - 반도체 구조 및 반도체 구조 형성 방법 - Google Patents

반도체 구조 및 반도체 구조 형성 방법 Download PDF

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웬유 후아
판동 리우
샤오 딩
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아이씨리그 테크놀로지 씨오., 엘티디.
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Abstract

반도체 구조 및 반도체 구조 형성 방법. 이 구조는: 제1 표면과 서로 대향하는 제2 표면을 포함하고, 복수의 상호 이산된 활성 영역들을 포함하는 기판으로서, 복수의 활성 영역들은 제1 방향을 따라 배열되고 제2 방향에 평행하며, 제1 방향과 제2 방향은 서로 수직인, 상기 기판; 활성 영역들 내에 배치된 복수의 워드 라인 게이트 구조들로서, 제1 표면에서 제2 표면까지 연장되고, 제2 방향으로 배열되며, 제1 방향을 따라 복수의 활성 영역들을 관통하는 상기 복수의 워드 라인 게이트 구조들; 기판 내에 배치된 제1 분리 구조로서, 워드 라인 게이트 구조들은 제1 분리 구조의 두 측면들 상에 배치되고, 제1 분리 구조는 기판의 제2 표면에서 기판의 제1 표면까지 연장되는, 상기 제1 분리 구조; 기판의 제1 표면 상에 배치된 복수의 비트 라인 구조들로서, 활성 영역들과 전기적으로 결합되고, 제1 방향을 따라 배열되며, 제2 방향에 평행한 상기 복수의 비트 라인 구조들; 및 기판의 제2 표면 상에 배치된 복수의 커패시터 구조들로서, 활성 영역들과 전기적으로 결합되는 상기 복수의 커패시터 구조들을 포함한다. 기판의 성능이 향상된다.

Description

반도체 구조 및 반도체 구조 형성 방법
관련 출원에 대한 상호-참조
이 출원은 2021년 7월 7일에 중국 국가 지식 재산 관리국에 출원된 "SEMICONDUCTOR STRUCTURE AND METHOD FOR FORMING SEMICONDUCTOR STRUCTURE"이라는 제목의 중국 특허 출원 번호 제202110769215.X호에 대한 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참조로 포함된다.
기술 분야
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 구조 및 그 형성 방법에 관한 것이다.
동적 랜덤 액세스 메모리(단순히, DRAM: dynamic random access memory)는 주로 커패시터에 저장된 전하량을 사용하여 이진 비트가 1인지 0인지를 나타내는 방식으로 작동하는 반도체 메모리의 일종이다.
또한, 동적 랜덤 액세스 메모리(DRAM)는 트랜지스터와 메모리 커패시터로 구성된 기본 메모리 셀; 및 복수의 메모리 셀들로 구성된 메모리 어레이를 구비한다. 따라서, 기본 메모리 셀의 면적 크기는 메모리의 칩 면적 크기에 크게 영향을 미칠 수 있다.
그러나, 기존의 DRAM들의 구조들은 개선될 필요가 있다.
본 개시내용은 동적 랜덤 액세스 메모리의 집적도를 높이기 위한 반도체 구조 및 그 형성 방법을 제공한다.
본 개시내용의 실시예들은 제1 표면과 제1 표면에 대향하는 제2 표면을 갖고, 제1 방향으로 배열되고 제2 방향에 평행한 여러 개의 이산 활성 영역들을 포함하는 기판으로서, 제1 방향은 제2 방향에 수직인, 상기 기판; 활성 영역들 내에서 인접하게 배치되고, 제1 표면에서 제2 표면까지 연장되고, 제2 방향으로 배열되며, 제1 방향을 따라 활성 영역들을 관통하는 복수의 워드 라인 게이트 구조들; 기판 내에 배치되고, 기판의 제2 표면에서 기판의 제1 표면까지 연장되는 제1 분리 구조로서, 워드 라인 게이트 구조들은 제1 분리 구조의 두 측면들 상에 배치되는, 상기 제1 분리 구조; 기판의 제1 표면 상에 배치되고, 활성 영역들과 전기적으로 결합되고, 제1 방향으로 배열되며, 제2 방향에 평행한 복수의 비트 라인 구조들; 및 기판의 제2 표면 상에 배치되고 활성 영역들과 전기적으로 결합되는 복수의 커패시터 구조들을 포함한다.
선택적으로, 반도체 구조는, 기판의 제1 표면 상의 활성 영역들 내에 배치된 복수의 제1 도핑 영역들을 더 포함하고, 복수의 비트 라인 구조들의 각각은 제2 방향으로 배열된 제1 도핑된 영역들의 행과 각각 전기적으로 결합된다.
선택적으로, 반도체 구조는, 기판의 제2 표면 상의 활성 영역들 내에 배치되고, 복수의 워드 라인 게이트 구조들과 기판의 제2 표면 사이의 거리보다 크거나 같은 깊이들을 갖는 복수의 제2 도핑 영역들을 더 포함하고; 복수의 커패시터 구조들의 각각은 활성 영역들 중 하나의 제2 도핑 영역(들)과 각각 전기적으로 결합된다.
선택적으로, 복수의 커패시터 구조들은 제2 도핑 영역들의 적어도 일부와 중첩되는 기판의 제2 표면 상에 돌출부를 갖는다.
선택적으로, 제2 분리 구조가 인접한 활성 영역들 사이에 배치되고, 기판의 제2 표면은 제2 분리 구조를 노출시킨다.
선택적으로, 반도체 구조는, 인접한 워드 라인 게이트 구조들 사이의 활성 영역들 내에 배치되고, 기판의 제2 표면에서 제1 표면까지 연장되며, 제2 도핑 영역들의 두께보다 큰 기판내 깊이를 갖는 제3 분리 구조를 더 포함한다.
선택적으로, 복수의 워드 라인 게이트 구조들은 게이트 유전체층과 게이트 유전체층의 표면 상에 배치된 게이트층을 포함한다.
선택적으로, 게이트층은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 금속은 텅스텐을 포함한다.
선택적으로, 게이트층은 제1 부분과 제1 부분 상에 배치된 제2 부분을 포함하고, 제1 부분과 제2 부분은 서로 다른 재료들로 이루어진다.
선택적으로, 제1 부분은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 금속은 텅스텐을 포함하고; 제2 부분은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 금속은 텅스텐을 포함한다.
이에 상응하여, 본 개시내용의 실시예들은 반도체 구조 형성 방법을 더 제공하며, 이 방법은: 제1 표면과 제1 표면에 대향하는 제2 표면을 갖고, 제1 방향으로 배열되고 제2 방향에 평행한 여러 개의 이산 활성 영역들을 포함하는 기판을 제공하는 단계로서, 제1 방향은 제2 방향에 수직인, 상기 기판 제공 단계; 제1 표면에서 제2 표면까지 연장되고, 제2 방향으로 배열되며, 제1 방향을 따라 활성 영역들을 관통하는 복수의 제1 트렌치들을 기판 내에 형성하는 단계; 제1 트렌치들 내에 초기 워드 라인 게이트 구조를 형성하는 단계; 초기 워드 라인 게이트 구조가 형성된 후, 기판의 제1 표면 상에, 제1 방향으로 배열되고 제2 방향에 평행한 복수의 비트 라인 구조들을 형성하는 단계; 복수의 비트 라인 구조들이 형성된 후, 기판의 제2 표면에서 기판의 제1 표면까지 연장되고 초기 워드 라인 게이트 구조를 관통하는 제2 트렌치를 기판 내에 형성하여, 초기 워드 라인 게이트 구조가 이산 워드 라인 게이트 구조들을 형성하기 위해, 기판의 일부와 초기 워드 라인 게이트 구조의 일부를 제거하는 단계; 제2 트렌치 내에 제1 분리 구조를 형성하는 단계로서, 워드 라인 게이트 구조들은 제1 분리 구조의 두 측면들 상에 배치되는, 상기 제1 분리 구조 형성 단계; 및 제1 분리 구조가 형성된 후, 기판의 제2 표면 상에, 활성 영역들과 전기적으로 결합되는 복수의 커패시터 구조들을 형성하는 단계를 포함한다.
선택적으로, 제2 분리 구조가 인접한 활성 영역들 사이에 배치되고, 기판의 일부와 초기 워드 라인 게이트 구조의 일부를 제거하는 방법은 제2 분리 구조의 표면이 노출될 때까지, 기판을 제2 표면으로부터 박화하는 단계; 및 제2 트렌치 및 워드 라인 게이트 구조들을 형성하기 위해 박화된 기판의 일부와 초기 워드 라인 게이트 구조의 일부를 제거하는 단계를 포함한다.
선택적으로, 복수의 비트 라인 구조들을 형성하는 방법은 초기 워드 라인 게이트 구조 및 기판의 제1 표면 상에 제1 유전체층을 형성하는 단계; 활성 영역들의 부분 표면을 노출시키는 제3 트렌치를 제1 유전체층 내에 형성하는 단계; 및 복수의 비트 라인 구조들을 제3 트렌치 내에 형성하는 단계를 포함한다.
선택적으로, 기판의 제1 표면 상에 복수의 비트 라인 구조들을 형성하기 전에, 반도체 구조 형성 방법은 활성 영역들 내에 복수의 제1 도핑 영역들을 형성하기 위해, 기판의 제1 표면 상에 노출된 활성 영역들의 표면에 이온을 주입하는 단계; 및 비트 라인 구조들의 각각을 제2 방향으로 배열된 제1 도핑 영역들의 행과 전기적으로 결합하는 단계를 더 포함한다.
선택적으로, 워드 라인 게이트 구조들은, 기판의 제1 표면을 향하고 기판의 제1 표면을 향하는 제1 도핑 영역들의 바닥면보다 높은 상부 표면을 갖는다.
선택적으로, 복수의 커패시터 구조들을 형성하는 방법은 기판의 제2 표면 상의 활성 영역들 및 제2 분리 구조 상에, 활성 영역들의 표면을 노출시키는 복수의 제4 트렌치들을 내부에 갖는 제2 유전체층을 형성하는 단계; 및 복수의 제4 트렌치들에 복수의 커패시터 구조들을 형성하는 단계를 포함한다.
선택적으로, 제1 분리 구조가 제2 트렌치 내에 형성된 후와 복수의 커패시터 구조들이 기판의 제2 표면 상에 형성되기 전에, 반도체 구조 형성 방법은 활성 영역들 내에 복수의 제2 도핑 영역들을 형성하기 위해, 박화된 기판의 제2 표면에 이온을 주입하는 단계; 및 복수의 커패시터 구조들의 각각을 활성 영역들 중 하나의 제2 도핑 영역(들)과 각각 전기적으로 결합하는 단계를 더 포함한다.
선택적으로, 복수의 커패시터 구조들은 제2 도핑 영역들의 적어도 일부와 중첩되는 기판의 제2 표면 상에 돌출부를 갖는다.
선택적으로, 박화된 기판의 일부와 초기 워드 라인 게이트 구조의 일부를 제거하는 동안, 반도체 구조 형성 방법은, 기판의 제2 표면에서 제1 표면까지 연장되고, 제2 도핑 영역들의 두께보다 큰 기판 내 깊이를 갖는 제5 트렌치를 기판 내에 형성하기 위해, 인접한 제1 트렌치들 사이의 활성 영역들의 일부를 제거하는 단계를 더 포함한다.
선택적으로, 제2 트렌치 내에 제1 분리 구조를 형성하는 동안, 반도체 구조 형성 방법은, 제5 트렌치 내에 제3 분리 구조를 형성하는 단계를 더 포함한다.
선택적으로, 초기 워드 라인 게이트 구조는 제1 트렌치들의 측벽 및 바닥면들 상에 배치된 게이트 유전체층과, 게이트 유전체층의 표면 상에 배치된 게이트층을 포함한다.
선택적으로, 게이트층은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 금속은 텅스텐을 포함한다.
선택적으로, 게이트층은 제1 트렌치들의 바닥부에 배치되는 제1 부분과 제1 부분 상에 배치되는 제2 부분을 포함하고, 제1 부분과 제2 부분은 서로 다른 재료들로 이루어진다.
선택적으로, 제1 부분은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 금속은 텅스텐을 포함하고; 제2 부분은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지며, 금속은 텅스텐을 포함한다.
본 개시내용의 실시예들은 다음의 유익한 효과들을 갖는다.
본 개시내용의 실시예들에 따른 반도체 구조에 있어서, 일 양태에서, 커패시터 구조들이 기판의 제2 표면 상에 배치되고, 비트 라인 구조들이 기판의 제1 표면에 배치됨으로써, 제조 공정의 난이도 및 비용을 크게 낮출 수 있다. 다른 양태에서, 워드 라인 게이트 구조들이 기판 내에 배치되고, 워드 라인 게이트 구조들에 의해 제어되는 채널이 기판의 표면(들)에 수직이므로, 기판의 수평 방향의 면적이 절감될 수 있고, 메모리 어레이 유닛의 밀도가 향상될 수 있다. 또 다른 양태에서, 제1 분리 구조(214)는 활성 영역들에 인접하는 인접한 워드 라인 게이트 구조들 사이에 배치되며, 이는 워드 라인 게이트 구조들과 제1 분리 구조(214)를 형성하기 위한 비교적 큰 공정 윈도우로 이어지고 생산 효율성을 향상시키는데 도움이 된다.
또한, 제1 도핑 영역들과 제2 도핑 영역들을 기판의 두 측면들 상에 각각 배치함으로써, 기판의 수평 방향의 면적을 절감하여, 메모리 어레이 유닛의 밀도를 높일 수 있다.
더욱이, 반도체 구조는, 인접한 워드 라인 게이트 구조들 사이의 활성 영역들 내에 배치되고, 기판의 제2 표면에서 제1 표면까지 연장되며, 제2 도핑 영역들의 두께보다 큰 기판 내 깊이를 갖는 제3 분리 구조를 더 포함한다. 제2 도핑 영역들은 워드 라인 게이트 구조들과 기판의 제2 표면 사이의 거리보다 크거나 같은 깊이들을 가지므로, 제3 분리 구조는 인접한 디바이스들을 분리하고 인접한 트랜지스터들에서 누설이 발생하는 것을 방지할 수 있다. 결과적으로, 누설 전류가 감소될 수 있고, 반도체 구조의 성능이 향상될 수 있다.
또한, 게이트층은 제1 부분과, 제1 부분 상에 배치되는 제2 부분을 포함하고, 제1 부분과 제2 부분은 서로 다른 재료들로 이루어진다. 또한, 제1 부분은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 금속은 텅스텐을 포함하며; 제2 부분은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 금속은 텅스텐을 포함한다. 게이트층은 순수 다결정 실리콘 또는 금속이 아닌 것으로 이루어져 저항 개선 성능과 게이트층의 누설 전류 개선 성능이 균형을 이룬다.
도 1은 본 개시내용의 일 실시예에 따른 반도체 구조의 개략적인 구조도이다.
도 2 내지 도 22는 본 개시내용의 일 실시예에 따른 반도체 구조를 형성하는 공정의 개략적인 중간 단면 구조도들이다.
도 23은 본 개시내용의 다른 실시예에 따른 반도체 구조의 개략적인 단면 구조도이다.
배경기술에서 기술된 바와 같이, 기존의 동적 랜덤 액세스 메모리는 개선될 필요가 있으며, 이것은 지금부터 구체적인 실시예들과 조합하여 분석하고 설명된다.
도 1은 본 개시내용의 일 실시예에 따른 반도체 구조의 개략적인 구조도이다.
도 1을 참조하면, 기판(100), 기판(100) 내에 배치되는 워드 라인 게이트 구조(101); 워드 라인 게이트 구조(101) 두 측면들 상의 기판(100) 내에 배치되는 도핑된 소스 영역(103) 및 도핑된 드레인 영역(102); 소스 플러그(104)를 통해 도핑된 소스 영역(103)과 전기적으로 결합되는 비트 라인 구조(105); 및 커패시터 플러그(106)를 통해 도핑된 드레인 영역(102)과 전기적으로 결합되는 커패시터 구조(107)를 포함할 수 있다.
반도체 구조를 형성하는 공정은 먼저 도핑된 소스 영역(103) 및 도핑된 드레인 영역(102)을 형성하는 단계; 후속적으로, 기판(100) 내에 워드 라인 게이트 구조(101)를 형성하는 단계; 그 다음, 소스 플러그(104) 및 비트 라인 구조(105)를 형성하는 단계; 그 후에, 커패시터 플러그(106)를 형성하는 단계; 및 마지막으로 커패시터 구조(107)를 형성하는 단계를 포함할 수 있다. 반도체 구조는 U자형 채널을 갖는다. 그리고, 도핑된 소스 영역(103) 및 도핑된 드레인 영역(102)이 워드 라인 게이트 구조(101)의 수평 두 측면들 상에 있다. 비트 라인 구조(105)와 커패시터 구조(107)는 트랜지스터의 동일한 측면에 있으며, 둘 다 처리 기술의 관점에서 기판 위에 배치된다. 또한, 커패시터 구조(107)의 커패시터 플러그(106)는 비트 라인 구조(105)를 통과해야 하므로, 전체적인 공정 복잡성이 높고, 포토리소그래피 기술 및 정렬에 대한 요구 사항들이 매우 높다.
본 개시내용의 실시예들은 반도체 구조 및 이를 형성하는 방법을 제공한다. 일 양태에서, 커패시터 구조들은 기판의 제2 표면 상에 배치되고, 비트 라인 구조들은 기판의 제1 표면 상에 배치됨으로써, 제조 공정의 난이도 및 비용을 크게 낮출 수 있다. 다른 양태에서, 워드 라인 게이트 구조들은 기판 내에 배치되고, 워드 라인 게이트 구조들에 의해 제어되는 채널은 기판의 표면(들)에 수직이므로, 기판의 수평 방향의 면적이 절감될 수 있고, 메모리 어레이 유닛의 밀도가 향상될 수 있다. 또 다른 양태에서, 제1 분리 구조는 활성 영역들에 인접하는 인접한 워드 라인 게이트 구조들 사이에 배치되며, 이는 워드 라인 게이트 구조들과 제1 분리 구조를 형성하기 위한 비교적 큰 공정 윈도우로 이어지고 생산 효율성을 향상시키는데 도움이 된다.
위에서 언급한 본 개시내용의 목적들, 특징들 및 유익한 효과들을 더욱 명확하고 이해하기 쉽게 하기 위해, 이하에서는 첨부된 도면들을 참조하여 본 개시내용의 구체적인 실시예들이 상세히 예시될 것이다.
도 2 내지 도 22는 본 개시내용의 일 실시예에 따른 반도체 구조를 형성하는 공정의 개략적인 중간 단면 구조도들이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 기판의 제1 표면(300)의 평면도이고, 도 2는 도 3의 AA1 선의 방향을 따른 개략적인 단면 구조도이다. 기판(200)이 제공되며, 이것은 제1 표면(300) 및 제1 표면(300)에 대향하는 제2 표면(400)을 가질 수 있고, 제1 방향 X로 배열되고 제2 방향 Y에 평행한 여러 개의 이산 활성 영역들(201)을 포함할 수 있으며, 여기서 제1 방향 X는 제2 방향 Y에 수직이다.
이 실시예에서, 기판(200)은 실리콘으로 이루어진다.
다른 실시예들에 따르면, 기판은 실리콘 카바이드, 실리콘-게르마늄, Ⅲ-V족 원소들로 구성된 다성분 반도체 재료들, 절연체 상 실리콘(SOI: silicon on insulator), 또는 절연체 상 게르마늄을 포함하는 재료로 이루어질 수 있다. 여기서, Ⅲ-V족 원소들로 구성된 다성분 반도체 재료들은 InP, GaAs, GaP, InAs, InSb, InGaAs 또는 InGaAsP를 포함할 수 있다.
이 실시예에서는 제2 분리 구조(202)가 인접한 활성 영역들(201) 사이에 배치된다.
제2 분리 구조(202)는 유전체 재료를 포함하는 재료로 이루어질 수 있다. 그리고, 유전체 재료는 실리콘 산화물들, 실리콘 질화물들, 실리콘 탄화물들, 실리콘 산탄화물들, 실리콘 산질화물들, 알루미늄 산화물들, 알루미늄 질화물들, 실리콘 탄질화물들 및 실리콘 산탄질화물들로 이루어진 군에서 선택되는 하나 이상의 조합을 포함할 수 있다.
이 실시예에서, 제2 분리 구조(202)는 실리콘 산화물 또는 실리콘 질화물을 포함하는 재료로 이루어질 수 있다.
도 4, 도 5 및 도 6을 참조하면, 도 6은 도 4 및 도 5의 기판의 제1 표면(300)의 개략적인 평면도이고, 도 4는 도 6의 BB1 선의 방향을 따른 개략적인 단면 구조도이고, 도 5는 도 6의 CC1 선의 방향을 따른 개략적인 단면 구조도이다. 기판(200)에는 복수의 제1 트렌치들(203)이 형성되어 있다. 복수의 제1 트렌치들(203)은 제1 표면(300)에서 제2 표면(400)까지 연장되어 있고, 제2 방향 Y으로 배열되며, 제1 방향 X을 따라 활성 영역들(201)을 관통한다.
복수의 제1 트렌치들(203)을 형성하는 방법은 기판의 제1 표면(300) 상에, 활성 영역들(201)의 표면의 일부를 노출시키는 패터닝된 마스크층(미도시)을 형성하는 단계; 및 패터닝된 마스크층을 마스크로 하여 복수의 제1 트렌치들(203)을 기판 내에 형성하기 위해 활성 영역들(201)을 에칭하는 단계를 포함한다.
이 실시예에서, 복수의 제1 트렌치들(203)은 기판의 제2 표면(400)을 향하고 기판의 제2 표면(400)을 향하는 제2 분리 구조(202)의 바닥면보다 높은 바닥면을 갖는다. 따라서, 기판의 제2 표면(400) 상의 제2 도핑 영역의 후속적인 형성을 위한 물리적 공간을 허용한다.
도 7 및 도 8을 참조하면, 도 8은 도 7의 기판의 제1 표면(300)의 개략적인 평면도이고, 도 7은 도 8의 DD1 선의 방향을 따른 개략적인 단면 구조도이다. 초기 워드 라인 게이트 구조가 복수의 제1 트렌치들(203) 내에 형성된다.
이 실시예에서, 초기 워드 라인 게이트 구조는 기판의 제1 표면(300)의 표면보다 낮은 기판의 제1 표면(300)을 향하는 방향의 상부 표면을 갖는다.
초기 워드 라인 게이트 구조는 복수의 제1 트렌치들(203)의 측벽 및 바닥면들 상에 배치된 초기 게이트 유전체층(204)과, 초기 게이트 유전체층(204)의 표면 상에 배치된 초기 게이트층(205)을 포함할 수 있다.
초기 워드 라인 게이트 구조는 기판의 제1 표면(300)을 향하는 상부 표면을 가지며, 이는 활성 영역들(201)의 제1 표면(300)의 표면보다 낮고, 활성 영역들(201)의 제1 표면(300) 상의 제1 도핑 영역의 후속 형성을 위한 물리적 공간을 제공한다.
초기 워드 라인 게이트 구조를 형성하는 방법은 복수의 제1 트렌치들(203)의 측벽 및 바닥면들 상에 그리고 활성 영역들(201)의 제1 표면(300)의 표면 상에 게이트 유전체 재료층(미도시)을 형성하는 단계; 게이트 유전체 재료층 상에 게이트 재료층(미도시)을 형성하는 단계; 전이 초기 워드 라인 게이트 구조를 형성하기 위해, 활성 영역들(201)의 표면이 노출될 때까지 게이트 재료층 및 게이트 유전체 재료층을 평탄화하는 단계; 및 초기 워드 라인 게이트 구조를 형성하기 위해, 복수의 제1 트렌치들(203)의 측벽들의 일부가 노출될 때까지 전이 초기 워드 라인 게이트 구조를 에칭 백하는 단계를 포함할 수 있다.
이 실시예에서, 초기 게이트 유전체층(204)은 실리콘 산화물 또는 저-K(K는 3.9 미만) 재료를 포함하는 재료로 이루어질 수 있고; 초기 게이트층(205)은 다결정 실리콘을 포함하는 재료로 이루어질 수 있다.
다른 실시예에서, 초기 게이트 유전체층은 3.9보다 큰 유전율을 갖는 높은 유전 상수를 갖는 재료로 이루어질 수 있고, 알루미늄 산화물들 또는 하프늄 산화물들을 포함할 수 있으며; 초기 게이트층은 금속을 포함하는 재료로 이루어질 수 있고, 금속은 텅스텐을 포함할 수 있다.
다른 실시예에서, 초기 워드 라인 게이트 구조는 초기 게이트 유전체층과 초기 게이트층 사이에 배치되는 초기 일함수층(initial work function layer)을 더 포함하고, N형 일함수 재료 또는 P형 일함수 재료를 포함하는 재료로 이루어질 수 있다. 여기서, N형 일함수 재료는 티타늄 알루미늄을 포함할 수 있고, P형 일함수 재료는 티타늄 질화물 또는 탄탈륨 질화물을 포함할 수 있다.
다른 실시예들에 따르면, 초기 게이트층은 제1 트렌치들의 바닥들에 배치되는 제1 부분과 제1 부분 상에 배치된 제2 부분을 포함할 수 있으며, 제1 부분과 제2 부분은 서로 다른 재료들로 이루어질 수 있다.
다른 실시예들에 따르면, 초기 워드 라인 게이트 구조는 기판의 제1 표면을 향하고, 기판의 제1 표면의 표면보다 높은 상부 표면을 가질 수 있다.
도 9 및 도 10을 참조하면, 도 10은 도 9의 기판의 제1 표면(300)의 개략적인 평면도이고, 도 9는 도 10의 EE1 선의 방향을 따른 개략적인 단면 구조도이다. 초기 워드 라인 게이트 구조가 형성된 후, 활성 영역들(201) 내에 제1 도핑 영역(206)을 형성하기 위해, 기판(200)의 제1 표면(300)에 의해 노출된 활성 영역들(201)의 표면에 이온을 주입한다.
초기 워드 라인 게이트 구조는 기판의 제1 표면(300)을 향하고 제1 도핑 영역(206)의 바닥면보다 높은 상부 표면을 갖는다. 일 양태에서, 제1 도핑 영역(206)이 후속적으로 형성될 제2 도핑 영역 및 채널과 연통되는 것을 보장하기 위해, 제1 도핑 영역(206)이 초기 게이트 유전체층(204)과 접촉할 수 있음을 보장할 수 있다. 다른 양태에서, 초기 워드 라인 게이트 구조의 상부 표면은 기판의 제1 표면(300)을 향하고 기판(200)의 제1 표면(300)의 표면보다 낮으므로, 워드 라인 게이트 구조들에 의해 활성 영역들(201) 내에 후속적으로 형성될 채널이 제1 도핑 영역(206)과 덜 과도하게 중첩되고 영향을 받을 것이다. 또 다른 양태에서는, 이후 기판(200)의 제1 표면(300) 상에 비트 라인 구조를 형성하기 위한 공정 윈도우가 증가될 수 있고, 생산 수율이 향상될 수 있다.
제1 도핑 영역(206)은 N형 또는 P형의 도핑 이온을 가질 수 있다. 여기서, N형 도핑 이온은 포스포늄 이온들, 비소 이온들, 안티몬 이온들을 포함할 수 있고; P형 도핑 이온은 붕소 이온들, 붕소 불화물 이온들, 또는 인듐 이온들을 포함할 수 있다.
도 11 및 도 12를 참조하면, 도 12는 도 11의 기판의 제1 표면(300)의 개략적인 평면도이고, 도 11은 도 12의 FF1 선의 방향을 따른 개략적인 단면 구조도이다. 복수의 비트 라인 구조들(208)이 활성 영역들(201)의 각각의 제1 표면(300) 상에 형성된다. 복수의 비트 라인 구조들(208)은 제1 방향 X으로 배열되고, 제2 방향 Y에 평행하다.
복수의 비트 라인 구조들(208)의 각각은 제2 방향 Y으로 배열된 제1 도핑 영역들(206)의 행과 각각 전기적으로 결합된다.
이 실시예에서, 비트 라인 플러그(207)는 제1 도핑 영역들(206) 상에 추가로 형성된다. 그리고, 비트 라인 플러그(207)는 비트 라인 구조들(208)을 제1 도핑 영역들(206)과 전기적으로 결합한다.
비트 라인 구조들(208) 및 비트 라인 플러그(207)를 형성하는 방법은 활성 영역들(201)의 제1 표면(300) 상에 제1 유전체층(209)을 형성하는 단계; 제1 유전체층 내에 제3 트렌치(미도시)를 형성하는 단계; 제3 트렌치 내에, 제1 도핑 영역들(206) 표면의 일부를 노출시키는 개구부(미도시)를 형성하는 단계; 개구부 내에 비트 라인 플러그(207)를 형성하는 단계, 및 제3 트렌치 내에 비트 라인 구조들(208)을 형성하는 단계를 포함할 수 있다.
비트 라인 구조들(208) 및 비트 라인 플러그(207)를 형성하는 방법에서, 제3 트렌치는 제1 유전체층(209) 내에 형성되고, 개구부는 제3 트렌치 내에 형성되고, 비트 라인 플러그는 개구부 내에 형성된 다음에, 비트 라인 구조들이 제3 트렌치 내에 형성된다. 앞서 언급한 공정 윈도우는 비교적 크고, 공정이 비교적 간단하며, 생산 효율성이 향상될 수 있다.
비트 라인 구조들(208)은 제3 트렌치의 측벽 및 바닥면들에 배치되는 배리어층(미도시)과, 배리어층 상에 배치된 비트 라인층(미도시)을 포함할 수 있다.
배리어층은 금속 질화물을 포함하는 재료로 이루어질 수 있고; 비트 라인층은 금속 또는 금속 질화물을 포함하는 재료로 이루어질 수 있다. 여기서, 금속은 구리, 알루미늄, 텅스텐, 코발트, 니켈 및 탄탈륨으로 이루어진 군에서 선택되는 하나 이상의 조합을 포함할 수 있고; 금속 질화물은 탄탈륨 질화물 및 티타늄 질화물로 이루어진 군에서 선택되는 하나 이상의 조합을 포함할 수 있다.
다른 실시예에서, 비트 라인 플러그는 형성되지 않을 수 있고, 비트 라인 구조들은 제1 도핑 영역들과 직접 접촉하여 전기적으로 결합될 수 있다.
다음으로, 복수의 비트 라인 구조들(208)이 형성된 후, 기판의 제2 표면에서 기판의 제1 표면까지 연장되고 초기 워드 라인 게이트 구조를 관통하는 제2 트렌치를 기판 내에 형성하여 초기 워드 라인 게이트 구조가 이산 워드 라인 게이트 구조들을 형성하도록 기판의 일부와 초기 워드 라인 게이트 구조의 일부가 제거되고; 제1 분리 구조는 제2 트렌치 내에 형성되고, 워드 라인 게이트 구조들은 제1 분리 구조의 두 측면들 상에 배치된다. 제1 분리 구조를 형성하는 공정에 대해 도 13 내지 도 18을 참조한다.
도 13, 도 14 및 도 15를 참조하면, 도 15는 도 13 및 도 14의 기판의 제2 표면(400)의 개략적인 평면도이고, 도 13은 도 15의 GG1 선의 방향을 따른 개략적인 단면 구조도이고, 도 14는 도 15의 HH1 선의 방향을 따른 개략적인 단면 구조도이다. 기판의 제2 표면(400)은 제2 분리 구조(202)의 표면이 노출될 때까지 박화된다.
제2 표면(400)으로부터 기판을 박화하는 방법은 제1 유전체층(209)의 표면에 접합된 표면을 갖는 베이스(미도시)를 제공하는 단계; 및 베이스와 기판을 뒤집고, 제2 분리 구조(202)의 표면이 노출될 때까지 제2 표면(400)으로부터 기판을 박화하는 단계를 포함한다.
제2 표면(400)으로부터 기판을 박화하는 공정은 화학-기계적 연마 공정을 포함할 수 있다.
도 13에 기초한 개략적인 구조도인 도 16을 참조한다. 제2 트렌치(210)와 워드 라인 게이트 구조들을 형성하기 위해, 박화된 기판(200)의 일부와 초기 워드 라인 게이트 구조의 일부가 제거되며, 여기서, 워드 라인 게이트 구조들은 제2 트렌치(210)의 한 두 측면들에 배치된다.
워드 라인 게이트 구조들은 게이트 유전체층(212)과, 게이트 유전체층(212) 상에 배치된 게이트층(213)을 포함할 수 있다.
이 실시예에서, 기판의 제2 표면(400)에서 제1 표면(300)까지 연장되고, 후속적으로 형성될 제2 도핑 영역의 두께보다 큰 기판(200) 내 깊이를 갖는 제5 트렌치(211)를 기판 내에 형성하기 위해, 박화된 기판의 일부와 초기 워드 라인 게이트 구조의 일부를 제거하는 동안 인접한 제1 트렌치들 사이의 활성 영역들(201)의 일부를 제거한다.
이 실시예에서, 워드 라인 게이트 구조들은 게이트 유전체층(212) 및 게이트 유전체층(212) 상에 배치된 게이트층(213)을 포함할 수 있다.
제5 트렌치(211)는 후속적으로 형성될 제2 도핑 영역의 두께보다 큰 기판(200) 내 깊이를 가지므로, 제5 트렌치(211) 내에 후속적으로 형성될 제3 분리 구조가 인접한 트랜지스터를 분리할 수 있음이 보장된다.
도 17 및 도 18을 참조하면, 도 18은 도 17의 기판의 제2 표면(400)의 개략적인 평면도이고, 도 17은 도 18의 JJ1 선의 방향을 따른 개략적인 단면 구조도이다. 제1 분리 구조(214)가 제2 트렌치(210) 내에 형성되고, 워드 라인 게이트 구조들이 제1 분리 구조(214)의 두 측면들 상에 배치된다.
제2 트렌치(210) 내에 제1 분리 구조(214)을 형성하는 동안, 제3 분리 구조(215)가 제5 트렌치(211) 내에 형성된다.
제3 분리 구조(215)는 후속적으로 형성될 제2 도핑 영역의 두께보다 큰 기판(200) 내 깊이를 갖는다. 이에 따라, 제3 분리 구조(215)는 인접한 트랜지스터들에서 누설이 발생하는 것을 방지하기 위해 인접한 디바이스들을 분리할 수 있다. 결과적으로, 누설 전류가 감소될 수 있고, 반도체 구조의 성능이 향상될 수 있다.
도 19 및 도 20을 참조하면, 도 20은 도 19의 기판의 제2 표면(400)의 개략적인 평면도이고, 도 19는 도 20의 KK1 선의 방향을 따른 개략적인 단면 구조도이다. 박화된 기판의 제2 표면(400)에 이온이 주입되어 활성 영역들(201) 내에 제2 도핑 영역(216)을 형성한다.
제1 도핑 영역들(206)과 제2 도핑 영역(216)은 기판(200)의 두 표면들에 각각 배치되어, 기판(200)의 수평 방향의 면적이 절약됨으로써 메모리 어레이 유닛의 밀도가 증가될 수 있다.
제2 도핑 영역(216)은 워드 라인 게이트 구조들과 기판(200)의 제2 표면(400) 사이의 거리보다 크거나 같은 깊이를 가지므로, 제2 도핑 영역(216)이 채널 및 제1 도핑 영역(206)과 연통되는 것을 보장하기 위해, 제2 도핑 영역(216)이 게이트 유전체층(212)과 접촉할 수 있음을 보장한다.
제2 도핑 영역(216)은 N형 또는 P형 도핑된 이온을 가질 수 있다. 여기서, N형 도핑된 이온은 포스포늄 이온들, 비소 이온들 또는 안티몬 이온들을 포함할 수 있고; P형의 도핑된 이온은 붕소 이온들, 붕소 불화물 이온들 또는 인듐 이온들을 포함할 수 있다.
이 실시예에서, 제2 도핑 영역(216)의 도핑 이온은 제1 도핑 영역(206)의 도핑 이온의 도전 유형과 동일한 도전 유형을 가질 수 있다.
도 21 및 도 22를 참조하면, 도 22는 도 21의 기판의 제2 표면(400)의 개략적인 평면도이고, 도 21은 도 22의 LL1 선의 방향을 따른 개략적인 단면 구조도이다. 기판(200)의 제2 표면(400) 상에는 복수의 커패시터 구조들(218)이 형성되어 있다. 그리고, 복수의 커패시터 구조들은 활성 영역들(201)과 전기적으로 결합된다.
복수의 커패시터 구조들(218)의 각각은 활성 영역들(201) 중 하나의 제2 도핑 영역(216)과 각각 전기적으로 결합된다. 복수의 커패시터 구조들(218)은 복수의 커패시터 구조들(218)이 제2 도핑 영역(216)과 전기적으로 결합되는 것을 보장하기 위해, 제2 도핑 영역(216)의 적어도 일부와 중첩되는 기판의 제2 표면(400) 상에 돌출부를 가질 수 있다.
이 실시예에서, 커패시터 플러그(217)는 제2 도핑 영역(216) 상에 형성된다. 그리고, 커패시터 플러그(217)는 커패시터 구조들(218)을 제2 도핑 영역(216)과 전기적으로 결합한다.
커패시터 플러그(217) 및 복수의 커패시터 구조들(218)을 형성하는 방법은 기판의 제2 표면(400) 상의 활성 영역들 내에 및 제2 분리 구조(202) 상에, 복수의 제4 트렌치들(미도시)을 내부에 갖는 제2 유전체층(미도시)을 형성하는 단계; 제4 트렌치들 내에, 제2 도핑 영역(216)의 표면을 노출시키는 개구부(미도시)를 형성하는 단계; 개구부 내에 커패시터 플러그(217)를 형성하는 단계, 및 제4 트렌치들 내에 복수의 커패시터 구조들(218)을 형성하는 단계를 포함할 수 있다.
복수의 커패시터 구조들(218)은 제1 전극층(미도시), 제2 전극층(미도시), 및 제1 전극층과 제2 전극층 사이에 배치된 유전체층(미도시)을 포함할 수 있다.
유전체층은 평면 형상 또는 "U" 형상을 포함하는 형상을 가질 수 있다.
유전체층이 평면 형상인 경우, 제1 전극층은 평탄한 표면을 갖고, 제2 전극층은 평탄한 표면을 갖는다.
유전체층이 "U" 형상인 경우, 제1 전극층은 고르지 않은 표면을 갖고, 제2 전극층은 고르지 않은 표면을 갖는다.
제1 전극층은 금속 또는 금속 질화물을 포함하는 재료로 이루어질 수 있고; 제2 전극층은 금속 또는 금속 질화물을 포함하는 재료로 이루어질 수 있다. 여기서, 금속은 구리, 알루미늄, 텅스텐, 코발트, 니켈 및 탄탈륨으로 이루어진 군에서 선택되는 하나 이상의 조합을 포함할 수 있고; 금속 질화물은 탄탈륨 질화물 및 티타늄 질화물로 이루어진 군에서 선택되는 하나 이상의 조합을 포함할 수 있다.
커패시터 플러그(217)는 금속 또는 금속 질화물을 포함하는 재료로 이루어질 수 있다. 여기서, 금속은 구리, 알루미늄, 텅스텐, 코발트, 니켈 및 탄탈륨으로 이루어진 군에서 선택되는 하나 이상의 조합을 포함할 수 있고; 금속 질화물은 탄탈륨 질화물 및 티타늄 질화물로 이루어진 군에서 선택되는 하나 이상의 조합을 포함할 수 있다.
다른 실시예에서, 커패시턴스 플러그는 형성되지 않을 수 있고, 복수의 커패시터 구조들은 제1 도핑 영역들과 직접 접촉하여 전기적으로 결합된다.
복수의 커패시터 구조들을 형성하는 방법은 기판의 제2 표면 상의 활성 영역들 내에 및 제2 분리 구조 상에 제2 유전체층을 형성하는 단계로서, 제2 유전체층은 복수의 제4 트렌치들을 내부에 갖고, 복수의 제4 트렌치들은 제2 도핑 영역의 표면을 노출시키는, 상기 제2 유전체층 형성 단계; 및 복수의 제4 트렌치들 내에 복수의 커패시터 구조들을 형성하는 단계를 포함할 수 있다.
지금까지, 형성된 반도체 구조에서, 일 양태에서, 복수의 커패시터 구조들(218)이 기판의 제2 표면(400) 상에 배치되고, 복수의 비트 라인 구조들(208)이 기판의 제1 표면(300) 상에 배치됨으로써, 제조 공정의 난이도 및 비용을 크게 낮출 수 있다. 다른 양태에서, 워드 라인 게이트 구조들이 기판 내에 배치되고, 워드 라인 게이트 구조들에 의해 제어되는 채널이 기판의 표면(들)에 수직이므로, 기판의 수평 방향의 면적이 절감될 수 있고, 메모리 어레이 유닛의 밀도가 향상될 수 있다. 또 다른 양태에서, 제1 분리 구조는 활성 영역들에 인접하는 인접한 워드 라인 게이트 구조들 사이에 배치되며, 이는 워드 라인 게이트 구조들과 제1 분리 구조를 형성하기 위한 비교적 큰 공정 윈도우로 이어지고 생산 효율성을 향상시키는데 도움이 된다.
계속해서 도 21 및 도 22를 참조하면, 이에 상응하여, 본 개시내용의 실시예들은 다음을 포함할 수 있는 반도체 구조를 추가로 제공한다:
제1 표면(300) 및 제1 표면(300)에 대향하는 제2 표면(400)을 가질 수 있고, 제1 방향 X으로 배열되고 제2 방향 Y에 평행한 여러 개의 이산 활성 영역들(201)을 포함할 수 있는 기판(200)으로서, 제1 방향 X는 제2 방향 Y에 수직인, 상기 기판(200);
활성 영역들(201) 내에서 인접하게 배치되고, 제1 표면(300)에서 제2 표면(400)까지 연장되고, 제2 방향 Y으로 배열되며, 제1 방향 X를 따라 활성 영역들(201)을 관통하는 복수의 워드 라인 게이트 구조들;
기판(200) 내에 배치되고, 기판의 제2 표면(400)에서 기판의 제1 표면(300)까지 연장되는 제1 분리 구조(214)로서, 워드 라인 게이트 구조들은 제1 분리 구조(214)의 두 측면들 상에 배치되는, 상기 제1 분리 구조 구조(214);
기판의 제1 표면 상에 배치되고, 활성 영역들(201)과 전기적으로 결합되고, 제1 방향 X으로 배열되며, 제2 방향 Y에 평행한 복수의 비트 라인 구조들(208); 및
기판의 제2 표면 상에 배치되고 활성 영역들(201)과 전기적으로 결합되는 복수의 커패시터 구조들(218).
이 실시예에서, 반도체 구조는 기판(200)의 제1 표면(300) 상의 활성 영역들(201) 내에 배치되는 복수의 제1 도핑 영역들(206)을 더 포함할 수 있고, 복수의 비트 라인 구조들(208)의 각각은 제2 방향 Y으로 배열된 제1 도핑 영역들(206)의 행과 각각 전기적으로 결합된다.
이 실시예에서, 반도체 구조는 기판(200)의 제2 표면(400) 상의 활성 영역들(201) 내에 배치되는 복수의 제2 도핑 영역들(216)을 더 포함할 수 있고, 복수의 커패시터 구조들(218)의 각각은 활성 영역들(201) 중 하나의 제2 도핑 영역(들)(216)과 각각 전기적으로 결합된다.
이 실시예에서, 복수의 커패시터 구조들(218)은 제2 도핑 영역들(216)의 적어도 일부와 중첩되는 기판(200)의 제2 표면(400) 상에 돌출부를 갖는다.
이 실시예에서, 제2 분리 구조는 인접한 활성 영역들(201) 사이에 배치되고, 기판의 제2 표면(400)은 제2 분리 구조를 노출시킨다.
이 실시예에서, 반도체 구조는, 인접한 워드 라인 게이트 구조들 사이의 활성 영역들(201) 내에 배치되고, 기판의 제2 표면(400)에서 제1 표면(300)까지 연장되며, 제2 도핑 영역(216)의 두께보다 큰 기판 내 깊이를 갖는 제3 분리 구조(215)를 더 포함할 수 있다.
이 실시예에서, 복수의 워드 라인 게이트 구조들은 게이트 유전체층(212) 및 게이트 유전체층(212)의 표면 상에 배치된 게이트층(213)을 포함할 수 있다.
이 실시예에서, 게이트층(213)은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어질 수 있고, 금속은 텅스텐을 포함할 수 있다.
도 23은 본 개시내용의 다른 실시예에 따른 반도체 구조의 개략적인 단면 구조도이다.
도 23을 참조하면, 도 22 및 도 21의 구조와 다음의 차이점들이 있는 구조를 도시한다.
워드 라인 게이트 구조들은 제1 트렌치들의 측벽 및 바닥면들 상에 배치된 게이트 유전체층, 및 게이트 유전체층의 표면 상에 배치된 게이트층을 포함할 수 있다.
게이트층은 제1 트렌치들의 바닥부에 배치되는 제1 부분(313)과 제1 부분(313) 상에 배치된 제2 부분(314)을 포함할 수 있으며, 제1 부분(313)과 제2 부분(314)은 서로 다른 재료들로 이루어진다.
제1 부분(313)은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어질 수 있으며, 금속은 텅스텐을 포함할 수 있고; 제2 부분(314)은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어질 수 있으며, 금속은 텅스텐을 포함할 수 있다.
게이트층은 순수한 다결정 실리콘 또는 금속이 아닌 것으로 이루어져, 게이트층의 저항 개선 성능과 게이트층의 누설 전류 개선 성능이 균형을 이루고, 게이트층이 다결정 실리콘으로 이루어질 때 게이트층의 비교적 큰 저항을 방지하며, 게이트층이 금속으로 이루어질 때 누설이 쉽게 발생하는 것을 또한 방지하므로, 반도체 구조의 성능이 향상된다.
이 실시예에서, 제1 부분(313)은 다결정 실리콘을 포함하는 재료로 이루어질 수 있고; 제2 부분(314)은 텅스텐을 포함하는 재료로 이루어질 수 있다.
다른 실시예에서, 제1 부분은 텅스텐을 포함하는 재료로 이루어질 수 있고; 제2 부분은 다결정 실리콘을 포함하는 재료로 이루어질 수 있다.
본 개시내용이 위와 같이 개시되었지만, 본 개시내용은 이에 제한되지 않는다. 본 개시내용의 사상 및 범위를 벗어나지 않고, 당업자에 의해 다양한 변경들 및 수정들이 이루어질 수 있다. 따라서 본 개시내용의 보호 범위는 청구범위에 의해 규정된 범위에 따라야 한다.

Claims (24)

  1. 반도체 구조에 있어서:
    제1 표면과 상기 제1 표면에 대향하는 제2 표면을 갖고, 제1 방향으로 배열되고 제2 방향에 평행한 여러 개의 이산 활성 영역들을 포함하는 기판으로서, 상기 제1 방향은 상기 제2 방향에 수직인, 상기 기판;
    상기 활성 영역들 내에서 인접하게 배치되고, 상기 제1 표면에서 상기 제2 표면까지 연장되고, 상기 제2 방향으로 배열되며, 상기 제1 방향을 따라 상기 활성 영역들을 관통하는(run through) 복수의 워드 라인 게이트 구조들;
    상기 기판 내에 배치되고 상기 기판의 상기 제2 표면에서 상기 기판의 상기 제1 표면까지 연장되는 제1 분리 구조로서, 상기 복수의 워드 라인 게이트 구조들은 상기 제1 분리 구조의 두 측면들 상에 배치되는, 상기 제1 분리 구조;
    상기 기판의 상기 제1 표면 상에 배치되고, 상기 활성 영역들과 전기적으로 결합되고, 상기 제1 방향으로 배열되며, 상기 제2 방향에 평행한 복수의 비트 라인 구조들; 및
    상기 기판의 상기 제2 표면 상에 배치되고 상기 활성 영역들과 전기적으로 결합되는 복수의 커패시터 구조들을 포함하는 반도체 구조.
  2. 제1항에 있어서, 상기 기판의 상기 제1 표면 상의 상기 활성 영역들 내에 배치된 복수의 제1 도핑 영역들을 더 포함하고, 상기 복수의 비트 라인 구조들의 각각은 상기 제2 방향으로 배열된 제1 도핑된 영역들의 행과 각각 전기적으로 결합되는, 반도체 구조.
  3. 제1항에 있어서, 상기 기판의 상기 제2 표면 상의 상기 활성 영역들 내에 배치되고, 상기 복수의 워드 라인 게이트 구조들과 상기 기판의 상기 제2 표면 사이의 거리보다 크거나 같은 깊이들을 갖는 복수의 제2 도핑 영역들을 더 포함하고; 상기 복수의 커패시터 구조들의 각각은 상기 활성 영역들 중 하나의 상기 제2 도핑 영역(들)과 각각 전기적으로 결합되는, 반도체 구조.
  4. 제3항에 있어서, 상기 복수의 커패시터 구조들은 상기 제2 도핑 영역들의 적어도 일부와 중첩되는 상기 기판의 상기 제2 표면 상에 돌출부를 갖는, 반도체 구조.
  5. 제1항에 있어서, 제2 분리 구조가 인접한 활성 영역들 사이에 배치되고, 상기 기판의 상기 제2 표면은 상기 제2 분리 구조를 노출시키는, 반도체 구조.
  6. 제3항에 있어서, 인접한 워드 라인 게이트 구조들 사이의 상기 활성 영역들 내에 배치되고, 상기 기판의 상기 제2 표면에서 상기 제1 표면까지 연장되며, 상기 제2 도핑 영역들의 두께보다 큰 상기 기판 내 깊이를 갖는 제3 분리 구조를 더 포함하는 반도체 구조.
  7. 제1항에 있어서, 상기 복수의 워드 라인 게이트 구조들은 게이트 유전체층과 상기 게이트 유전체층의 표면 상에 배치된 게이트층을 포함하는, 반도체 구조.
  8. 제7항에 있어서, 상기 게이트층은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 상기 금속은 텅스텐을 포함하는, 반도체 구조.
  9. 제7항에 있어서, 상기 게이트층은 제1 부분과 상기 제1 부분 상에 배치된 제2 부분을 포함하고, 상기 제1 부분과 상기 제2 부분은 서로 다른 재료들로 이루어지는, 반도체 구조.
  10. 제9항에 있어서, 상기 제1 부분은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 상기 금속은 텅스텐을 포함하고; 상기 제2 부분은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 상기 금속은 텅스텐을 포함하는, 반도체 구조.
  11. 반도체 구조 형성 방법에 있어서:
    제1 표면과 상기 제1 표면에 대향하는 제2 표면을 갖고, 제1 방향으로 배열되고 제2 방향에 평행한 여러 개의 이산 활성 영역들을 포함하는 기판을 제공하는 단계로서, 상기 제1 방향은 상기 제2 방향에 수직인, 상기 기판 제공 단계;
    상기 제1 표면에서 상기 제2 표면까지 연장되고, 상기 제2 방향으로 배열되며, 상기 제1 방향을 따라 상기 활성 영역들을 관통하는 복수의 제1 트렌치들을 상기 기판 내에 형성하는 단계;
    상기 제1 트렌치들 내에 초기 워드 라인 게이트 구조를 형성하는 단계;
    상기 초기 워드 라인 게이트 구조가 형성된 후, 상기 기판의 상기 제1 표면 상에, 상기 제1 방향으로 배열되고 상기 제2 방향에 평행한 복수의 비트 라인 구조들을 형성하는 단계;
    상기 복수의 비트 라인 구조들이 형성된 후, 상기 기판의 상기 제2 표면에서 상기 기판의 상기 제1 표면까지 연장되고 상기 초기 워드 라인 게이트 구조를 관통하는 제2 트렌치를 상기 기판 내에 형성하여, 상기 초기 워드 라인 게이트 구조가 이산 워드 라인 게이트 구조들을 형성하도록 하기 위해, 상기 기판의 일부와 상기 초기 워드 라인 게이트 구조의 일부를 제거하는 단계;
    상기 제2 트렌치 내에 제1 분리 구조를 형성하는 단계로서, 상기 워드 라인 게이트 구조들은 상기 제1 분리 구조의 두 측면들 상에 배치되는, 상기 제1 분리 구조 형성 단계; 및
    상기 제1 분리 구조가 형성된 후, 상기 기판의 상기 제2 표면 상에, 상기 활성 영역들과 전기적으로 결합된 복수의 커패시터 구조들을 형성하는 단계를 포함하는 반도체 구조 형성 방법.
  12. 제11항에 있어서, 제2 분리 구조가 인접한 활성 영역들 사이에 배치되고, 상기 기판의 일부와 상기 초기 워드 라인 게이트 구조의 일부를 제거하는 방법은 상기 제2 분리 구조의 표면이 노출될 때까지, 상기 기판을 상기 제2 표면으로부터 박화하는 단계; 및 상기 제2 트렌치 및 상기 워드 라인 게이트 구조들을 형성하기 위해, 박화된 기판의 일부와 상기 초기 워드 라인 게이트 구조의 일부를 제거하는 단계를 포함하는, 반도체 구조 형성 방법.
  13. 제11항에 있어서, 상기 복수의 비트 라인 구조들을 형성하는 방법은 상기 초기 워드 라인 게이트 구조 및 상기 기판의 상기 제1 표면 상에 제1 유전체층을 형성하는 단계; 상기 활성 영역들의 부분 표면을 노출시키는 제3 트렌치를 상기 제1 유전체층 내에 형성하는 단계; 및 상기 복수의 비트 라인 구조들을 상기 제3 트렌치 내에 형성하는 단계를 포함하는, 반도체 구조 형성 방법.
  14. 제11항에 있어서, 상기 기판의 상기 제1 표면 상에 상기 복수의 비트 라인 구조들을 형성하기 전에, 상기 활성 영역들 내에 복수의 제1 도핑 영역들을 형성하기 위해, 상기 기판의 상기 제1 표면에 의해 노출된 상기 활성 영역들의 표면에 이온을 주입하는 단계; 및 상기 비트 라인 구조들의 각각을 상기 제2 방향으로 배열된 제1 도핑 영역들의 행과 전기적으로 결합하는 단계를 더 포함하는 반도체 구조 형성 방법.
  15. 제14항에 있어서, 상기 워드 라인 게이트 구조들은, 상기 기판의 상기 제1 표면을 향하고 상기 기판의 상기 제1 표면을 향하는 상기 제1 도핑 영역들의 바닥면보다 높은 상부 표면을 갖는, 반도체 구조 형성 방법.
  16. 제12항에 있어서, 상기 복수의 커패시터 구조들을 형성하는 방법은 상기 기판의 상기 제2 표면 상의 활성 영역들 및 상기 제2 분리 구조 상에, 상기 활성 영역들의 표면을 노출시키는 복수의 제4 트렌치들을 내부에 갖는 제2 유전체층을 형성하는 단계; 및 상기 복수의 제4 트렌치들에 상기 복수의 커패시터 구조들을 형성하는 단계를 포함하는, 반도체 구조 형성 방법.
  17. 제16항에 있어서, 상기 제1 분리 구조가 상기 제2 트렌치 내에 형성된 후와, 상기 복수의 커패시터 구조들이 상기 기판의 상기 제2 표면 상에 형성되기 전에, 상기 활성 영역들 내에 복수의 제2 도핑 영역들을 형성하기 위해, 상기 박화된 기판의 상기 제2 표면에 이온을 주입하는 단계; 및 상기 복수의 커패시터 구조들의 각각을 상기 활성 영역들 중 하나의 상기 제2 도핑 영역(들)과 각각 전기적으로 결합하는 단계를 더 포함하는 반도체 구조 형성 방법.
  18. 제17항에 있어서, 상기 복수의 커패시터 구조들은 상기 제2 도핑 영역들의 적어도 일부와 중첩되는 상기 기판의 상기 제2 표면 상에 돌출부를 갖는, 반도체 구조 형성 방법.
  19. 제18항에 있어서, 상기 박화된 기판의 일부와 상기 초기 워드 라인 게이트 구조의 일부를 제거하는 동안, 상기 기판의 상기 제2 표면에서 상기 제1 표면까지 연장되고, 상기 제2 도핑 영역들의 두께보다 큰 상기 기판 내 깊이를 갖는 제5 트렌치를 상기 기판 내에 형성하기 위해, 인접한 제1 트렌치들 사이의 활성 영역들의 일부를 제거하는 단계를 더 포함하는 반도체 구조 형성 방법.
  20. 제19항에 있어서, 상기 제2 트렌치 내에 상기 제1 분리 구조를 형성하는 동안, 상기 제5 트렌치 내에 제3 분리 구조를 형성하는 단계를 더 포함하는 반도체 구조 형성 방법.
  21. 제20항에 있어서, 상기 초기 워드 라인 게이트 구조는 상기 제1 트렌치들의 측벽 및 바닥면들 상에 배치된 게이트 유전체층과, 상기 게이트 유전체층의 표면 상에 배치된 게이트층을 포함하는, 반도체 구조 형성 방법.
  22. 제21항에 있어서, 상기 게이트층은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 상기 금속은 텅스텐을 포함하는, 반도체 구조 형성 방법.
  23. 제21항에 있어서, 상기 게이트층은 상기 제1 트렌치들의 바닥부에 배치되는 제1 부분과 상기 제1 부분 상에 배치된 제2 부분을 포함하고, 상기 제1 부분과 상기 제2 부분은 서로 다른 재료들로 이루어지는, 반도체 구조 형성 방법.
  24. 제23항에 있어서, 상기 제1 부분은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지고, 상기 금속은 텅스텐을 포함하고; 상기 제2 부분은 다결정 실리콘 또는 금속을 포함하는 재료로 이루어지며, 상기 금속은 텅스텐을 포함하는, 반도체 구조 형성 방법.
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