KR20240029277A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치는 제1 도전막, 제2 도전막 및 상기 제1 도전막과 상기 제2 도전막의 사이에 위치되고 상기 제1 도전막 및 상기 제2 도전막에 비해 두꺼운 제3 도전막을 포함하는 게이트 구조; 상기 게이트 구조를 관통하는 채널 구조들; 및 상기 제2 도전막을 관통하고 상기 채널 구조들 내로 확장된 제1 부분 및 상기 제1 부분으로부터 상기 제3 도전막 내로 돌출되고 상기 채널 구조들의 사이에 위치된 제2 부분을 포함하는 분리 절연 구조를 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정된다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 적층하는 3차원 반도체 장치가 제안되고 있다. 또한, 이러한 반도체 장치의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 도전막, 제2 도전막 및 상기 제1 도전막과 상기 제2 도전막의 사이에 위치되고 상기 제1 도전막 및 상기 제2 도전막에 비해 두꺼운 제3 도전막을 포함하는 게이트 구조; 상기 게이트 구조를 관통하는 채널 구조들; 및 상기 제2 도전막을 관통하고 상기 채널 구조들 내로 확장된 제1 부분 및 상기 제1 부분으로부터 상기 제3 도전막 내로 돌출되고 상기 채널 구조들의 사이에 위치된 제2 부분을 포함하는 분리 절연 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 도전막, 제2 도전막 및 상기 제1 도전막과 상기 제2 도전막의 사이에 위치되고 상기 제1 도전막 및 상기 제2 도전막에 비해 두꺼운 제3 도전막을 포함하는 게이트 구조; 상기 게이트 구조를 관통하고, 식각면을 포함하는 채널 구조; 및 상기 제2 도전막을 관통하고 상기 식각면을 감싸는 절연 스페이서 및 상기 절연 스페이서 내에 형성되고 상기 제3 도전막을 관통하는 절연 패턴을 포함하는 분리 절연 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 도전막, 제2 도전막 및 상기 제1 도전막과 상기 제2 도전막의 사이에 위치되고 상기 제1 도전막 및 상기 제2 도전막에 비해 두꺼운 제3 도전막을 포함하는 게이트 구조를 형성하는 단계; 상기 제2 도전막을 관통하고 상기 제3 도전막을 노출시키는 트렌치 형성하는 단계; 상기 트렌치 내에, 상기 제3 도전막을 노출시키는 절연 스페이서를 형성하는 단계; 상기 절연 스페이서를 식각 배리어로 제3 도전막을 식각하는 단계; 및 상기 트렌치 내에 분리 절연 구조를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물을 관통하는 채널 구조들을 형성하는 단계; 상기 적층물 및 상기 채널 구조들을 식각하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치의 저면에 노출된 제1 물질막을 선택적으로 식각하여 제2 트렌치를 형성하는 단계; 및 상기 제1 트렌치 및 상기 제2 트렌치 내에 분리 절연 구조를 형성하는 단계를 포함할 수 있다.
메모리 셀들을 3차원으로 적층함으로써, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 4a 내지 도 9a 및 도 4b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 10a 내지 도 12a 및 도 10b 내지 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1a는 평면도일 수 있고, 도 1b 및 도 1c는 도 1a의 A-A' 단면도일 수 있다. 도 1d는 채널 구조(CH)의 사시도일 수 있다.
도 1a 내지 도 1d를 참조하면, 반도체 장치는 게이트 구조(GST), 채널 구조들(CH) 또는 분리 절연 구조(17)를 포함하거나, 이들을 조합하여 포함할 수 있다.
게이트 구조(GST)는 제1 도전막(11A), 제2 도전막(11B) 및 제1 도전막(11A)과 제2 도전막(11B)의 사이에 위치된 제3 도전막(11C)을 포함할 수 있다. 제1 도전막(11A), 제2 도전막(11B) 및 제3 도전막(11C)은 실질적으로 동일한 두께를 갖거나 서로 다른 두께를 가질 수 있다. 실시예로서, 제1 도전막(11A)은 제1 두께(T1)를 가질 수 있고, 제2 도전막(11B)은 제1 두께(T1)와 실질적으로 동일하거나 상이한 제2 두께(T2)를 가질 수 있고, 제3 도전막(11C)은 제1 두께(T1)에 비해 두껍거나, 제2 두께(T2)에 비해 두껍거나, 제1 두께(T1) 및 제2 두께(T2)에 비해 두꺼운 제3 두께(T3)를 가질 수 있다. 제3 도전막(11C)의 상대적으로 두꺼운 두께를 가질 경우, 제조 과정에서 제3 도전막(11C)을 식각 정지막으로 사용할 수 있다.
게이트 구조(GST)는 절연막들(12)을 더 포함할 수 있다. 실시예로서, 게이트 구조(GST)는 교대로 적층된 도전막들(11A~11C) 및 절연막들(12)을 포함할 수 있고, 도전막들(11A~11C) 및 절연막들(12) 상에 위치된 하드마스크막(13)을 더 포함할 수 있다. 도전막들(11A~11C)은 적어도 하나의 제1 도전막(11A), 적어도 하나의 제2 도전막(11B) 및 적어도 하나의 제3 도전막(11C)을 포함할 수 있다. 제1 도전막(11A)은 워드 라인일 수 있고, 제2 도전막(11B)은 선택 라인일 수 있다. 제3 도전막(11C)은 워드 라인이거나 선택 라인일 수 있다. 참고로, 제3 도전막(11C)이 더미 워드 라인이거나 더미 선택 라인인 것도 가능하다.
채널 구조들(CH)은 게이트 구조(GST)를 관통할 수 있다. 채널 구조들(CH)은 제1 방향(I) 또는 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열되거나, 매트릭스 형태로 배열될 수 있다. 본 실시예에서는 제1 방향(I)으로 이웃한 채널 구조들(CH)의 중심이 일치하는 것으로 도시되었으나, 채널 구조들(CH)의 중심이 어긋나도록 배열되는 것도 가능하다. 채널 구조들(CH)은 제3 방향(Ⅲ)으로 게이트 구조(GST)를 관통할 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면으로부터 돌출된 방향일 수 있다.
채널 구조들(CH) 각각은 채널막(15)을 포함할 수 있다. 채널막(15)은 실리콘, 저마늄, 나노 구조 등의 반도체 물질을 포함할 수 있다. 채널 구조들(CH) 각각은 메모리막(14) 또는 절연 코어(16)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 메모리막(14)은 블로킹막(14A), 데이터 저장막(14B) 또는 터널링막(14C)을 포함하거나, 이들을 조합하여 포함할 수 있다. 데이터 저장막(14B)은 플로팅 게이트, 폴리실리콘, 전하 트랩 물질, 질화물, 가변 저항 물질 등을 포함할 수 있다.
채널 구조들(CH)과 도전막들(11A~11C)이 교차되는 영역에 메모리 셀 또는 선택 트랜지스터가 위치될 수 있다. 실시예로서, 채널 구조(CH)와 제1 도전막(11A)이 교차되는 영역에 메모리 셀이 위치될 수 있고, 채널 구조(CH)와 제2 도전막(11B)이 교차되는 영역에 선택 트랜지스터가 위치될 수 있다. 채널 구조(CH)와 제3 도전막(11C)이 교차되는 영역에 메모리 셀 또는 선택 트랜지스터가 위치될 수 있다. 채널막(15)을 공유하는 메모리 셀들 및 선택 트랜지스터들이 하나의 메모리 스트링(MS1, MS2)을 구성할 수 있다.
참고로, 반도체 장치가 채널 구조들(CH) 대신에 전극 구조들을 포함하는 것도 가능하다. 전극 구조들은 게이트 구조(GST)를 관통할 수 있고, 비트 라인과 전기적으로 연결될 수 있다. 전극 구조는 게이트 구조(GST)를 관통하는 전극막을 포함할 수 있고, 전극막의 외벽 또는 내벽을 감싸는 메모리막을 더 포함할 수 있다. 메모리막은 가변 저항 물질을 포함할 수 있다.
채널 구조들(CH) 각각은 일부가 식각되어 내부의 막이 노출된 형태를 가질 수 있다. 도 1d를 참조하면, 채널 구조들(CH) 각각은 식각면(ES)을 포함할 수 있다. 식각면(ES)은 분리 절연 구조(17)를 형성하는 과정에서 채널 구조들(CH)이 식각되어 형성된 단면일 수 있다. 식각면(ES)을 통해, 절연 코어(16), 채널막(15) 또는 메모리막(14)이 노출될 수 있다. 식각면(ES)을 포함하는 채널 구조들(CH)은 더미 채널 구조이거나 리얼 채널 구조일 수 있다. 리얼 채널 구조의 경우, 식각면(ES)을 포함하는 채널 구조(CH)가 하나의 메모리 스트링(MS1, MS2)으로 기능할 수 있고, 식각면(ES)을 포함하는 트랜지스터가 선택 트랜지스터 또는 메모리 셀로 노멀 동작할 수 있다. 참고로, 채널 구조들(CH) 중 분리 절연 구조(17)와 인접한 채널 구조(CH)가 식각면(ES)을 포함할 수 있고, 나머지 채널 구조들(CH)은 식각면(ES)을 포함하지 않을 수 있다.
채널 구조(CH)가 식각된 형태에 따라, 식각면(ES)의 형태, 면적 등이 변경될 수 있다. 식각면(ES)은 제1 식각면(ES1) 및 제2 식각면(ES2)을 포함할 수 있다. 제1 식각면(ES1)의 각도(θ)에 따라 제2 식각면(ES2)의 면적이 증가 또는 감소하거나, 제2 식각면(ES2)이 존재하지 않을 수 있다. 제1 식각면(ES1)은 분리 절연 구조(17)의 제1 부분(P1)의 제1 측벽(SW1)과 마주할 수 있다.
분리 절연 구조(17)는 게이트 구조(GST) 내에 위치될 수 있다. 분리 절연 구조(17)는 도전막들(11A~11C) 중 최상부 적어도 하나의 도전막을 분리하기 위한 것일 수 있다. 분리 절연 구조(17)는 제2 방향(Ⅱ)으로 확장될 수 있다. 분리 절연 구조(17)는 도전막들(11A~11C) 중 선택 라인에 해당되는 제2 도전막(11B) 및 제3 도전막(11C)을 관통하는 깊이를 가질 수 있다. 실시예로서, 분리 절연 구조(17)에 의해, 제2 도전막(11B)이 제1 메모리 스트링(MS1)의 제1 선택 라인과 제2 메모리 스트링(MS2)의 제2 선택 라인으로 분리될 수 있다. 분리 절연 구조(17)에 의해, 제3 도전막(11C)이 제1 메모리 스트링(MS1)의 제1 선택 라인과 제2 메모리 스트링(MS2)의 제2 선택 라인으로 분리될 수 있다. 실시예로서, 제1 메모리 스트링(MS1)에 연결된 제1 선택 라인들은 전기적으로 연결될 수 있고, 동작 시에 동일한 바이어스가 인가될 수 있다. 제2 메모리 스트링(MS2)에 연결된 제2 선택 라인들은 전기적으로 연결될 수 있고, 동작 시에 동일한 바이어스가 인가될 수 있다.
분리 절연 구조(17)는 균일한 폭을 갖거나, 영역에 따라 상이한 폭을 가질 수 있다. 도 1b를 참조하면, 분리 절연 구조(17)는 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 제1 부분(P1)과 연결될 수 있다. 실시예로서, 제1 부분(P1)의 저면으로부터 제2 부분(P2)이 돌출될 수 있다. 제1 부분(P1)은 균일한 폭을 갖거나, 영역에 따라 상이한 폭을 가질 수 있다. 제1 부분(P1)과 제2 부분(P2)의 계면에서, 제1 부분(P1)과 제2 부분(P2)이 실질적으로 동일한 폭(W1=W2)을 갖거나, 서로 다른 폭을 가질 수 있다. 실시예로서, 제2 부분(P2)이 제1 부분(P1)에 비해 좁은 폭(W2<W1)을 가질 수 있다. 제1 부분(P1)은 제1 측벽(SW1)을 가질 수 있고, 제2 부분(P2)은 제2 측벽(SW2)을 가질 수 있다. 제1 측벽(SW1)과 제2 측벽(SW2)은 실질적으로 동일한 경사(θ1=θ2)를 갖거나, 서로 다른 경사(θ1≠θ2)를 가질 수 있다.
제1 부분(P1)은 제2 도전막(11B)을 관통할 수 있고, 채널 구조들(CH) 내로 확장될 수 있다. 제1 부분(P1)은 제3 도전막(11C) 내로 확장될 수 있다. 실시예로서, 제1 부분(P1)의 저면이 제3 도전막(11C) 내에 위치될 수 있다. 제1 부분(P1)은 채널 구조들(CH)의 식각면(ES)과 접할 수 있다. 예를 들어, 제1 부분(P1)이 식각면(ES)에 의해 노출된 메모리막(14), 채널막(15) 또는 절연 코어(16)와 접할 수 있다. 제2 부분(P2)은 제1 부분(P1)으로부터 제3 도전막(11C) 내로 돌출될 수 있다. 제2 부분(P2)은 채널 구조들(CH) 내로 확장되지 않을 수 있고, 채널 구조들(CH)의 사이에 위치될 수 있다. 실시예로서, 제2 부분(P2)의 저면이 제3 도전막(11C)의 저면과 실질적으로 동일한 평면에 위치될 수 있다.
분리 절연 구조(17)는 단일막이거나 다층막일 수 있다. 도 1c를 참조하면, 분리 절연 구조(17)는 절연 패턴(17A) 및 절연 스페이서(17B)를 포함할 수 있다. 절연 패턴(17A)은 절연 스페이서(17B) 내에 형성될 수 있고, 제2 도전막(11B) 및 제3 도전막(11C)을 관통할 수 있다. 절연 스페이서(17B)는 절연 패턴(17A)과 채널 구조(CH)의 사이에 위치될 수 있다. 절연 스페이서(17B)는 채널 구조들(CH)의 식각면(ES)을 감쌀 수 있다.
절연 스페이서(17B)는 제1 부분(17B_P1) 및 제2 부분(17B_P2)을 포함할 수 있다. 제1 부분(17B_P1)은 제1 식각면(ES1)을 감쌀 수 있고, 제1 식각면(ES1)을 통해 노출된 메모리막(14), 채널막(15) 또는 절연 코어(16)와 접할 수 있다. 제2 부분(17B_P2)은 제1 부분(17B_P1)과 연결될 수 있다. 제2 부분(17B_P2)은 제2 식각면(ES2)을 감쌀 수 있고, 제2 식각면(ES2)을 통해 노출된 메모리막(14), 채널막(15) 또는 절연 코어(16)와 접할 수 있다.
절연 스페이서(17B)는 균일한 폭을 갖거나, 영역에 따라 상이한 폭을 가질 수 있다. 실시예로서, 제2 부분(17B_P2)이 제1 부분(17B_P1)에 비해 작은 두께(17B_T2<17T11,17B_T12)를 가질 수 있다. 제1 부분(17_P1)에서, 하부가 상부에 비해 작은 두께(17T12<17T11)를 가질 수 있다.
전술한 바와 같은 구조에 따르면, 제3 도전막(11C)이 제2 도전막(11B)에 비해 두꺼운 두께를 가질 수 있다. 따라서, 분리 절연 구조(17)의 형성 시에 제3 도전막(11C)을 식각 정지막으로 사용할 수 있고, 분리 절연 구조들(17)이 균일한 깊이를 가질 수 있다.
또한, 분리 절연 구조(17)가 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있고, 제2 부분(P2)이 제3 도전막(11C) 내로 돌출될 수 있다. 제2 부분(P2)에 의해 분리 절연 구조(17)의 저면이 계단 형태의 단면을 가질 수 있고, 저면의 면적을 증가시킬 수 있다. 따라서, 분리 절연 구조(17) 내에 보이드가 포함되는 것을 최소화하거나 방지할 수 있다. 또한, 보이드 내의 가스 잔류로 인해 주변 막이 손상되는 것을 방지할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 2a는 평면도일 수 있고, 도 2b는 도 2a의 B-B' 단면도일 수 있다. 도 2c는 제3 도전막(21C)의 사시도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 내지 도 2c를 참조하면, 반도체 장치는 게이트 구조(GST), 채널 구조들(CH) 또는 분리 절연 구조(27)를 포함하거나 이들을 조합하여 포함할 수 있다. 게이트 구조(GST)는 제1 도전막(21A), 제2 도전막(21B) 및 제1 도전막(21A)과 제2 도전막(21B)의 사이에 위치된 제3 도전막(21C)을 포함할 수 있다. 실시예로서, 게이트 구조(GST)는 교대로 적층된 도전막들(21A~21C) 및 절연막들(22)을 포함할 수 있다. 또한, 게이트 구조(GST)는 도전막들(21A~21C) 및 절연막들(22) 상에 위치된 하드마스크막(23)을 더 포함할 수 있다.
채널 구조들(CH)은 게이트 구조(GST)를 관통할 수 있다. 채널 구조들(CH) 각각은 메모리막(24), 채널막(25) 또는 절연 코어(26)를 포함하거나, 이들을 조합하여 포함할 수 있다. 메모리막(24)은 블로킹막(24A), 데이터 저장막(24B) 또는 터널링막(24C)을 포함하거나, 이들을 조합하여 포함할 수 있다. 분리 절연 구조(27)는 게이트 구조(GST) 내에 위치될 수 있다. 분리 절연 구조(27)는 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다.
제3 도전막(21C)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제3 도전막(21C)의 제1 영역(R1)은 제1 두께(T31)를 가질 수 있고, 제2 영역(R2)은 제1 두께(T31)와 상이한 제2 두께(T32)를 가질 수 있다. 제2 두께(T32)는 제1 두께(T31)에 비해 작을 수 있다.
제1 영역(R1)은 적층된 절연막들(22)의 사이에 위치될 수 있다. 채널 구조들(CH)이 제1 영역(R1)을 관통할 수 있다. 제2 영역(R2)은 제1 영역(R1)의 측벽으로부터 분리 절연 구조(27)를 향해 돌출될 수 있다. 제2 영역(R2)이 분리 절연 구조(27)의 제2 부분(P2)의 측벽을 감쌀 수 있다. 제1 방향(I)에서, 제2 영역(R2)이 분리 절연 구조(27)의 제2 부분(P2)과 채널 구조(CH)의 사이에 위치될 수 있다. 제3 방향(Ⅲ)에서, 제2 영역(R2)이 절연막(22)과 분리 절연 구조(27)의 제1 부분(P1)의 사이에 위치될 수 있다.
전술한 바와 같은 구조에 따르면, 제1 영역(R1)이 채널 구조(CH)의 일부 측벽을 감싸고 제2 영역(R2)이 채널 구조(CH)의 나머지 측벽을 감쌀 수 있다. 따라서, 제3 도전막(21C)이 채널 구조들(CH)을 전면 감쌀 수 있고, 제3 도전막(21C)을 게이트 전극으로 사용하는 메모리 셀 또는 선택 트랜지스터의 동작 특성을 개선할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 3a는 평면도일 수 있고, 도 3b는 도 3a의 C-C' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 반도체 장치는 게이트 구조(GST), 채널 구조들(CH) 또는 분리 절연 구조(37)를 포함하거나 이들을 조합하여 포함할 수 있다. 게이트 구조(GST)는 제1 도전막(31A), 제2 도전막(31B) 및 제1 도전막(31A)과 제2 도전막(31B)의 사이에 위치된 제3 도전막(31C)을 포함할 수 있다. 실시예로서, 게이트 구조(GST)는 교대로 적층된 도전막들(31A~31C) 및 절연막들(32)을 포함할 수 있다. 또한, 게이트 구조(GST)는 도전막들(31A~31C) 및 절연막들(32) 상에 위치된 하드마스크막(33)을 더 포함할 수 있다.
채널 구조들(CH)은 게이트 구조(GST)를 관통할 수 있다. 채널 구조들(CH) 각각은 메모리막(34), 채널막(35) 또는 절연 코어(36)를 포함하거나, 이들을 조합하여 포함할 수 있다. 메모리막(34)은 블로킹막(34A), 데이터 저장막(34B) 또는 터널링막(34C)을 포함하거나, 이들을 조합하여 포함할 수 있다.
분리 절연 구조(37)는 게이트 구조(GST) 내에 위치될 수 있다. 분리 절연 구조(37)는 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 제1 부분(P1)과 연결될 수 있다. 제2 부분(P2)은 제3 도전막(31C)을 관통할 수 있고, 채널 구조들(CH)의 사이에 위치될 수 있다. 제1 부분(P1)과 제2 부분(P2)의 계면에서, 제1 부분(P1)과 제2 부분(P2)이 실질적으로 동일한 폭(W1=W2)을 갖거나, 서로 다른 폭을 가질 수 있다. 실시예로서, 제2 부분(P2)이 제1 부분(P1)에 비해 넓은 폭(W2>W1)을 가질 수 있다.
전술한 바와 같은 구조에 따르면, 제2 부분(P2)에 의해 분리 절연 구조(37)의 저면 폭을 증가시킬 수 있다. 따라서, 분리 절연 구조(37) 내에 보이드가 포함되는 것을 최소화하거나 방지할 수 있다. 또한, 보이드 내의 가스 잔류로 인해 주변 막이 손상되는 것을 방지할 수 있다.
도 4a 내지 도 9a 및 도 4b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 평면도일 수 있고 각 번호의 b도는 a도의 C-C' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a 및 도 4b를 참조하면, 적층물(ST)을 형성할 수 있다. 적층물(ST)은 교대로 적층된 제1 물질막들(41A~41C) 및 제2 물질막들(42)을 포함할 수 있다. 제1 물질막들(41A~41C)은 워드라인, 비트라인, 선택 라인 등을 형성하기 위한 것일 수 있고, 제2 물질막들(42)은 절연막을 형성하기 위한 것일 수 있다. 제1 물질막들(41A~41C)은 제2 물질막들(42)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 일 예로, 제1 물질막들(41A~41C)이 질화물 등의 희생 물질을 포함할 수 있고, 제2 물질막들(42)이 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(41A~41C)이 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있고, 제2 물질막들(42)이 산화물 등의 절연 물질을 포함할 수 있다. 참고로, 적층물(ST)은 제1 물질막들(41A~41C) 및 제2 물질막들(42) 상에 위치된 하드마스크막(43)을 더 포함할 수 있다.
제1 물질막들(41A~41C)은 실질적으로 동일한 두께를 갖거나, 서로 다른 두께를 가질 수 있다. 실시예로서, 제1 물질막(41A)은 제1 두께(T1)를 가질 수 있고, 제1 물질막(41B)은 제1 두께(T1)와 실질적으로 동일하거나 상이한 제2 두께(T2)를 가질 수 있다. 제1 물질막(41C)은 제1 두께(T1)에 비해 큰 제3 두께(T3)를 갖거나, 제2 두께(T2)에 비해 큰 제3 두께(T3)를 갖거나, 제1 두께(T1) 및 제2 두께(T2)에 비해 큰 제3 두께(T3)를 가질 수 있다.
이어서, 적층물(ST)을 관통하는 채널 구조들(CH)을 형성할 수 있다. 채널 구조들(CH) 각각은 채널막(45), 메모리막(44) 또는 절연 코어(46)를 포함하거나, 이들을 조합하여 포함할 수 있다. 메모리막(44)은 블로킹막(44A), 데이터 저장막(44B) 또는 터널링막(44C)을 포함하거나, 이들을 조합하여 더 포함할 수 있다. 데이터 저장막(44B)은 플로팅 게이트, 폴리실리콘, 전하 트랩 물질, 질화물, 가변 저항 물질 등을 포함할 수 있다. 이어서, 적층물(ST) 상에 하드마스크막(43)을 추가로 형성할 수 있다. 이를 통해, 후속 공정에서 채널 구조들(CH)의 상부면이 노출되는 것을 방지할 수 있다.
도 5a 및 도 5b를 참조하면, 게이트 구조(GST)를 형성할 수 있다. 실시예로서, 게이트 구조(GST)를 관통하는 슬릿(미도시됨)을 형성한 후, 슬릿을 통해 제1 물질막들(41A~41C)을 도전막들(51A~51C)로 대체할 수 있다. 이를 통해, 교대로 적층된 도전막들(51A~51C) 및 제2 물질막들(42)을 포함하는 게이트 구조(GST)를 형성할 수 있다. 실시예로서, 게이트 구조(GST)는 제1 도전막(51A), 제2 도전막(51B) 및 제3 도전막(51C)을 포함할 수 있다.
제1 도전막(51A), 제2 도전막(51B) 및 제3 도전막(51C)은 실질적으로 동일한 두께를 갖거나, 서로 다른 두께를 가질 수 있다. 실시예로서, 제1 도전막(51A)은 제1 두께(T1)를 가질 수 있고, 제2 도전막(51B)은 제1 두께(T1)와 실질적으로 동일하거나 상이한 제2 두께(T2)를 가질 수 있다. 제3 도전막(51C)은 제1 두께(T1)에 비해 큰 제3 두께(T3)를 갖거나, 제2 두께(T2)에 비해 큰 제3 두께(T3)를 갖거나, 제1 두께(T1) 및 제2 두께(T2)에 비해 큰 제3 두께(T3)를 가질 수 있다.
참고로, 제1 물질막들(41A~41C)이 도전 물질을 포함하는 경우, 제1 물질막들(41A~41C)을 도전막들(51A~51C)로 대체하는 대신에 제1 물질막들(41A~41C)의 저항을 감소시키기 위한 실리사이드화 공정 등을 수행할 수 있다. 또는, 추가 공정 없이 적층물(ST)을 게이트 구조(GST)로 사용하는 것도 가능하다.
이어서, 게이트 구조(GST) 내에 제1 트렌치(T1)를 형성할 수 있다. 실시예로서, 게이트 구조(GST) 상에 마스크 패턴을 형성한 후, 마스크 패턴을 식각 배리어로 게이트 구조(GST)를 식각하여 제1 트렌치(T1)를 형성할 수 있다. 제1 트렌치(T1)는 제2 도전막들(51B)을 관통할 수 있고, 저면에 제3 도전막(51C)을 노출시킬 수 있다.
제3 도전막(51C)이 제1 도전막(51A) 또는 제2 도전막(51B)에 비해 상대적으로 두꺼운 두께를 가지므로, 게이트 구조(GST)를 식각할 때 제3 도전막(51C)을 식각 정지막으로 사용할 수 있다. 제1 트렌치(T1)를 통해 제3 도전막(51C)이 노출될 수 있다. 제1 트렌치(T1)의 저면을 통해 제3 도전막(51C)의 표면이 노출될 수 있다. 또는, 제1 트렌치(T1)를 형성하는 과정에서 제3 도전막(51C)이 일부 깊이 식각될 수 있고, 제1 트렌치(T1)의 저면이 제3 도전막(51C) 내에 위치될 수 있다.
제1 트렌치(T1)를 형성할 때, 채널 구조들(CH)이 식각될 수 있다. 이러한 경우, 채널 구조들(CH)의 식각면을 통해 메모리막(44), 채널막(45) 또는 절연 코어(46)가 노출될 수 있다. 실시예로서, 제1 트렌치(T1)의 내벽을 통해 채널막(45) 또는 절연 코어(46)가 노출될 수 있고, 제1 트렌치(T1)의 저면을 통해 메모리막(44) 또는 제3 도전막(51C)이 노출될 수 있다. 참고로, 제1 트렌치(T1)의 저면의 폭에 따라, 저면을 통해 제3 도전막(51C)만 노출되거나, 메모리막(44) 및 절연 코어(46)가 더 노출될 수 있다.
도 6a 및 도 6b를 참조하면, 절연막(47)을 형성할 수 있다. 제1 트렌치(T1)의 프로파일을 따라 절연 물질을 증착하여 절연막(47)을 형성할 수 있다. 실시예로서, 절연막(47)은 제1 트레치(T1)의 내면을 따라 형성될 수 있고, 게이트 구조(GST)의 상부면까지 확장될 수 있다. 절연막(47)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
절연막(47)은 영역에 따라 상이한 두께를 가질 수 있다. 절연 물질을 증착하여 절연막(47)을 형성할 경우, 제1 트렌치의 하부에서 상대적으로 작은 두께로 절연 물질이 증착될 수 있고 제2 트렌치의 하부에서 상대적으로 큰 두께로 절연 물질이 증착될 수 있다. 단면에서, 절연막(47)은 테이퍼 형태를 가질 수 있다. 절연막(47)은 제1 트렌치(T1)의 저면에서 내벽에 비해 얇은 두께를 가질 수 있다. 실시예로서, 절연막(47)은 제1 트렌치(T1)의 내벽 하부에서 내벽 상부에 비해 작은 두께(47T12<47T11)를 가질 수 있다. 절연막(47)은 제1 트렌치(T1)의 저면에서 내벽 하부에 비해 작은 두께(47T2<47T12)를 가질 수 있다.
도 7a 및 도 7b를 참조하면, 제1 트렌치(T1)의 내벽에 절연 스페이서(47S)를 형성할 수 있다. 실시예로서, 절연막(47)을 전면 식각하여 제3 도전막(51C)을 노출시키는 절연 스페이서(47S)를 형성할 수 있다. 절연막(47)이 영역에 따라 상이한 두께를 가지므로, 절연막(47) 중 상대적으로 작은 두께를 갖는 부분은 식각 공정에 의해 제거될 수 있다. 실시예로서, 절연막(47) 중 제1 트렌치(T1)의 저면에 형성된 부분이 제거될 수 있고, 이를 통해 제3 도전막(51C)이 노출될 수 있다.
도 8a 및 도 8b를 참조하면, 제2 트렌치(T2)를 형성할 수 있다. 이로써, 제1 트레치(T1) 및 제2 트레치(T2)를 포함하는 트렌치(T)가 형성될 수 있다. 서로 다른 폭을 갖는 제1 트렌치(T1)와 제2 트렌치(T2)가 연결됨에 따라, 트렌치(T)는 저면에 계단 형태를 가질 수 있다.
실시예로서, 제1 트렌치(T1)를 통해 노출된 제3 도전막(51C)을 선택적으로 식각한다. 이를 통해, 제1 트렌치(T1)를 게이트 구조(GST) 내로 확장시킨 제2 트렌치(T2)를 형성할 수 있다. 제2 트렌치(T2)는 제1 트렌치(T1)와 연결될 수 있고, 채널 구조들(CH)의 사이에 위치될 수 있다. 제2 트렌치(T2)를 형성할 때, 식각 조건에 따라 제3 도전막(51C)이 식각되는 양을 조절할 수 있다. 따라서, 절연 스페이서(47S)의 하부에 제3 도전막(51C)이 잔류하거나, 잔류하지 않을 수 있다. 제3 도전막(51C)을 식각할 때, 절연 스페이서(47S)를 식각 배리어로 이용할 수 있다. 이를 통해, 제2 트렌치(T2)를 형성하는 과정에서 게이트 구조(GST) 또는 채널 구조들(CH)이 손상되는 것을 방지할 수 있다.
도 9a 및 도 9b를 참조하면, 제1 트렌치(T1) 및 제2 트렌치(T2) 내에 분리 절연 구조(47A)를 형성할 수 있다. 실시예로서, 절연 물질을 증착하여 제1 트렌치(T1) 및 제2 트렌치(T2)를 채운 후, 하드마스크층(43)의 표면이 노출될 때까지 절연 물질 및 절연 스페이서(47S)를 평탄화하여 절연 패턴(47P)을 형성할 수 있다. 제2 트렌치(T2)에 의해 저면의 면적으로 확보한 상태에서 절연 물질이 증착되므로, 제1 트렌치(T1) 또는 제2 트렌치(T2) 내에 보이드가 발생하는 것을 최소화하거나 방지할 수 있다. 절연 패턴(47P)은 산화막, 질화막 등의 절연 물질을 포함할 수 있다. 참고로, 절연 패턴(47P)을 형성하기 전에 절연 스페이서(47S)를 제거하는 것도 가능하다.
분리 절연 구조(47A)는 제1 트렌치(T1) 내에 형성된 제1 부분 및 제2 트렌치(T2) 내에 형성된 제2 부분을 포함할 수 있다. 제1 부분은 채널 구조들(CH) 내로 확장될 수 있고, 제2 부분은 채널 구조들(CH)의 사이에 위치될 수 있다. 분리 절연 구조(47A)는 제1 트렌치(T1)와 제2 트렌치(T2)의 연결 형태를 반영하여, 저면에 계단 형태의 단면을 가질 수 있다.
한편, 본 실시예에서는 게이트 구조(GST) 내에 제1 트렌치(T1)를 형성하는 방법에 대해 설명했지만, 적층물(ST) 내에 제1 트렌치(T1)를 형성하는 것도 가능하다. 이러한 경우, 상대적으로 두꺼운 두께를 갖는 제1 물질막(41C)을 식각 정지막을 이용하여 제1 트렌치(T1)를 형성할 수 있다. 제1 트렌치(T1)가 제1 물질막들(41B)을 관통할 수 있고, 제1 물질막(41C)을 노출시킬 수 있다. 이어서, 제1 물질막(41C)을 선택적으로 식각하여 제2 트렌치(T2)를 형성할 수 있다. 이어서, 제1 트렌치(T1) 및 제2 트렌치(T2) 내에 분리 절연 구조(47A)를 형성한 후, 제1 물질막들(41A~41C)을 도전막들로 대체하는 등의 추가 공정을 수행할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제3 도전막(51C)을 식각 정지막으로 이용하여 제1 트렌치(T1)를 형성함으로써, 균일한 깊이를 갖는 제1 트렌치들(T1)을 형성할 수 있다. 제1 트렌치(T1)와 연결된 제2 트렌치(T2)를 형성함으로써, 제1 트렌치(T1)의 저면을 확장시킬 수 있다. 또한, 절연 스페이서(47S)를 형성함으로써, 제조 과정에서 주변막의 손상을 최소화하거나 방지할 수 있다.
도 10a 내지 도 12a 및 도 10b 내지 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 평면도일 수 있고 각 번호의 b도는 a도의 D-D' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10a 및 도 10b를 참조하면, 게이트 구조(GST) 및 채널 구조(CH)를 형성할 수 있다. 실시예로서, 교대로 적층된 제1 물질막들 및 제2 물질막들(62)을 포함하는 적층물을 형성한 후, 채널 구조(CH)를 형성할 수 있다. 이어서, 제1 물질막들을 도전막들(61A~61C)로 대체하여 게이트 구조(GST)를 형성할 수 있다. 게이트 구조(GST)는 제1 도전막(61A), 제2 도전막(61B) 및 제3 도전막(61C)을 포함할 수 있고, 하드마스크막(63)을 더 포함할 수 있다. 채널 구조들(CH) 각각은 채널막(65), 메모리막(64) 또는 절연 코어(66)를 포함하거나, 이들을 조합하여 포함할 수 있다. 메모리막(64)은 블로킹막(64A), 데이터 저장막(64B) 또는 터널링막(64C)을 포함하거나, 이들을 조합하여 더 포함할 수 있다.
이어서, 게이트 구조(GST) 내에 제1 트렌치(T1)를 형성할 수 있다. 실시예로서, 게이트 구조(GST) 및 채널 구조들(CH)을 식각하여 제1 트렌치(T1)를 형성할 수 있다. 제1 트렌치(T1)는 채널 구조들(CH) 내로 확장될 수 있고, 제2 도전막들(61B)을 관통할 수 있다. 제1 트렌치(T1)의 내벽을 통해 채널 구조들(CH)이 노출될 수 있고, 제1 트렌치(T1)의 저면을 통해 제3 도전막(61C)이 노출될 수 있다. 게이트 구조(GST)를 식각할 때 제3 도전막(61C)을 식각 정지막으로 사용할 수 있다.
도 11a 및 도 11b를 참조하면, 제1 트렌치(T1)의 내벽에 절연 스페이서(67S)를 형성할 수 있다. 절연 스페이서(67S)는 제1 트렌치(T1)의 내벽을 통해 노출된 제2 도전막들(61B) 및 채널 구조들(CH)을 보호할 수 있고, 제3 도전막(61C)을 노출시킬 수 있다.
도 12a 및 도 12b를 참조하면, 절연 스페이서(67S)를 식각 배리어로 제3 도전막(61C)을 식각하여 제2 트렌치(T2)를 형성할 수 있다. 제2 트렌치(T2)는 제1 트렌치(T1)에 비해 큰 폭을 가질 수 있다. 따라서, 제1 트렌치(T1)의 저면이 상대적으로 좁은 폭으로 형성되더라도 제2 트렌치(T2)에 의해 저면 폭을 충분히 확보할 수 있다.
이어서, 제1 트렌치(T1) 및 제2 트렌치(T2) 내에 분리 절연 구조(67A)를 형성할 수 있다. 실시예로서, 절연 물질을 증착하여 절연 패턴(67P)을 형성할 수 있다. 제2 트렌치(T2)에 의해 저면의 폭을 충분히 확보한 상태에서 절연 물질이 증착되므로, 제1 트렌치(T1) 또는 제2 트렌치(T2) 내에 보이드가 발생하는 것을 최소화하거나 방지할 수 있다. 분리 절연 구조(47A)는 제1 트렌치(T1)와 제2 트렌치(T2)의 연결 형태를 반영하여, 저면의 폭이 확장된 형태를 가질 수 있다. 참고로, 절연 패턴(67P)을 형성하기 전에 절연 스페이서(67S)를 제거하는 것도 가능하다.
전술한 바와 같은 제조 방법에 따르면, 제3 도전막(61C)을 식각 정지막으로 이용하여 제1 트렌치(T1)를 형성함으로써, 균일한 깊이를 갖는 제1 트렌치들(T1)을 형성할 수 있다. 제1 트렌치(T1)와 연결된 제2 트렌치(T2)를 형성함으로써, 제1 트렌치(T1)의 저면의 폭을 확장시킬 수 있다. 또한, 절연 스페이서(47S)를 형성함으로써, 제조 과정에서 주변막의 손상을 최소화하거나 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 이는 본 발명의 개념에 따른 실시예를 설명하기 위한 것일 뿐이며, 본 발명은 상기 실시예들에 한정되지 않는다. 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 실시예들에 대한 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
11A, 21A, 31A, 51A, 61A: 제1 도전막
11B, 21B, 31B, 51B, 61B: 제2 도전막
11C, 21C, 31C, 51C, 61C: 제3 도전막
12, 22, 32: 절연막
13, 23, 33, 43, 63: 하드마스크막
14, 24, 34, 44, 64: 메모리막
14A, 24A, 34A, 44A, 64A: 블로킹막
14B, 24B, 34B, 44B, 64B: 데이터 저장막
14C, 24C, 34C, 44C, 64C: 터널링막
15, 25, 35, 45, 65: 채널막
16, 26, 36, 46, 66: 절연 코어
17, 27, 37: 분리 절연 구조
17A: 절연 패턴 17B: 절연 스페이서
41A, 41B, 41C: 제1 물질막 42, 62: 제2 물질막
47: 절연막 47S, 67S: 절연 스페이서
47P, 67P: 절연 패턴 47A, 67A: 분리 절연 구조
GST: 게이트 구조 CH: 채널 구조
MS1: 제1 메모리 스트링 MS2: 제2 메모리 스트링
ES: 식각면 ES1: 제1 식각면
ES2: 제2 식각면

Claims (30)

  1. 제1 도전막, 제2 도전막 및 상기 제1 도전막과 상기 제2 도전막의 사이에 위치되고 상기 제1 도전막 및 상기 제2 도전막에 비해 두꺼운 제3 도전막을 포함하는 게이트 구조;
    상기 게이트 구조를 관통하는 채널 구조들; 및
    상기 제2 도전막을 관통하고 상기 채널 구조들 내로 확장된 제1 부분 및 상기 제1 부분으로부터 상기 제3 도전막 내로 돌출되고 상기 채널 구조들의 사이에 위치된 제2 부분을 포함하는 분리 절연 구조
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 분리 절연 구조는 상기 제3 도전막을 관통하는
    반도체 장치.
  3. 제1항에 있어서,
    상기 분리 절연 구조는,
    상기 제2 도전막 및 상기 제3 도전막을 관통하는 절연 패턴; 및
    상기 절연 패턴과 상기 채널 구조의 사이에 위치된 절연 스페이서를 포함하는
    반도체 장치.
  4. 제3항에 있어서,
    상기 절연 스페이서는 상기 채널 구조들의 식각면을 감싸는
    반도체 장치.
  5. 제1항에 있어서,
    상기 제2 부분이 상기 제1 부분에 비해 좁은 폭을 갖는
    반도체 장치.
  6. 제1항에 있어서,
    상기 제2 부분이 상기 제1 부분에 비해 넓은 폭을 갖는
    반도체 장치.
  7. 제1항에 있어서,
    상기 분리 절연 구조는,
    상기 제1 부분의 측벽이 제1 경사를 갖고, 상기 제2 부분의 측벽이 상기 제1 경사와 상이한 제2 경사를 갖는
    반도체 장치.
  8. 제1항에 있어서,
    상기 제2 부분의 저면과 상기 제3 도전막의 저면은 실질적으로 동일한 평면에 위치된
    반도체 장치.
  9. 제1항에 있어서,
    상기 채널 구조들 각각은 채널막, 상기 채널막의 측벽을 감싸는 메모리막 및 상기 채널막 내의 절연 코어를 포함하고, 상기 제1 부분이 상기 채널막 또는 상기 절연 코어와 접하는
    반도체 장치.
  10. 제1항에 있어서,
    상기 제3 도전막은 제1 두께를 갖는 제1 영역 및 상기 제2 부분의 측벽을 감싸고 상기 제1 두께에 비해 작은 제2 두께를 갖는 제2 영역을 포함하는
    반도체 장치.
  11. 제1항에 있어서,
    상기 제1 도전막은 워드라인이고, 상기 제2 도전막 및 상기 제3 도전막은 선택 라인인
    반도체 장치.
  12. 제1 도전막, 제2 도전막 및 상기 제1 도전막과 상기 제2 도전막의 사이에 위치되고 상기 제1 도전막 및 상기 제2 도전막에 비해 두꺼운 제3 도전막을 포함하는 게이트 구조;
    상기 게이트 구조를 관통하고, 식각면을 포함하는 채널 구조; 및
    상기 제2 도전막을 관통하고 상기 식각면을 감싸는 절연 스페이서 및 상기 절연 스페이서 내에 형성되고 상기 제3 도전막을 관통하는 절연 패턴을 포함하는 분리 절연 구조
    를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 부분이 상기 제1 부분에 비해 좁은 폭을 갖는
    반도체 장치.
  14. 제12항에 있어서,
    상기 제2 부분이 상기 제1 부분에 비해 넓은 폭을 갖는
    반도체 장치.
  15. 제12항에 있어서,
    상기 분리 절연 구조의 저면과 상기 제3 도전막의 저면은 실질적으로 동일한 평면에 위치된
    반도체 장치.
  16. 제1 도전막, 제2 도전막 및 상기 제1 도전막과 상기 제2 도전막의 사이에 위치되고 상기 제1 도전막 및 상기 제2 도전막에 비해 두꺼운 제3 도전막을 포함하는 게이트 구조를 형성하는 단계;
    상기 제2 도전막을 관통하고 상기 제3 도전막을 노출시키는 트렌치 형성하는 단계;
    상기 트렌치 내에, 상기 제3 도전막을 노출시키는 절연 스페이서를 형성하는 단계;
    상기 절연 스페이서를 식각 배리어로 제3 도전막을 식각하는 단계; 및
    상기 트렌치 내에 분리 절연 구조를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 트렌치의 저면에 상기 제3 도전막이 노출되도록 상기 트렌치를 형성하는
    반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 절연 스페이서를 형성하는 단계는,
    상기 트렌치의 저면에서 내벽에 비해 얇은 두께를 갖는 절연막을 형성하는 단계; 및
    상기 절연막을 식각하여 상기 절연 스페이서를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 분리 절연 구조를 형성하기 전에, 상기 절연 스페이서를 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 제3 도전막을 식각하는 단계는,
    상기 트렌치의 저면에 계단 형태를 형성하는
    반도체 장치의 제조 방법.
  21. 제16항에 있어서,
    상기 제3 도전막을 식각하는 단계는,
    상기 트렌치의 저면의 폭을 확장시키는
    반도체 장치의 제조 방법.
  22. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물을 관통하는 채널 구조들을 형성하는 단계;
    상기 적층물 및 상기 채널 구조들을 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 저면에 노출된 제1 물질막을 선택적으로 식각하여 제2 트렌치를 형성하는 단계; 및
    상기 제1 트렌치 및 상기 제2 트렌치 내에 분리 절연 구조를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 제1 트렌치의 내벽에 절연 스페이서를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 제2 트렌치 형성하는 단계는,
    상기 절연 스페이서를 식각 배리어로 상기 제1 물질막을 식각하는
    반도체 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 분리 절연 구조를 형성하기 전에, 상기 절연 스페이서를 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  26. 제22항에 있어서,
    상기 제2 트렌치를 형성하는 단계는,
    상기 채널 구조들의 사이에 상기 제2 트렌치를 형성하는
    반도체 장치의 제조 방법.
  27. 제22항에 있어서,
    상기 분리 절연 구조를 형성하는 단계는,
    상기 채널 구조들 내로 확장된 제1 부분 및 상기 채널 구조들의 사이에 위치된 제2 부분을 포함하는 상기 분리 절연 구조를 형성하는
    반도체 장치의 제조 방법.
  28. 제22항에 있어서,
    상기 제1 트렌치의 저면에 노출된 제1 물질막은 나머지 제1 물질막들에 비해 두꺼운 두께를 갖는
    반도체 장치의 제조 방법.
  29. 제22항에 있어서,
    상기 제2 트렌치는 상기 제1 트렌치에 비해 좁은 폭을 갖는
    반도체 장치의 제조 방법.
  30. 제22항에 있어서,
    상기 제2 트렌치는 상기 제1 트렌치에 비해 넓은 폭을 갖는
    반도체 장치의 제조 방법.
KR1020220107544A 2022-08-26 2022-08-26 반도체 장치 및 반도체 장치의 제조 방법 KR20240029277A (ko)

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