KR20240024887A - 박막 트랜지스터 기판 - Google Patents

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KR20240024887A
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이동환
임병관
최선용
김현일
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주성엔지니어링(주)
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Abstract

본 발명의 일 실시예에 따르면, 본 발명의 일 실시예에 따르면, 기판 상에서 서로 절연되어 있는 게이트 전극과 액티브층; 상기 게이트 전극과 상기 액티브층 사이에 구비된 게이트 절연막; 상기 액티브층과 연결된 소스 전극 및 드레인 전극을 포함하여 이루어지고, 상기 게이트 절연막은 실리콘계 무기물로 이루어진 제1 게이트 절연막 및 티타늄 산화물로 이루어진 제2 게이트 절연막을 포함하고, 상기 제2 게이트 절연막이 상기 게이트 전극과 접촉하지 않도록 상기 제1 게이트 절연막은 상기 게이트 전극과 상기 제2 게이트 절연막 사이에 구비되어 있는 박막 트랜지스터 기판을 제공한다.

Description

박막 트랜지스터 기판{Thin film transistor substrate}
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 산화물 반도체를 이용한 박막 트랜지스터에 관한 것이다.
박막 트랜지스터는 액정 디스플레이 장치(Liquid Crystal Display Device) 또는 유기 발광 디스플레이 장치(Organic Light Emitting Display Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터의 동작 특성은 액티브층을 구성하는 반도체에 의해 크게 의존하기 때문에, 고속의 동작특성을 갖는 박막 트랜지스터를 얻기 위해서는 전자 이동도에서 한계가 있는 비정질 실리콘 이외의 다른 반도체 물질을 액티브층에 적용할 필요가 있고, 그에 따라서 산화물 반도체를 액티브층의 재료로 이용하는 방안이 고안되었다.
상기 산화물 반도체는 전자 이동도가 매우 우수하며 얇은 두께의 나노미터 수준에서도 그 특성을 유지할 수 있고, 또한, 광을 투과시킬 수도 있어 투명한 표시장치의 구현을 가능하게 할 수도 있다.
이하, 도면을 참조로 종래의 산화물 반도체를 이용한 박막 트랜지스터 기판에 대해서 설명하기로 한다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은, 기판(substrate)(10), 게이트 전극(gate electrode)(20), 게이트 절연막(gate insulating film)(30), 액티브층(active layer)(40), 에치 스톱층(etch stop layer)(50), 소스 전극(source electrode)(60), 및 드레인 전극(drain electrode)(70)을 포함하여 이루어진다.
상기 게이트 전극(20)은 상기 기판(10) 상에 패턴 형성되어 있다.
상기 게이트 절연막(30)은 상기 게이트 전극(20) 상에 형성되어 있다. 특히, 상기 게이트 절연막(30)은 상기 기판(10)의 전체면 상에 형성되어 있다.
상기 액티브층(40)은 상기 게이트 절연막(30) 상에 패턴 형성되어 있다. 상기 액티브층(40)은 전자가 이동하는 채널로 기능하는 것으로서, 산화물 반도체로 이루어진다.
상기 에치 스톱층(50)은 상기 액티브층(40) 상에 형성되어 상기 액티브층(40)의 상면의 채널 영역이 식각되는 것을 방지한다.
상기 소스 전극(60)과 상기 드레인 전극(70)은 상기 에치 스톱층(50) 상에서 서로 마주하면서 이격되어 있다. 이와 같은 소스 전극(60)과 상기 드레인 전극(70)은 상기 에치 스톱층(50) 상에서 상기 액티브층(40) 방향으로 연장되어 있으며, 그에 따라 상기 액티브층(40)과 연결되어 있다.
상기 종래의 박막 트랜지스터 기판은 상기 게이트 절연막(30)으로서 실리콘 산화물을 이용하고 있다. 상기 게이트 절연막(30)으로서 실리콘 산화물을 이용할 경우 박막 트랜지스터의 온(on) 구동시 전자 이동도가 낮은 단점이 있다. 상기 실리콘 산화물의 두께를 얇게 형성할 경우 상기 전자 이동도를 증가시킬 수 있지만, 이 경우 박막 트랜지스터의 누설전류가 증가하는 단점이 있다.
따라서, 박막 트랜지스터의 온(on) 구동시의 전자 이동도 특성과 박막 트랜지스터의 누설전류 특성을 동시에 향상시킬 수 있는 방안이 요구되고 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 게이트 절연막에 새로운 물질층을 추가함으로써 박막 트랜지스터의 온(on) 구동시의 전자 이동도 특성을 향상시킴과 더불어 박막 트랜지스터의 누설전류도 줄일 수 있는 박막 트랜지스터 기판을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 기판 상에 구비된 게이트 전극; 상기 게이트 전극 상에 구비된 게이트 절연막; 상기 게이트 절연막 상에 구비된 액티브층; 및 상기 액티브층 상에 구비된 소스 전극 및 드레인 전극을 포함하여 이루어지고, 상기 게이트 절연막은 서로 교대로 적층된 실리콘계 무기물로 이루어진 제1 게이트 절연막, 및 티타늄 산화물로 이루어진 제2 게이트 절연막을 포함하고, 상기 제2 게이트 절연막이 상기 게이트 전극 및 상기 액티브층과 접촉하지 않도록, 상기 제1 게이트 절연막은 상기 게이트 전극과 상기 제2 게이트 절연막 사이 및 상기 액티브층과 상기 제2 게이트 절연막 사이에 구비되어 있는 박막 트랜지스터 기판을 제공한다.
상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께보다 두꺼울 수 있다.
본 발명은 또한 기판 상에 구비된 게이트 전극; 상기 게이트 전극 상에 구비된 게이트 절연막; 상기 게이트 절연막 상에 구비된 액티브층; 및 상기 액티브층 상에 구비된 소스 전극 및 드레인 전극을 포함하여 이루어지고, 상기 게이트 절연막은 실리콘계 무기물로 이루어진 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 구비된 티타늄 산화물로 이루어진 제2 게이트 절연막, 및 상기 제2 게이트 절연막 상에 구비된 알루미늄 산화물로 이루어진 제3 게이트 절연막을 포함하여 이루어지고, 상기 제2 게이트 절연막과 상기 제3 게이트 절연막은 서로 교대로 적층되어 있고, 상기 제2 게이트 절연막이 상기 게이트 전극과 접촉하지 않도록, 상기 제1 게이트 절연막은 상기 게이트 전극과 상기 제2 게이트 절연막 사이에 구비되어 있고, 상기 제2 게이트 절연막이 상기 액티브층과 접촉하지 않도록, 상기 제3 게이트 절연막은 상기 액티브층과 상기 제2 게이트 절연막 사이에 구비되어 있는 박막 트랜지스터 기판을 제공한다.
상기 제1 게이트 절연막의 두께는 상기 제2 게이트 절연막의 두께 및 상기 제3 게이트 절연막의 두께보다 두꺼울 수 있다.
본 발명은 또한 기판 상에 구비된 액티브층; 상기 액티브층 상에 구비된 게이트 절연막; 상기 게이트 절연막 상에 구비된 게이트 전극; 및 상기 게이트 전극 상에 구비된 소스 전극 및 드레인 전극을 포함하여 이루어지고, 상기 게이트 절연막은 서로 교대로 적층된 티타늄 산화물로 이루어진 제2 게이트 절연막 및 실리콘계 무기물로 이루어진 제1 게이트 절연막을 포함하고, 상기 제2 게이트 절연막이 상기 게이트 전극 및 상기 액티브층과 접촉하지 않도록, 상기 제1 게이트 절연막은 상기 게이트 전극과 상기 제2 게이트 절연막 사이 및 상기 액티브층과 상기 제2 게이트 절연막 사이에 구비되어 있는 박막 트랜지스터 기판을 제공한다.
상기 제2 게이트 절연막은 복수의 층으로 이루어지고, 상기 제1 게이트 절연막은 상기 복수의 층으로 이루어진 제2 게이트 절연막의 사이에 구비될 수 있다.
본 발명은 또한 기판 상에 구비된 액티브층; 상기 액티브층 상에 구비된 게이트 절연막; 상기 게이트 절연막 상에 구비된 게이트 전극; 및 상기 게이트 전극 상에 구비된 소스 전극 및 드레인 전극을 포함하여 이루어지고, 상기 게이트 절연막은 알루미늄 산화물로 이루어진 제3 게이트 절연막, 상기 제3 게이트 절연막 상에 구비된 티타늄 산화물로 이루어진 제2 게이트 절연막, 및 상기 제2 게이트 절연막 상에 구비된 실리콘계 무기물로 이루어진 제1 게이트 절연막을 포함하여 이루어지고, 상기 제3 게이트 절연막과 상기 제2 게이트 절연막은 서로 교대로 적층되어 있고, 상기 제2 게이트 절연막이 상기 게이트 전극과 접촉하지 않도록, 상기 제1 게이트 절연막은 상기 게이트 전극과 상기 제2 게이트 절연막 사이에 구비되어 있고, 상기 제2 게이트 절연막이 상기 액티브층과 접촉하지 않도록, 상기 제3 게이트 절연막은 상기 액티브층과 상기 제2 게이트 절연막 사이에 구비되어 있는 박막 트랜지스터 기판을 제공한다.
상기 제2 게이트 절연막은 복수의 층으로 이루어지고, 상기 제3 게이트 절연막은 상기 복수의 층으로 이루어진 제2 게이트 절연막의 사이에 구비될 수 있다.
상기 티타늄 산화물은 티타늄 산화 질화물을 포함할 수 있다.
본 발명은 또한, 기판 상에서 서로 절연되어 있는 게이트 전극과 액티브층; 상기 게이트 전극과 상기 액티브층 사이에 구비된 게이트 절연막; 상기 액티브층과 연결된 소스 전극 및 드레인 전극; 및 상기 게이트 전극과 상기 액티브층 사이에 구비된 티타늄을 포함하는 산화막을 포함하는 박막 트랜지스터 기판을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따르면, 게이트 절연막이 티타늄 산화물로 이루어진 제2 게이트 절연막을 포함함으로써 박막 트랜지스터의 온(on) 구동시의 전자 이동도 특성이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 실리콘계 무기물로 이루어진 제1 게이트 절연막에 의해서 제2 게이트 절연막이 게이트 전극 및 액티브층과 접촉하는 것을 방지함으로써 박막 트랜지스터의 온(on) 구동시의 전자 이동도 특성이 향상됨과 더불어 박막 트랜지스터의 누설전류도 줄일 수 있다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 6는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 8는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(substrate)(100), 게이트 전극(gate electrode)(200), 게이트 절연막(gate insulating film)(300), 액티브층(active layer)(400), 에치 스톱층(etch stop layer)(500), 소스 전극(source electrode)(600), 및 드레인 전극(drain electrode)(700)을 포함하여 이루어진다.
상기 기판(100)은 유리 또는 폴리이미드(PI)와 같은 고분자 물질로 이루어질 수 있다.
상기 게이트 전극(200)은 상기 기판(100) 상에 패턴 형성되어 있다.
상기 게이트 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
상기 게이트 절연막(300)은 상기 게이트 전극(200) 상에 형성되어 있다. 상기 게이트 절연막(300)은 상기 기판(100)의 전체면 상에 형성되어 있다.
상기 게이트 절연막(300)은 제1 게이트 절연막(310)과 제2 게이트 절연막(320)을 포함하여 이루어진다.
상기 제1 게이트 절연막(310)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 실리콘계 무기물로 이루어질 수 있다.
상기 제2 게이트 절연막(320)은 티타늄 산화물(Titanium Oxide)로 이루어지며, 바람직하게는 티타늄 산화 질화물(TiON)로 이루어진다. 상기 티타늄 산화물(Titanium Oxide)은 높은 유전상수를 가지고 열적 안정성도 우수하여 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다. 이와 같이, 본 발명의 일 실시예에서는 상기 티타늄 산화물(Titanium Oxide)로 이루어진 제2 게이트 절연막(320)을 포함함으로써 박막 트랜지스터의 온(on) 구동시의 전자 이동도 특성이 향상될 수 있다.
상기 박막 트랜지스터의 온(on) 구동시의 전자 이동도 특성을 향상시키기 위해서, 상기 제2 게이트 절연막(320)을 상기 제1 게이트 절연막(310)의 위쪽에 형성하는 것이 바람직하다. 즉, 상기 제1 게이트 절연막(310)을 상기 게이트 전극(200)의 상면에 형성하고 상기 제2 게이트 절연막(320)을 상기 제1 게이트 절연막(310)의 상면에 형성하는 것이 바람직하다. 다시 말하면, 상기 제1 게이트 절연막(310)이 상기 게이트 전극(200)과 접촉하도록 하고 상기 제2 게이트 절연막(320)은 상기 게이트 전극(200)과 접촉하지 않도록 하는 것이 바람직하다.
또한, 상기 제2 게이트 절연막(320)의 상면에는 상기 제1 게이트 절연막(310)을 다시 형성하는 것이 바람직하다. 상기 제1 게이트 절연막(310)이 상기 제2 게이트 절연막(320)의 상면에 형성됨으로써, 상기 제1 게이트 절연막(310)이 상기 액티브층(400)과 접촉하고 상기 제2 게이트 절연막(320)은 상기 액티브층(400)과 접촉하지 않게 된다. 이는, 상기 제1 게이트 절연막(320)이 상기 액티브층(400)과 접촉하는 경우가 상기 제2 게이트 절연막(320)이 상기 액티브층(400)과 접촉하는 경우에 비하여 박막 트랜지스터의 누설전류가 감소하기 때문이다.
따라서, 도 2에 도시된 바와 같이, 상기 제2 게이트 절연막(320)의 하면과 상면에 각각 상기 제1 게이트 절연막(310)이 형성되어, 상기 제1 게이트 절연막(310)에 의해서 상기 제2 게이트 절연막(320)이 상기 게이트 전극(200) 및 액티브층(400)과 접촉하는 것이 차단될 수 있다.
상기 제1 게이트 절연막(310)은 제1 두께(t1)로 형성되고, 상기 제2 게이트 절연막(320)은 제2 두께(t2)로 형성된다. 이때, 상기 제1 두께(t1)은 상기 제2 두께(t2)보다 두꺼운 것이 바람직하다. 이와 같이 상기 제1 게이트 절연막(310)의 두께를 상대적으로 두껍게 형성함으로써 게이트 절연막(300)의 기본적인 절연특성, 즉, 상기 게이트 전극(200)과 상기 액티브층(400) 사이의 전기적 절연 특성을 확보할 수 있다. 상기 제2 게이트 절연막(320)의 두께를 상대적으로 얇게 형성할 경우 상기 제2 게이트 절연막(320)의 막질을 향상시킬 수 있고 또한 박막 트랜지스터의 전자 이동도 특성도 향상시킬 수 있다.
상기 상대적으로 두꺼운 제1 두께(t1)를 가지는 제1 게이트 절연막(310)은 화학적 기상 증착 공정(CVD)으로 형성하고, 상기 상대적으로 얇은 제2 두께(t2)를 가지는 제2 게이트 절연막(320)은 원자층 증착 공정(ALD)으로 형성할 수 있다.
상기 액티브층(400)은 상기 게이트 절연막(300) 상에 패턴 형성되어 있다.
상기 액티브층(400)은 전자가 이동하는 채널로 기능하는 것으로서, 산화물 반도체로 이루어진다. 상기 액티브층(400)은 IGZO로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 에치 스톱층(500)은 상기 액티브층(400) 상에 패턴 형성되어 있다. 상기 에치 스톱층(500)은 상기 액티브층(400)의 상면이 식각되는 것을 방지한다. 상기 에치 스톱층(500)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 소스 전극(600)과 상기 드레인 전극(700)은 상기 에치 스톱층(500) 상에서 서로 마주하면서 이격되어 있다. 상기 소스 전극(600)은 상기 에치 스톱층(500)의 상면에서 상기 액티브층(400)의 일측 방향으로 연장되어 있고, 상기 드레인 전극(700)은 상기 에치 스톱층(500)의 상면에서 상기 액티브층(400)의 타측 방향으로 연장되어 있다.
상기 소스 전극(600)과 상기 드레인 전극(700)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다.
도시하지는 않았지만, 상기 소스 전극(600)과 상기 드레인 전극(700)의 상면에는 패시베이션층(passivation layer)이 형성되어 박막 트랜지스터를 보호하게 된다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 게이트 절연막(300)의 구성이 변경된 것을 제외하고 전술한 도 2에 따라 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 3에서 알 수 있듯이, 본 발명의 다른 실시예에 따르면, 게이트 절연막(300)이 서로 교대로 적층된 제1 게이트 절연막(310)과 제2 게이트 절연막(320)을 포함하여 이루어진다.
구체적으로, 본 발명의 다른 실시예에 따르면, 3개 층의 제1 게이트 절연막(310)과 2개 층의 제2 게이트 절연막(320)이 구비되어 있다. 하나의 제1 게이트 절연막(310)은 게이트 전극(200)과 상기 제2 게이트 절연막(320) 사이에 구비되어 있고, 다른 하나의 제1 게이트 절연막(310)은 2개 층의 제2 게이트 절연막(320) 사이에 구비되어 있고, 나머지 하나의 제1 게이트 절연막(310)은 제2 게이트 절연막(320)과 액티브층(400) 사이에 구비되어 있다. 이와 같은 구성에 의해서, 상기 제2 게이트 절연막(320)은 상기 게이트 전극(200) 또는 상기 액티브층(400)과 접촉하지 않게 된다.
한편, 구체적으로 도시하지는 않았지만, 본 발명에 따른 박막 트랜지스터 기판은, 도 3에 따른 구조와 동일한 적층 순서대로 4개 이상의 층의 제1 게이트 절연막(310)과 3개 이상의 층의 제2 게이트 절연막(320)을 구비할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 게이트 절연막(300)의 구성이 변경된 것을 제외하고 전술한 도 2에 따라 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 4에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따르면, 게이트 절연막(300)이 제1 게이트 절연막(310), 제2 게이트 절연막(320), 및 제3 게이트 절연막(330)을 포함하여 이루어진다.
상기 제1 게이트 절연막(310)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)로 이루어질 수 있지만, 바람직하게는 실리콘 산화물(SiOx)로 이루어진다.
상기 제2 게이트 절연막(320)은 티타늄 산화물(Titanium Oxide)로 이루어지며, 바람직하게는 티타늄 산화 질화물(TiON)로 이루어진다.
상기 제3 게이트 절연막(330)은 알루미늄 산화물(Aluminium Oxide)로 이루어진다. 상기 알루미늄 산화물(Aluminium Oxide)은 높은 유전상수를 가지고 열적 안정성도 우수하여 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다. 이와 같이, 본 발명의 또 다른 실시예에서는 상기 티타늄 산화물(Titanium Oxide)로 이루어진 제2 게이트 절연막(320) 및 상기 알루미늄 산화물(Aluminium Oxide)로 이루어진 제3 게이트 절연막(330)을 포함함으로써 박막 트랜지스터의 온(on) 구동시의 전자 이동도 특성이 향상될 수 있다.
상기 박막 트랜지스터의 온(on) 구동시의 전자 이동도 특성을 향상시키기 위해서, 상기 제2 게이트 절연막(320)은 상기 게이트 전극(200)과 접촉하지 않도록 하는 것이 바람직하다. 따라서, 상기 제1 게이트 절연막(310)을 상기 게이트 전극(200)의 상면에 형성하고 상기 제2 게이트 절연막(320)을 상기 제1 게이트 절연막(310)의 상면에 형성하는 것이 바람직하다.
또한, 상기 박막 트랜지스터의 누설전류를 감소시키기 위해서, 상기 제2 게이트 절연막(320)은 상기 액티브층(400)과 접촉하지 않도록 하는 것이 바람직하다. 따라서, 상기 제3 게이트 절연막(330)을 상기 제2 게이트 절연막(320)과 상기 액티브층(400) 사이에 형성하는 것이 바람직하다.
따라서, 본 발명의 또 다른 실시예에 따르면, 게이트 전극(200)의 상면에 제1 게이트 절연막(310)을 형성하고, 상기 제1 게이트 절연막(310)의 상면에 제2 게이트 절연막(320)을 형성하고, 상기 제2 게이트 절연막(320)의 상면에 제3 게이트 절연막(330)을 형성한다.
상기 제1 게이트 절연막(310)은 제1 두께(t1)로 형성되고, 상기 제2 게이트 절연막(320)은 제2 두께(t2)로 형성되고, 상기 제3 게이트 절연막(330)은 제3 두께(t3)로 형성된다. 이때, 상기 제1 두께(t1)은 상기 제2 두께(t2) 또는 상기 제3 두께(t3)보다 두꺼운 것이 바람직하다. 상기 제2 두께(t2)와 상기 제3 두께(t3)는 서로 동일할 수도 있고 서로 상이할 수도 있다.
이와 같이 상기 제1 게이트 절연막(310)의 두께를 상대적으로 두껍게 형성함으로써 게이트 절연막(300)의 기본적인 절연특성, 즉, 상기 게이트 전극(200)과 상기 액티브층(400) 사이의 전기적 절연 특성을 확보할 수 있다. 상기 제2 게이트 절연막(320) 및 상기 제3 게이트 절연막(330)의 두께를 상대적으로 얇게 형성할 경우 상기 제2 게이트 절연막(320) 및 상기 제3 게이트 절연막(330)의 막질을 향상시킬 수 있고 또한 박막 트랜지스터의 전자 이동도 특성도 향상시킬 수 있다.
상기 상대적으로 두꺼운 제1 두께(t1)를 가지는 제1 게이트 절연막(310)은 화학적 기상 증착 공정(CVD)으로 형성하고, 상기 상대적으로 얇은 제2 두께(t2) 또는 제3 두께(t3)를 가지는 제2 게이트 절연막(320) 또는 제3 게이트 절연막(330)은 원자층 증착 공정(ALD)으로 형성할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 게이트 절연막(300)의 구성이 변경된 것을 제외하고 전술한 도 4에 따라 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 5에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따르면, 게이트 절연막(300)이 제1 게이트 절연막(310) 상에 서로 교대로 적층된 제2 게이트 절연막(320)과 제3 게이트 절연막(330)을 포함하여 이루어진다.
구체적으로, 본 발명의 또 다른 실시예에 따르면, 게이트 전극(200)의 상면에 제1 게이트 절연막(310)이 형성되고, 그 위에 2개 층의 제2 게이트 절연막(320)과 2개 층의 제3 게이트 절연막(330)이 구비되어 있다. 하나의 제3 게이트 절연막(330)은 2개 층의 제2 게이트 절연막(320) 사이에 구비되어 있고, 나머지 하나의 제3 게이트 절연막(330)은 제2 게이트 절연막(320)과 액티브층(400) 사이에 구비되어 있다. 따라서, 상기 제1 게이트 절연막(310)에 의해서 상기 제2 게이트 절연막(320)은 상기 게이트 전극(200)과 접촉하지 않게 되고, 상기 제3 게이트 절연막(330)에 의해서 상기 제2 게이트 절연막(320)이 상기 액티브층(400)과 접촉하지 않게 된다.
한편, 구체적으로 도시하지는 않았지만, 본 발명에 따른 박막 트랜지스터 기판은, 도 5에 따른 구조와 동일한 적층 순서대로 제1 게이트 절연막(310) 상에 서로 교대로 적층된 3개 이상의 층의 제2 게이트 절연막(320)과 3개 이상의 층의 제3 게이트 절연막(330)을 구비할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 탑 게이트(Top Gate) 구조의 박막 트랜지스터 기판에 대한 것이다. 이하에서 설명하는 도 7 내지 도 9에 따른 박막 트랜지스터 기판도 탑 게이트 구조에 관한 것이다.
도 6에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 액티브층(400), 게이트 절연막(300), 게이트 전극(200), 층간 절연막(800), 소스 전극(600) 및 드레인 전극(700)을 포함하여 이루어진다. 전술한 실시예들과 동일한 구성에 대한 반복 설명은 생략하기로 한다.
상기 액티브층(400)은 상기 기판(100)의 상면 상에 형성되고, 상기 게이트 절연막(300)은 상기 액티브층(400)의 상면 상에 형성된다.
상기 게이트 전극(200)은 상기 게이트 절연막(300)의 상면 상에 형성되고, 상기 층간 절연막(800)은 상기 게이트 전극(200)의 상면 상에 형성되어 상기 게이트 전극(200)과 상기 소스/드레인 전극(600, 700) 사이를 절연시킨다.
상기 소스 전극(600) 및 드레인 전극(700)은 상기 층간 절연막(800) 상에 형성된다. 상기 층간 절연막(800)과 상기 게이트 절연막(300)에는 제1 콘택홀(CH1)과 제2 콘택홀(CH2)이 구비되어 상기 제1 콘택홀(CH1)과 상기 제2 콘택홀(CH2)을 통해서 상기 액티브층(400)의 일 부분이 노출된다. 상기 소스 전극(600) 및 드레인 전극(700)은 각각 상기 제1 콘택홀(CH1)과 상기 제2 콘택홀(CH2)을 통해서 상기 액티브층(400)과 연결된다.
상기 게이트 절연막(300)은 제1 게이트 절연막(310)과 제2 게이트 절연막(320)을 포함하여 이루어진다. 상기 제1 게이트 절연막(310)은 상기 액티브층(400)의 상면 및 상기 게이트 전극(200)의 하면에 각각 형성되어, 상기 제2 게이트 절연막(320)이 상기 액티브층(400) 또는 상기 게이트 전극(200)과 접촉하는 것을 방지한다.
도 7은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 게이트 절연막(300)의 구성이 변경된 것을 제외하고 전술한 도 6에 따라 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 7에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따르면, 게이트 절연막(300)이 서로 교대로 적층된 제1 게이트 절연막(310)과 제2 게이트 절연막(320)을 포함하여 이루어진다.
구체적으로, 본 발명의 다른 실시예에 따르면, 3개 층의 제1 게이트 절연막(310)과 2개 층의 제2 게이트 절연막(320)이 구비되어 있다. 하나의 제1 게이트 절연막(310)은 액티브층(400)과 상기 제2 게이트 절연막(320) 사이에 구비되어 있고, 다른 하나의 제1 게이트 절연막(310)은 2개 층의 제2 게이트 절연막(320) 사이에 구비되어 있고, 나머지 하나의 제1 게이트 절연막(310)은 제2 게이트 절연막(320)과 게이트 전극(200) 사이에 구비되어 있다. 이와 같은 구성에 의해서, 상기 제2 게이트 절연막(320)은 상기 게이트 전극(200) 또는 상기 액티브층(400)과 접촉하지 않게 된다.
한편, 구체적으로 도시하지는 않았지만, 본 발명에 따른 박막 트랜지스터 기판은, 도 7에 따른 구조와 동일한 적층 순서대로 4개 이상의 층의 제1 게이트 절연막(310)과 3개 이상의 층의 제2 게이트 절연막(320)을 구비할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 게이트 절연막(300)의 구성이 변경된 것을 제외하고 전술한 도 6에 따라 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 8에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따르면, 게이트 절연막(300)이 제1 게이트 절연막(310), 제2 게이트 절연막(320), 및 제3 게이트 절연막(330)을 포함하여 이루어진다.
상기 제1 게이트 절연막(310)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)로 이루어질 수 있지만, 바람직하게는 실리콘 산화물(SiOx)로 이루어진다.
상기 제2 게이트 절연막(320)은 티타늄 산화물(Titanium Oxide)로 이루어지며, 바람직하게는 티타늄 산화 질화물(TiON)로 이루어진다.
상기 제3 게이트 절연막(330)은 알루미늄 산화물(Aluminium Oxide)로 이루어진다.
상기 박막 트랜지스터의 온(on) 구동시의 전자 이동도 특성을 향상시키기 위해서, 상기 제2 게이트 절연막(320)은 상기 게이트 전극(200)과 접촉하지 않도록 하는 것이 바람직하다. 따라서, 상기 제1 게이트 절연막(310)을 상기 제2 게이트 절연막(320)과 상기 게이트 전극(200) 사이에 형성하는 것이 바람직하다. 즉, 상기 제1 게이트 절연막(310)을 상기 게이트 전극(200)의 하면에 형성하고 상기 제2 게이트 절연막(320)을 상기 제1 게이트 절연막(310)의 하면에 형성하는 것이 바람직하다.
또한, 상기 박막 트랜지스터의 누설전류를 감소시키기 위해서, 상기 제2 게이트 절연막(320)은 상기 액티브층(400)과 접촉하지 않도록 하는 것이 바람직하다. 따라서, 상기 제3 게이트 절연막(330)을 상기 제2 게이트 절연막(320)과 상기 액티브층(400) 사이에 형성하는 것이 바람직하다.
따라서, 본 발명의 또 다른 실시예에 따르면, 액티브층(400)의 상면에 제3 게이트 절연막(330)을 형성하고, 상기 제3 게이트 절연막(330)의 상면에 제2 게이트 절연막(320)을 형성하고, 상기 제2 게이트 절연막(320)의 상면에 제1 게이트 절연막(310)을 형성한다.
상기 제1 게이트 절연막(310)은 제1 두께(t1)로 형성되고, 상기 제2 게이트 절연막(320)은 제2 두께(t2)로 형성되고, 상기 제3 게이트 절연막(330)은 제3 두께(t3)로 형성된다. 이때, 상기 제1 두께(t1)은 상기 제2 두께(t2) 또는 상기 제3 두께(t3)보다 두꺼운 것이 바람직하다. 상기 제2 두께(t2)와 상기 제3 두께(t3)는 서로 동일할 수도 있고 서로 상이할 수도 있다.
도 9는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 게이트 절연막(300)의 구성이 변경된 것을 제외하고 전술한 도 8에 따라 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 9에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따르면, 게이트 절연막(300)이 제1 게이트 절연막(310)의 하면에 서로 교대로 적층된 제2 게이트 절연막(320)과 제3 게이트 절연막(330)을 포함하여 이루어진다.
구체적으로, 본 발명의 또 다른 실시예에 따르면, 게이트 전극(200)의 하면에 제1 게이트 절연막(310)이 형성되고, 그 하면에 2개 층의 제2 게이트 절연막(320)과 2개 층의 제3 게이트 절연막(330)이 구비되어 있다. 하나의 제3 게이트 절연막(330)은 2개 층의 제2 게이트 절연막(320) 사이에 구비되어 있고, 나머지 하나의 제3 게이트 절연막(330)은 제2 게이트 절연막(320)과 액티브층(400) 사이에 구비되어 있다. 따라서, 상기 제1 게이트 절연막(310)에 의해서 상기 제2 게이트 절연막(320)은 상기 게이트 전극(200)과 접촉하지 않게 되고, 상기 제3 게이트 절연막(330)에 의해서 상기 제2 게이트 절연막(320)이 상기 액티브층(400)과 접촉하지 않게 된다.
한편, 구체적으로 도시하지는 않았지만, 본 발명에 따른 박막 트랜지스터 기판은, 도 9에 따른 구조와 동일한 적층 순서대로 제1 게이트 절연막(310)의 하면에 서로 교대로 적층된 3개 이상의 층의 제2 게이트 절연막(320)과 3개 이상의 층의 제3 게이트 절연막(330)을 구비할 수 있다.
아래 표 1은 비교예 및 실시예에 따른 박막 트랜지스터 기판의 온 전류(On current), 오프 전류(off current), 평균 문턱 전압(Avg. Vth), 및 평균 전자 이동도(Avg. Mobility)를 보여주는 것이다.
비교예 1 비교예 2 비교예3 실시예
On Current 9.52E-06 8.72E-06 1.75E-05 1.87E-05
Off Current 6.55E-12 1.02E-11 8.76E-07 3.28E-12
Avg. Vth(v) -4.63 -3.00 -14.50 -2.08
Avg. Mobility(cm2/Vs) 36.29 34.78 38.4 79.7
위의 표 1에서 비교예 1은 게이트 전극 위에 SiO2을 적층하여 게이트 절연막을 형성한 후 상기 SiO2위에 액티브층을 형성한 것이고, 비교예 2는 게이트 전극 위에 TiON과 SiO2을 차례로 적층하여 게이트 절연막을 형성한 후 상기 SiO2위에 액티브층을 형성한 것이고, 비교예 3은 게이트 전극 위에 SiO2와 TiON을 차례로 적층하는 게이트 전극 위에 SiO2, TiON, 및 SiO2을 차례로 적층하여 게이트 절연막을 형성한 후 상기 SiO2위에 액티브층을 형성한 것이다. 위의 표 1에서 알 수 있듯이, SiO2, TiON, 및 SiO2을 차례로 적층하여 게이트 절연막을 형성한 본 발명에 따른 실시예가 비교예 1 내지 3에 비하여 온 전류(On current)가 향상되고, 오프 전류(off current)는 감소되며, 평균 문턱 전압(Avg. Vth)이 개선되어 평균 전자 이동도(Avg. Mobility)가 향상됨을 알 수 있다.
비교예 2에서 알 수 있듯이, TiON이 게이트 전극과 접촉하게 되면 원하는 전자 이동도 특성을 얻을 수 없음을 알 수 있다.
비교예 3에서 알 수 있듯이, TiON이 액티브층과 접촉하게 되면 오프시 누설전류가 증가됨을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 200: 게이트 전극
300: 게이트 절연막 310, 320, 330: 제1, 제2, 제3 게이트 절연막
400: 액티브층 500: 에치 스톱층
600: 소스 전극 700: 드레인 전극
800: 층간 절연막

Claims (7)

  1. 게이트 전극, 액티브층, 상기 게이트 전극과 상기 액티브층 사이에 구비된 게이트 절연막, 및 상기 액티브층과 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하여 이루어지고,
    상기 게이트 절연막은 실리콘계 무기물로 이루어진 1개 층의 게이트 절연막 및 금속 산화물로 이루어진 적어도 2개 층의 게이트 절연막으로 포함하고,
    상기 금속 산화물로 이루어진 적어도 2개 층의 게이트 절연막은 티타늄 산화물로 이루어진 하나의 게이트 절연막 및 알루미늄 산화물로 이루어진 다른 하나의 게이트 절연막을 포함하여 이루어지고,
    상기 티타늄 산화물로 이루어진 하나의 게이트 절연막은 상기 게이트 전극 및 상기 액티브층과 접촉하지 않는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 실리콘계 무기물로 이루어진 1개 층의 게이트 절연막은 상기 게이트 전극과 접하고, 상기 알루미늄 산화물로 이루어진 다른 하나의 게이트 절연막은 상기 액티브층과 접하는 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 티타늄 산화물로 이루어진 하나의 게이트 절연막은 상기 실리콘계 무기물로 이루어진 1개 층의 게이트 절연막 및 상기 알루미늄 산화물로 이루어진 다른 하나의 게이트 절연막 사이에 구비되어 있는 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 티타늄 산화물로 이루어진 하나의 게이트 절연막 및 상기 알루미늄 산화물로 이루어진 다른 하나의 게이트 절연막은 원자층 증착 공정으로 형성되고,
    상기 실리콘계 무기물로 이루어진 1개 층의 게이트 절연막은 화학적 기상 증착 공정으로 형성된 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 실리콘계 무기물로 이루어진 1개 층의 게이트 절연막의 두께는 상기 티타늄 산화물로 이루어진 하나의 게이트 절연막의 두께 및 상기 알루미늄 산화물로 이루어진 다른 하나의 게이트 절연막의 두께보다 두꺼운 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 티타늄 산화물은 TiON으로 이루어진 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 티타늄 산화물로 이루어진 하나의 게이트 절연막 및 상기 알루미늄 산화물로 이루어진 다른 하나의 게이트 절연막과 접하는 박막 트랜지스터 기판.
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