KR20240024405A - 게이트 드라이버 및 이를 포함하는 표시 장치 - Google Patents

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송재진
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이정우
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Abstract

게이트 드라이버는 스타트 신호를 반전시켜 반전 스타트 신호를 생성하는 인버터, 반전 스타트 신호에 응답하여 픽셀들 각각의 발광 소자를 초기화시키기 위한 바이어스 게이트 신호를 생성하는 제1 스테이지, 및 스타트 신호에 응답하여 픽셀들에 데이터 전압들을 인가하기 위한 기입 게이트 신호를 생성하는 제2 스테이지를 포함할 수 있다. 따라서, 게이트 드라이버는 하나의 스타트 신호를 사용하여 복수의 게이트 신호들을 생성할 수 있다. 또한, 게이트 드라이버가 하나의 스타트 신호를 사용하여 기입 게이트 신호 및 바이어스 게이트 신호를 생성함으로써, 스타트 신호 추가 없이 셀프 스캔 구간에서 바이어스 동작 및 발광 소자 초기화 동작이 수행될 수 있다. 그리고, 게이트 드라이버의 사이즈는 감소되고, 이에 따라, 게이트 드라이버는 효율적으로 배치될 수 있다.

Description

게이트 드라이버 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 게이트 드라이버 및 이를 포함하는 표시 장치에 관한 것이다. 보다 상세하게는, 복수의 스테이지들을 포함하는 게이트 드라이버 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 표시 패널, 게이트 드라이버, 데이터 드라이버, 및 타이밍 컨트롤러를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 게이트 라인들 및 복수의 데이터 라인들에 전기적으로 연결된 복수의 픽셀들을 포함한다. 게이트 드라이버는 게이트 라인들에 게이트 신호들을 제공하고, 데이터 드라이버는 데이터 라인들에 데이터 전압들을 제공하며, 타이밍 컨트롤러는 게이트 드라이버 및 데이터 드라이버를 제어한다.
표시 장치는 60Hz 또는 그 이상의 일정한 구동 주파수로 영상을 표시한다. 그러나, 표시 장치에 입력 영상 데이터를 제공하는 호스트 프로세서(예를 들어, 그래픽 프로세싱 유닛(graphic processing unit; GPU) 등)에 의한 렌더링의 렌더링 주파수가 표시 장치의 구동 주파수와 일치하지 않을 수 있고, 주파수 불일치에 의해 표시 장치에서 표시되는 영상에 경계선이 발생되는 티어링(Tearing) 현상이 발생될 수 있다.
이러한 티어링 현상을 방지하도록, 호스트 프로세서의 렌더링 주파수와 표시 장치의 구동 주파수를 동기시키는 가변 프레임 모드가 개발되었다.
본 발명의 일 목적은 하나의 스타트 신호를 사용하여 복수의 게이트 신호들을 생성하는 게이트 드라이버를 제공하는 것이다.
본 발명의 다른 목적은 게이트 드라이버를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 드라이버는 스타트 신호를 반전시켜 반전 스타트 신호를 생성하는 인버터, 상기 반전 스타트 신호에 응답하여 픽셀들 각각의 발광 소자를 초기화시키기 위한 바이어스 게이트 신호를 생성하는 제1 스테이지를 포함하는 제1 드라이버, 및 상기 스타트 신호에 응답하여 상기 픽셀들에 데이터 전압들을 인가하기 위한 기입 게이트 신호를 생성하는 제2 스테이지를 포함하는 제2 드라이버를 포함할 수 있다.
일 실시예에 있어서, 상기 기입 게이트 신호는 상기 데이터 전압들이 기입되는 표시 스캔 구간 및 상기 픽셀들 각각의 스토리지 커패시터로 상기 데이터 전압들이 기입되지 않는 셀프 스캔 구간에서 활성화 구간을 가질 수 있다.
일 실시예에 있어서, 상기 바이어스 게이트 신호는 상기 데이터 전압들이 기입되는 표시 스캔 구간 및 상기 픽셀들 각각의 스토리지 커패시터로 상기 데이터 전압들이 기입되지 않는 셀프 스캔 구간에서 활성화 구간을 가질 수 있다.
일 실시예에 있어서, 상기 인버터는 제1 클럭 신호 및 제2 클럭 신호를 수신하여 상기 스타트 신호를 반전시키고, 상기 제1 스테이지는 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하여 상기 바이어스 게이트 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 제2 스테이지는 제3 클럭 신호 및 제4 클럭 신호를 수신하여 상기 기입 게이트 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 픽셀들 각각은 제1 픽셀 노드에 연결된 제어 전극, 제2 픽셀 노드에 연결된 제1 전극, 및 제3 픽셀 노드에 연결된 제2 전극을 포함하는 제1 픽셀 트랜지스터, 상기 기입 게이트 신호를 수신하는 제어 전극, 상기 데이터 전압들을 수신하는 제1 전극, 및 상기 제2 픽셀 노드에 연결된 제2 전극을 포함하는 제2 픽셀 트랜지스터, 보상 게이트 신호를 수신하는 제어 전극, 상기 제3 픽셀 노드에 연결된 제1 전극, 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 제3 픽셀 트랜지스터, 초기화 게이트 신호를 수신하는 제어 전극, 제1 초기화 전압을 수신하는 제1 전극, 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 제4 픽셀 트랜지스터, 에미션 신호를 수신하는 제어 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제2 픽셀 노드에 연결된 제2 전극을 포함하는 제5 픽셀 트랜지스터, 상기 에미션 신호를 수신하는 제어 전극, 상기 제3 픽셀 노드에 연결된 제1 전극, 및 제4 픽셀 노드에 연결된 제2 전극을 포함하는 제6 픽셀 트랜지스터, 상기 바이어스 게이트 신호를 수신하는 제어 전극, 제2 초기화 전압을 수신하는 제1 전극, 및 상기 제4 픽셀 노드에 연결된 제2 전극을 포함하는 제7 픽셀 트랜지스터, 상기 제1 전원 전압을 수신하는 제1 전극 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 스토리지 커패시터, 및 상기 제4 픽셀 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 상기 발광 소자를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는 제1 클럭 신호를 수신하는 제어 전극, 제1 입력 신호를 수신하는 제1 전극, 및 제1-1 스테이지 노드에 연결된 제2 전극을 포함하는 제1-1 스테이지 트랜지스터, 제1-2 스테이지 노드에 연결된 제어 전극, 하이 전압을 수신하는 제1 전극, 및 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-2 스테이지 트랜지스터, 제1-4 스테이지 노드에 연결된 제어 전극, 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-3 스테이지 트랜지스터, 상기 제1-1 스테이지 노드에 연결된 제어 전극, 상기 제1 클럭 신호를 수신하는 제1 전극, 및 상기 제1-2 스테이지 노드에 연결된 제2 전극을 포함하는 제1-4 스테이지 트랜지스터, 상기 제1 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 및 상기 제1-2 스테이지 노드에 연결된 제2 전극을 포함하는 제1-5 스테이지 트랜지스터, 상기 제2 클럭 신호를 수신하는 제어 전극, 제1-5 스테이지 노드에 연결된 제1 전극, 및 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-6 스테이지 트랜지스터, 제1-7 스테이지 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제1-5 스테이지 노드에 연결된 제2 전극을 포함하는 제1-7 스테이지 트랜지스터, 상기 제1-1 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 및 상기 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-8 스테이지 트랜지스터, 상기 하이 전압을 수신하는 제1 전극 및 상기 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-1 스테이지 커패시터, 상기 제1-6 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 상기 제1 스테이지의 출력단에 연결된 제2 전극을 포함하는 제1-9 스테이지 트랜지스터, 상기 제1-4 스테이지 노드에 연결된 제어 전극, 상기 로우 전압을 수신하는 제1 전극, 및 상기 제1 스테이지의 상기 출력단에 연결된 제1-10 스테이지 트랜지스터, 상기 로우 전압을 수신하는 제어 전극, 상기 제1-2 스테이지 노드에 연결된 제1 전극, 및 상기 제1-7 스테이지 노드에 연결된 제2 전극을 포함하는 제1-11 스테이지 트랜지스터, 상기 제1-7 스테이지 노드에 연결된 제1 전극 및 상기 제1-5 스테이지 노드에 연결된 제2 전극을 포함하는 제1-2 스테이지 커패시터, 상기 로우 전압을 수신하는 제어 전극, 상기 제1-1 스테이지 노드에 연결된 제1 전극, 및 상기 제1-4 스테이지 노드에 연결된 제2 전극을 포함하는 제1-12 스테이지 트랜지스터, 및 상기 제1-4 스테이지 노드에 연결된 제1 전극, 및 상기 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-3 스테이지 커패시터를 포함할 수 있다.
일 실시예에 있어서, 일 프레임에서 상기 바이어스 게이트 신호를 첫 번째로 출력하는 제1 스테이지는 상기 제1 입력 신호로써 상기 반전 스타트 신호를 수신할 수 있다.
일 실시예에 있어서, 상기 제2 스테이지는 제3 클럭 신호를 수신하는 제어 전극, 제2 입력 신호를 수신하는 제1 전극, 및 제2-1 스테이지 노드에 연결된 제2 전극을 포함하는 제2-1 스테이지 트랜지스터, 제2-2 스테이지 노드에 연결된 제어 전극, 하이 전압을 수신하는 제1 전극, 및 제2-3 스테이지 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제2-2 스테이지 트랜지스터, 제4 클럭 신호를 수신하는 제어 전극, 상기 제2-2 스테이지 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 제2-1 스테이지 노드에 연결된 제2 전극을 포함하는 제2-3 스테이지 트랜지스터, 상기 제2-1 스테이지 노드에 연결된 제어 전극, 상기 제3 클럭 신호를 수신하는 제1 전극, 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-4 스테이지 트랜지스터, 상기 제3 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-5 스테이지 트랜지스터, 상기 제2-2 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 및 상기 제2 스테이지의 출력단에 연결된 제2 전극을 포함하는 제2-6 스테이지 트랜지스터, 상기 하이 전압을 수신하는 제1 전극 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-1 스테이지 커패시터, 제2-3 스테이지 노드에 연결된 제어 전극, 상기 제4 클럭 신호를 수신하는 제1 전극, 및 상기 제2 스테이지의 상기 출력단에 연결된 제2 전극을 포함하는 제2-7 스테이지 트랜지스터, 상기 제2-3 스테이지 노드에 연결된 제1 전극 및 상기 제2 스테이지의 상기 출력단에 연결된 제2 전극을 포함하는 제2-2 스테이지 커패시터, 및 상기 로우 전압을 수신하는 제어 전극, 상기 제2-1 스테이지 노드에 연결된 제1 전극, 및 상기 제2-3 스테이지 노드에 연결된 제2 전극을 포함하는 제2-8 스테이지 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 일 프레임에서 상기 기입 게이트 신호를 첫 번째로 출력하는 제2 스테이지는 상기 제2 입력 신호로써 상기 스타트 신호를 수신할 수 있다.
일 실시예에 있어서, 상기 인버터는 상기 스타트 신호를 수신하는 제어 전극, 제1 클럭 신호를 수신하는 제1 전극, 및 제1 인버터 노드에 연결된 제2 전극을 포함하는 제1 인버터 트랜지스터, 상기 제1 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 상기 제1 인버터 노드에 연결된 제2 전극을 포함하는 제2 인버터 트랜지스터, 제2 클럭 신호를 수신하는 제어 전극, 제2 인버터 노드에 연결된 제1 전극, 및 상기 인버터의 출력단에 연결된 제2 전극을 포함하는 제3 인버터 트랜지스터, 제3 인버터 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제2 인버터 노드에 연결된 제2 전극을 포함하는 제4 인버터 트랜지스터, 상기 스타트 신호를 수신하는 제어 전극, 하이 전압을 수신하는 제1 전극, 및 상기 인버터의 상기 출력단에 연결된 제2 전극을 포함하는 제5 인버터 트랜지스터, 상기 하이 전압을 수신하는 제1 전극 및 상기 인버터의 상기 출력단에 연결된 제1 인버터 커패시터, 상기 로우 전압을 수신하는 제어 전극, 상기 제1 인버터 노드에 연결된 제1 전극, 및 상기 제3 인버터 노드에 연결된 제2 전극을 포함하는 제6 인버터 트랜지스터, 및 상기 제3 인버터 노드에 연결된 제1 전극 및 상기 제2 인버터 노드에 연결된 제2 전극을 포함하는 제2 인버터 커패시터를 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 픽셀들을 포함하는 표시 패널, 상기 픽셀들에 데이터 전압들을 제공하는 데이터 드라이버, 상기 픽셀들 각각에 상기 픽셀들 각각의 발광 소자를 초기화시키기 위한 바이어스 게이트 신호 및 상기 픽셀들에 상기 데이터 전압들을 인가하기 위한 기입 게이트 신호를 인가하는 게이트 드라이버, 및 상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하고, 상기 게이트 드라이버는 스타트 신호를 반전시켜 반전 스타트 신호를 생성하는 인버터, 상기 반전 스타트 신호에 응답하여 상기 바이어스 게이트 신호를 생성하는 제1 스테이지를 포함하는 제1 드라이버, 및 상기 스타트 신호에 응답하여 상기 기입 게이트 신호를 생성하는 제2 스테이지를 포함하는 제2 드라이버를 포함할 수 있다.
일 실시예에 있어서, 상기 기입 게이트 신호는 상기 데이터 전압들이 기입되는 표시 스캔 구간 및 상기 픽셀들 각각의 스토리지 커패시터로 상기 데이터 전압들이 기입되지 않는 셀프 스캔 구간에서 활성화 구간을 가질 수 있다.
일 실시예에 있어서, 상기 바이어스 게이트 신호는 상기 데이터 전압들이 기입되는 표시 스캔 구간 및 상기 픽셀들 각각의 스토리지 커패시터로 상기 데이터 전압들이 기입되지 않는 셀프 스캔 구간에서 활성화 구간을 가질 수 있다.
일 실시예에 있어서, 상기 인버터는 제1 클럭 신호 및 제2 클럭 신호를 수신하여 상기 스타트 신호를 반전시키고, 상기 제1 스테이지는 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하여 상기 바이어스 게이트 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 제2 스테이지는 제3 클럭 신호 및 제4 클럭 신호를 수신하여 상기 기입 게이트 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 픽셀들 각각은 제1 픽셀 노드에 연결된 제어 전극, 제2 픽셀 노드에 연결된 제1 전극, 및 제3 픽셀 노드에 연결된 제2 전극을 포함하는 제1 픽셀 트랜지스터, 상기 기입 게이트 신호를 수신하는 제어 전극, 상기 데이터 전압들을 수신하는 제1 전극, 및 상기 제2 픽셀 노드에 연결된 제2 전극을 포함하는 제2 픽셀 트랜지스터, 보상 게이트 신호를 수신하는 제어 전극, 상기 제3 픽셀 노드에 연결된 제1 전극, 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 제3 픽셀 트랜지스터, 초기화 게이트 신호를 수신하는 제어 전극, 제1 초기화 전압을 수신하는 제1 전극, 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 제4 픽셀 트랜지스터, 에미션 신호를 수신하는 제어 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제2 픽셀 노드에 연결된 제2 전극을 포함하는 제5 픽셀 트랜지스터, 상기 에미션 신호를 수신하는 제어 전극, 상기 제3 픽셀 노드에 연결된 제1 전극, 및 제4 픽셀 노드에 연결된 제2 전극을 포함하는 제6 픽셀 트랜지스터, 상기 바이어스 게이트 신호를 수신하는 제어 전극, 제2 초기화 전압을 수신하는 제1 전극, 및 상기 제4 픽셀 노드에 연결된 제2 전극을 포함하는 제7 픽셀 트랜지스터, 상기 제1 전원 전압을 수신하는 제1 전극 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 스토리지 커패시터, 및 상기 제4 픽셀 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 상기 발광 소자를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는 제1 클럭 신호를 수신하는 제어 전극, 제1 입력 신호를 수신하는 제1 전극, 및 제1-1 스테이지 노드에 연결된 제2 전극을 포함하는 제1-1 스테이지 트랜지스터, 제1-2 스테이지 노드에 연결된 제어 전극, 하이 전압을 수신하는 제1 전극, 및 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-2 스테이지 트랜지스터, 제1-4 스테이지 노드에 연결된 제어 전극, 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-3 스테이지 트랜지스터, 상기 제1-1 스테이지 노드에 연결된 제어 전극, 상기 제1 클럭 신호를 수신하는 제1 전극, 및 상기 제1-2 스테이지 노드에 연결된 제2 전극을 포함하는 제1-4 스테이지 트랜지스터, 상기 제1 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 및 상기 제1-2 스테이지 노드에 연결된 제2 전극을 포함하는 제1-5 스테이지 트랜지스터, 상기 제2 클럭 신호를 수신하는 제어 전극, 제1-5 스테이지 노드에 연결된 제1 전극, 및 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-6 스테이지 트랜지스터, 제1-7 스테이지 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제1-5 스테이지 노드에 연결된 제2 전극을 포함하는 제1-7 스테이지 트랜지스터, 상기 제1-1 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 및 상기 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-8 스테이지 트랜지스터, 상기 하이 전압을 수신하는 제1 전극 및 상기 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-1 스테이지 커패시터, 상기 제1-6 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 상기 제1 스테이지의 출력단에 연결된 제2 전극을 포함하는 제1-9 스테이지 트랜지스터, 상기 제1-4 스테이지 노드에 연결된 제어 전극, 상기 로우 전압을 수신하는 제1 전극, 및 상기 제1 스테이지의 상기 출력단에 연결된 제1-10 스테이지 트랜지스터, 상기 로우 전압을 수신하는 제어 전극, 상기 제1-2 스테이지 노드에 연결된 제1 전극, 및 상기 제1-7 스테이지 노드에 연결된 제2 전극을 포함하는 제1-11 스테이지 트랜지스터, 상기 제1-7 스테이지 노드에 연결된 제1 전극 및 상기 제1-5 스테이지 노드에 연결된 제2 전극을 포함하는 제1-2 스테이지 커패시터, 상기 로우 전압을 수신하는 제어 전극, 상기 제1-1 스테이지 노드에 연결된 제1 전극, 및 상기 제1-4 스테이지 노드에 연결된 제2 전극을 포함하는 제1-12 스테이지 트랜지스터, 및 상기 제1-4 스테이지 노드에 연결된 제1 전극, 및 상기 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-3 스테이지 커패시터를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 스테이지는 제3 클럭 신호를 수신하는 제어 전극, 제2 입력 신호를 수신하는 제1 전극, 및 제2-1 스테이지 노드에 연결된 제2 전극을 포함하는 제2-1 스테이지 트랜지스터, 제2-2 스테이지 노드에 연결된 제어 전극, 하이 전압을 수신하는 제1 전극, 및 제2-3 스테이지 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제2-2 스테이지 트랜지스터, 제4 클럭 신호를 수신하는 제어 전극, 상기 제2-2 스테이지 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 제2-1 스테이지 노드에 연결된 제2 전극을 포함하는 제2-3 스테이지 트랜지스터, 상기 제2-1 스테이지 노드에 연결된 제어 전극, 상기 제3 클럭 신호를 수신하는 제1 전극, 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-4 스테이지 트랜지스터, 상기 제3 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-5 스테이지 트랜지스터, 상기 제2-2 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 및 상기 제2 스테이지의 출력단에 연결된 제2 전극을 포함하는 제2-6 스테이지 트랜지스터, 상기 하이 전압을 수신하는 제1 전극 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-1 스테이지 커패시터, 제2-3 스테이지 노드에 연결된 제어 전극, 상기 제4 클럭 신호를 수신하는 제1 전극, 및 상기 제2 스테이지의 상기 출력단에 연결된 제2 전극을 포함하는 제2-7 스테이지 트랜지스터, 상기 제2-3 스테이지 노드에 연결된 제1 전극 및 상기 제2 스테이지의 상기 출력단에 연결된 제2 전극을 포함하는 제2-2 스테이지 커패시터, 및 상기 로우 전압을 수신하는 제어 전극, 상기 제2-1 스테이지 노드에 연결된 제1 전극, 및 상기 제2-3 스테이지 노드에 연결된 제2 전극을 포함하는 제2-8 스테이지 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 인버터는 상기 스타트 신호를 수신하는 제어 전극, 제1 클럭 신호를 수신하는 제1 전극, 및 제1 인버터 노드에 연결된 제2 전극을 포함하는 제1 인버터 트랜지스터, 상기 제1 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 상기 제1 인버터 노드에 연결된 제2 전극을 포함하는 제2 인버터 트랜지스터, 제2 클럭 신호를 수신하는 제어 전극, 제2 인버터 노드에 연결된 제1 전극, 및 상기 인버터의 출력단에 연결된 제2 전극을 포함하는 제3 인버터 트랜지스터, 제3 인버터 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제2 인버터 노드에 연결된 제2 전극을 포함하는 제4 인버터 트랜지스터, 상기 스타트 신호를 수신하는 제어 전극, 하이 전압을 수신하는 제1 전극, 및 상기 인버터의 상기 출력단에 연결된 제2 전극을 포함하는 제5 인버터 트랜지스터, 상기 하이 전압을 수신하는 제1 전극 및 상기 인버터의 상기 출력단에 연결된 제1 인버터 커패시터, 상기 로우 전압을 수신하는 제어 전극, 상기 제1 인버터 노드에 연결된 제1 전극, 및 상기 제3 인버터 노드에 연결된 제2 전극을 포함하는 제6 인버터 트랜지스터, 및 상기 제3 인버터 노드에 연결된 제1 전극 및 상기 제2 인버터 노드에 연결된 제2 전극을 포함하는 제2 인버터 커패시터를 포함할 수 있다.
본 발명의 실시예들에 따른 게이트 드라이버는 스타트 신호를 반전시켜 반전 스타트 신호를 생성하는 인버터, 반전 스타트 신호에 응답하여 픽셀들 각각의 발광 소자를 초기화시키기 위한 바이어스 게이트 신호를 생성하는 제1 스테이지, 및 스타트 신호에 응답하여 픽셀들에 데이터 전압들을 인가하기 위한 기입 게이트 신호를 생성하는 제2 스테이지를 포함함으로써, 하나의 스타트 신호를 사용하여 복수의 게이트 신호들을 생성할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 하나의 스타트 신호를 사용하여 기입 게이트 신호 및 바이어스 게이트 신호를 생성하는 게이트 드라이버를 포함함으로써, 스타트 신호 추가 없이 셀프 스캔 구간에서 바이어스 동작 및 발광 소자 초기화 동작을 수행할 수 있다.
본 발명의 실시예들에 따른 게이트 드라이버의 사이즈는 감소되고, 이에 따라, 게이트 드라이버는 효율적으로 배치될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치의 구동 동작을 설명하기 위한 개념도이다.
도 3은 도 1의 표시 장치의 픽셀들의 일 예를 나타내는 회로도이다.
도 4는 도 1의 표시 장치가 최대 구동 주파수에서 동작하는 일 예를 나타내는 타이밍도이다.
도 5는 도 1의 표시 장치가 최대 구동 주파수가 아닌 구동 주파수에서 동작하는 일 예를 나타내는 타이밍도이다.
도 6은 도 1의 표시 장치의 게이트 드라이버의 일 예를 나타내는 블록도이다.
도 7은 도 1의 표시 장치의 제1 스테이지의 일 예를 나타내는 회로도이다.
도 8은 도 1의 표시 장치가 제1 스테이지를 구동하는 일 예를 나타내는 타이밍도이다.
도 9는 도 1의 표시 장치의 제2 스테이지의 일 예를 나타내는 회로도이다.
도 10은 도 1의 표시 장치가 제2 스테이지를 구동하는 일 예를 나타내는 타이밍도이다.
도 11은 도 1의 표시 장치의 인버터의 일 예를 나타내는 회로도이다.
도 12는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 13은 도 12의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치는 표시 패널(100), 타이밍 컨트롤러(200), 게이트 드라이버(300), 데이터 드라이버(400), 및 에미션 드라이버(500)를 포함할 수 있다. 일 실시예에서, 타이밍 컨트롤러(200) 및 데이터 드라이버(400)는 하나의 칩에 집적될 수 있다.
표시 패널(100)은 영상을 표시하는 표시부(AA) 및 표시부(AA)에 이웃하여 배치되는 주변부(PA)를 포함할 수 있다. 일 실시예에서, 게이트 드라이버(300) 및 에미션 드라이버(500)는 주변부(PA)에 실장될 수 있다.
표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL), 복수의 에미션 라인들(EL), 및 게이트 라인들(GL), 데이터 라인들(DL), 및 에미션 라인들(EL)에 전기적으로 연결된 복수의 픽셀들(P)을 포함할 수 있다. 게이트 라인들(GL) 및 에미션 라인들(EL)은 제1 방향(D1)으로 연장되고, 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
타이밍 컨트롤러(200)는 호스트 프로세서(예를 들어, 그래픽 프로세싱 유닛(graphic processing unit; GPU) 등)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신할 수 있다. 예를 들어, 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 일 실시예에서, 입력 영상 데이터(IMG)는 백색 영상 데이터를 더 포함할 수 있다. 다른 예를 들어, 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 입력 제어 신호(CONT)는 마스터 클럭 신호 및 데이터 인에이블 신호를 포함할 수 있다. 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)에 기초하여 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3), 및 데이터 신호(DATA)를 생성할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 게이트 드라이버(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 생성하여 게이트 드라이버(300)로 출력할 수 있다. 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 데이터 드라이버(400)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 생성하여 데이터 드라이버(400)로 출력할 수 있다. 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신하여 데이터 신호(DATA)를 생성할 수 있다. 타이밍 컨트롤러(200)는 데이터 신호(DATA)를 데이터 드라이버(400)로 출력할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)에 기초하여 에미션 드라이버(500)의 동작을 제어하기 위한 제3 제어 신호(CONT3)를 생성하여 에미션 드라이버(500)로 출력할 수 있다. 제3 제어 신호(CONT3)는 수직 개시 신호 및 에미션 클럭 신호를 포함할 수 있다.
게이트 드라이버(300)는 타이밍 컨트롤러(200)로부터 입력 받은 제1 제어 신호(CONT1)에 응답하여 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성할 수 있다. 게이트 드라이버(300)는 게이트 신호들을 게이트 라인들(GL)로 출력할 수 있다. 예를 들어, 게이트 드라이버(300)는 게이트 신호들을 게이트 라인들(GL)에 순차적으로 출력할 수 있다.
데이터 드라이버(400)는 타이밍 컨트롤러(200)로부터 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 입력 받을 수 있다. 데이터 드라이버(400)는 데이터 신호(DATA)를 아날로그 형태의 전압으로 변환한 데이터 전압들을 생성할 수 있다. 데이터 드라이버(400)는 데이터 전압들을 데이터 라인(DL)으로 출력할 수 있다.
에미션 드라이버(500)는 타이밍 컨트롤러(200)로부터 입력 받은 제3 제어 신호(CONT3)에 응답하여 에미션 라인들(EL)을 구동하기 위한 에미션 신호들을 생성할 수 있다. 에미션 드라이버(500)는 에미션 신호들을 에미션 라인들(EL)로 출력할 수 있다. 예를 들어, 에미션 드라이버(500)는 에미션 신호들을 에미션 라인들(EL)에 순차적으로 출력할 수 있다.
도 2는 도 1의 표시 장치의 구동 동작을 설명하기 위한 개념도이다.
도 2를 참조하면, 타이밍 컨트롤러(200)는 셀프 스캔 구간(SELF SCAN)의 개수를 조절하여 표시 패널(100)의 구동 주파수를 가변시킬 수 있다. 표시 장치는 표시 스캔 구간(DISPLAY SCAN)에서 픽셀들(P)에 데이터 전압들을 기입하고, 셀프 스캔 구간(SELF SCAN)에서 픽셀들(P)의 스토리지 커패시터(도 3의 CST)에 데이터 전압들을 기입하지 않고 발광만을 수행할 수 있다.
일 실시예에서, 하나의 표시 스캔 구간(DSIPLAY SCAN) 및 하나의 셀프 스캔 구간(SELF SCAN)은 8.3ms이고, 표시 패널(100)의 최대 구동 주파수가 120Hz 라고 가정한다. 표시 장치는 표시 패널(100)의 최대 구동 주파수를 제외한 구동 주파수들(즉, 60Hz, 40Hz, 30Hz, 24Hz)에서 표시 스캔 구간(DISPLAY SCAN)사이에 적어도 1 개 이상의 셀프 스캔 구간(SELF SCAN)을 포함할 수 있다. 구체적으로, 표시 장치는 표시 패널(100)의 구동 주파수가 120Hz 인 경우 표시 스캔 구간(DISPLAY SCAN) 사이에 셀프 스캔 구간(SELF SCAN)을 포함하지 않고, 표시 패널(100)의 구동 주파수가 60Hz 인 경우 표시 스캔 구간(DISPLAY SCAN) 사이에 1 개의 셀프 스캔 구간(SELF SCAN)을 포함하며, 표시 패널(100)의 구동 주파수가 40Hz 인 경우 표시 스캔 구간(DISPLAY SCAN) 사이에 2 개의 셀프 스캔 구간(SELF SCAN)을 포함하고, 표시 패널(100)의 구동 주파수가 30Hz 인 경우 표시 스캔 구간(DISPLAY SCAN) 사이에 3 개의 셀프 스캔 구간(SELF SCAN)을 포함하며, 표시 패널(100)의 구동 주파수가 24Hz 인 경우 표시 스캔 구간(DISPLAY SCAN) 사이에 4 개의 셀프 스캔 구간(SELF SCAN)을 포함할 수 있다. 셀프 스캔 구간(SELF SCAN)에서 픽셀들(P)에 데이터 전압들을 기입하지 않으므로, 표시 장치는 셀프 스캔 구간(SELF SCAN)의 개수를 조절하는 방식으로 표시 패널(100)의 구동 주파수를 가변시킬 수 있다. 즉, 셀프 스캔 구간(SELF SCAN)의 개수가 늘어날수록, 픽셀들(P)의 스토리지 커패시터(도 3의 CST)에 데이터 전압들이 기입되는 표시 스캔 구간(DISPLAY SCAN) 사이의 길이가 길어지므로, 표시 패널(100)의 구동 주파수는 가변될 수 있다.
도 3은 도 1의 표시 장치의 픽셀들(P)의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 픽셀들(P) 각각은 제1 픽셀 노드(NP1)에 연결된 제어 전극, 제2 픽셀 노드(NP2)에 연결된 제1 전극, 및 제3 픽셀 노드(NP3)에 연결된 제2 전극을 포함하는 제1 픽셀 트랜지스터(TP1)(즉, 구동 트랜지스터(TP1)), 기입 게이트 신호(GW)를 수신하는 제어 전극, 데이터 전압(VDATA)을 수신하는 제1 전극, 및 제2 픽셀 노드(NP2)에 연결된 제2 전극을 포함하는 제2 픽셀 트랜지스터(TP2), 보상 게이트 신호(GC)를 수신하는 제어 전극, 제3 픽셀 노드(NP3)에 연결된 제1 전극, 및 제1 픽셀 노드(NP1)에 연결된 제2 전극을 포함하는 제3 픽셀 트랜지스터(TP3), 초기화 게이트 신호(GI)를 수신하는 제어 전극, 제1 초기화 전압(VINT)을 수신하는 제1 전극, 및 제1 픽셀 노드(NP1)에 연결된 제2 전극을 포함하는 제4 픽셀 트랜지스터(TP4), 에미션 신호(EM)를 수신하는 제어 전극, 제1 전원 전압(ELVDD)(예를 들어, 고 전원 전압)을 수신하는 제1 전극, 및 제2 픽셀 노드(NP2)에 연결된 제2 전극을 포함하는 제5 픽셀 트랜지스터(TP5), 에미션 신호(EM)를 수신하는 제어 전극, 제3 픽셀 노드(NP3)에 연결된 제1 전극, 제4 픽셀 노드(NP4)에 연결된 제2 전극을 포함하는 제6 픽셀 트랜지스터(TP6), 바이어스 게이트 신호(GB)를 수신하는 제어 전극, 제2 초기화 전압(VAINT)을 수신하는 제1 전극, 및 제4 픽셀 노드(NP4)에 연결된 제2 전극을 포함하는 제7 픽셀 트랜지스터(TP7), 제1 전원 전압(ELVDD)을 수신하는 제1 전극 및 제1 픽셀 노드(NP1)에 연결된 제2 전극을 포함하는 스토리지 커패시터(CST), 및 제4 픽셀 노드(NP4)에 연결된 제1 전극 및 제2 전원 전압(ELVSS)(예를 들어, 저 전원 전압)을 수신하는 제2 전극을 포함하는 발광 소자(EE)를 포함할 수 있다. 일 실시예에서, 픽셀들(P) 각각은 기입 게이트 신호(GW)를 수신하는 제1 전극 및 제1 픽셀 노드(NP1)에 연결된 제2 전극을 포함하는 부스트 커패시터(CBOOST)를 더 포함할 수 있다.
제1, 제2, 제5 내지 제7 픽셀 트랜지스터들(TP1, TP2, TP5, TP6, TP7)은 피모스(p-channel metal oxide semiconductor; PMOS) 트랜지스터로 구현될 수 있다. 이 경우, 로우 전압 레벨은 활성화 레벨이고, 하이 전압 레벨은 비활성화 레벨일 수 있다. 예를 들어, 피모스 트랜지스터의 제어 전극에 인가되는 신호가 로우 전압 레벨을 가질 때, 피모스 트랜지스터는 턴-온될 수 있다. 예를 들어, 피모스 트랜지스터의 제어 전극에 인가되는 신호가 하이 전압 레벨을 가질 때, 피모스 트랜지스터는 턴-오프될 수 있다.
제3 및 제4 픽셀 트랜지스터들(TP3, TP4)는 엔모스(n-channel metal oxide semiconductor; NMOS) 트랜지스터로 구현될 수 있다. 이 경우, 로우 전압 레벨은 비활성화 레벨이고, 하이 전압 레벨은 활성화 레벨일 수 있다. 예를 들어, 엔모스 트랜지스터의 제어 전극에 인가되는 신호가 로우 전압 레벨을 가질 때, 엔모스 트랜지스터는 턴-오프될 수 있다. 예를 들어, 엔모스 트랜지스터의 제어 전극에 인가되는 신호가 하이 전압 레벨을 가질 때, 엔모스 트랜지스터는 턴-온될 수 있다. 즉, 활성화 레벨 및 비활성화 레벨은 트랜지스터의 종류에 따라 결정될 수 있다.
다만, 본 발명은 이에 한정되지 않는다. 예를 들어, 제1, 제2, 내지 제5 내지 제7 트랜지스터들(TP1, TP2, TP5, TP6, TP7)은 엔모스 트랜지스터일 수 있다. 예를 들어, 제3 및 제4 픽셀 트랜지스터들(TP3, TP4)는 피모스 트랜지스터일 수 있다.
예를 들어, 초기화 구간에서, 초기화 게이트 신호(GI)는 활성화 레벨을 가지고, 제4 픽셀 트랜지스터(TP4)는 턴-온될 수 있다. 이에 따라, 제1 초기화 전압(VINT)은 제1 픽셀 노드(NP1)에 인가될 수 있다 (즉, 게이트 초기화 동작). 즉, 구동 트랜지스터(TP1)의 제어 전극(즉, 스토리지 커패시터(CST)에 기입된 데이터 전압(VDATA))이 초기화될 수 있다.
예를 들어, 데이터 기입 구간에서, 기입 게이트 신호(GW) 및 보상 게이트 신호(GC)는 활성화 레벨을 가지고, 제2 픽셀 트랜지스터(TP2) 및 제3 픽셀 트랜지스터(TP3)는 턴-온될 수 있다. 이에 따라, 스토리지 커패시터(CST)에 데이터 전압(VDATA)이 기입될 수 있다 (즉, 데이터 기입 동작).
예를 들어, 바이어스 구간에서, 기입 게이트 신호(GW)는 활성화 레벨을 가지고, 제2 픽셀 트랜지스터(TP2)는 턴-온될 수 있다. 그리고, 바이어스 구간에서, 보상 게이트 신호(GC)는 비활성화 레벨을 가지고, 제3 픽셀 트랜지스터(TP3)는 턴-오프될 수 있다. 이에 따라, 구동 트랜지스터(TP1)의 제1 전극에 바이어스 전압(VOBS)이 인가될 수 있다 (즉, 바이어스 동작). 즉, 구동 트랜지스터(TP1)의 바이어스는 온-바이어스(on-bias)가 될 수 있다.
예를 들어, 발광 소자 초기화 구간에서, 바이어스 게이트 신호(GB)는 활성화 레벨을 가지고, 제7 픽셀 트랜지스터(TP7)는 턴-온될 수 있다. 이에 따라, 발광 소자(EE)의 제1 전극(즉, 애노드 전극)에 제2 초기화 전압(VATIN)이 인가될 수 있다 (즉, 발광 소자 초기화 동작). 즉, 발광 소자(EE)의 애노드 전극이 초기화될 수 있다.
예를 들어, 발광 구간에서, 에미션 신호(EM)는 활성화 레벨을 가지고, 제5 픽셀 트랜지스터(TP5) 및 제6 픽셀 트랜지스터(TP6)는 턴-온될 수 있다. 이에 따라, 구동 트랜지스터(TP1)에 제1 전원 전압(ELVDD)이 인가되어 구동 전류가 생성되고, 구동 전류가 발광 소자(EE)에 인가될 수 있다 (즉, 발광 동작). 즉, 발광 소자(EE)는 구동 전류에 상응하는 휘도로 발광할 수 있다.
도 4는 도 1의 표시 장치가 최대 구동 주파수에서 동작하는 일 예를 나타내는 타이밍도이고, 도 5는 도 1의 표시 장치가 최대 구동 주파수가 아닌 구동 주파수에서 동작하는 일 예를 나타내는 타이밍도이다. 도 4 및 도 5에서 최대 구동 주파수는 120 Hz로 나타낸다.
도 2 내지 도 5를 참조하면, 기입 게이트 신호(GW)는 데이터 전압들(VDATA)이 기입되는 표시 스캔 구간(DISPLAY SCAN) 및 픽셀들(P) 각각의 스토리지 커패시터(CST)로 데이터 전압들(VDATA)이 기입되지 않는 셀프 스캔 구간(SELF SCAN)에서 활성화 구간을 가질 수 있다. 바이어스 게이트 신호(GB)는 데이터 전압들(VDATA)이 기입되는 표시 스캔 구간(DISPLAY SCAN) 및 픽셀들(P) 각각의 스토리지 커패시터(CST)로 데이터 전압들(VDATA)이 기입되지 않는 셀프 스캔 구간(SELF SCAN)에서 활성화 구간을 가질 수 있다. 여기서, 활성화 구간은 활성화 레벨을 갖는 구간으로, 상술하였듯이, 각각의 신호마다 인가되는 트랜지스터의 종류에 따라 활성화 레벨이 다를 수 있다.
예를 들어, 표시 스캔 구간(DISPLAY SCAN)은 초기화 구간(즉, 초기화 게이트 신호(GI)의 활성화 구간), 데이터 기입 구간(즉, 기입 게이트 신호(GW)의 활성화 구간), 발광 소자 초기화 구간(즉, 바이어스 게이트 신호(GB)의 활성화 구간), 및 발광 구간(즉, 에미션 신호(EM)의 활성화 구간)을 포함할 수 있다.
예를 들어, 셀프 스캔 구간(SELF SCAN)은 발광 소자 초기화 구간, 바이어스 구간(즉, 기입 게이트 신호(GW)의 활성화 구간), 및 발광 구간을 포함할 수 있다. 예를 들어, 바이어스 구간은 데이터 기입 구간과는 달리 보상 게이트 신호(GC)가 비활성화 레벨을 가질 수 있다. 도 4 및 도 5는 표시 스캔 구간(DISPLAY SCAN)에서 바이어스 구간을 포함하지 않는 것으로 나타냈지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 표시 스캔 구간(DISPLAY SCAN)은 바이어스 구간을 포함할 수 있다.
도 6은 도 1의 표시 장치의 게이트 드라이버(300)의 일 예를 나타내는 블록도이고, 도 7은 도 1의 표시 장치의 제1 스테이지(STAGE1)의 일 예를 나타내는 회로도이며, 도 8은 도 1의 표시 장치가 제1 스테이지(STAGE1)를 구동하는 일 예를 나타내는 타이밍도이고, 도 9는 도 1의 표시 장치의 제2 스테이지(STAGE2)의 일 예를 나타내는 회로도이며, 도 10은 도 1의 표시 장치가 제2 스테이지(STAGE2)를 구동하는 일 예를 나타내는 타이밍도이다.
도 3 및 도 6 내지 도 10을 참조하면, 게이트 드라이버(300)는 인버터(INV), 제1 드라이버(310), 및 제2 드라이버(320)를 포함할 수 있다. 제1 드라이버(310)는 제1 출력 신호(OUT1[1], OUT1[2], OUT1[3], ...)를 출력하는 제1 스테이지(STAGE1)를 포함할 수 있다. 예를 들어, 제1 출력 신호(OUT1[1], OUT1[2], OUT1[3], ...)는 바이어스 게이트 신호(GB)에 대응될 수 있다. 제2 드라이버(320)는 제2 출력 신호(OUT2[1], OUT2[2], OUT2[3], ...)를 출력하는 제2 스테이지(STAGE2)를 포함할 수 있다. 예를 들어, 제2 출력 신호(OUT2[1], OUT2[2], OUT2[3], ...)는 기입 게이트 신호(GW)에 대응될 수 있다.
예를 들어, 게이트 드라이버(300)는 스타트 신호(FLM)를 반전시켜 반전 스타트 신호(IFLM)를 생성하는 인버터(INV), 반전 스타트 신호(IFLM)에 응답하여 픽셀들(P) 각각의 발광 소자(EE)를 초기화시키기 위한 바이어스 게이트 신호(GB)를 생성하는 제1 스테이지(STAGE1)를 포함하는 제1 드라이버(310), 및 스타트 신호(FLM)에 응답하여 픽셀들(P)에 데이터 전압들(VDATA)을 인가하기 위한 기입 게이트 신호(GW)를 생성하는 제2 스테이지(STAGE2)를 포함하는 제2 드라이버(320)를 포함할 수 있다. 즉, 게이트 드라이버(300)는 바이어스 게이트 신호(GB)를 생성하기 위한 제1 드라이버(310) 및 기입 게이트 신호(GW)를 생성하기 위한 제2 드라이버(320)를 포함할 수 있다.
예를 들어, 인터버(INV)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 수신하여 스타트 신호(FLM)를 반전시키고, 제1 스테이지(STAGE1)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 수신하여 바이어스 게이트 신호(GB)를 생성할 수 있다. 제2 스테이지(STAGE2)는 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)를 수신하여 바이어스 게이트 신호(GB)를 생성할 수 있다.
픽셀들(P)은 바이어스 게이트 신호(GB)가 인가되는 바이어스 게이트 라인들에 연결되고, 제1 스테이지들(STAGE1)은 바이어스 게이트 신호(GB)를 바이어스 게이트 라인들에 순차적으로 출력할 수 있다. 예를 들어, 첫 번째 바이어스 게이트 라인에 첫 번째 바이어스 게이트 신호(GB[1])가 인가되고, 두 번째 바이어스 게이트 라인에 두 번째 바이어스 게이트 신호(GB[2])가 인가되며, 세 번째 바이어스 게이트 라인에 세 번째 바이어스 게이트 신호(GB[3])가 인가될 수 있다.
픽셀들(P)은 기입 게이트 신호(GW)가 인가되는 기입 게이트 라인들에 연결되고, 제2 스테이지들(STAGE2)은 기입 게이트 신호(GW)를 기입 게이트 라인들에 순차적으로 출력할 수 있다. 예를 들어, 첫 번째 기입 게이트 라인에 첫 번째 기입 게이트 신호(GW[1])가 인가되고, 두 번째 기입 게이트 라인에 두 번째 기입 게이트 신호(GW[2])가 인가되며, 세 번째 기입 게이트 라인에 세 번째 기입 게이트 신호(GW[3])가 인가될 수 있다.
도 3, 도 6 내지 도 8을 참조하면, 제1 스테이지들(STAGE1) 중 홀수 번째 제1 스테이지들(예를 들어, STAGE1[1], STAGE1[3]) 각각은 제1 클럭 신호(CLK1)를 수신하는 제어 전극, 제1 입력 신호를 수신하는 제1 전극, 및 제1-1 스테이지 노드(NS1-1)에 연결된 제2 전극을 포함하는 제1-1 스테이지 트랜지스터(TS1-1), 제1-2 스테이지 노드(NS1-2)에 연결된 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 및 제1-3 스테이지 노드(NS1-3)에 연결된 제2 전극을 포함하는 제1-2 스테이지 트랜지스터(TS1-2), 제1-4 스테이지 노드(NS1-4)에 연결된 제어 전극, 제2 클럭 신호(CLK2)를 수신하는 제1 전극, 및 제1-3 스테이지 노드(NS1-3)에 연결된 제2 전극을 포함하는 제1-3 스테이지 트랜지스터(TS1-3), 제1-1 스테이지 노드(NS1-1)에 연결된 제어 전극, 제1 클럭 신호(CLK1)를 수신하는 제1 전극, 및 제1-2 스테이지 노드(NS1-2)에 연결된 제2 전극을 포함하는 제1-4 스테이지 트랜지스터(TS1-4), 제1 클럭 신호(CLK1)를 수신하는 제어 전극, 로우 전압(VGL)을 수신하는 제1 전극, 및 제1-2 스테이지 노드(NS1-2)에 연결된 제2 전극을 포함하는 제1-5 스테이지 트랜지스터(TS1-5), 제2 클럭 신호(CLK2)를 수신하는 제어 전극, 제1-5 스테이지 노드(NS1-5)에 연결된 제1 전극, 및 제1-6 스테이지 노드(NS1-6)에 연결된 제2 전극을 포함하는 제1-6 스테이지 트랜지스터(TS1-6), 제1-7 스테이지 노드(NS1-7)에 연결된 제어 전극, 제2 클럭 신호(CLK2)를 수신하는 제1 전극, 및 제1-5 스테이지 노드(NS1-5)에 연결된 제2 전극을 포함하는 제1-7 스테이지 트랜지스터(TS1-7), 제1-1 스테이지 노드(NS1-1)에 연결된 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 및 제1-6 스테이지 노드(NS1-6)에 연결된 제2 전극을 포함하는 제1-8 스테이지 트랜지스터(TS1-8), 하이 전압(VGH)을 수신하는 제1 전극 및 제1-6 스테이지 노드(NS1-6)에 연결된 제2 전극을 포함하는 제1-1 스테이지 커패시터(CS1-1), 제1-6 스테이지 노드(NS1-6)에 연결된 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 제1 스테이지(STAGE1)의 출력단에 연결된 제2 전극을 포함하는 제1-9 스테이지 트랜지스터(TS1-9), 제1-4 스테이지 노드(NS1-4)에 연결된 제어 전극, 로우 전압(VGL)을 수신하는 제1 전극, 및 제1 스테이지(STAGE1)의 출력단에 연결된 제1-10 스테이지 트랜지스터(TS1-10), 로우 전압(VGL)을 수신하는 제어 전극, 제1-2 스테이지 노드(NS1-2)에 연결된 제1 전극, 및 제1-7 스테이지 노드(NS1-7)에 연결된 제2 전극을 포함하는 제1-11 스테이지 트랜지스터(TS1-11), 제1-7 스테이지 노드(NS1-7)에 연결된 제1 전극 및 제1-5 스테이지 노드(NS1-5)에 연결된 제2 전극을 포함하는 제1-2 스테이지 커패시터(CS1-2), 로우 전압(VGL)을 수신하는 제어 전극, 제1-1 스테이지 노드(NS1-1)에 연결된 제1 전극, 및 제1-4 스테이지 노드(NS1-4)에 연결된 제2 전극을 포함하는 제1-12 스테이지 트랜지스터(TS1-12), 및 제1-4 스테이지 노드(NS1-4)에 연결된 제1 전극, 및 제1-3 스테이지 노드(NS1-3)에 연결된 제2 전극을 포함하는 제1-3 스테이지 커패시터(CS1-3)를 포함할 수 있다.
일 실시예에서, 제1-3 스테이지 트랜지스터(TS1-3)는 듀얼(dual) 구조를 가질 수 있다. 예를 들어, 도 7과는 달리, 제1-3 스테이지 트랜지스터(TS1-3)는 2개의 트랜지스터들이 직렬로 연결된 구조일 수 있다.
제1 스테이지들(STAGE1) 중 짝수 번째 제1 스테이지들(예를 들어, STAGE1[2]) 각각은 제2 클럭 신호(CLK2)를 수신하는 제어 전극, 제1 입력 신호를 수신하는 제1 전극, 및 제1-1 스테이지 노드(NS1-1)에 연결된 제2 전극을 포함하는 제1-1 스테이지 트랜지스터(TS1-1), 제1-2 스테이지 노드(NS1-2)에 연결된 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 및 제1-3 스테이지 노드(NS1-3)에 연결된 제2 전극을 포함하는 제1-2 스테이지 트랜지스터(TS1-2), 제1-4 스테이지 노드(NS1-4)에 연결된 제어 전극, 제1 클럭 신호(CLK1)를 수신하는 제1 전극, 및 제1-3 스테이지 노드(NS1-3)에 연결된 제2 전극을 포함하는 제1-3 스테이지 트랜지스터(TS1-3), 제1-1 스테이지 노드(NS1-1)에 연결된 제어 전극, 제2 클럭 신호(CLK2)를 수신하는 제1 전극, 및 제1-2 스테이지 노드(NS1-2)에 연결된 제2 전극을 포함하는 제1-4 스테이지 트랜지스터(TS1-4), 제2 클럭 신호(CLK2)를 수신하는 제어 전극, 로우 전압(VGL)을 수신하는 제1 전극, 및 제1-2 스테이지 노드(NS1-2)에 연결된 제2 전극을 포함하는 제1-5 스테이지 트랜지스터(TS1-5), 제1 클럭 신호(CLK1)를 수신하는 제어 전극, 제1-5 스테이지 노드(NS1-5)에 연결된 제1 전극, 및 제1-6 스테이지 노드(NS1-6)에 연결된 제2 전극을 포함하는 제1-6 스테이지 트랜지스터(TS1-6), 제1-7 스테이지 노드(NS1-7)에 연결된 제어 전극, 제1 클럭 신호(CLK1)를 수신하는 제1 전극, 및 제1-5 스테이지 노드(NS1-5)에 연결된 제2 전극을 포함하는 제1-7 스테이지 트랜지스터(TS1-7), 제1-1 스테이지 노드(NS1-1)에 연결된 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 및 제1-6 스테이지 노드(NS1-6)에 연결된 제2 전극을 포함하는 제1-8 스테이지 트랜지스터(TS1-8), 하이 전압(VGH)을 수신하는 제1 전극 및 제1-6 스테이지 노드(NS1-6)에 연결된 제2 전극을 포함하는 제1-1 스테이지 커패시터(CS1-1), 제1-6 스테이지 노드(NS1-6)에 연결된 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 제1 스테이지(STAGE1)의 출력단에 연결된 제2 전극을 포함하는 제1-9 스테이지 트랜지스터(TS1-9), 제1-4 스테이지 노드(NS1-4)에 연결된 제어 전극, 로우 전압(VGL)을 수신하는 제1 전극, 및 제1 스테이지(STAGE1)의 출력단에 연결된 제1-10 스테이지 트랜지스터(TS1-10), 로우 전압(VGL)을 수신하는 제어 전극, 제1-2 스테이지 노드(NS1-2)에 연결된 제1 전극, 및 제1-7 스테이지 노드(NS1-7)에 연결된 제2 전극을 포함하는 제1-11 스테이지 트랜지스터(TS1-11), 제1-7 스테이지 노드(NS1-7)에 연결된 제1 전극 및 제1-5 스테이지 노드(NS1-5)에 연결된 제2 전극을 포함하는 제1-2 스테이지 커패시터(CS1-2), 및 로우 전압(VGL)을 수신하는 제어 전극, 제1-1 스테이지 노드(NS1-1)에 연결된 제1 전극, 및 제1-4 스테이지 노드(NS1-4)에 연결된 제2 전극을 포함하는 제1-12 스테이지 트랜지스터(TS1-12), 및 제1-4 스테이지 노드(NS1-4)에 연결된 제1 전극, 및 제1-3 스테이지 노드(NS1-3)에 연결된 제2 전극을 포함하는 제1-3 스테이지 커패시터(CS1-3)를 포함할 수 있다. 일 실시예에서, 제1-3 스테이지 트랜지스터(TS1-3)는 듀얼(dual) 구조를 가질 수 있다.
일 실시예에서, 제1 스테이지(STAGE1)는 스캔 초기화 신호(ESR)를 수신하는 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 및 제1-1 스테이지 노드(NS1-1)에 연결된 제2 전극을 포함하는 제1-13 스테이지 트랜지스터(TS1-13)를 더 포함할 수 있다.
예를 들어, 하이 전압(VGH)은 하이 전압 레벨을 갖는 전압일 수 있다. 로우 전압(VGL)은 로우 전압 레벨을 갖는 전압일 수 있다. 스캔 초기화 신호(ESR)는 표시 장치가 파워-온될 때, 활성화 레벨을 갖는 펄스를 가질 수 있다. 스캔 초기화 신호(ESR)는 표시 장치가 구동될 때 비활성화 레벨을 가질 수 있다. 따라서, 표시 장치가 파워-온될 때, 제1-1 스테이지 노드(NS1-1)가 하이 전압 레벨로 초기화될 수 있다.
일 프레임에서 바이어스 게이트 신호(GB)를 첫 번째로 출력하는 제1 스테이지(STAGE1[1])는 제1 입력 신호로써 반전 스타트 신호(IFLM)를 수신할 수 있다. 일 프레임에서 바이어스 게이트 신호(GB)를 첫 번째로 출력하는 제1 스테이지(STAGE1[1])를 제외한 제1 스테이지들(STAGE1[2], STAGE1[3],...)은 제1 입력 신호로써 이전 제1 스테이지(STAGE1)의 출력 신호를 수신할 수 있다. 예를 들어, 도 6에 나타난 바와 같이, 일 프레임에서 바이어스 게이트 신호(GB)를 세 번째로 출력하는 제1 스테이지(STAGE1[3])는 제1 입력 신호로써 두 번째로 출력되는 바이어스 게이트 신호(GB[2])를 수신할 수 있다.
예를 들어, STAGE1[1]의 제1 구간(P1)에서, 제1-1 스테이지 트랜지스터(TS1-1)가 제1 클럭 신호(CLK1)에 응답하여 하이 전압 레벨을 갖는 반전 스타트 신호(IFLM)를 제1-1 스테이지 노드(NS1-1)로 전달할 수 있다. 제1-12 스테이지 트랜지스터(TS1-12)는 항상 턴-온되므로, 하이 전압 레벨을 갖는 반전 스타트 신호(IFLM)가 제1-4 스테이지 노드(NS1-4)(즉, 제1-10 스테이지 트랜지스터(TS1-10)의 제어 전극)로 전달될 수 있다. 따라서, 제1-10 스테이지 트랜지스터(TS1-10)는 턴-오프될 수 있다. 그리고, 제1-5 스테이지 트랜지스터(TS1-5)가 제1 클럭 신호(CLK1)에 응답하여 로우 전압(VGL)을 제1-2 스테이지 노드(NS1-2)에 전달할 수 있다. 제1-11 스테이지 트랜지스터(TS1-12)는 항상 턴-온되므로, 로우 전압(VGL)이 제1-7 스테이지 노드(NS1-7)(즉, 제1-7 스테이지 트랜지스터(TS1-7)의 제어 전극)로 전달될 수 있다.예를 들어, STAGE1[1]의 제2 구간(P2)에서, 제1-7 스테이지 트랜지스터(TS1-7)는 제1-7 스테이지 노드(NS1-7)의 신호에 응답하여 로우 전압 레벨을 갖는 제2 클럭 신호(CLK2)를 제1-5 스테이지 노드(NS1-5)로 전달할 수 있다. 제1-6 스테이지 트랜지스터(TS1-6)는 로우 전압 레벨을 갖는 제2 클럭 신호(CLK2)에 응답하여 로우 전압 레벨을 갖는 제2 클럭 신호(CLK2)를 제1-6 스테이지 노드(NS1-6)로 전달할 수 있다. 따라서, 제1-9 스테이지 트랜지스터(TS1-9)는 턴-온되고, 제1-10 스테이지 트랜지스터(TS1-10)는 턴-오프되며, STAGE1[1]의 출력단에 하이 전압 레벨을 갖는 바이어스 게이트 신호(GB[1])가 출력될 수 있다. STAGE1[2]는 STAGE1[1]로부터 하이 전압 레벨을 갖는 바이어스 게이트 신호(GB[1])를 수신하여 STAGE1[1]의 제1 구간(P1)과 유사한 동작을 시작할 수 있다.
예를 들어, STAGE1[1]의 제3 구간(P3)에서, 제1-1 스테이지 트랜지스터(TS1-1)가 제1 클럭 신호(CLK1)에 응답하여 로우 전압 레벨을 갖는 반전 스타트 신호(IFLM)를 제1-1 스테이지 노드(NS1-1)로 전달할 수 있다. 제1-12 스테이지 트랜지스터(TS1-12)는 항상 턴-온되므로, 로우 전압 레벨을 갖는 반전 스타트 신호(IFLM)가 제1-4 스테이지 노드(NS1-4)(즉, 제1-10 스테이지 트랜지스터(TS1-10)의 제어 전극)로 전달될 수 있다. 그리고, 제1-8 스테이지 트랜지스터(TS1-8)는 로우 전압 레벨을 갖는 제1-1 스테이지 노드(NS1-1)에 응답하여 하이 전압(VGH)은 제1-6 스테이지 노드(NS1-6)에 전달할 수 있다. 따라서, 제1-9 스테이지 트랜지스터(TS1-9)는 턴-오프되고, 제1-10 스테이지 트랜지스터(TS1-10)는 턴-온되어, STAGE1[1]의 출력단에 로우 전압 레벨을 갖는 바이어스 게이트 신호(GB[1])가 출력될 수 있다.
예를 들어, STAGE1[2]의 제2 구간(P2)에서, 제1-1 스테이지 트랜지스터(TS1-1)가 제2 클럭 신호(CLK2)에 응답하여 하이 전압 레벨을 갖는 반전 스타트 신호(IFLM)를 제1-1 스테이지 노드(NS1-1)로 전달할 수 있다. 제1-12 스테이지 트랜지스터(TS1-12)는 항상 턴-온되므로, 하이 전압 레벨을 갖는 바이어스 게이트 신호(GB[1])가 제1-4 스테이지 노드(NS1-4)(즉, 제1-10 스테이지 트랜지스터(TS1-10)의 제어 전극)로 전달될 수 있다. 따라서, 제1-10 스테이지 트랜지스터(TS1-10)는 턴-오프될 수 있다. 그리고, 제1-5 스테이지 트랜지스터(TS1-5)가 제2 클럭 신호(CLK2)에 응답하여 로우 전압(VGL)을 제1-2 스테이지 노드(NS1-2)에 전달할 수 있다. 제1-11 스테이지 트랜지스터(TS1-12)는 항상 턴-온되므로, 로우 전압(VGL)이 제1-7 스테이지 노드(NS1-7)(즉, 제1-7 스테이지 트랜지스터(TS1-7)의 제어 전극)로 전달될 수 있다.
예를 들어, STAGE1[2]의 제3 구간(P3)에서, 제1-7 스테이지 트랜지스터(TS1-7)는 제1-7 스테이지 노드(NS1-7)의 신호에 응답하여 로우 전압 레벨을 갖는 제1 클럭 신호(CLK1)를 제1-5 스테이지 노드(NS1-5)로 전달할 수 있다. 제1-6 스테이지 트랜지스터(TS1-6)는 로우 전압 레벨을 갖는 제1 클럭 신호(CLK1)에 응답하여 로우 전압 레벨을 갖는 제1 클럭 신호(CLK1)를 제1-6 스테이지 노드(NS1-6)로 전달할 수 있다. 따라서, 제1-9 스테이지 트랜지스터(TS1-9)는 턴-온되고, 제1-10 스테이지 트랜지스터(TS1-10)는 턴-오프되며, STAGE1[2]의 출력단에 하이 전압 레벨을 갖는 바이어스 게이트 신호(GB[2])가 출력될 수 있다. STAGE1[3]은 STAGE1[2]로부터 하이 전압 레벨을 갖는 바이어스 게이트 신호(GB[2])를 수신하여 STAGE1[2]의 제2 구간(P2)과 유사한 동작을 시작할 수 있다.
예를 들어, STAGE1[2]의 제4 구간(P4)에서, 제1-1 스테이지 트랜지스터(TS1-1)가 제2 클럭 신호(CLK2)에 응답하여 로우 전압 레벨을 갖는 반전 스타트 신호(IFLM)를 제1-1 스테이지 노드(NS1-1)로 전달할 수 있다. 제1-12 스테이지 트랜지스터(TS1-12)는 항상 턴-온되므로, 로우 전압 레벨을 갖는 바이어스 게이트 신호(GB[1])가 제1-4 스테이지 노드(NS1-4)(즉, 제1-10 스테이지 트랜지스터(TS1-10)의 제어 전극)로 전달될 수 있다. 그리고, 제1-8 스테이지 트랜지스터(TS1-8)는 로우 전압 레벨을 갖는 제1-1 스테이지 노드(NS1-1)에 응답하여 하이 전압(VGH)은 제1-6 스테이지 노드(NS1-6)에 전달할 수 있다. 따라서, 제1-9 스테이지 트랜지스터(TS1-9)는 턴-오프되고, 제1-10 스테이지 트랜지스터(TS1-10)는 턴-온되어, STAGE1[2]의 출력단에 로우 전압 레벨을 갖는 바이어스 게이트 신호(GB[2])가 출력될 수 있다.
도 3, 도 6, 도 9, 및 도 10을 참조하면, 제2 스테이지들(STAGE2) 중 홀수 번째 제2 스테이지들(예를 들어, STAGE2[1], STAGE2[3]) 각각은 제3 클럭 신호(CLK3)를 수신하는 제어 전극, 제2 입력 신호를 수신하는 제1 전극, 및 제2-1 스테이지 노드(NS2-1)에 연결된 제2 전극을 포함하는 제2-1 스테이지 트랜지스터(TS2-1), 제2-2 스테이지 노드(NS2-2)에 연결된 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 및 제2-3 스테이지 트랜지스터(TS2-3)의 제1 전극에 연결된 제2 전극을 포함하는 제2-2 스테이지 트랜지스터(TS2-2), 제4 클럭 신호(CLK4)를 수신하는 제어 전극, 제2-2 스테이지 트랜지스터(TS2-2)의 제2 전극에 연결된 제1 전극, 및 제2-1 스테이지 노드(NS2-1)에 연결된 제2 전극을 포함하는 제2-3 스테이지 트랜지스터(TS2-3), 제2-1 스테이지 노드(NS2-1)에 연결된 제어 전극, 제3 클럭 신호(CLK3)를 수신하는 제1 전극, 및 제2-2 스테이지 노드(NS2-2)에 연결된 제2 전극을 포함하는 제2-4 스테이지 트랜지스터(TS2-4), 제3 클럭 신호(CLK3)를 수신하는 제어 전극, 로우 전압(VGL)을 수신하는 제1 전극, 및 제2-2 스테이지 노드(NS2-2)에 연결된 제2 전극을 포함하는 제2-5 스테이지 트랜지스터(TS2-5), 제2-2 스테이지 노드(NS2-2)에 연결된 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 및 제2 스테이지(STAGE2)의 출력단에 연결된 제2 전극을 포함하는 제2-6 스테이지 트랜지스터(TS2-6), 하이 전압(VGH)을 수신하는 제1 전극 및 제2-2 스테이지 노드(NS2-2)에 연결된 제2 전극을 포함하는 제2-1 스테이지 커패시터(CS2-1), 제2-3 스테이지 노드(NS2-3)에 연결된 제어 전극, 제4 클럭 신호(CLK4)를 수신하는 제1 전극, 및 제2 스테이지(STAGE2)의 출력단에 연결된 제2 전극을 포함하는 제2-7 스테이지 트랜지스터(TS2-7), 제2-3 스테이지 노드(NS2-3)에 연결된 제1 전극 및 제2 스테이지(STAGE2)의 출력단에 연결된 제2 전극을 포함하는 제2-2 스테이지 커패시터(CS2-2), 및 로우 전압(VGL)을 수신하는 제어 전극, 제2-1 스테이지 노드(NS2-1)에 연결된 제1 전극, 및 제2-3 스테이지 노드(NS2-3)에 연결된 제2 전극을 포함하는 제2-8 스테이지 트랜지스터(TS2-8)를 포함할 수 있다.
제2 스테이지들(STAGE2) 중 짝수 번째 제2 스테이지들(예를 들어, STAGE2[1], STAGE2[3]) 각각은 제4 클럭 신호(CLK4)를 수신하는 제어 전극, 제2 입력 신호를 수신하는 제1 전극, 및 제2-1 스테이지 노드(NS2-1)에 연결된 제2 전극을 포함하는 제2-1 스테이지 트랜지스터(TS2-1), 제2-2 스테이지 노드(NS2-2)에 연결된 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 및 제2-3 스테이지 트랜지스터(TS2-3)의 제1 전극에 연결된 제2 전극을 포함하는 제2-2 스테이지 트랜지스터(TS2-2), 제3 클럭 신호(CLK3)를 수신하는 제어 전극, 제2-2 스테이지 트랜지스터(TS2-2)의 제2 전극에 연결된 제1 전극, 및 제2-1 스테이지 노드(NS2-1)에 연결된 제2 전극을 포함하는 제2-3 스테이지 트랜지스터(TS2-3), 제2-1 스테이지 노드(NS2-1)에 연결된 제어 전극, 제4 클럭 신호(CLK4)를 수신하는 제1 전극, 및 제2-2 스테이지 노드(NS2-2)에 연결된 제2 전극을 포함하는 제2-4 스테이지 트랜지스터(TS2-4), 제4 클럭 신호(CLK4)를 수신하는 제어 전극, 로우 전압(VGL)을 수신하는 제1 전극, 및 제2-2 스테이지 노드(NS2-2)에 연결된 제2 전극을 포함하는 제2-5 스테이지 트랜지스터(TS2-5), 제2-2 스테이지 노드(NS2-2)에 연결된 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 및 제2 스테이지(STAGE2)의 출력단에 연결된 제2 전극을 포함하는 제2-6 스테이지 트랜지스터(TS2-6), 하이 전압(VGH)을 수신하는 제1 전극 및 제2-2 스테이지 노드(NS2-2)에 연결된 제2 전극을 포함하는 제2-1 스테이지 커패시터(CS2-1), 제2-3 스테이지 노드(NS2-3)에 연결된 제어 전극, 제3 클럭 신호(CLK3)를 수신하는 제1 전극, 및 제2 스테이지(STAGE2)의 출력단에 연결된 제2 전극을 포함하는 제2-7 스테이지 트랜지스터(TS2-7), 제2-3 스테이지 노드(NS2-3)에 연결된 제1 전극 및 제2 스테이지(STAGE2)의 출력단에 연결된 제2 전극을 포함하는 제2-2 스테이지 커패시터(CS2-2), 및 로우 전압(VGL)을 수신하는 제어 전극, 제2-1 스테이지 노드(NS2-1)에 연결된 제1 전극, 및 제2-3 스테이지 노드(NS2-3)에 연결된 제2 전극을 포함하는 제2-8 스테이지 트랜지스터(TS2-8)를 포함할 수 있다.
일 프레임에서 기입 게이트 신호(GW)를 첫 번째로 출력하는 제2 스테이지(STAGE2[1])는 제2 입력 신호로써 스타트 신호(FLM)를 수신할 수 있다. 일 프레임에서 기입 게이트 신호(GW)를 첫 번째로 출력하는 제2 스테이지(STAGE2[1])를 제외한 제2 스테이지들(STAGE2[2], STAGE2[3],...)은 제2 입력 신호로써 이전 제2 스테이지(STAGE2)의 출력 신호를 수신할 수 있다. 예를 들어, 도 6에 나타난 바와 같이, 일 프레임에서 기입 게이트 신호(GW)를 세 번째로 출력하는 제2 스테이지(STAGE2[3])는 제2 입력 신호로써 두 번째로 출력되는 기입 게이트 신호(GW[2])를 수신할 수 있다.
예를 들어, STAGE2[1]의 제1 구간(P1)에서, 제2-1 스테이지 트랜지스터(TS2-1)가 제3 클럭 신호(CLK3)에 응답하여 로우 전압 레벨을 갖는 스타트 신호(FLM)를 제2-1 스테이지 노드(NS2-1)로 전달할 수 있다. 제2-8 스테이지 트랜지스터(TS2-8)는 항상 턴-온되므로, 로우 전압 레벨을 갖는 스타트 신호(FLM)가 제2-3 스테이지 노드(NS2-3)(즉, 제2-7 스테이지 트랜지스터(TS2-7)의 제어 전극)로 전달될 수 있다. 그리고, 제2-5 스테이지 트랜지스터(TS2-5)가 제3 클럭 신호(CLK3)에 응답하여 로우 전압(VGL)을 제2-2 스테이지 노드(NS2-2)에 전달할 수 있다. 또한, 제2-4 스테이지 트랜지스터(TS2-4)가 제2-1 스테이지 노드(NS2-1)의 신호에 응답하여 로우 전압 레벨을 갖는 제3 클럭 신호(CLK3)를 제2-2 스테이지 노드(NS2-2)에 전달할 수 있다. 따라서, 제2-6 스테이지 트랜지스터(TS2-6) 및 제2-7 스테이지 트랜지스터(TS2-7)는 턴-온될 수 있다. 그리고, 제4 클럭 신호(CLK4)가 하이 전압 레벨을 가지므로, STAGE2[1]의 출력단에 하이 전압 레벨을 갖는 기입 게이트 신호(GW[1])가 출력될 수 있다.
예를 들어, STAGE2[1]의 제2 구간(P2)에서, 제2-4 스테이지 트랜지스터(TS2-4)는 제2-1 스테이지 노드(NS2-1)의 신호에 응답하여 하이 전압 레벨을 갖는 제3 클럭 신호(CLK3)를 제2-2 스테이지 노드(NS2-2)에 전달할 수 있다. 따라서, 제2-6 스테이지 트랜지스터(TS2-6)는 턴-오프되고, 제2-7 스테이지 트랜지스터(TS2-7)는 턴-온되며, STAGE2[1]의 출력단에 로우 전압 레벨을 갖는 기입 게이트 신호(GW[1])가 출력될 수 있다. STAGE2[2]는 STAGE2[1]로부터 로우 전압 레벨을 갖는 기입 게이트 신호(GB[1])를 수신하여 STAGE2[1]의 제1 구간(P1)과 유사한 동작을 시작할 수 있다.
예를 들어, STAGE2[1]의 제3 구간(P3)에서, 제2-1 스테이지 트랜지스터(TS2-1)가 제3 클럭 신호(CLK3)에 응답하여 하이 전압 레벨을 갖는 스타트 신호(FLM)를 제2-1 스테이지 노드(NS2-1)로 전달할 수 있다. 제2-8 스테이지 트랜지스터(TS2-8)는 항상 턴-온되므로, 하이 전압 레벨을 갖는 스타트 신호(FLM)가 제2-3 스테이지 노드(NS2-3)(즉, 제2-7 스테이지 트랜지스터(TS2-7)의 제어 전극)로 전달될 수 있다. 그리고, 제2-5 스테이지 트랜지스터(TS2-5)는 로우 전압 레벨을 갖는 제3 클럭 신호(CLK3)에 응답하여 로우 전압(VGL)을 제2-2 스테이지 노드(NS2-2)에 전달할 수 있다. 따라서, 제2-6 스테이지 트랜지스터(TS2-6)는 턴-온되고, 제2-7 스테이지 트랜지스터(TS2-7)는 턴-오프되며, STAGE2[1]의 출력단에 하이 전압 레벨을 갖는 기입 게이트 신호(GW[1])가 출력될 수 있다.
예를 들어, STAGE2[2]의 제2 구간(P2)에서, 제2-1 스테이지 트랜지스터(TS2-1)가 제4 클럭 신호(CLK4)에 응답하여 로우 전압 레벨을 갖는 스타트 신호(FLM)를 제2-1 스테이지 노드(NS2-1)로 전달할 수 있다. 제2-8 스테이지 트랜지스터(TS2-8)는 항상 턴-온되므로, 로우 전압 레벨을 갖는 기입 게이트 신호(GW[1])가 제2-3 스테이지 노드(NS2-3)(즉, 제2-7 스테이지 트랜지스터(TS2-7)의 제어 전극)로 전달될 수 있다. 그리고, 제2-5 스테이지 트랜지스터(TS2-5)가 제4 클럭 신호(CLK4)에 응답하여 로우 전압(VGL)을 제2-2 스테이지 노드(NS2-2)에 전달할 수 있다. 또한, 제2-4 스테이지 트랜지스터(TS2-4)가 제2-1 스테이지 노드(NS2-1)의 신호에 응답하여 로우 전압 레벨을 갖는 제4 클럭 신호(CLK4)를 제2-2 스테이지 노드(NS2-2)에 전달할 수 있다. 따라서, 제2-6 스테이지 트랜지스터(TS2-6) 및 제2-7 스테이지 트랜지스터(TS2-7)는 턴-온될 수 있다. 그리고, 제3 클럭 신호(CLK3)가 하이 전압 레벨을 가지므로, STAGE2[2]의 출력단에 하이 전압 레벨을 갖는 기입 게이트 신호(GW[2])가 출력될 수 있다.
예를 들어, STAGE2[2]의 제3 구간(P3)에서, 제2-4 스테이지 트랜지스터(TS2-4)는 제2-1 스테이지 노드(NS2-1)의 신호에 응답하여 하이 전압 레벨을 갖는 제4 클럭 신호(CLK4)를 제2-2 스테이지 노드(NS2-2)에 전달할 수 있다. 따라서, 제2-6 스테이지 트랜지스터(TS2-6)는 턴-오프되고, 제2-7 스테이지 트랜지스터(TS2-7)는 턴-온되며, STAGE2[2]의 출력단에 로우 전압 레벨을 갖는 기입 게이트 신호(GW[2])가 출력될 수 있다. STAGE2[3]는 STAGE2[2]로부터 로우 전압 레벨을 갖는 기입 게이트 신호(GB[2])를 수신하여 STAGE2[2]의 제2 구간(P2)과 유사한 동작을 시작할 수 있다.
예를 들어, STAGE2[2]의 제4 구간(P4)에서, 제2-1 스테이지 트랜지스터(TS2-1)가 제4 클럭 신호(CLK4)에 응답하여 하이 전압 레벨을 갖는 스타트 신호(FLM)를 제2-1 스테이지 노드(NS2-1)로 전달할 수 있다. 제2-8 스테이지 트랜지스터(TS2-8)는 항상 턴-온되므로, 하이 전압 레벨을 갖는 기입 게이트 신호(GW[1])가 제2-3 스테이지 노드(NS2-3)(즉, 제2-7 스테이지 트랜지스터(TS2-7)의 제어 전극)로 전달될 수 있다. 그리고, 제2-5 스테이지 트랜지스터(TS2-5)는 로우 전압 레벨을 갖는 제4 클럭 신호(CLK4)에 응답하여 로우 전압(VGL)을 제2-2 스테이지 노드(NS2-2)에 전달할 수 있다. 따라서, 제2-6 스테이지 트랜지스터(TS2-6)는 턴-온되고, 제2-7 스테이지 트랜지스터(TS2-7)는 턴-오프되며, STAGE2[2]의 출력단에 하이 전압 레벨을 갖는 기입 게이트 신호(GW[2])가 출력될 수 있다.
이와 같이, 게이트 드라이버(300)는 하나의 스타트 신호(FLM)를 사용하여 기입 게이트 신호(GW) 및 바이어스 게이트 신호(GB)를 생성할 수 있다. 이에 따라, 표시 장치는 스타트 신호 추가 없이 셀프 스캔 구간에서 바이어스 동작 및 발광 소자 초기화 동작을 수행할 수 있다. 또한, 게이트 드라이버(300)의 사이즈는 감소되고, 이에 따라, 게이트 드라이버(300)는 효율적으로 배치될 수 있다.
도 11은 도 1의 표시 장치의 인버터(INV)의 일 예를 나타내는 회로도이다.
도 11을 참조하면, 인버터(INV)는 스타트 신호(FLM)를 수신하는 제어 전극, 제1 클럭 신호(CLK1)를 수신하는 제1 전극, 및 제1 인버터 노드(NI1)에 연결된 제2 전극을 포함하는 제1 인버터 트랜지스터(TI1), 제1 클럭 신호(CLK1)를 수신하는 제어 전극, 로우 전압(VGL)을 수신하는 제1 전극, 제1 인버터 노드(NI1)에 연결된 제2 전극을 포함하는 제2 인버터 트랜지스터(TI2), 제2 클럭 신호(CLK2)를 수신하는 제어 전극, 제2 인버터 노드(NI2)에 연결된 제1 전극, 및 인버터(INV)의 출력단에 연결된 제2 전극을 포함하는 제3 인버터 트랜지스터(TI3), 제3 인버터 노드(NI3)에 연결된 제어 전극, 제2 클럭 신호(CLK2)를 수신하는 제1 전극, 및 제2 인버터 노드(NI2)에 연결된 제2 전극을 포함하는 제4 인버터 트랜지스터(TI4), 스타트 신호(FLM)를 수신하는 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 및 인버터(INV)의 출력단에 연결된 제2 전극을 포함하는 제5 인버터 트랜지스터(TI5), 하이 전압(VGH)을 수신하는 제1 전극 및 인버터(INV)의 출력단에 연결된 제1 인버터 커패시터(CI1), 로우 전압(VGL)을 수신하는 제어 전극, 제1 인버터 노드(NI1)에 연결된 제1 전극, 및 제3 인버터 노드(NI3)에 연결된 제2 전극을 포함하는 제6 인버터 트랜지스터(TI6), 및 제3 인버터 노드(NI3)에 연결된 제1 전극 및 제2 인버터 노드(NI2)에 연결된 제2 전극을 포함하는 제2 인버터 커패시터(CI2)를 포함할 수 있다. 일 실시예에서, 제4 인버터 트랜지스터(TI4)는 듀얼(dual) 구조를 가질 수 있다.
일 실시예에서, 인버터(INV)는 스캔 초기화 신호(ESR)를 수신하는 제어 전극, 하이 전압(VGH)을 수신하는 제1 전극, 및 인버터(INV)의 출력단에 연결된 제2 전극을 포함하는 제7 인버터 트랜지스터(TI7)를 더 포함할 수 있다. 인버터(INV)는 반전 스캔 초기화 신호(NESR)를 수신하는 제어 전극, 인버터(INV)의 출력단에 연결된 제1 전극, 및 제3 인버터 트랜지스터(TI3)의 제2 전극에 연결된 제2 전극을 포함하는 제8 인버터 트랜지스터(TI8)를 더 포함할 수 있다.
스캔 초기화 신호(ESR)는 표시 장치가 파워-온될 때, 활성화 레벨을 갖는 펄스를 가질 수 있다. 반전 스캔 초기화 신호(ESR)는 스캔 초기화 신호(ESR)가 반전된 신호일 수 있다. 스캔 초기화 신호(ESR)는 표시 장치가 구동될 때 비활성화 레벨을 가질 수 있다. 따라서, 표시 장치가 파워-온될 때, 인버터(INV)의 출력단이 하이 전압 레벨로 초기화될 수 있다. 그리고, 표시 장치가 구동될 때 제8 인버터 트랜지스터(TI8)는 턴-온되므로, 제8 인버터 트랜지스터(TI8)는 제3 인버터 트랜지스터(TI3)를 인버터(INV)의 출력단에 연결시켜줄 수 있다.
도 8 및 도 11을 참조하면, 예를 들어, 인버터(INV)의 제1 구간(P1)에서, 제6 인버터 트랜지스터(TI6)는 항상 턴-온되므로, 제1 인버터 트랜지스터(TI1)는 로우 전압 레벨을 갖는 스타트 신호(FLM)에 응답하여 로우 전압 레벨을 갖는 제1 클럭 신호(CLK1)를 제3 인버터 노드(NI3)에 전달할 수 있다. 제5 인버터 트랜지스터(TI5)는 로우 전압 레벨을 갖는 스타트 신호(FLM)에 응답하여 하이 전압(VGH)을 인버터(INV)의 출력단에 전달할 수 있다.
예를 들어, 인버터(INV)의 제2 구간(P2)에서, 제4 인버터 트랜지스터(TI4)는 제3 인버터 노드(NI3)에 응답하여 로우 전압 레벨을 갖는 제2 클럭 신호(CLK2)를 제2 인버터 노드(NI2)에 전달할 수 있다. 제3 인버터 트랜지스터(TI3)는 제2 클럭 신호(CLK2)에 응답하여 제2 인버터 노드(NI2)의 신호(즉, 로우 전압 레벨을 갖는 제2 클럭 신호(CLK2))를 인버터(INV)의 출력단에 전달할 수 있다.
즉, 인버터(INV)의 출력단의 신호는 출력 신호(FLM)를 반전시킨 신호와 동일할 수 있다. 따라서, 인버터(INV)는 출력 신호(FLM)를 반전시켜 반전 출력 신호(IFLM)를 생성할 수 있다.
도 12는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 13은 도 12의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 12 및 도 13를 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 스토리지 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 표시 장치(1060)를 포함할 수 있다. 이 때, 표시 장치(1060)는 도 1의 표시 장치일 수 있다. 또한, 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 13에 도시된 바와 같이, 전자 기기(1000)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서, 전자 기기(1000)가 그에 한정되지는 않는다. 예를 들어, 전자 기기(1000)는 휴대폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 장치 등으로 구현될 수도 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro processor), 중앙 처리 유닛(central processing unit), 어플리케이션 프로세서(application processor) 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 실시예에 따라, 표시 장치(1060)가 입출력 장치(1040)에 포함될 수도 있다.
파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 파워를 공급할 수 있다. 예를 들어, 파워 서플라이(1050)는 전력 관리 집적 회로(power management integrated circuit; PMIC)일 수 있다.
표시 장치(1060)는 전자 기기(1000)의 시각적 정보에 해당하는 이미지를 표시할 수 있다. 이 때, 표시 장치(1060)는 유기 발광 표시 장치 또는 퀀텀닷 발광 표시 장치일 수 있으나 그에 한정되지 않는다. 표시 장치(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 이 때, 표시 장치(1060)는 하나의 스타트 신호를 사용하여 복수의 게이트 신호들을 생성할 수 있다. 이에 따라, 표시 장치(1060)는 스타트 신호 추가 없이 셀프 스캔 구간에서 바이어스 동작 및 발광 소자 초기화 동작을 수행할 수 있다. 따라서, 게이트 드라이버의 사이즈는 감소되고, 게이트 드라이버는 효율적으로 배치될 수 있다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 디지털 TV, 3D TV, 휴대폰, 스마트 폰, 태블릿 컴퓨터, VR 기기, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000: 전자기기 1010: 프로세서
1020: 메모리 장치 1030: 스토리지 장치
1040: 입출력 장치 1050: 파워 서플라이 장치
1060: 표시 장치 100: 표시 패널
200: 타이밍 컨트롤러 300: 게이트 드라이버
310: 제1 드라이버 320: 제2 드라이버
400: 데이터 드라이버 500: 에미션 드라이버

Claims (20)

  1. 스타트 신호를 반전시켜 반전 스타트 신호를 생성하는 인버터;
    상기 반전 스타트 신호에 응답하여 픽셀들 각각의 발광 소자를 초기화시키기 위한 바이어스 게이트 신호를 생성하는 제1 스테이지를 포함하는 제1 드라이버; 및
    상기 스타트 신호에 응답하여 상기 픽셀들에 데이터 전압들을 인가하기 위한 기입 게이트 신호를 생성하는 제2 스테이지를 포함하는 제2 드라이버를 포함하는 게이트 드라이버.
  2. 제 1 항에 있어서, 상기 기입 게이트 신호는 상기 데이터 전압들이 기입되는 표시 스캔 구간 및 상기 픽셀들 각각의 스토리지 커패시터로 상기 데이터 전압들이 기입되지 않는 셀프 스캔 구간에서 활성화 구간을 갖는 것을 특징으로 하는 게이트 드라이버.
  3. 제 1 항에 있어서, 상기 바이어스 게이트 신호는 상기 데이터 전압들이 기입되는 표시 스캔 구간 및 상기 픽셀들 각각의 스토리지 커패시터로 상기 데이터 전압들이 기입되지 않는 셀프 스캔 구간에서 활성화 구간을 갖는 것을 특징으로 하는 게이트 드라이버.
  4. 제 1 항에 있어서, 상기 인버터는 제1 클럭 신호 및 제2 클럭 신호를 수신하여 상기 스타트 신호를 반전시키고,
    상기 제1 스테이지는 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하여 상기 바이어스 게이트 신호를 생성하는 것을 특징으로 하는 게이트 드라이버.
  5. 제 4 항에 있어서, 상기 제2 스테이지는 제3 클럭 신호 및 제4 클럭 신호를 수신하여 상기 기입 게이트 신호를 생성하는 것을 특징으로 하는 게이트 드라이버.
  6. 제 1 항에 있어서, 상기 픽셀들 각각은
    제1 픽셀 노드에 연결된 제어 전극, 제2 픽셀 노드에 연결된 제1 전극, 및 제3 픽셀 노드에 연결된 제2 전극을 포함하는 제1 픽셀 트랜지스터;
    상기 기입 게이트 신호를 수신하는 제어 전극, 상기 데이터 전압들을 수신하는 제1 전극, 및 상기 제2 픽셀 노드에 연결된 제2 전극을 포함하는 제2 픽셀 트랜지스터;
    보상 게이트 신호를 수신하는 제어 전극, 상기 제3 픽셀 노드에 연결된 제1 전극, 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 제3 픽셀 트랜지스터;
    초기화 게이트 신호를 수신하는 제어 전극, 제1 초기화 전압을 수신하는 제1 전극, 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 제4 픽셀 트랜지스터;
    에미션 신호를 수신하는 제어 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제2 픽셀 노드에 연결된 제2 전극을 포함하는 제5 픽셀 트랜지스터;
    상기 에미션 신호를 수신하는 제어 전극, 상기 제3 픽셀 노드에 연결된 제1 전극, 및 제4 픽셀 노드에 연결된 제2 전극을 포함하는 제6 픽셀 트랜지스터;
    상기 바이어스 게이트 신호를 수신하는 제어 전극, 제2 초기화 전압을 수신하는 제1 전극, 및 상기 제4 픽셀 노드에 연결된 제2 전극을 포함하는 제7 픽셀 트랜지스터;
    상기 제1 전원 전압을 수신하는 제1 전극 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 스토리지 커패시터; 및
    상기 제4 픽셀 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 상기 발광 소자를 포함하는 것을 특징으로 하는 게이트 드라이버.
  7. 제 1 항에 있어서, 상기 제1 스테이지는
    제1 클럭 신호를 수신하는 제어 전극, 제1 입력 신호를 수신하는 제1 전극, 및 제1-1 스테이지 노드에 연결된 제2 전극을 포함하는 제1-1 스테이지 트랜지스터;
    제1-2 스테이지 노드에 연결된 제어 전극, 하이 전압을 수신하는 제1 전극, 및 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-2 스테이지 트랜지스터;
    제1-4 스테이지 노드에 연결된 제어 전극, 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-3 스테이지 트랜지스터;
    상기 제1-1 스테이지 노드에 연결된 제어 전극, 상기 제1 클럭 신호를 수신하는 제1 전극, 및 상기 제1-2 스테이지 노드에 연결된 제2 전극을 포함하는 제1-4 스테이지 트랜지스터;
    상기 제1 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 및 상기 제1-2 스테이지 노드에 연결된 제2 전극을 포함하는 제1-5 스테이지 트랜지스터;
    상기 제2 클럭 신호를 수신하는 제어 전극, 제1-5 스테이지 노드에 연결된 제1 전극, 및 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-6 스테이지 트랜지스터;
    제1-7 스테이지 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제1-5 스테이지 노드에 연결된 제2 전극을 포함하는 제1-7 스테이지 트랜지스터;
    상기 제1-1 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 및 상기 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-8 스테이지 트랜지스터;
    상기 하이 전압을 수신하는 제1 전극 및 상기 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-1 스테이지 커패시터;
    상기 제1-6 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 상기 제1 스테이지의 출력단에 연결된 제2 전극을 포함하는 제1-9 스테이지 트랜지스터;
    상기 제1-4 스테이지 노드에 연결된 제어 전극, 상기 로우 전압을 수신하는 제1 전극, 및 상기 제1 스테이지의 상기 출력단에 연결된 제1-10 스테이지 트랜지스터;
    상기 로우 전압을 수신하는 제어 전극, 상기 제1-2 스테이지 노드에 연결된 제1 전극, 및 상기 제1-7 스테이지 노드에 연결된 제2 전극을 포함하는 제1-11 스테이지 트랜지스터;
    상기 제1-7 스테이지 노드에 연결된 제1 전극 및 상기 제1-5 스테이지 노드에 연결된 제2 전극을 포함하는 제1-2 스테이지 커패시터;
    상기 로우 전압을 수신하는 제어 전극, 상기 제1-1 스테이지 노드에 연결된 제1 전극, 및 상기 제1-4 스테이지 노드에 연결된 제2 전극을 포함하는 제1-12 스테이지 트랜지스터; 및
    상기 제1-4 스테이지 노드에 연결된 제1 전극, 및 상기 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-3 스테이지 커패시터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  8. 제 7 항에 있어서, 일 프레임에서 상기 바이어스 게이트 신호를 첫 번째로 출력하는 제1 스테이지는 상기 제1 입력 신호로써 상기 반전 스타트 신호를 수신하는 것을 특징으로 하는 게이트 드라이버.
  9. 제 1 항에 있어서, 상기 제2 스테이지는
    제3 클럭 신호를 수신하는 제어 전극, 제2 입력 신호를 수신하는 제1 전극, 및 제2-1 스테이지 노드에 연결된 제2 전극을 포함하는 제2-1 스테이지 트랜지스터;
    제2-2 스테이지 노드에 연결된 제어 전극, 하이 전압을 수신하는 제1 전극, 및 제2-3 스테이지 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제2-2 스테이지 트랜지스터;
    제4 클럭 신호를 수신하는 제어 전극, 상기 제2-2 스테이지 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 제2-1 스테이지 노드에 연결된 제2 전극을 포함하는 제2-3 스테이지 트랜지스터;
    상기 제2-1 스테이지 노드에 연결된 제어 전극, 상기 제3 클럭 신호를 수신하는 제1 전극, 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-4 스테이지 트랜지스터;
    상기 제3 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-5 스테이지 트랜지스터;
    상기 제2-2 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 및 상기 제2 스테이지의 출력단에 연결된 제2 전극을 포함하는 제2-6 스테이지 트랜지스터;
    상기 하이 전압을 수신하는 제1 전극 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-1 스테이지 커패시터;
    제2-3 스테이지 노드에 연결된 제어 전극, 상기 제4 클럭 신호를 수신하는 제1 전극, 및 상기 제2 스테이지의 상기 출력단에 연결된 제2 전극을 포함하는 제2-7 스테이지 트랜지스터;
    상기 제2-3 스테이지 노드에 연결된 제1 전극 및 상기 제2 스테이지의 상기 출력단에 연결된 제2 전극을 포함하는 제2-2 스테이지 커패시터; 및
    상기 로우 전압을 수신하는 제어 전극, 상기 제2-1 스테이지 노드에 연결된 제1 전극, 및 상기 제2-3 스테이지 노드에 연결된 제2 전극을 포함하는 제2-8 스테이지 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  10. 제 9 항에 있어서, 일 프레임에서 상기 기입 게이트 신호를 첫 번째로 출력하는 제2 스테이지는 상기 제2 입력 신호로써 상기 스타트 신호를 수신하는 것을 특징으로 하는 게이트 드라이버.
  11. 제 1 항에 있어서, 상기 인버터는
    상기 스타트 신호를 수신하는 제어 전극, 제1 클럭 신호를 수신하는 제1 전극, 및 제1 인버터 노드에 연결된 제2 전극을 포함하는 제1 인버터 트랜지스터;
    상기 제1 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 상기 제1 인버터 노드에 연결된 제2 전극을 포함하는 제2 인버터 트랜지스터;
    제2 클럭 신호를 수신하는 제어 전극, 제2 인버터 노드에 연결된 제1 전극, 및 상기 인버터의 출력단에 연결된 제2 전극을 포함하는 제3 인버터 트랜지스터;
    제3 인버터 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제2 인버터 노드에 연결된 제2 전극을 포함하는 제4 인버터 트랜지스터;
    상기 스타트 신호를 수신하는 제어 전극, 하이 전압을 수신하는 제1 전극, 및 상기 인버터의 상기 출력단에 연결된 제2 전극을 포함하는 제5 인버터 트랜지스터;
    상기 하이 전압을 수신하는 제1 전극 및 상기 인버터의 상기 출력단에 연결된 제1 인버터 커패시터;
    상기 로우 전압을 수신하는 제어 전극, 상기 제1 인버터 노드에 연결된 제1 전극, 및 상기 제3 인버터 노드에 연결된 제2 전극을 포함하는 제6 인버터 트랜지스터; 및
    상기 제3 인버터 노드에 연결된 제1 전극 및 상기 제2 인버터 노드에 연결된 제2 전극을 포함하는 제2 인버터 커패시터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  12. 픽셀들을 포함하는 표시 패널;
    상기 픽셀들에 데이터 전압들을 제공하는 데이터 드라이버;
    상기 픽셀들 각각에 상기 픽셀들 각각의 발광 소자를 초기화시키기 위한 바이어스 게이트 신호 및 상기 픽셀들에 상기 데이터 전압들을 인가하기 위한 기입 게이트 신호를 인가하는 게이트 드라이버; 및
    상기 데이터 드라이버 및 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하고,
    상기 게이트 드라이버는
    스타트 신호를 반전시켜 반전 스타트 신호를 생성하는 인버터;
    상기 반전 스타트 신호에 응답하여 상기 바이어스 게이트 신호를 생성하는 제1 스테이지를 포함하는 제1 드라이버; 및
    상기 스타트 신호에 응답하여 상기 기입 게이트 신호를 생성하는 제2 스테이지를 포함하는 제2 드라이버를 포함하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서, 상기 기입 게이트 신호는 상기 데이터 전압들이 기입되는 표시 스캔 구간 및 상기 픽셀들 각각의 스토리지 커패시터로 상기 데이터 전압들이 기입되지 않는 셀프 스캔 구간에서 활성화 구간을 갖는 것을 특징으로 하는 표시 장치.
  14. 제 12 항에 있어서, 상기 바이어스 게이트 신호는 상기 데이터 전압들이 기입되는 표시 스캔 구간 및 상기 픽셀들 각각의 스토리지 커패시터로 상기 데이터 전압들이 기입되지 않는 셀프 스캔 구간에서 활성화 구간을 갖는 것을 특징으로 하는 표시 장치.
  15. 제 12 항에 있어서, 상기 인버터는 제1 클럭 신호 및 제2 클럭 신호를 수신하여 상기 스타트 신호를 반전시키고,
    상기 제1 스테이지는 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하여 상기 바이어스 게이트 신호를 생성하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서, 상기 제2 스테이지는 제3 클럭 신호 및 제4 클럭 신호를 수신하여 상기 기입 게이트 신호를 생성하는 것을 특징으로 하는 표시 장치.
  17. 제 12 항에 있어서, 상기 픽셀들 각각은
    제1 픽셀 노드에 연결된 제어 전극, 제2 픽셀 노드에 연결된 제1 전극, 및 제3 픽셀 노드에 연결된 제2 전극을 포함하는 제1 픽셀 트랜지스터;
    상기 기입 게이트 신호를 수신하는 제어 전극, 상기 데이터 전압들을 수신하는 제1 전극, 및 상기 제2 픽셀 노드에 연결된 제2 전극을 포함하는 제2 픽셀 트랜지스터;
    보상 게이트 신호를 수신하는 제어 전극, 상기 제3 픽셀 노드에 연결된 제1 전극, 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 제3 픽셀 트랜지스터;
    초기화 게이트 신호를 수신하는 제어 전극, 제1 초기화 전압을 수신하는 제1 전극, 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 제4 픽셀 트랜지스터;
    에미션 신호를 수신하는 제어 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제2 픽셀 노드에 연결된 제2 전극을 포함하는 제5 픽셀 트랜지스터;
    상기 에미션 신호를 수신하는 제어 전극, 상기 제3 픽셀 노드에 연결된 제1 전극, 및 제4 픽셀 노드에 연결된 제2 전극을 포함하는 제6 픽셀 트랜지스터;
    상기 바이어스 게이트 신호를 수신하는 제어 전극, 제2 초기화 전압을 수신하는 제1 전극, 및 상기 제4 픽셀 노드에 연결된 제2 전극을 포함하는 제7 픽셀 트랜지스터;
    상기 제1 전원 전압을 수신하는 제1 전극 및 상기 제1 픽셀 노드에 연결된 제2 전극을 포함하는 스토리지 커패시터; 및
    상기 제4 픽셀 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 상기 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
  18. 제 12 항에 있어서, 상기 제1 스테이지는
    제1 클럭 신호를 수신하는 제어 전극, 제1 입력 신호를 수신하는 제1 전극, 및 제1-1 스테이지 노드에 연결된 제2 전극을 포함하는 제1-1 스테이지 트랜지스터;
    제1-2 스테이지 노드에 연결된 제어 전극, 하이 전압을 수신하는 제1 전극, 및 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-2 스테이지 트랜지스터;
    제1-4 스테이지 노드에 연결된 제어 전극, 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-3 스테이지 트랜지스터;
    상기 제1-1 스테이지 노드에 연결된 제어 전극, 상기 제1 클럭 신호를 수신하는 제1 전극, 및 상기 제1-2 스테이지 노드에 연결된 제2 전극을 포함하는 제1-4 스테이지 트랜지스터;
    상기 제1 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 및 상기 제1-2 스테이지 노드에 연결된 제2 전극을 포함하는 제1-5 스테이지 트랜지스터;
    상기 제2 클럭 신호를 수신하는 제어 전극, 제1-5 스테이지 노드에 연결된 제1 전극, 및 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-6 스테이지 트랜지스터;
    제1-7 스테이지 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제1-5 스테이지 노드에 연결된 제2 전극을 포함하는 제1-7 스테이지 트랜지스터;
    상기 제1-1 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 및 상기 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-8 스테이지 트랜지스터;
    상기 하이 전압을 수신하는 제1 전극 및 상기 제1-6 스테이지 노드에 연결된 제2 전극을 포함하는 제1-1 스테이지 커패시터;
    상기 제1-6 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 상기 제1 스테이지의 출력단에 연결된 제2 전극을 포함하는 제1-9 스테이지 트랜지스터;
    상기 제1-4 스테이지 노드에 연결된 제어 전극, 상기 로우 전압을 수신하는 제1 전극, 및 상기 제1 스테이지의 상기 출력단에 연결된 제1-10 스테이지 트랜지스터;
    상기 로우 전압을 수신하는 제어 전극, 상기 제1-2 스테이지 노드에 연결된 제1 전극, 및 상기 제1-7 스테이지 노드에 연결된 제2 전극을 포함하는 제1-11 스테이지 트랜지스터;
    상기 제1-7 스테이지 노드에 연결된 제1 전극 및 상기 제1-5 스테이지 노드에 연결된 제2 전극을 포함하는 제1-2 스테이지 커패시터;
    상기 로우 전압을 수신하는 제어 전극, 상기 제1-1 스테이지 노드에 연결된 제1 전극, 및 상기 제1-4 스테이지 노드에 연결된 제2 전극을 포함하는 제1-12 스테이지 트랜지스터; 및
    상기 제1-4 스테이지 노드에 연결된 제1 전극, 및 상기 제1-3 스테이지 노드에 연결된 제2 전극을 포함하는 제1-3 스테이지 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제 12 항에 있어서, 상기 제2 스테이지는
    제3 클럭 신호를 수신하는 제어 전극, 제2 입력 신호를 수신하는 제1 전극, 및 제2-1 스테이지 노드에 연결된 제2 전극을 포함하는 제2-1 스테이지 트랜지스터;
    제2-2 스테이지 노드에 연결된 제어 전극, 하이 전압을 수신하는 제1 전극, 및 제2-3 스테이지 트랜지스터의 제1 전극에 연결된 제2 전극을 포함하는 제2-2 스테이지 트랜지스터;
    제4 클럭 신호를 수신하는 제어 전극, 상기 제2-2 스테이지 트랜지스터의 상기 제2 전극에 연결된 상기 제1 전극, 및 상기 제2-1 스테이지 노드에 연결된 제2 전극을 포함하는 제2-3 스테이지 트랜지스터;
    상기 제2-1 스테이지 노드에 연결된 제어 전극, 상기 제3 클럭 신호를 수신하는 제1 전극, 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-4 스테이지 트랜지스터;
    상기 제3 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-5 스테이지 트랜지스터;
    상기 제2-2 스테이지 노드에 연결된 제어 전극, 상기 하이 전압을 수신하는 제1 전극, 및 상기 제2 스테이지의 출력단에 연결된 제2 전극을 포함하는 제2-6 스테이지 트랜지스터;
    상기 하이 전압을 수신하는 제1 전극 및 상기 제2-2 스테이지 노드에 연결된 제2 전극을 포함하는 제2-1 스테이지 커패시터;
    제2-3 스테이지 노드에 연결된 제어 전극, 상기 제4 클럭 신호를 수신하는 제1 전극, 및 상기 제2 스테이지의 상기 출력단에 연결된 제2 전극을 포함하는 제2-7 스테이지 트랜지스터;
    상기 제2-3 스테이지 노드에 연결된 제1 전극 및 상기 제2 스테이지의 상기 출력단에 연결된 제2 전극을 포함하는 제2-2 스테이지 커패시터; 및
    상기 로우 전압을 수신하는 제어 전극, 상기 제2-1 스테이지 노드에 연결된 제1 전극, 및 상기 제2-3 스테이지 노드에 연결된 제2 전극을 포함하는 제2-8 스테이지 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  20. 제 12 항에 있어서, 상기 인버터는
    상기 스타트 신호를 수신하는 제어 전극, 제1 클럭 신호를 수신하는 제1 전극, 및 제1 인버터 노드에 연결된 제2 전극을 포함하는 제1 인버터 트랜지스터;
    상기 제1 클럭 신호를 수신하는 제어 전극, 로우 전압을 수신하는 제1 전극, 상기 제1 인버터 노드에 연결된 제2 전극을 포함하는 제2 인버터 트랜지스터;
    제2 클럭 신호를 수신하는 제어 전극, 제2 인버터 노드에 연결된 제1 전극, 및 상기 인버터의 출력단에 연결된 제2 전극을 포함하는 제3 인버터 트랜지스터;
    제3 인버터 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 제1 전극, 및 상기 제2 인버터 노드에 연결된 제2 전극을 포함하는 제4 인버터 트랜지스터;
    상기 스타트 신호를 수신하는 제어 전극, 하이 전압을 수신하는 제1 전극, 및 상기 인버터의 상기 출력단에 연결된 제2 전극을 포함하는 제5 인버터 트랜지스터;
    상기 하이 전압을 수신하는 제1 전극 및 상기 인버터의 상기 출력단에 연결된 제1 인버터 커패시터;
    상기 로우 전압을 수신하는 제어 전극, 상기 제1 인버터 노드에 연결된 제1 전극, 및 상기 제3 인버터 노드에 연결된 제2 전극을 포함하는 제6 인버터 트랜지스터; 및
    상기 제3 인버터 노드에 연결된 제1 전극 및 상기 제2 인버터 노드에 연결된 제2 전극을 포함하는 제2 인버터 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
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