KR20240021040A - 반도체 패키지 - Google Patents

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KR20240021040A
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signals
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김상규
박상욱
서윤석
정상남
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 베이스 기판; 및 상기 베이스 기판의 상면에 수평 방향으로 이격되어 실장되는 제1 및 제2 패키지;를 포함하며, 상기 제2 패키지는, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 연결 패드들이 일면에 배치되며, 상기 패키지 볼 맵은, 상기 패키지 볼 맵의 복수의 셀 중 적어도 일부의 셀에 배치되는 데이터 신호인 제1 신호 및 커맨드 또는 어드레스(address) 신호인 제2 신호;를 포함하고, 상기 제1 신호와 상기 제2 신호는 이격되어 배치되는 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지{Semiconductor package}
본 발명의 기술적 사항은 반도체 패키지에 관한 것으로, 보다 상세하게는 반도체 패키지의 라우팅에 관한 것이다.
반도체 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 이를 위하여 여러 개의 반도체 패키지를 하나의 반도체 패키지 안으로 통합하여 반도체 패키지의 크기를 획기적으로 감소시키면서도 고용량화 및 다기능 수행이 가능한 시스템 인 패키지(System In Package)가 제안되었다. 시스템 인 패키지의 신호 무결정성(SI; Signal Integrity) 및/또는 파워 무결정성(PI; Power Integrity)을 증가시키는 것이 중요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 데이터 신호, 커맨드 및/또는 어드레스 신호, 접지 신호 및 차동 신호의 전달 배열을 변경하여 신호 무결정성 및/또는 파워 무결정성이 증가된 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위해, 본 발명의 기술적 사상은 베이스 기판; 및 상기 베이스 기판의 상면에 수평 방향으로 이격되어 실장되는 제1 및 제2 패키지;를 포함하며, 상기 제2 패키지는, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 연결 패드들이 일면에 배치되며, 상기 패키지 볼 맵은, 상기 패키지 볼 맵의 복수의 셀 중 적어도 일부의 셀에 배치되는 데이터 신호인 제1 신호 및 커맨드 또는 어드레스(address) 신호인 제2 신호;를 포함하고, 상기 제1 신호와 상기 제2 신호는 이격되어 배치되는 것을 특징으로 하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위해 본 발명의 또 다른 기술적 사상은, 베이스 기판; 상기 베이스 기판의 상면에 실장되는 컨트롤러 패키지; 및 상기 베이스 기판의 상면에 상기 컨트롤러 패키지와 수평 방향으로 이격되어 실장되는, 메모리 패키지;를 포함하며, 상기 컨트롤러 패키지는, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 복수의 연결 패드가 각각 일면에 배치되며, 상기 패키지 볼 맵은, 상기 패키지 볼 맵의 복수의 셀 중 적어도 일부의 셀에 배치되는 데이터 신호인 제1 신호, 커맨드 또는 어드레스 신호인 제2 신호 및 접지 신호인 제3 신호;를 포함하고, 상기 제1 신호와 상기 제2 신호는 이격되어 배치되며, 상기 제1 신호가 배치된 제1 셀의 적어도 한 변은, 상기 제3 신호가 배치된 제3 셀과 접하는 것을 특징으로 하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위해 본 발명의 또 다른 기술적 사상은, 베이스 기판; 상기 베이스 기판의 상면에 실장되고, 제1 패키지 기판과 상기 제1 패키지 기판 상에 실장된 메모리 칩을 포함하는 제1 패키지; 및 상기 베이스 기판의 상면에 상기 제1 패키지와 수평 방향으로 이격되어 실장되고, 제2 패키지 기판과 상기 제2 패키지 기판 상에 실장된 컨트롤러 칩을 포함하는 제2 패키지;를 포함하며, 상기 제2 패키지는, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 연결 패드들이 각각 일면에 배치되며, 상기 패키지 볼 맵은, 상기 패키지 볼 맵의 복수의 셀 중 적어도 일부의 셀에 배치되는 데이터 신호인 제1 신호들, 커맨드 또는 어드레스 신호인 제2 신호들 및 접지 신호인 제3 신호들;을 포함하고, 상기 제1 신호들이 배치된 제1 셀들 각각과 상기 제2 신호들이 배치된 제2 셀들 각각의 사이에는 상기 제3 신호들이 배치된 제3 셀들 중 적어도 하나 배치되고, 상기 제3 셀들은 상기 제1 셀들 각각을 둘러싸며, 상기 제2 패키지는, 상기 연결 패드들 중 각각의 상기 제1 신호들에 대응되는 제1 연결 패드들, 상기 제2 신호들에 대응되는 제2 연결 패드들, 상기 제3 신호들에 대응되는 제3 연결 패드들을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 기술적 사상에 의한 반도체 패키지는, 데이터 신호와 커맨드 및/또는 어드레스 신호를 이격시켜, 신호 무결정성 및 파워 무결정성이 증가될 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지는, 데이터 신호와 접지 신호를 인접시켜, 신호 무결정성 및 파워 무결정성이 증가될 수 있다.
도 1은 본 개시의 일 실시 예에 따른 반도체 패키지의 신호의 배치를 나타내는 패키지 볼 맵(package ball map)이다.
도 2는 본 개시의 일 실시 예에 따른 반도체 패키지의 신호의 배치를 나타내는 패키지 볼 맵이다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 개시의 일 실시예에 따른 제2 연결 부재의 배치를 나타낸 배치도이다.
도 5a는 종래의 베이스 기판의 상이한 베이스 보드층의 보드 디자인을 나타내는 도면이고, 도 5b는 본 개시의 일 실시예에 따른 베이스 기판의 상이한 베이스 보드층의 보드 디자인을 나타내는 도면이다.
도 6는 본 개시의 실시예들에 따른 반도체 패키지가 적용되는 전자 시스템을 도시한 블록도이다.
도 7은 도 6의 전자 시스템이 적용되는 전자 기기들의 예를 도시한 도면들이다.
도 8은 도 6의 전자 시스템이 적용되는 전자 기기들의 예를 도시한 도면들이다.
도 9는 도 6의 전자 시스템이 적용되는 전자 기기들의 예를 도시한 도면들이다.
이하, 첨부한 도면을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 일 실시 예에 따른 반도체 패키지의 일부 신호의 배치를 나타내는 패키지 볼 맵(package ball map)이다. 상기 반도체 패키지는 예를 들면, 메모리 칩(도 3의 110)의 제어를 위한 컨트롤러 칩(도 3의 220)을 포함하는 반도체 패키지일 수 있다.
패키지 볼 맵이란, 패키지 볼 맵의 각 셀에 하나의 신호가 배치될 수 있도록 반도체 패키지에 입/출력되는 신호들을 표 형태로 정리한 것으로, 반도체 패키지는 패키지 볼 맵에 대응되는 입/출력용 연결 패드를 가질 수 있다. 패키지 볼 맵의 셀들 중 일부 셀에는 신호가 배치되지 않을 수 있다. 패키지 볼 맵과 반도체 패키지의 입/출력용 연결 패드의 배치는 유사할 수 있으나, 패키지 볼 맵이 표 형태로 입/출력되는 신호들을 정리한 것이므로, 반도체 패키지의 일면에 실제로 형성된 입/출력용 연결 패드의 배치와 정확히 일치하지는 않을 수 있다. 예를 들면, 패키지 볼 맵의 하나의 행 또는 하나의 열에 배치된 신호들을 위한 반도체 패키지의 입/출력용 연결 패드들 또한 하나의 행 또는 하나의 열을 이루며 배치되도록 형성될 수 있으나, 이에 한정되지 않는다. 예를 각 신호 간의 간섭, 전력 공급 등을 고려하여 반도체 패키지의 입/출력용 연결 패드들 사이의 간격이나 위치는 다소 변경될 수 있으며, 이 경우 패키지 볼 맵의 일부 행 또는 일부 열에 배치된 신호들을 위한 행 또는 열을 이루지 않고 분산 배치되도록 형성될 수도 있다. 그러나 전체적으로는, 패키지 볼 맵에서 상대적으로 가까운 셀에 배치된 두 개의 신호는, 반도체 패키지에서 가깝게 배치되는 두 개의 연결 패드에 대응될 수 있고, 패키지 볼 맵에서 상대적으로 먼 셀에 배치된 두 개의 신호는, 반도체 패키지에서 다소 멀리 배치되는 두 개의 연결 패드에 대응될 수 있다.
도 1을 참조하면, 패키지 볼 맵(10)은 복수의 행(1~19)과 복수의 열(A~H)을 이루는 셀들로 이루어진다. 도 1에서 패키지 볼 맵(10)은 19개의 행(1~19)과 8개의 열(A~H)로 이루어지는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 패키지 볼 맵(10)이 나타내는 반도체 패키지의 신호 배치에 따라서 패키지 볼 맵(10)이 가지는 행 수 및/또는 열 수는 더 증가하거나 더 감소할 수 있다. 또는, 도 1에서 도시한 패키지 볼 맵(10)은 반도체 패키지가 가지는 모든 연결 패드들 중, 일부 연결 패드들이 대응되는 신호를 배치한 것일 수 있다.
패키지 볼 맵(10)에, 제1 신호(DQ), 제2 신호(CA), 제3 신호(VSS) 및 제4 신호(Diff)가 배치될 수 있다. 제1 신호(DQ), 제2 신호(CA), 제3 신호(VSS) 및 제4 신호(Diff)는 패키지 볼 맵(10)에 복수 개 배치될 수 있다. 예를 들어, 제1 신호(DQ)는 데이터 신호일 수 있고, 제2 신호(CA)는 커맨드 신호 및/또는 어드레스 신호를 포함할 수 있다. 예를 들어, 제3 신호(VSS)는 그라운드 신호일 수 있고, 제4 신호(Diff)는 차동 신호일 수 있다.
패키지 볼 맵(10)에 배치된 복수의 제3 신호(VSS)는 전기적으로 공통 연결될 수 있다. 즉, 복수의 제3 신호(VSS)에 대응되는 반도체 패키지(도 3의 1)의 연결 패드들 각각이 전기적으로 연결되는 베이스 기판(도 3의 50)의 상면 패드(도 3의 54)들은 전기적으로 공통 연결될 수 있다. 따라서, 복수의 제3 신호(VSS)에 대응되는 반도체 패키지(도 3의 1)의 연결 패드들 또한 전기적으로 공통 연결될 수 있다. 제3 신호(VSS)는 공통 연결될 수 있는 복수 개가 패키지 볼 맵(10)에 배치될 수 있는 바, 상대적으로 자유롭게 배치될 수 있다.
패키지 볼 맵(10)에서 인접하는 한 쌍의 셀에 배치되는 두 개의 제4 신호(Diff)는 차동 신호(differential signal)을 구성할 수 있다. 예를 들어, 제4 신호(Diff)는 DQS(Data Strobe) 및/또는 CLK(System Clock)를 포함할 수 있다. 예를 들어, 한 쌍의 셀에 배치되는 제4 신호(Diff)는 행 방향으로 인접할 수 있다. 또한, 패키지 볼 맵(10)에는 제1 신호(DQ), 제2 신호(CA), 제3 신호(VSS) 및 제4 신호(Diff)외에도, ZQ(Data Source Impedence), Reset, CS(Chip select) 및/또는 DMI(Data Mask Inversion)와 같은 신호들이 더 배치될 수 있다.
본 개시의 일 실시예에 따르면, 제1 신호(DQ)와 제2 신호(CA)는 서로 이격되어 배치될 수 있다. 예를 들어, 제1 신호(DQ)와 제2 신호(CA) 사이에는 제3 신호(VSS)가 적어도 하나 배치될 수 있다. 본 명세서에서 임의의 신호가 다른 신호와 이격된다는 것은, 상기 임의의 신호가 배치된 셀의 변 모두가, 상기 다른 신호가 배치된 셀의 변 중 적어도 하나와 접하지 않는 것을 의미한다.
본 개시의 일 실시예에 따르면, 모든 제1 신호(DQ)는 적어도 하나의 제3 신호(VSS)와 접할 수 있다. 본 명세서에서 임의의 신호가 다른 신호와 접한다는 것은, 상기 임의의 신호가 배치된 셀의 변 중 적어도 한 변이, 상기 다른 신호가 배치된 셀의 변 중 적어도 한 변과 접하는 것을 의미한다. 예를 들어, 제1 신호(DQ)는 제3 신호(VSS)에 의해 둘러싸일 수 있다. 본 명세서에서 임의의 신호가 다른 신호에 의해 둘러싸인다는 것은, 상기 임의의 신호가 배치된 셀의 변 모두가, 상기 다른 신호가 배치된 셀과 접하는 것을 의미한다. 다만, 상기 임의의 신호가 배치된 셀의 모서리가 상기 다른 신호가 배치된 셀의 모서리와 접하는 경우는 제외한다.
본 개시의 일 실시예에 따르면, 제1 신호(DQ)와 한 쌍의 셀에 배치되는 제4 신호(Diff)는 서로 이격되어 배치될 수 있다. 예를 들어, 제1 신호(DQ)와 한 쌍의 셀에 배치되는 제4 신호(Diff) 사이에는 제3 신호(VSS)가 적어도 하나 배치될 수 있다. 본 개시의 일 실시예에 따르면, 한 쌍의 셀에 배치되는 제4 신호(Diff)는 제3 신호(VSS)에 의해 둘러싸일 수 있다.
또한, 본 개시의 일 실시예에 따르면, 복수의 열 중 제1 신호(DQ)가 배치된 적어도 하나의 열에는, 제2 신호(CA)가 배치되지 않을 수 있다. 예를 들어, 제1 열(A), 제2 열(B), 제5 열(E) 및 제6 열(F)에는 제1 신호(DQ)가 배치되나, 제2 신호(CA)는 배치되지 않을 수 있다. 도 1에서는, 제2 신호(CA)가 제7 열(G) 및 제8 열(H)에만 배치되는 것으로 도시되었으나, 제2 신호(CA)는 다른 열에 배치될 수 있다. 또한, 한 쌍의 셀에 배치되는 제4 신호(Diff)가 배치된 열에는 제1 신호(DQ) 및/또는 제2 신호(CA)가 배치되지 않을 수 있다.
종래의 패키지 볼 맵은, 제1 신호(DQ)와 제2 신호(CA)가 이격되어 배치되지 않아, 노이즈(noise)가 크게 발생하는 문제가 있었다. 또한, 제1 신호(DQ)를 제3 신호(VSS)가 둘러싸지 않아, 베이스 기판의 일부 층에서 신호 밀집도가 높아 노이즈(noise)가 크게 발생하는 문제가 있었다.
반면, 본 실시예의 패키지 볼 맵(10)은 제1 신호(DQ)와 제2 신호(CA)를 이격하여 배치하여, 반도체 패키지(도 3의 1)의 신호 무결정성(SI; Signal Integrity) 및 파워 무결정성(PI; Power Integrity)을 상승시킬 수 있다. 또한, 본 실시예의 패키지 볼 맵(10)은 제1 신호(DQ)를 제3 신호(VSS)가 둘러 싸, 베이스 기판(50)의 여러 층으로 신호를 분산시킬 수 있어, 반도체 패키지(도 3의 1)의 신호 무결정성 및 파워 무결정성을 상승시킬 수 있다. 또한, 제3 신호(VSS)가 배치되는 셀의 개수를 증가시킬 수 있어, 반도체 패키지(도 3의 1)의 신호 무결정성 및 파워 무결정성을 상승시킬 수 있다.
도 2는 본 개시의 일 실시 예에 따른 반도체 패키지의 신호의 배치를 나타내는 패키지 볼 맵이다.
도 2에서 보인 패키지 볼 맵(10a)은 도 1에 보인 패키지 볼 맵(10)에 구체적인 신호를 배치한 예일 수 있다. 따라서, 도 2에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 1 및 도 2를 참조하면, 패키지 볼 맵(10a)은 복수의 행(1~19)과 복수의 열(A~H)을 이루는 셀들로 이루어진다. 예를 들어, 제1 신호(DQ)는 16비트를 위한 데이터의 입/출력 포트일 수 있다. 따라서 제1 신호(DQ)는 DQ0 신호 내지 DQ15 신호를 포함할 수 있다. DQ0 신호 내지 DQ15 신호란, 입/출력 포트-비트 0(I/O port bit 0) 신호 내지 입 출력 포트-비트 15 신호일 수 있다. 따라서, 도 1의 패키지 볼 맵(10)의 제1 신호(DQ)가 배치되는 셀에는, DQ0 신호 내지 DQ15 신호가 배치될 수 있다.
도 2에 도시하지는 않았으나, 예를 들면, 제1 신호(DQ)가 8비트를 위한 데이터의 입/출력 포트 신호인 경우, 제1 신호(DQ)는 비트 0 내지 비트 7을 가지는 입/출력 포트 신호들일 수 있다. 이 경우, 제1 신호(DQ)가 배치되는 셀에는, DQ0 신호 내지 DQ7 신호가 배치될 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 도 4는 본 개시의 일 실시예에 따른 제2 연결 부재의 배치를 나타낸 배치도이다. 도 3 및 도 4에서 A 측은 제2 패키지(200)의 풋프린트 중 상대적으로 제1 패키지(100)에 제1 수평 방향(X 방향)으로 가까운 영역을 의미할 수 있고, B 측은 제2 패키지(200)의 풋프린트 중 상대적으로 제1 패키지(100)에 제1 수평 방향(X 방향)으로 먼 영역을 의미할 수 있다. 도 3에서는 도시의 편의를 위해 제1 연결 부재(120) 및 제2 연결 부재(260)가 각각 제1 수평 방향(X 방향)으로 세 개인 것으로 도시하였다.
본 명세서에서, 제1 수평 방향(X 방향)은 베이스 기판(50)의 주면의 가로 변 중 긴 변이 연장되는 방향과 평행한 방향을 의미할 수 있고, 제2 수평 방향(Y 방향)은 베이스 기판(50)의 주면의 가로 변 중 짧은 변이 연장되는 방향과 평행한 방향을 의미할 수 있다. 대각선 방향은 제1 수평 방향(X 방향) 성분 및 제2 수평 방향(Y 방향) 성분이 결합되어 정의될 수 있다.
도 1, 도 3 및 도 4를 참조하면, 반도체 패키지(1)는 베이스 기판(50), 제1 패키지(100) 및 제2 패키지(200)를 포함할 수 있다. 반도체 패키지(1)는 호스트와 연결을 위한 연결 커넥터(도시 생략) 및/또는 베이스 기판(50), 제1 패키지(100) 및 제2 패키지(200)를 보호하기 위한 하우징(도시 생략)을 더 포함할 수 있다. 제2 패키지(200)는 도 1에 보인 패키지 볼 맵(10)에 대응되는 연결 패드(250)들이 각각의 일면에 배치되는 패키지일 수 있다.
예를 들어, 베이스 기판(50)은 패키지용 기판일 수 있으며, 인쇄회로기판(PCB: Printed Circuit Board) 또는 세라믹 기판(ceramic board)일 수 있다. 예를 들어, 베이스 기판(50)은 전자 제품에 구비되는 셋 보드(set board)일 수 있으나, 본 개시가 이에 제한되는 것은 아니다.
베이스 기판(50)은 베이스 보드층(52) 및 상기 기판 베이스의 상면 및 하면에 각각 형성된 상면 패드(54) 및 하면 패드(56)를 포함할 수 있다. 베이스 기판(50)은 베이스 보드층(52)을 통하여 복수의 상면 패드(54)와 복수의 하면 패드(56)를 전기적으로 연결하는 복수의 배선 경로(도시 생략)를 포함할 수 있다. 예를 들어, 베이스 기판(50)은 복수의 베이스 보드층(52)을 가질 수 있다. 예를 들어, 베이스 기판(50)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다.
상면 패드(54) 및 하면 패드(56)는 각각 기판 베이스의 상면 및 하면을 덮는 솔더레지스트층(도시 생략)에 의하여 노출될 수 있다. 상기 기판 베이스는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스는 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상면 패드(54) 및 하면 패드(56)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 상기 기판 베이스 내에는 상면 패드(54) 및 하면 패드(56)를 전기적으로 연결되는 내부 배선이 형성될 수 있다. 상면 패드(54) 및 하면 패드(56)는 상기 기판 베이스의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다. 상기 기판 베이스는 복수의 베이스 보드층(52)으로 이루어질 수 있고, 베이스 기판(50)은 상기 기판 베이스의 상면, 하면 및 상기 복수의 베이스 보드층(52) 각각의 사이에 회로 배선을 가지도록 형성된 레이어를 가질 수 있다. 즉, 베이스 기판(50)은 복수의 레이어를 가질 수 있다. 베이스 기판(50)의 내부 배선은 상기 복수의 레이어에 형성되는 회로 배선과 상기 복수의 레이어 사이를 연결하는 연결 배선 등을 포함될 수 있다.
또한 베이스 기판(50)은 외부 접속 단자(58)를 더 포함할 수 있다. 외부 접속 단자(58)는 반도체 패키지(1)를 반도체 패키지(1)가 실장 되는 전자기기의 메인보드 등에 연결하도록 구성될 수 있다. 외부 접속 단자(58)는 도전성 물질, 예를 들어 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
제1 패키지(100) 및 제2 패키지(200)는 베이스 기판(50) 상에서 수평 방향(X 방향 및/또는 Y 방향)으로 이격되어 배치될 수 있다. 예를 들어, 제1 패키지(100)는 메모리 칩(110)을 포함할 수 있고, 제2 패키지(200)는 메모리 칩(110)을 컨트롤하는 컨트롤러 칩(220)을 포함할 수 있다.
본 명세서에서, 수평 방향(X 방향 및/또는 Y 방향)은 베이스 기판(50)의 주면에 평행한 방향을 의미할 수 있고, 수평 방향(X 방향 및/또는 Y 방향)에 수직한 방향을 수직 방향(Z 방향)이라 정의할 수 있다.
제1 패키지(100) 및 제2 패키지(200)는 베이스 기판(50)을 통해 서로 전기적으로 연결될 수 있다. 즉, 제1 패키지(100)로부터 출력된 신호는 베이스 기판(50)의 외부 또는 내부에 배치된 소정의 배선 라인을 통해 제2 패키지(200)에 전달될 수 있다. 반대로, 제2 패키지(200)로부터 출력된 신호는 베이스 기판(50)의 외부 또는 내부에 배치된 소정의 배선 라인을 통해 제1 패키지(100)에 전달될 수 있다.
제1 패키지(100)는 메모리 칩(110)을 포함할 수 있다. 즉, 제1 패키지(100)는 메모리 패키지일 수 있다. 메모리 칩(110)은 예를 들어, DRAM(Dynamic Random Access Memory)일 수 있다.
메모리 칩(110)은 제1 연결 부재(120)를 통하여 베이스 기판(50)과 전기적으로 연결될 수 있다. 제1 연결 부재(120)는 예를 들면, 솔더볼 또는 범프일 수 있다. 제1 연결 부재(120)의 하단은 베이스 기판(50)의 상면 패드(54)와 전기적으로 연결될 수 있다.
제2 패키지(200)는 제2 패키지 기판(210) 및 제2 패키지 기판(210) 상에 실장된 컨트롤러 칩(220)을 포함할 수 있다. 즉, 제2 패키지(200)는 컨트롤러 패키지일 수 있다. 제2 패키지 기판(210)은 예를 들어, 인쇄회로기판일 수 있다. 제2 패키지 기판(210)이 인쇄회로기판인 경우, 제2 패키지 기판(210)은 기판 베이스, 그리고 상기 기판 베이스의 상면 및 하면에 각각 형성된 제2 패키지 기판 상면 패드(미도시) 및 제2 패키지 기판 하면 패드인 연결 패드(250)를 포함할 수 있다. 제2 패키지 기판(210)의 기본적인 구성은 베이스 기판(50)과 유사한 바, 중복되는 설명은 생략하도록 한다.
컨트롤러 칩(220)은 메모리 칩(110)을 위한 플래시 인터페이스를 제공할 수 있다. 컨트롤러 칩(220)은 호스트와 메모리 칩(110) 사이에 인터페이스와 프로토콜을 제공할 수 있다. 또한 컨트롤러 칩(220)은 메모리 칩(110)을 위하여 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다. 예를 들어, 컨트롤러 칩(220)은 AP(Application Processor) 칩 및/또는 ISP(Image Signal Processor) 칩 일 수 있다.
컨트롤러 칩(220)은 제2 연결 범프(230)를 통하여 제2 패키지 기판(210)과 전기적으로 연결될 수 있다. 선택적으로 컨트롤러 칩(220)과 제2 패키지 기판(210) 사이에는 제2 연결 범프(230)를 감싸는 언더필 물질층(240)이 배치될 수 있다.
제2 패키지(200)는 제2 연결 부재(260)를 통하여 베이스 기판(50)과 전기적으로 연결될 수 있다. 제2 연결 부재(260)는 예를 들면, 솔더볼 또는 범프일 수 있다. 제2 연결 부재(260)의 하단은 베이스 기판(50)의 상면 패드(54)와 전기적으로 연결되고, 제2 연결 부재(260)의 상단은 제2 패키지(200)의 연결 패드(250)와 전기적으로 연결될 수 있다.
연결 패드(250)는 제1 신호(DQ)에 대응되는 제1 연결 패드들(252), 제2 신호(CA)에 대응되는 제2 연결 패드들(254), 제3 신호(VSS)에 대응되는 제3 연결 패드들(256) 및 제4 신호(Diff)에 대응되는 제4 연결 패드들(258)을 포함할 수 있다. 즉, 제1 내지 제4 연결 패드들(252, 254, 256, 258)은 서로 다른 신호를 전달할 수 있다. 또한, 상기 제1 내지 제4 신호(DQ, CA, VSS, Diff)에 해당하지 않는 신호에 대응되는 제5 연결 패드들(259)은 포함할 수 있다. 예를 들어, 제1 연결 패드들(252) 은 메모리 칩(110)의 구동에 이용되는 데이터 신호를 전달할 수 있고, 제2 연결 패드들(254)은 메모리 칩(110)의 구동에 이용되는 커맨드 신호 및/또는 어드레스 신호를 전달할 수 있다. 예를 들어, 제5 연결 패드들(259)은 ZQ, Reset, CS 및/또는 DMI 신호를 전달할 수 있다.
제2 연결 부재(260)는 제1 연결 패드들(252)과 전기적으로 연결되는 제1 핀들(262), 제2 연결 패드(254)와 전기적으로 연결되는 제2 핀들(264), 제3 연결 패드(256)와 전기적으로 연결되는 제3 핀들(266), 제4 연결 패드(258)와 전기적으로 연결되는 제4 핀들(268), 제5 연결 패드(259)와 전기적으로 연결되는 제5 핀들(269)을 포함할 수 있다.
예를 들어, 제2 패키지 기판(210)의 하면에는 제1 수평 방향(X 방향)으로 8개, 제2 수평 방향(Y 방향)으로 19개의 제2 연결 부재들(260)이 배치되는 것으로 도시되었으나, 이는 예시적인 것으로, 제2 패키지 기판(210)의 하면에 배치되는 제2 연결 부재들(260)의 개수는 다양하게 변화할 수 있다.
제1 내지 제4 연결 패드(252, 254, 256, 258)는 각각 복수 개 배치될 수 있다. 예를 들어, 제3 연결 패드들(256)은 전기적으로 공통 연결될 수 있다. 즉, 제3 연결 패드들(256)과 전기적으로 연결되는 베이스 기판(50)의 상면 패드들(54)은 전기적으로 공통 연결될 수 있다.
본 개시의 일 실시예에 따르면, 제1 연결 패드(252)와 제2 연결 패드(254)는 서로 수평 방향(X 방향 및/또는 Y 방향)으로 이격되어 배치될 수 있다. 다만, 대각선 방향은 제외한다. 예를 들어, 제1 연결 패드(252)와 제2 연결 패드(254) 사이에는 제3 연결 패드(256)가 적어도 하나 배치될 수 있다.
본 개시의 일 실시예에 따르면, 모든 제1 연결 패드(252)는 적어도 하나의 제3 연결 패드(256)와 인접할 수 있다. 예를 들어, 제1 연결 패드(252)는 제3 연결 패드(256)에 의해 둘러싸일 수 있다. 본 명세서에서 임의의 연결 패드가 다른 연결 패드에 의해 둘러싸인다는 것은, 상기 임의의 연결 패드에 수평 방향(X 방향 및/또는 Y 방향)으로 인접한 모든 연결 패드가 상기 다른 연결 패드인 것을 의미한다. 다만, 대각선 방향은 제외한다.
본 개시의 일 실시예에 따르면, 제1 연결 패드(252)와 한 쌍의 제4 연결 패드(258)는 수평 방향(X 방향 및/또는 Y 방향)으로 서로 이격되어 배치될 수 있다. 예를 들어, 제1 연결 패드(252)와 한 쌍의 제4 연결 패드(258) 사이에는 수평 방향(X 방향 및/또는 Y 방향)으로 제3 연결 패드(256)가 적어도 하나 배치될 수 있다. 다만, 대각선 방향은 제외한다. 본 개시의 일 실시예에 따르면, 한 쌍의 제4 연결 패드(258)는 제3 연결 패드(256)에 의해 둘러싸일 수 있다.
또한, 본 개시의 일 실시예에 따르면, 제1 연결 패드(252)는 제2 수평 방향(Y 방향)을 따라 배치될 수 있다. 또한, 한 쌍의 제4 연결 패드(258) 또한 제2 수평 방향(Y 방향)을 따라 배치될 수 있다. 또한, 제1 연결 패드(252)와 한 쌍의 제4 연결 패드(258)는 제1 수평 방향(X 방향)으로 이격되어 배치될 수 있다. 본 개시의 일 실시예에 따르면, 제2 연결 패드(254)는 제1 패키지(100)에서 제1 수평 방향(X 방향)으로 멀리 떨어진 B 측에 인접하여 배치될 수 있다.
종래의 반도체 패키지는 제1 연결 패드와 제2 연결 패드가 인접하여 배치되어, 노이즈가 크게 발생하는 문제가 있었다. 또한, 제1 연결 패드를 제3 연결 패드가 둘러싸지 않아, 베이스 기판의 일부 층에서 신호 밀집도가 높아 노이즈가 크게 발생하는 문제가 있었다.
반면, 본 실시예의 반도체 패키지(1)는 제1 연결 패드(252)와 제2 연결 패드(254)를 이격하여 배치하여, 반도체 패키지(1)의 신호 무결정성 및 파워 무결정성을 상승시킬 수 있다. 또한, 본 실시예의 반도체 패키지(1)는 제1 연결 패드(252)를 제3 연결 패드(256)가 둘러 싸, 베이스 기판(50)의 여러 층으로 신호를 분산시킬 수 있어, 반도체 패키지(1)의 신호 무결정성 및 파워 무결정성을 상승시킬 수 있다. 또한, 제3 연결 패드(256)의 개수를 증가시킬 수 있어, 반도체 패키지(1)의 신호 무결정성 및 파워 무결정성을 상승시킬 수 있다.
도 5a는 종래의 베이스 기판의 상이한 베이스 보드층의 보드 디자인을 나타내는 도면이고, 도 5b는 본 개시의 일 실시예에 따른 베이스 기판의 상이한 베이스 보드층의 보드 디자인을 나타내는 도면이다. 도 5a 및 도 5b는 베이스 기판(도 3의 50)의 서로 상이한 베이스 보드층(도 3의 52)의 보드 디자인을 나타낸다. 신호선(signal line)은 예를 들어, 메모리 칩(도 3의 110) 및/또는 컨트롤러 칩(도 3의 220)에 연결되어, 메모리 칩(도 3의 110) 및/또는 컨트롤러 칩(도 3의 220)에 신호를 전달할 수 있다.
도 3 내지 도 5a를 참조하면, A 층(layer A)에서, 상대적으로 신호선(signal line)이 밀집되어 있다. 또한, B 층(layer B)에서, 좌측에 배치된 신호선은 상대적으로 밀집되어 있지 않으나, 우측에 배치된 신호선은 상대적으로 밀집되어 있다. 따라서, 베이스 기판의 보드 공간을 효율적으로 사용하지 못하고, 반도체 패키지의 노이즈가 상대적으로 클 수 있다.
반면, 도 3 내지 도 5b를 참조하면, A 층(layer A) 및 B 층(layer B)에서, 상대적으로 신호선이 밀집되어 있지 않을 수 있다. 또한, B 층(layer B)의 좌측 및 우측 모두 상대적으로 균일하게 신호선이 배치되어 있어, 반도체 패키지(1)의 신호 무결정성 및 파워 무결정성이 상대적으로 높을 수 있다. 또한, 동일한 제1 신호(DQ)가 서로 다른 층에서 연결되어, 반도체 패키지(1)의 신호 무결정성 및 파워 무결정성이 상대적으로 높을 수 있다.
다음 도 6 내지 도 9를 참조하여, 본 개시의 실시예들에 따른 데이터 수신 장치가 적용되는 전자 시스템 및 그 응용예에 대해 설명한다.
도 6는 본 개시의 실시예들에 따른 반도체 패키지가 적용되는 전자 시스템을 도시한 블록도이다. 도 7 내지 도 9는 도 6의 전자 시스템이 적용되는 전자 기기들의 예를 도시한 도면들이다.
도 6를 참조하면, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 유저 인터페이스(918), 및 통신 모듈(919)을 포함할 수 있고, 이들은 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다.
프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 그리고, 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 한편, 본 개시의 몇몇 실시예에서, 프로세서(914)와 램(916)은 셋 보드 상에 디스크리트(discrete) 패키지 형태로 실장될 수 있으며, 이 경우, 프로세서(914)와 램(916)은 앞서 설명한 반도체 패키지(도 3의 1)의 형태로 실장될 수 있다.
유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다.
메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 컨트롤러 및 메모리 장치를 포함할 수 있으며, 컨트롤러는 버스(920) 및 메모리 장치에 연결된다. 컨트롤러는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
예시적으로, 컨트롤러는 내부 램(internal RAM), 내부 프로세싱 유닛(internal processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함할 수 있다.
여기서, 내부 램은 프로세싱 유닛의 동작 메모리로 이용될 수 있다. 프로세싱 유닛은 컨트롤러의 제반 동작을 제어할 수 있다.
호스트 인터페이스는 버스(920) 및 컨트롤러 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부와 통신하도록 구성될 수 있다. 메모리 인터페이스는 메모리 장치와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(912)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 에러 보정 부호(ECC)를 이용하여 메모리 장치(로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.
한편, 컨트롤러 및 메모리 장치는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러 및 메모리 장치는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 컨트롤러 및 메모리 장치는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
이러한 메모리 시스템(912)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 시스템(912)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다. 통신 모듈(919)은 버스(920)를 통해 앞서 설명한, 메모리 시스템(912), 프로세서(914), 램(916) 및, 유저 인터페이스(918)와 통신할 수 있으며, 통신 모듈(919)은 앞서 설명한 본 개시의 실시예들에 따른 데이터 수신 장치를 포함할 수 있다.
이와 같은 전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 7은 전자 시스템(도 6의 900)이 모바일 폰(1000)에 적용되는 예를 도시한 것이고, 도 8는 전자 시스템(도 6의 900)이 태블릿 PC에 적용되는 예를 도시한 것이며, 도 9는 전자 시스템(도 6의 900)이 노트북 에 적용되는 예를 도시한 것이다. 이 밖에, 전자 시스템(도 6의 900)이 개인 휴대용 정보 단말기(PDA, personal digital assistant), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 이동 통신 기능을 갖는 휴대용 이동 단말(mobile terminal) 등에 다양하게 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 개시의 실시예들을 설명하였으나, 본 개시는 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 본 개시의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 1a: 반도체 패키지, 10. 10a: 패키지 볼 맵, 100: 제1 반도체 패키지, 200: 제2 반도체 패키지, 250: 연결 패드, 260: 제2 연결 부재

Claims (10)

  1. 베이스 기판; 및
    상기 베이스 기판의 상면에 수평 방향으로 이격되어 실장되는 제1 및 제2 패키지;를 포함하며,
    상기 제2 패키지는, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 연결 패드들이 일면에 배치되며,
    상기 패키지 볼 맵은,
    상기 패키지 볼 맵의 복수의 셀 중 적어도 일부의 셀에 배치되는 데이터 신호인 제1 신호 및 커맨드 또는 어드레스(address) 신호인 제2 신호;를 포함하고,
    상기 제1 신호와 상기 제2 신호는 이격되어 배치되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 패키지 볼 맵은,
    접지(ground) 신호인 제3 신호들을 더 포함하고, 및
    상기 제1 신호가 배치된 셀의 적어도 한 변은, 상기 제3 신호들이 배치된 제3 셀들과 접하는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제2 패키지는, 상기 연결 패드들 중 상기 제3 신호들에 대응되는 제3 연결 패드와 상기 제1 신호에 대응되는 제1 연결 패드가 상기 수평 방향으로 인접하여 배열되도록 상기 제2 패키지의 일면에 배치되는 것을 특징으로 하는 반도체 패키지.
  4. 베이스 기판;
    상기 베이스 기판의 상면에 실장되는 컨트롤러 패키지; 및
    상기 베이스 기판의 상면에 상기 컨트롤러 패키지와 수평 방향으로 이격되어 실장되는, 메모리 패키지;를 포함하며,
    상기 컨트롤러 패키지는, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 복수의 연결 패드가 각각 일면에 배치되며, 상기 패키지 볼 맵은,
    상기 패키지 볼 맵의 복수의 셀 중 적어도 일부의 셀에 배치되는 데이터 신호인 제1 신호, 커맨드 또는 어드레스 신호인 제2 신호 및 접지 신호인 제3 신호;를 포함하고,
    상기 제1 신호와 상기 제2 신호는 이격되어 배치되며,
    상기 제1 신호가 배치된 제1 셀의 적어도 한 변은, 상기 제3 신호가 배치된 제3 셀과 접하는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 컨트롤러 패키지는 상기 제1 신호에 대응되는 제1 연결 패드, 및 복수의 상기 제3 신호에 대응되는 복수의 제3 연결 패드를 포함하고,
    수평적 관점에서,
    상기 제1 연결 패드는 상기 복수의 제3 연결 패드에 의해 둘러싸이도록, 상기 컨트롤러 패키지의 일면에 배치되는 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 패키지 볼 맵은,
    상기 제1 신호가 배치된 제1 셀과 상기 제2 신호가 배치된 제2 셀의 사이에 적어도 하나의 상기 제3 신호가 배치된 제3 셀이 배치되는 것을 특징으로 하는 반도체 패키지.
  7. 제4 항에 있어서,
    상기 패키지 볼 맵은,
    차동 신호인 제4 신호를 포함하고,
    상기 제4 신호는 인접하는 한 쌍의 셀에 배치되며,
    상기 제1 신호가 배치된 제1 셀 각각과 상기 제4 신호가 배치된 한 쌍의 제4 셀은 이격되어 배치되는 것을 특징으로 하는 반도체 패키지.
  8. 베이스 기판;
    상기 베이스 기판의 상면에 실장되고, 제1 패키지 기판과 상기 제1 패키지 기판 상에 실장된 메모리 칩을 포함하는 제1 패키지; 및
    상기 베이스 기판의 상면에 상기 제1 패키지와 수평 방향으로 이격되어 실장되고, 제2 패키지 기판과 상기 제2 패키지 기판 상에 실장된 컨트롤러 칩을 포함하는 제2 패키지;를 포함하며,
    상기 제2 패키지는, 복수의 행과 복수의 열을 이루어지며 각각 하나의 신호가 배치될 수 있는 셀들로 이루어지는 패키지 볼 맵에 대응되는 연결 패드들이 각각 일면에 배치되며, 상기 패키지 볼 맵은,
    상기 패키지 볼 맵의 복수의 셀 중 적어도 일부의 셀에 배치되는 데이터 신호인 제1 신호들, 커맨드 또는 어드레스 신호인 제2 신호들 및 접지 신호인 제3 신호들;을 포함하고,
    상기 제1 신호들이 배치된 제1 셀들 각각과 상기 제2 신호들이 배치된 제2 셀들 각각의 사이에는 상기 제3 신호들이 배치된 제3 셀들 중 적어도 하나 배치되고,
    상기 제3 셀들은 상기 제1 셀들 각각을 둘러싸며,
    상기 제2 패키지는, 상기 연결 패드들 중 각각의 상기 제1 신호들에 대응되는 제1 연결 패드들, 상기 제2 신호들에 대응되는 제2 연결 패드들, 상기 제3 신호들에 대응되는 제3 연결 패드들을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제2 연결 패드들은, 상기 제1 연결 패드들과 이격되도록, 상기 제2 패키지의 일면에 배치되고, 및
    상기 제3 연결 패드들이 상기 제1 연결 패드들과 인접하여 배열되도록 상기 제2 패키지의 일면에 배치에 배치되는 것을 특징으로 하는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 패키지 볼 맵은,
    일 수평 방향으로 연장된 복수의 열 중 적어도 하나의 열에는,
    상기 제1 신호가 배치되고, 상기 제2 신호는 배치되지 않는 것을 특징으로 하는 반도체 패키지.
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