KR20240019360A - 차폐형 게이트 반도체소자 구조 제조 방법 및 차폐형 게이트 반도체소자 구조 - Google Patents

차폐형 게이트 반도체소자 구조 제조 방법 및 차폐형 게이트 반도체소자 구조 Download PDF

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슈앙선 러
정이 허
리보 장
싱민 우
칭원 위엔
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윌 세미컨덕터 컴퍼니., 리미티드. 상하이
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Abstract

본 출원 실시예는 차폐형 게이트 반도체소자 구조 제조 방법 및 차폐형 게이트 반도체소자 구조를 제공한다. 소스전극 다결정 실리콘 증착에서 게이트전극 다결정 실리콘 산화까지의 공정 사이에 다음 단계: 에칭을 통해 셀영역 트렌치 내의 상부 공간 및 반도체 재료층 표면에 위치한 제1 산화층, 제2 산화층 및 트렌치 사이의 일부 반도체 재료층을 제거하는 단계; 소스전극 인출영역 트렌치 내의 잔여 게이트전극 다결정 실리콘의 두께가 사전설정된 두께에 도달할 때까지 에칭을 통해 게이트전극 다결정 실리콘을 제거하는 단계; 소스전극 인출영역 트렌치 내에 게이트전극 다결정 실리콘이 잔류되지 않을 때까지 선택적으로 에칭을 통해 소스전극 인출영역 트렌치 내에 위치한 잔여 게이트전극 다결정 실리콘을 제거하고, 이어서 포토레지스트를 제거하는 단계를 추가하며, 본 출원 실시예는 소스전극 인출영역 트렌치 내의 게이트전극 다결정 실리콘이 완전히 제거될 때까지 에칭을 통해 게이트전극 다결정 실리콘을 에칭함으로써 소스전극 인출영역 게이트전극 다결정 실리콘이 소스전극 인출영역 트렌치 측벽에 잔류되는 문제를 피할 수 있어 게이트전극과 소스전극의 단락 위험을 피하고, 수율 및 신뢰성을 향상시킨다.

Description

차폐형 게이트 반도체소자 구조 제조 방법 및 차폐형 게이트 반도체소자 구조
본 출원의 각 실시예는 집적회로 공정기술 분야에 속하며, 특히 차폐형 게이트 반도체소자 구조 제조 방법 및 차폐형 게이트 반도체소자 구조에 관한 것이다.
전력 MOSFET의 도통저항과 부유용량은 서로 모순되는 파라미터로, 도통저항을 감소시키기 위해서는 반드시 실리콘 웨이퍼의 면적을 증가시켜야 하는데, 실리콘 웨이퍼의 면적을 증가시키면 부유용량이 증가되기 때문에 일정한 면적의 실리콘 웨이퍼에 대해 새로운 공정기술을 채용해야만 부유용량을 감소시킬 수 있다. 차폐기술 차폐형 게이트 반도체소자(Shield Gate Trench MOSFET)는 도통저항과 부유용량 간의 모순을 잘 해결하였다.
게이트전극 구조 외에, 기타 부분은 표준적인 Trench 공정을 채용한 전력 MOSFET로, 게이트전극이 위아래 두 부분으로 분할되고, 아랫부분은 일부 특수한 재료로 차폐되고, 아랫부분은 내부에서 윗부분 게이트전극과 상호 연결되고, 아랫부분 게이트전극의 차폐층은 소스전극에 연결되어 드레인전극과 게이트전극의 부유밀러용량을 감소시키고, 스위칭 과정에서 밀러 플랫폼의 지속시간을 최대한 감소시켜 스위칭 손실을 낮춘다. 동시에, 이러한 구조는 내부 전기장의 형태를 개변하여 종래의 삼각형 전기장을 더 압축된 사다리꼴 전기장으로 변경시키기 때문에 에피텍셜층의 두께를 가일층 감소시키고, 도통저항을 낮추고, 열저항을 감소시킨다.
그러나 차폐형 게이트 반도체소자 소자의 특수성에 따라 트렌치는 반드시 깊게 에칭해야 되고, 아울러 트렌치 바닥부의 산화층 두께도 비교적 두꺼워야 한다. 소자의 전압이 높을수록 트렌치의 깊이가 더 깊고 트렌치 바닥부의 산화층 두께가 더 두꺼우며, 이로 인해 깊은 트렌치 내에 열산화층을 성장시키는 과정에서 트렌치 바닥부에 도달하는 산소원자의 수량이 표면보다 적어 트렌치 바닥부에 가까울수록 산화층의 두께는 더 얇아지고, 또 트렌치 바닥부 결정체 방향의 차이로 인해 바닥부 모서리 부위의 산화층이 더 얇아진다. 이리하여 트렌치 사이의 반도체 재료 상부의 산화층 두께와 트렌치 모서리 부위의 산화층 두께에 큰 차이가 있게 되어 제품 설계와 후속의 공정에 비교적 큰 어려움을 준다.
전술한 기술적 문제를 해결하기 위해, 도 1에 도시된 바와 같이, 종래기술에서 트렌치 바닥부의 산화층에는 먼저 열산화로 제1 산화층을 성장시키고, 그 다음 한 층의 제2 산화층을 증착하는 방법을 채용하여 이 문제를 해결한다. 그러나 두꺼운 산화층의 두께가 사전설정된 두께를 초과하고, 총 산화층에서 제2 산화층이 차지하는 두께가 클수록 두꺼운 산화층 에칭시 소스전극 다결정 실리콘 인출영역의 산화층도 함께 에칭되고, 소스전극 인출영역의 트렌치 측벽에 피트가 생성되고, 게이트전극 다결정 실리콘 증착시 게이트전극 다결정 실리콘이 피트에 유입되고, 후속 공정에서 피트 내의 게이트전극 다결정 실리콘을 완전히 제거할 수 없어 게이트전극과 소스전극의 단락 위험이 더 커지고, 수율 위험 관리가 불가능해진다.
본 출원 실시예는 종래기술의 기술적 문제를 부분적으로 해결하거나 완화하기 위해, 본 출원 실시예는 차폐형 게이트 반도체소자 구조 제조 방법 및 차폐형 게이트 반도체소자 구조를 제공한다.
본 출원 실시예에서 종래기술의 기술적 문제를 부분적으로 해결하거나 완화하기 위해 채용하는 일 기술적 솔루션은, 본 출원 실시예에서 차폐형 게이트 반도체소자 제조 방법을 제공하는 것이며, 상기 방법은,
셀영역 트렌치와 소스전극 인출영역 트렌치의 내표면에 외측에서 내측으로 순차적으로 제2 산화층 및 제1 산화층을 형성하는 단계;
셀영역 트렌치와 소스전극 인출영역 트렌치에서 제2 산화층에 의해 둘러싸여 형성된 공간에 각각 소스전극 다결정 실리콘을 증착하는 단계;
에칭을 통해 반도체 재료층 표면의 소스전극 다결정 실리콘을 제거하고, 선택적으로 에칭을 통해 셀영역 트렌치 상부 공간에 위치한 일부 소스전극 다결정 실리콘을 제거하는 단계;
에칭을 통해 반도체 재료층 표면, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 제1 산화층 및 제2 산화층을 제거하는 단계;
에칭을 통해 트렌치 사이의 반도체 재료층, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 일부 소스전극 다결정 실리콘을 제거하는 단계;
반도체 재료층 상표면, 셀영역 트렌치 노출 표면, 소스전극 인출영역 트렌치 노출 표면, 소스전극 다결정 실리콘 노출 표면에 각각 제3 산화층을 형성하고, 이어서 제3 산화층을 제거하는 단계;
반도체 재료층 상표면, 셀영역 트렌치 노출 표면, 소스전극 인출영역 트렌치 노출 표면, 소스전극 다결정 실리콘 노출 표면에 각각 제4 산화층을 형성하는 단계;
셀영역 트렌치 및 소스전극 인출영역 트렌치 내에 게이트전극 다결정 실리콘을 증착하는 단계;
에칭을 통해 반도체 재료층 표면의 게이트전극 다결정 실리콘을 제거하고, 소스전극 인출영역 트렌치 내에 게이트전극 다결정 실리콘이 잔류되지 않을 때까지 선택적으로 에칭을 통해 소스전극 인출영역 트렌치 내에 위치한 게이트전극 다결정 실리콘을 제거하는 단계를 포함한다.
본 출원의 일 바람직한 실시예로서, 제1 산화층은 열성장법을 통해 형성되고, 제2 산화층은 화학기상성장법을 통해 형성된다.
본 출원의 일 바람직한 실시예로서, 제1 산화층과 제2 산화층의 총 두께는 1000A-8000A 사이에 있고, 제1 산화층 두께와 제2 산화층 두께의 비율은 0.2~1.8 사이에 있다.
본 출원의 일 바람직한 실시예로서, 제1 산화층의 에칭률은 제2 산화층의 에칭률보다 작다.
본 출원의 일 바람직한 실시예로서, 상기 에칭을 통해 반도체 재료층 표면, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 제1 산화층 및 제2 산화층을 제거하는 단계 이후에, 셀영역 트렌치 내의 잔여 소스전극 다결정 실리콘의 상단과 해당 셀영역 트렌치 내의 제2 산화층 상단 바닥부의 높이차는 5000A~15000A 사이에 있고, 소스전극 인출영역 트렌치 내의 잔여 소스전극 다결정 실리콘 상단과 해당 소스전극 인출영역 트렌치 내의 제2 산화층 상단 바닥부의 높이차는 3000A~12000A에 있다.
본 출원의 일 바람직한 실시예로서, 상기 에칭을 통해 트렌치 사이의 반도체 재료층, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 일부 소스전극 다결정 실리콘을 제거하는 단계 이후에, 셀영역 트렌치 내의 잔여 소스전극 다결정 실리콘 상부와 제2 산화층 상단 바닥부의 높이차는 500A~1500A 사이에 있고, 소스전극 인출영역 트렌치 내의 잔여 소스전극 다결정 실리콘 상부에서 제2 산화층 상단 바닥부까지의 높이차는 0A~1000A 사이에 있다.
본 출원의 일 바람직한 실시예로서, 에칭을 통해 제거되는 트렌치 사이의 반도체 재료층의 두께는 3000A~10000A 사이에 있다.
본 출원의 일 바람직한 실시예로서, 950℃~1100℃ 온도에서 200A~1000A 두께의 제3 산화층을 성장시키고, 950℃~1100℃ 온도에서 200A~1200A 두께의 제4 산화층을 성장시킨다.
종래기술에 비해, 본 출원 실시예는 차폐형 게이트 반도체소자 구조의 제조 방법을 제공하며, 이는 소스전극 다결정 실리콘 증착에서 게이트전극 다결정 실리콘 산화까지의 공정 사이에 다음 단계: 에칭을 통해 반도체 재료층 표면, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 제1 산화층 및 제2 산화층을 제거하는 단계; 에칭을 통해 트렌치 사이의 반도체 재료층, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 일부 소스전극 다결정 실리콘을 제거하는 단계; 반도체 재료층 상표면, 셀영역 트렌치 노출 표면, 소스전극 인출영역 트렌치 노출 표면, 소스전극 다결정 실리콘 노출 표면에 각각 제3 산화층을 형성하고, 이어서 제3 산화층을 제거하는 단계; 반도체 재료층 상표면, 셀영역 트렌치 노출 표면, 소스전극 인출영역 트렌치 노출 표면, 소스전극 다결정 실리콘 노출 표면에 각각 제4 산화층을 형성하는 단계; 셀영역 트렌치 및 소스전극 인출영역 트렌치 내에 게이트전극 다결정 실리콘을 증착하는 단계; 에칭을 통해 반도체 재료층 표면의 게이트전극 다결정 실리콘을 제거하고, 소스전극 인출영역 트렌치 내에 게이트전극 다결정 실리콘이 잔류되지 않을 때까지 선택적으로 에칭을 통해 소스전극 인출영역 트렌치 내에 위치한 게이트전극 다결정 실리콘을 제거하는 단계를 추가한다. 본 출원 실시예는 소스전극 인출영역 트렌치 내의 게이트전극 다결정 실리콘이 완전히 제거될 때까지 게이트전극 다결정 실리콘을 에칭함으로써, 소스전극 인출영역 게이트전극 다결정 실리콘이 소스전극 인출영역 트렌치 측벽에 잔류되는 문제를 피할 수 있어 게이트전극과 소스전극의 단락 위험을 피하고, 수율 및 신뢰성을 향상시킨다.
제2 양상에서, 본 출원 실시예는 전술한 제조 방법으로 제조되는 차폐형 게이트 반도체소자 구조를 더 제공함에 있어서, 상기 구조는,
아랫부분 내표면에 외측에서 내측으로 순차적으로 제2 산화층 및 제1 산화층이 설치되어 있고, 윗부분 내표면에 제4 산화층이 설치되어 있고, 제2 산화층에 의해 둘러싸여 형성된 공간 내에 소스전극 다결정 실리콘이 설치되어 있고, 제4 산화층에 의해 둘러싸여 형성된 공간 내에 게이트전극 다결정 실리콘이 설치되어 있고, 소스전극 다결정 실리콘의 상단 표면에 제4 산화층이 설치되어 있고, 게이트전극 다결정 실리콘이 소스전극 다결정 실리콘의 상단 표면을 복개하는 셀영역 트렌치;
내표면에 제1 산화층 및 제2 산화층이 설치되어 있고 제2 산화층에 의해 둘러싸여 형성된 공간에 소스전극 다결정 실리콘이 설치되어 있고, 소스전극 다결정 실리콘의 상단 표면에 제4 산화층이 설치되어 있는 소스전극 인출영역 트렌치를 포함하되,
여기서, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 제2 산화층 상단은 제1 산화층 상단보다 낮다.
본 출원의 일 바람직한 실시예로서, 제1 산화층과 제2 산화층의 총 두께는 1000A-8000A 사이에 있다.
본 출원의 일 바람직한 실시예로서, 제4 산화층의 두께는 200A~1200A 사이에 있다.
종래기술에 비해, 제2 양상에서 제공한 차폐형 게이트 반도체소자 구조와 제1 양상에서 제공한 차폐형 게이트 반도체소자 구조 제조 방법의 유익한 효과는 동일하므로 여기서는 상세한 설명을 생략한다.
여기에서 설명된 첨부 도면은 본 출원의 이해를 돕기 위해 사용되고, 본 출원의 일부를 구성하며, 본 출원의 예시적인 실시예 및 그 설명은 본 출원을 설명하기 위해 사용되고, 본 출원에 대한 부당한 제한을 구성하지 않는다. 다음은 첨부 도면을 참조하여 제한적이 아닌 예시적인 방식으로 본 출원의 일부 구체적인 실시예를 상세하게 설명한다. 첨부 도면에서는 동일한 부호로 동일하거나 유사한 부품 또는 부분을 표시하였으며, 본 분야의 기술자는 이러한 첨부 도면이 반드시 비례에 따라 그려진 것은 아니라는 점을 이해해야 한다.
도 1은 종래기술의 제조 공정을 통해 제조된 차폐형 게이트 반도체소자의 구조 개략도이다.
도 2는 본 출원 실시예에 따른 차폐형 게이트 반도체소자의 제조 방법의 흐름도이다.
도 3-12는 본 출원 실시예에 따른 각 공정 흐름 단계에 대응하는 구조 개략도이다.
도 13은 본 출원 실시예에 따른 차폐형 게이트 반도체소자 구조를 포함하는 소자의 구조 개략도이다.
당업자가 본 출원의 솔루션에 대해 보다 잘 이해할 수 있도록 아래는 본 출원 실시예의 첨부 도면에 결부하여 본 출원 실시예에서의 기술적 솔루션에 대하여 명확하고 온전하게 소개하도록 한다. 물론, 여기서 개시되는 실시예는 본 출원의 일부 실시예일 뿐 전부 실시예가 아니다. 본 분야의 일반 기술자가 본 출원의 실시예를 기반으로 창의적인 노력 없이 얻은 다른 모든 실시예는 모두 본 출원의 보호 범위에 속해야 한다.
도 1에 도시된 바와 같이, 도 1은 종래기술의 제조 공정을 통해 제조된 차폐형 게이트 반도체소자 구조이며, 도 1에 도시된 차폐형 게이트 반도체소자 구조의 구체적인 제조 방법은 다음 단계들을 포함한다.
단계 S01: 먼저 에피텍셜층에 포토에칭으로 다수의 셀영역 트렌치 및 소스전극 인출영역 트렌치를 형성하고, 이어서 셀영역 트렌치 및 소스전극 인출영역 트렌치 내표면에 외측에서 내측으로 순차적으로 제2 산화층 및 제1 산화층을 형성한다.
단계 S02: 셀영역 트렌치 및 소스전극 인출영역 트렌치에 소스전극 다결정 실리콘을 증착하고, 이어서 반도체 재료층 표면에 소스전극 다결정 실리콘이 잔류되지 않을 때까지 반도체 재료층 표면의 소스전극 다결정 실리콘에 대해 1차 에칭을 수행하고, 셀영역 소스전극 다결정 실리콘에 대해 포토에칭을 수행하여 포토레지스트를 제거한다.
단계 S03: 에칭을 통해 반도체 재료층 표면, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 제1 산화층 및 제2 산화층을 제거한다.
단계 S04: 반도체 재료층 상표면, 셀영역 트렌치 노출 표면, 소스전극 인출영역 트렌치 노출 표면, 소스전극 다결정 실리콘 노출 표면에 각각 제3 산화층을 형성하고, 이어서 제3 산화층을 제거한다.
단계 S05: 반도체 재료층 상표면, 셀영역 트렌치 노출 표면, 소스전극 인출영역 트렌치 노출 표면, 소스전극 다결정 실리콘 노출 표면에 각각 제4 산화층을 형성한다.
단계 S06: 셀영역 트렌치 및 소스전극 인출영역 트렌치 내에 게이트전극 다결정 실리콘을 증착한다.
단계 S07: 반도체 재료층 표면의 게이트전극 다결정 실리콘에 대해 에칭을 수행한다.
전술한 공정 흐름으로부터 알 수 있다시피, 차폐형 게이트 반도체소자에는 셀영역이 있을 뿐만 아니라 소스전극 인출영역도 있으며, 제1 산화층과 제2 산화층의 총 두께가 1000A를 초과하고, 총 두께에서 제2 산화층이 차지하는 두께가 큰 경우, 제2 산화층의 에칭률이 비교적 빠르기 때문에 제1 산화층 및 제2 산화층에 대해 에칭을 수행할 때 소스전극 인출영역의 제1 산화층 및 제2 산화층도 함께 에칭되기 때문에 소스전극 인출영역의 트렌치 측벽에 피트(21)가 생성되고, 게이트전극 다결정 실리콘 증착시 피트(21)에 유입되고, 후속 공정에서 피트(21) 내의 게이트전극 다결정 실리콘을 완전히 제거할 수 없기 때문에 게이트전극과 소스전극의 단락 위험이 더 높고, 나아가 차폐형 게이트 반도체소자의 수율 위험 관리가 불가능해짐과 동시에 신뢰성 위험이 불가피해지는 문제가 발생하게 된다.
도 2에 도시된 바와 같이, 도 2는 본 출원 실시예에 따른 차폐형 게이트 반도체소자 구조 제조 방법이며, 상기 방법은 다음 단계들을 포함한다.
단계 S21: 셀영역 트렌치와 소스전극 인출영역 트렌치의 내표면에 각각 외측에서 내측으로 순차적으로 제2 산화층 및 제1 산화층을 형성한다.
단계 S22: 셀영역 트렌치와 소스전극 인출영역 트렌치에서 제2 산화층에 의해 둘러싸여 형성된 공간에 각각 소스전극 다결정 실리콘을 증착한다.
단계 S23: 에칭을 통해 반도체 재료층 표면의 소스전극 다결정 실리콘을 제거하고, 선택적으로 에칭을 통해 셀영역 트렌치 상부 공간에 위치한 일부 소스전극 다결정 실리콘을 제거한다.
단계 S24: 에칭을 통해 반도체 재료층 표면, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 제1 산화층 및 제2 산화층을 제거한다.
단계 S25: 에칭을 통해 트렌치 사이의 반도체 재료층, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 일부 소스전극 다결정 실리콘을 제거한다.
단계 S26: 반도체 재료층 상표면, 셀영역 트렌치 노출 표면, 소스전극 인출영역 트렌치 노출 표면, 소스전극 다결정 실리콘 노출 표면에 각각 제3 산화층을 형성하고, 이어서 제3 산화층을 제거한다.
단계 S27: 반도체 재료층 상표면, 셀영역 트렌치 노출 표면, 소스전극 인출영역 트렌치 노출 표면, 소스전극 다결정 실리콘 노출 표면에 각각 제4 산화층을 형성한다.
단계 S28: 셀영역 트렌치 및 소스전극 인출영역 트렌치 내에 게이트전극 다결정 실리콘을 증착한다.
단계 S29: 에칭을 통해 반도체 재료층 표면의 게이트전극 다결정 실리콘을 제거하고, 소스전극 인출영역 트렌치 내에 게이트전극 다결정 실리콘이 잔류되지 않을 때까지 선택적으로 에칭을 통해 소스전극 인출영역 트렌치 내에 위치한 게이트전극 다결정 실리콘을 제거한다.
도 2 및 도 3을 참조하면, 반도체층(33)에 셀영역 트렌치(32) 및 소스전극 인출영역 트렌치(31)를 형성하는 공정은 본 분야의 기술자들에 대해 비교적 익숙한 공정이므로 여기서는 상세한 설명을 생략하며, 반도체 재료층은 기판(33) 또는 에피텍셜층(33)일 수 있고, 직접 반도체층(33)에 포토에칭을 수행하여 셀영역 트렌치(32) 및 소스전극 인출영역 트렌치(31)를 형성한 후, 열성장 공정을 통해 셀영역 트렌치(32) 및 소스전극 인출영역 트렌치(31)의 내표면에 먼저 한 층의 제1 산화층(35)을 형성하고, 이어서 다시 화학기상성장 공정을 통해 제1 산화층(35)의 외표면에 한 층의 제2 산화층(34)을 형성하며, 여기서 제1 산화층(35) 및 제2 산화층(34)은 두꺼운 산화층으로 지칭되고, 제1 산화층(35)과 제2 산화층(34)의 총 두께는 1000A-8000A 사이에 있고, 제1 산화층(35) 두께와 제2 산화층(34) 두께의 비율은 0.2~1.8 사이에 있으며, 일반적으로 셀영역 트렌치(32) 수량은 모두 소스전극 인출영역 트렌치(31)보다 많다.
도 2, 도 4 및 도 5를 참조하면, 셀영역 트렌치(32) 및 소스전극 인출영역 트렌치(31)에서 제2 산화층(34)으로 둘러싸여 형성된 공간에 각각 대응하게 소스전극 다결정 실리콘(41)을 증착하고, 이어서 소스전극 다결정 실리콘(41) 상단이 트렌치 상부보다 높지 않을 때까지 소스전극 다결정 실리콘(41)에 대해 에치 백을 수행하며, 다시 말해서 반도체층(33) 표면의 소스전극 다결정 실리콘(41)에 대해 에치 백을 수행하여 반도체층(33) 표면에 소스전극 다결정 실리콘(41)이 없도록 한다.
도 2 및 도 6을 참조하면, 소스전극 인출영역에 제2 포토레지스트(61)를 코팅하고, 셀영역 트렌치(32) 내 상부 공간의 소스전극 다결정 실리콘(41)에 대해 포토에칭을 수행하고, 일부 소스전극 다결정 실리콘(41)을 셀영역 트렌치(32) 내에 남기고, 이어서 제2 포토레지스트(61)를 제거한다.
도 2 및 도 7을 참조하면, 에칭을 통해 셀영역 트렌치(32) 및 소스전극 인출영역 트렌치(31) 내 상부 공간 및 반도체층(33) 표면의 제1 산화층(35) 및 제2 산화층(34)을 제거하며, 제1 산화층(35)의 에칭률이 제2 산화층(34)의 에칭률보다 작기 때문에, 에칭 완료 후 제1 산화층 상단이 제2 산화층(34) 상단보다 높으며, 에칭을 통해 셀영역 트렌치(32) 내의 제1 산화층(35) 및 제2 산화층(34)을 제거한 후 셀영역 트렌치(32) 내의 잔여 소스전극 다결정 실리콘(41) 상단과 해당 셀영역 트렌치(32) 내의 제2 산화층(34) 상단 바닥부의 높이차는 5000A~15000A 사이에 있고, 소스전극 인출영역 트렌치(31) 내의 잔여 소스전극 다결정 실리콘(41) 상단과 해당 소스전극 인출영역 트렌치(31) 내의 제2 산화층(34) 상단 바닥부의 높이차는 3000A~12000A에 있다.
도 1 및 도 8을 참조하면, 에칭을 통해 트렌치 사이의 반도체층(33), 셀영역 트렌치(32) 및 소스전극 인출영역 트렌치(31) 내의 일부 소스전극 다결정 실리콘을 제거하며, 셀영역 트렌치(32) 내의 소스전극 다결정 실리콘(41) 상부와 제2 산화층(34) 상단 바닥부의 높이차가 500A~1500A 사이에 있고, 소스전극 인출영역 트렌치 내의 소스전극 다결정 실리콘 상부와 제2 산화층 상단 바닥부의 높이차가 0A~1000A 사이에 있고, 트렌치 사이의 반도체층(33) 에치 백 두께는 3000A~10000A 사이에 있으며, 트렌치 사이의 반도체층(33) 에치 백 두께는 소스전극 인출영역 트렌치(31) 내의 제2 산화층(34) 바닥부와 트렌치 사이의 반도체층(33)의 높이차에 따라 결정된다.
도 2 및 도 9를 참조하면, 도 8을 기반으로 반도체층(33) 표면, 반도체층(33) 상표면, 셀영역 트렌치(32) 노출 표면, 소스전극 인출영역 트렌치(31) 노출 표면, 소스전극 다결정 실리콘(41) 노출 표면에 각각 제3 산화층(도시되지 않음)을 형성하고, 이어서 제3 산화층(도시되지 않음)을 제거하고, 제3 산화층(도시되지 않음)은 그 접촉 표면의 형태를 처리하고 접촉 표면의 순도를 향상시킬 수 있으며, 제3 산화층 두께는 200A~1000A이고, 공정 온도는 950℃~1100℃ 사이에 있다.
이어서 제3 산화층(도시되지 않음)을 제거한 후, 제3 산화층(도시되지 않음)이 있는 위치, 즉 반도체층(33) 표면, 셀영역 트렌치(32) 내표면, 소스전극 인출영역 트렌치(31) 내표면 및 소스전극 다결정 실리콘(41) 상단에 다시 한 층의 제4 산화층(91)을 형성하며, 제4 산화층(91)의 두께는 200A~1200A이고, 공정 온도는 950℃~1100℃ 사이에 있다.
도 2 및 도 10을 참조하면, 셀영역 트렌치(32)의 상부 공간 내에 게이트전극 다결정 실리콘(10)을 증착하며, 게이트전극 다결정 실리콘(10)의 증착 공정은 본 분야에 공지된 기술이므로 여기서는 상세한 설명을 생략한다.
도 2 및 도 11을 참조하면, 반도체층(33) 표면에 게이트전극 다결정 실리콘(10)이 잔류되지 않을 때까지 게이트전극 다결정 실리콘(10)에 대해 에치 백을 수행하며, 상기 소스전극 인출영역 트렌치(31) 내의 잔여 게이트전극 다결정 실리콘(93)의 두께는 0A-5000A 사이에 있다.
도 2 및 도 12를 참조하면, 도 11을 기반으로 제1 포토레지스트(12)를 코팅하고, 소스전극 인출영역 트렌치(31)의 잔여 게이트전극 다결정 실리콘(93)이 완전히 제거될 때까지 소스전극 인출영역 트렌치(31) 상부 공간의 잔여 게이트전극 다결정 실리콘(93)에 대해 포토에칭을 수행하고, 이어서 제1 포토레지스트(12)를 제거하며, 이때 소스전극 인출영역 트렌치(31)에는 잔여 게이트전극 다결정 실리콘(93)이 잔류되지 않으며, 본 출원 실시예에서는 소스전극 인출영역 트렌치 내의 게이트전극 다결정 실리콘이 완전히 제거될 때까지 게이트전극 다결정 실리콘을 에칭함으로써 소스전극 인출영역 게이트전극 다결정 실리콘이 소스전극 인출영역 트렌치 측벽에 잔류되는 문제를 피할 수 있어 게이트전극과 소스전극의 단락 위험을 피하고, 수율 및 신뢰성을 향상시킨다.
본 출원 실시예에서 전술한 공정 단계를 통해 제조된 차폐형 게이트 반도체소자 구조는 도 12에 도시된 바와 같으며, 차폐형 게이트 반도체소자 구조는,
아랫부분 내표면에 외측에서 내측으로 순차적으로 제2 산화층(34) 및 제1 산화층(35)이 설치되어 있고, 윗부분 내표면에 제4 산화층(91)이 설치되어 있고, 제2 산화층(34)에 의해 둘러싸여 형성된 공간 내에 소스전극 다결정 실리콘(41)이 설치되어 있고, 제4 산화층(91)에 의해 둘러싸여 형성된 공간 내에 게이트전극 다결정 실리콘(10)이 설치되어 있고, 소스전극 다결정 실리콘(41)의 상단 표면에 제4 산화층(91)이 설치되어 있고, 게이트전극 다결정 실리콘(10)이 소스전극 다결정 실리콘(41)의 상단 표면을 복개하는 셀영역 트렌치(32);
내표면에 제1 산화층(35) 및 제2 산화층(34)이 설치되어 있고 제2 산화층(34)에 의해 둘러싸여 형성된 공간에 소스전극 다결정 실리콘(41)이 설치되어 있고, 소스전극 다결정 실리콘(41)의 상단 표면에 제4 산화층(91)이 설치되어 있는 소스전극 인출영역 트렌치(31)를 포함하되,
여기서, 셀영역 트렌치(32) 및 소스전극 인출영역 트렌치(31) 내의 제2 산화층(34) 상단은 제1 산화층(35) 상단보다 낮고, 제1 산화층(35)과 제2 산화층(34)의 총 두께는 1000A-8000A 사이에 있고, 제4 산화층(91)의 두께는 200A~1200A 사이에 있다.
이어서, 전체 반도체층(33) 표면에 한 층의 산화층(16)을 형성하고, 순차적으로 이온주입 및 추진하여 웰(13)을 형성하고, 포토에칭을 통해 웰(13) 내에 주입영역(14)을 형성하고, 증착을 통해 유전체층(15 및 20)을 형성하고, 포토에칭을 통해 콘택홀(17 및 18)을 형성하고, 콘택홀(17 및 18)에 이온을 주입하고 활성화시키고, 이어서 콘택홀(17 및 18) 내에 여러 층의 금속을 증착하여 인출전극을 형성하고, 최종적으로 차폐형 게이트 반도체소자 구조를 구비한 소자를 형성한다.
본 출원 실시예에 따른 차폐형 게이트 반도체소자 구조는 소스전극 인출영역 게이트전극 다결정 실리콘이 소스전극 인출영역 트렌치 측벽에 잔류되는 문제를 피할 수 있어 게이트전극과 소스전극의 단락 위험을 피하고, 수율 및 신뢰성을 향상시킨다.
마지막으로, 위의 각 실시예들은 본 출원의 기술적 솔루션을 예시하기 위해 사용된 것일 뿐, 이들을 제한하지 않는다는 점에 유의해야 한다. 본 출원은 전술한 각 실시예를 참조하여 상세히 설명되었으나, 본 분야의 일반 기술자라면 전술한 각 실시예에서 설명된 기술적 솔루션은 여전히 수정될 수 있거나, 그 기술적 특징의 일부 또는 전부가 동등하게 대체될 수 있으며, 이러한 수정 또는 대체로 인해 해당 기술적 솔루션의 본질이 본 출원의 각 실시예의 기술적 솔루션의 범위를 벗어나지 않는다는 점을 이해해야 한다.

Claims (10)

  1. 차폐형 게이트 반도체소자 제조 방법에 있어서,
    셀영역 트렌치와 소스전극 인출영역 트렌치의 내표면에 각각 외측에서 내측으로 순차적으로 제2 산화층 및 제1 산화층을 형성하는 단계;
    셀영역 트렌치와 소스전극 인출영역 트렌치에서 제2 산화층에 의해 둘러싸여 형성된 공간에 각각 소스전극 다결정 실리콘을 증착하는 단계;
    에칭을 통해 반도체 재료층 표면의 소스전극 다결정 실리콘을 제거하고, 선택적으로 에칭을 통해 셀영역 트렌치 상부 공간에 위치한 일부 소스전극 다결정 실리콘을 제거하는 단계;
    에칭을 통해 반도체 재료층 표면, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 제1 산화층 및 제2 산화층을 제거하는 단계;
    에칭을 통해 트렌치 사이의 반도체 재료층, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 일부 소스전극 다결정 실리콘을 제거하는 단계;
    반도체 재료층 상표면, 셀영역 트렌치 노출 표면, 소스전극 인출영역 트렌치 노출 표면, 소스전극 다결정 실리콘 노출 표면에 각각 제3 산화층을 형성하고, 이어서 제3 산화층을 제거하는 단계;
    반도체 재료층 상표면, 셀영역 트렌치 노출 표면, 소스전극 인출영역 트렌치 노출 표면, 소스전극 다결정 실리콘 노출 표면에 각각 제4 산화층을 형성하는 단계;
    셀영역 트렌치 및 소스전극 인출영역 트렌치 내에 게이트전극 다결정 실리콘을 증착하는 단계;
    에칭을 통해 반도체 재료층 표면의 게이트전극 다결정 실리콘을 제거하고, 소스전극 인출영역 트렌치 내에 게이트전극 다결정 실리콘이 잔류되지 않을 때까지 선택적으로 에칭을 통해 소스전극 인출영역 트렌치 내에 위치한 게이트전극 다결정 실리콘을 제거하는 단계를 포함하는 것을 특징으로 하는 차폐형 게이트 반도체소자 제조 방법.
  2. 제1항에 있어서,
    제1 산화층은 열성장법을 통해 형성되고, 제2 산화층은 화학기상성장법을 통해 형성되는 것을 특징으로 하는 차폐형 게이트 반도체소자 제조 방법.
  3. 제1항에 있어서,
    제1 산화층과 제2 산화층의 총 두께는 1000A-8000A 사이에 있고, 제1 산화층 두께와 제2 산화층 두께의 비율은 0.2~1.8 사이에 있는 것을 특징으로 하는 차폐형 게이트 반도체소자 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    제1 산화층의 에칭률은 제2 산화층의 에칭률보다 작은 것을 특징으로 하는 차폐형 게이트 반도체소자 제조 방법.
  5. 제1항에 있어서,
    상기 에칭을 통해 반도체 재료층 표면, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 제1 산화층 및 제2 산화층을 제거하는 단계 이후에, 셀영역 트렌치 내의 잔여 소스전극 다결정 실리콘의 상단과 해당 셀영역 트렌치 내의 제2 산화층 상단 바닥부의 높이차는 5000A~15000A 사이에 있고, 소스전극 인출영역 트렌치 내의 잔여 소스전극 다결정 실리콘 상단과 해당 소스전극 인출영역 트렌치 내의 제2 산화층 상단 바닥부의 높이차는 3000A~12000A에 있는 것을 특징으로 하는 차폐형 게이트 반도체소자 제조 방법.
  6. 제1항에 있어서,
    상기 에칭을 통해 트렌치 사이의 반도체 재료층, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 일부 소스전극 다결정 실리콘을 제거하는 단계 이후에, 셀영역 트렌치 내의 잔여 소스전극 다결정 실리콘 상부와 제2 산화층 상단 바닥부의 높이차는 500A~1500A 사이에 있고, 소스전극 인출영역 트렌치 내의 잔여 소스전극 다결정 실리콘 상부에서 제2 산화층 상단 바닥부까지의 높이차는 0A~1000A 사이에 있는 것을 특징으로 하는 차폐형 게이트 반도체소자 제조 방법.
  7. 제1항에 있어서,
    에칭을 통해 제거되는 트렌치 사이의 반도체 재료층의 두께는 3000A~10000A 사이에 있는 것을 특징으로 하는 차폐형 게이트 반도체소자 제조 방법.
  8. 제1항, 제5항 내지 제7항 중 어느 한 항에 있어서,
    950℃~1100℃의 온도에서 200A~1000A 두께의 제3 산화층을 성장시키고, 950℃~1100℃ 온도에서 200A~1200A 두께의 제4 산화층을 성장시키는 것을 특징으로 하는 차폐형 게이트 반도체소자 제조 방법.
  9. 차폐형 게이트 반도체소자 구조에 있어서,
    제1항 내지 제8항 중 어느 한 항에 의한 제조 방법으로 제조되며,
    아랫부분 내표면에 외측에서 내측으로 순차적으로 제2 산화층 및 제1 산화층이 설치되어 있고, 윗부분 내표면에 제4 산화층이 설치되어 있고, 제2 산화층에 의해 둘러싸여 형성된 공간 내에 소스전극 다결정 실리콘이 설치되어 있고, 제4 산화층에 의해 둘러싸여 형성된 공간 내에 게이트전극 다결정 실리콘이 설치되어 있고, 소스전극 다결정 실리콘의 상단 표면에 제4 산화층이 설치되어 있고, 게이트전극 다결정 실리콘이 소스전극 다결정 실리콘의 상단 표면을 복개하는 셀영역 트렌치;
    내표면에 제1 산화층 및 제2 산화층이 설치되어 있고 제2 산화층에 의해 둘러싸여 형성된 공간에 소스전극 다결정 실리콘이 설치되어 있고, 소스전극 다결정 실리콘의 상단 표면에 제4 산화층이 설치되어 있는 소스전극 인출영역 트렌치를 포함하되,
    여기서, 셀영역 트렌치 및 소스전극 인출영역 트렌치 내의 제2 산화층 상단은 제1 산화층 상단보다 낮은 것을 특징으로 하는 차폐형 게이트 반도체소자 구조.
  10. 제9항에 있어서,
    제1 산화층과 제2 산화층의 총 두께는 1000A-8000A 사이에 있는 것을 특징으로 하는 차폐형 게이트 반도체소자 구조.
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