KR20240013065A - 리드프레임 없는 쿼드 플랫 노리드(qfn) 패키지와 직접접촉 상호연결 빌드업 구조 및 이를 제조하는 방법 - Google Patents

리드프레임 없는 쿼드 플랫 노리드(qfn) 패키지와 직접접촉 상호연결 빌드업 구조 및 이를 제조하는 방법 Download PDF

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KR20240013065A
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KR
South Korea
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conductive
layer
sealant
forming
package
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Application number
KR1020230094269A
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English (en)
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로빈 데이비스
폴 알. 호프만
클리포드 샌드스트롬
티모시 엘. 올슨
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데카 테크놀로지 유에스에이 인코포레이티드
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Abstract

리드프레임 없는 쿼드 플랫 노리드(QFN), 듀얼 플랫 노리드 (DFN) 또는 소윤곽 노리드(SON) 패키지를 위한 방법 및 관련 구조를 개시한다. 반도체 칩을 임시 캐리어 상에 상향으로 위치시키고, 반도체 칩, 활성층, 및 도전 스텀프들 둘레에 제1 밀봉재 층을 적층하며, 평면 상에 도전층 및 도전 접점들을 형성하고, 제1 밀봉재 층, 도전층, 및 도전 접점들 상에 밀봉재를 적층하며, 밀봉재 층 상에 개구들을 갖는 감광층을 형성하고, 상기 개구들 내에 도전 패드들을 형성하며, 도전 패드들 상에 납땜 가능한 급속 시스템(SMS)을 형성하거나 유기 납땜성 보존제(OSP)를 도포하고, 칩 둘레의 밀봉재를 관통하여 절단함으로써 패키지의 윤곽을 형성한다.

Description

리드프레임 없는 쿼드 플랫 노리드(QFN) 패키지와 직접 접촉 상호연결 빌드업 구조 및 이를 제조하는 방법{QUAD FLAT NO-LEAD (QFN) PACKAGE WITHOUT LEADFRAME AND DIRECT CONTACT INTERCONNECT BUILD-UP STRUCTURE AND METHOD FOR MAKING THE SAME}
본 출원은 2022년 7월 21일자로 출원된 Davis et al.에 대한 “리드프레임 없는 쿼드 플랫 노리드(QFN) 패키지 및 캡처 패드 없는 직접 접촉 산호연결 빌드업 구조와 이를 제조하는 방법(Quad Flat No-Lead (QFN) Package Without Leadframe and Direct Contact Interconnect Build-up Structure Without Capture Pads and Method for Making the Same)”라는 명칭의 미국 가출원 제63/391315호에 대해 출원일을 포함한 (우선권) 효익을 주장하는 바, 그 내용은 본 명세서에 참조로서 포함된다.
본 발명은 리드프레임 없이 몰딩된(molded) 직접 접촉(direct contact) 상호연결(interconnect) 빌드업 구조(build-up structure)들을 갖는 쿼드 플랫 노리드(quad flat no-lead; QFN), 듀얼 플랫 노리드(dual flat no-lead; DFN) 또는 소윤곽 노리드(small-outline no-lead; SON) 반도체 패키징(semiconductor packaging)에 관한 것이다.
반도체 소자(semiconductor devices), 패키지(packages), 기판(substrates), 및 인터포저(interposers)는 현대의 전자 제품들에서 일반적으로 발견된다. 반도체 소자의 제조는 컴포넌트들의 다단계 빌드업을 포함한다. 종래의 상호연결 구조들은 교번하는 유전층 및 도전층들이다. 개구(opening) 또는 바이아(via)가 유전층에 생성되어 한 층으로부터 다른 층으로의 도전을 가능하게 한다. 도전층들 상에는, 바이아(via)들에 대해 제조에서의 불일치들을 교정하기 위해 캡처 패드(capture pad)들이 요구된다. 라우팅 밀도(routing density)의 한계 때문에 이와 같은 종래의 캡처 패드의 사용은 콤팩트한 구조를 제조할 능력에 영향을 미친다. 또한, 전통적인 제조 공정들은 노출된 리드프레임이 패키징의 측면에서 종단하는 결과가 되는 리드프레임의 사용을 포함한다.
본 발명의 실시 예는 리드프레임 없는 쿼드 플랫 노리드(QFN) 패키지와 직접 접촉 상호연결 빌드업 구조 및 이를 제조하는 방법을 제공한다.
반도체 제조를 위한 응용을 포함하여 개선된 패키지들에 대한 기회가 존재한다. 본 명세서의 국면(aspect)들은 리드프레임이 없는 쿼드 플랫 노리드(quad flat no-lead; QFN), 듀얼 플랫 노리드(dual flat no-lead; DFN) 또는 소윤곽 노리드(small-outline no-lead; SON) 반도체 패키지를 제조하는 방법에 관한 것으로, 상기 방법은 각각 반도체 칩의 활성층(active layer) 상에 도전 스텀프(conductive stump)들을 포함하는 적어도 2개의 반도체 칩들을 임시 캐리어 상에 상향(face-up)으로 위치시키는 단계, 반도체 칩의 4개의 측면 둘레와, 반도체 칩의 활성층 상과, 도전 스텀프들 둘레에 단일한 단계로 제1 밀봉재 층(encapsulant layer)을 적층하는 단계, 반도체 칩의 활성층 상의 밀봉재(encapsulant)를 평탄화(planarizing)하여 도전 스텀프들의 노출된 단부들과 노출된 밀봉재 표면을 포함하는 평면을 생성하는 단계, 상기 평면 상에 제1 도전층과 제1 수직 도전 접점(vertical conductive contact)들을 형성하고 반도체 칩의 도전 스탬프들과 전기적으로 연결되도록 구성하는 단계, 제1 밀봉재 층, 제1 도전층, 및 제1 수직 도전 접점들 상에 제2 밀봉재 2층을 적층하는 단계, 제2 밀봉재 층 상에 제1 감광층(photoresist)을 형성하되 제1 감광층은 제1 수직 도전 접점들 상의 제1 감광층을 관통하여 형성된 개구(opening)들을 구비하는 단계, 개구들 내에 랜드 패드(land pad) 또는 범프(bump) 형태의 도전 패드(conductive pad)들을 형성한 다음 제1 감광층을 제거하는 단계, 제2 밀봉재 층 상에 제2 감광층을 형성하되 제2 감광층은 도전 패드들 상의 제2 감광층을 관통하여 형성된 도전 패드 개구들을 구비하는 단계, 도전 패드들 상에 납땜 가능한 금속 시스템(solderable metal system; SMS)을 형성하거나 유기 납땜성 보존제(organic solderability preservative; OSP)를 도포하여 도전 패드들의 적어도 일부 상의 산화에 저항하게 하는 단계, 및 칩 둘레의 밀봉재를 관통하여 절단함으로써 패키지의 윤곽(outline)을 형성하는 단계를 포함한다.
특정 실시 예들은 하나 이상의 다음 특징들을 포함할 수 있다. SMS는 니켈(Ni) 층, 은(Ag) 층, 팔라듐(Pd) 층, 주석(Sn) 층, 및 금(Au) 층 중의 적어도 하나를 포함하는 도전 소재의 단일 층 또는 복수 소재 층의 빌드업으로 구성된다. SMS는 전기 도금(electroplating), 무전해 도금(electroless plating), 침지 도금(immersion plating), 물리적 기상 증착(physical vapor deposition; PVD), 및 화학적 기상 증착(chemical vapor deposition; CVD) 중의 하나 이상에 의한 도전 패드들 상의 도전 소재의 층으로 형성된다. 도전 패드들의 형성 단계는 적어도 제1 도전층과 도전 패드들 사이에 끼워진(locked) 제2 밀봉재 층을 포함하도록 도전 패드를 형성하는 단계를 포함한다. 제1 도전층의 형성 단계는 밀봉재 표면 상에 바로 재분배층(redistribution layer)을 형성하는 단계를 포함하고, 제1 도전층 상에 제2 밀봉재 층을 적층하는 단계는 재분배층 상에 바로 제2 밀봉재 층을 적층하는 단계를 포함하며, 밀봉재 표면과 제2 밀봉재 층은 동일한 종류의 밀봉재이다. 플랙(flag), 장착 패드(mounting pad), 식별 마크(identifying mark), 정렬 마크(alignment mark), 또는 다른 도전 구조들이 반도체 칩 상과 제2 밀봉재 층 상에 형성된다. 도전 패드는 최상층 밀봉재 층의 표면 가장자리 너머로 연장된다. 도전 패드의 가장자리 또는 측부가 결과적인 QFN, DFN 또는 SON 패키지 가장자리로부터 인입(inset)되도록 밀봉재를 관통하여 절단한다. 제1 밀봉재 층 및 제2 밀봉재 층 중의 적어도 하나의 밀봉재는 폴리머 소재가 아니고 몰드 콤파운드(mold compound), 폴리이미드, 또는 복합 소재를 포함한다. 도전 패드들 둘레의 제2 감광층에 개구들을 형성하는 단계에서, 개구들은 각각 개구에 대한 도전 패드와 제2 감광층의 가장자리 간에 편심(offset)을 포함한다. 노출된 구리 없는 QFN, DFN 또는 SON 패키지를 형성한다. 패키지의 주위(perimeter)에 노출된 구리가 없는 QFN, DFN 또는 SON 패키지를 형성한다. QFN, DFN 또는 SON 패키지에 관통 몰드 포스트(through mold post) 및 양면 회로 트레이스(double-sided circuit trace) 중의 적어도 하나를 형성한다. 제1 밀봉재 층 상에 추가적인 도전 스텀프들을 형성한다.
본 발명의 국면들은 리드프레임 없는 쿼드 플랫 노리드(QFN), 듀얼 플랫 노리드(DFN) 또는 소윤곽 노리드(SON) 패키지를 제조하는 방법에 관한 것으로, 상기 방법은 임시 캐리어 상에 상향으로 반도체 칩을 위치시키되 반도체 칩이 반도체 칩의 활성층 상에 도전 스텀프들을 구비하는 단계, 반도체 칩의 4개의 측면 둘레와, 반도체 칩의 활성층 상과, 도전 스텀프들의 측벽들의 적어도 일부 둘레에 단일한 단계로 밀봉재를 적층하는 단계, 밀봉재와 도전 스텀프들의 표면을 평탄화하는 단계, 밀봉재 상에 도전 트레이스들을 형성하는 단계, 밀봉재 상에 랜드 패드 또는 범프 형태의 도전 패드들을 형성하는 단계, 및 도전 패드들 상에 납땜 가능한 금속 시스템(SMS)을 형성하거나 유기 납땜성 보존제(OSP)를 도포하여 도전 패드들의 적어도 일부 상의 산화에 저항하게 하는 단계를 포함한다.
특정 실시 예들은 하나 이상의 다음 특징들을 포함할 수 있다. SMS는 전기 도금, 무전해 도금, 침지 도금, 물리적 기상 증착(PVD), 및 화학적 기상 증착(CVD) 중의 하나 이상에 의한 도전 패드들 상의 도전 소재의 층으로 형성된다. 밀봉재 상에 도전 트레이스들을 형성하는 단계는 밀봉재 표면 상에 바로 재분배층을 형성하는 단계를 포함하고, 재분배층 상에 바로 밀봉재를 적층하는 단계를 더 포함하며, 단일한 단계로 적층된 밀봉재와 재분배층 상에 바로 적층된 밀봉재는 동일한 종류의 밀봉재이다. 각각의 도전 패드는 적어도 2개의 도전 소재 층들 사이에 끼워진(locked) 적어도 1개의 밀봉재 층을 포함한다. 각각의 도전 패드는 적어도 3개의 도전 소재 층들 사이에 끼워진(interlocked) 적어도 2개의 밀봉재 층들을 포함한다. SMS는 니켈(Ni) 층, 은(ag) 층, 팔라듐(Pd) 층, 주석(Sn) 층, 및 금(Au) 층 중의 적어도 하나를 포함하는 도전 소재의 단일 층 또는 복수 소재 층의 빌드업으로 형성된다. 반도체 칩 상과 제2 밀봉재 층 상에 플랙, 장착 패드, 식별 마크, 정렬 마크, 또는 다른 도전 구조를 형성한다. 도전 패드는 최종 밀봉재의 표면 너머로 연장된다. 도전 패드의 가장자리 또는 측부가 결과적인 QFN 또는 SON 패키지 가장자리에서 인입되도록 밀봉재를 관통하여 절단한다. 도전 패드들 둘레의 제2 감광층에 개구들을 형성하되, 개구들은 도전 패드들과 제2 감광층의 가장자리 간의 편심을 포함한다. 노출된 구리가 없는 QFN, DFN 또는 SON 패키지를 형성한다. 패키지의 주변에 노출된 구리가 없는 QFN, DFN 또는 SON 패키지를 형성한다. 밀봉재의 표면 상에 추가적인 도전 스텀프들을 형성한다. QFN, DFN 또는 SON 패키지에 관통 몰드 포스트 또는 양면 회로 트레이스 중의 적어도 하나를 형성한다. QFN 또는 SON 패키지는 땜납 볼(solder ball)들을 포함하지 않는다. 반도체 칩의 활성면(active surface) 상에 복수의 더미 열전도 스텀프(dummy thermal conductive stump)들을 형성하고 더미 열전도 스텀프들을 QFN, DFN 또는 SON 패키지 상의 열 소산 층(thermally dissipative layer)과 열적으로 결합한다.
이상의 것들 및 다른 국면, 특징, 응용, 및 이점들은 본 명세서와 도면, 및 청구항들로부터 당업계에 통상의 기술을 가진 자들에게 자명할 것이다. 특별히 주기하지 않는 한, 본 명세서와 청구항들의 단어와 문구들은 관련 업계에 통상의 기술을 가진 자들에 대한 평범하고, 일상적이며 관용적인 의미가 주어질 것을 의도한 것이다. 본 발명자들은 원한다면 이들이 그 자체의 사전 편찬자가 될 수 있음을 잘 알고 있다. 본 발명자들은 그 자체의 사전 편찬자로서 명확히 달리 표현하지 않은 한 명세서와 청구항들에 평범하고 일상적인 의미만을 사용하도록 명시적으로 선택한 다음, 그 용어의 ‘특별한’ 정의를 명시적으로 규정하고 이것이 평범하고 일상적인 의미와 어떻게 다른 지 설명하였다. ‘특별한’ 정의를 적용할 의도의 명확한 표명이 없으면, 명세서와 청구항들의 해석에 단순하고 평범하며 일상적인 의미가 적용되어야 한다는 것이 본 발명자들의 의도 및 희망이다.
본 발명자들은 또한 영문 문법의 일반 규칙들을 잘 알고 있다. 이에 따라 명사, 용어, 또는 문구가 어떤 방식으로 더 특징화, 규정, 또는 좁혀지면, 이러한 명사, 용어, 또는 문구들은 영문 문법의 일반 규칙들에 따라 추가적인 형용사, 서술 용어, 또는 수식어들을 명시적으로 포함할 것이다. 이러한 형용사, 서술 용어, 또는 수식어들의 사용이 없으면, 이러한 명사, 용어, 또는 문구들에는 위에 규정된 응용 업계에 통상의 기술을 가진 자에 대한 평범하고 일상적인 영어의 의미가 주어질 것을 의도한 것이다.
또한, 본 발명자들은 미국 특허법 제112조(f)의 특별 조항의 기준과 응용을 충분히 알고 있다. 이에 따라, 상세한 설명 또는 도면의 간단한 설명 또는 청구항들에서 “기능(function),” “수단(means)” 또는 “단계(step)”라는 단어들의 사용은 어떻게든 미국특허법 제112조(f)의 특별 조항을 원용하려는 희망을 표시하는 것이 아니라 발명을 정의하기 위한 것이다. 반면, 발명을 정의하기 위해 미국 특허법 제112조(f)의 조항을 원용한다면, 청구항들은 “~를 위한 수단(means for)” 또는 “~를 위한 단계(step for)”의 정확한 문구들을 구체적이고 명시적으로 표명할 것이고, 또한 이러한 문구들 내에 그 기능을 지원하는 어떤 구조, 소재, 또는 행위 없이 “기능(function)”이라는 단어를 기재할 것이다(즉, [기능(function] 삽입]의 기능을 수행하는 수단(means)을 기술할 것이다.”). 이에 따라, 청구항들이 “…기능을 수행하는 수단(means for performing the function of ….)“ 또는 “… 기능을 수행하는 단계(step for performing the function of …)”을 기재했을 때라도 그 청구항들이 그 수단 또는 단계를 지원하거나 기재된 기능을 수행하는 어떤 구조, 소재, 또는 행위 역시 기재하고 있다면, 이는 본 발명자들이 미국 특허법 제112조(f)의 조항들을 원용하지 않을 명확한 의도이다. 뿐만 아니라, 청구된 국면들을 정의하기 위해 미국 특허법 제112조(f)의 조항들이 원용되더라도, 이 국면들을 바람직한 실시 예들에 기재된 특정한 구조, 소재, 또는 행위들에만 한정할 의도가 아니며, 추가적으로 청구된 기능을 수행하는 이 명세서의 대체적인 실시 예 또는 형태들에 기재된 대로의 모든 구조, 소재, 또는 행위들, 또는 청구된 기능을 수행하기 위한 잘 알려진 현재의 또는 후에 개발된 동등한 구조, 소재, 또는 행위들을 포함하려 의도한 것이다.
이상의 것들 및 다른 국면, 특징, 및 이점들은 명세서, 도면, 및 청구항들로부터 당업계에 통상의 기술을 가진 자에게 자명할 것이다.
본 발명의 실시 예에 따르면, 리드프레임 없는 쿼드 플랫 노리드(QFN) 패키지와 직접 접촉 상호연결 빌드업 구조 및 이를 제조하는 방법이 제공될 수 있다.
이하에 구현 예들이 첨부된 도면들을 참조하여 설명될 것인데, 도면에서 유사한 도면 부호들은 유사한 구성요소들을 표시한다.
도 1a는 리드프레임 및 타이바(tie bar) 단부들을 갖는 종래 QFN 패키지의 사시도이다.
도 1b는 도 1a의 QFN 패키지의 확대도이다.
도 1c는 리드프레임, 타이바 단부, 및 채널을 갖는 종래 QFN 패키지의 사시도이다.
도 1d는 도 1c의 QFN 패키지의 확대도이다.
도 1e는 리드프레임의 도면이다.
도 1f는 리드프레임을 사용하는 반도체 패키지의 사시도이다.
도 2a는 복수의 반도체 다이 또는 컴포넌트(component)들을 갖는 베이스 기판 소재를 갖는 반도체 웨이퍼의 평면도이다.
도 2b는 반도체 다이를 임시 캐리어 상에 상향으로 위치시키는 단계를 보여주는 도면이다.
도 2c는 단면 2C에서의 도 2b의 중심의 확대도이다.
도 2d는 반도체 다이 둘레에 밀봉재를 적층하는 단계를 도시한다.
도 2e는 반도체의 활성층 상의 밀봉재를 평탄화하는 단계를 도시한다.
도 2f는 밀봉재 상에 감광층을 적층하는 단계와 제1 수직 도전 접점들을 갖는 도전층을 적층하는 단계를 도시한다.
도 2g는 제1 수직 도전 접점 둘레의 밀봉재를 갖는 도 2f의 패키지 빌드업 공정의 확대도이다.
도 2h는 밀봉재 상의 제1 감광층의 적층 단계를 도시하는 도 2g와 유사한 확대도이다.
도 2i는 제1 감광층 개구 내에 도전 패드의 적층 단계를 도시하는 도 2g와 유사한 확대도이다.
도 2j는 제1 감광층의 제거 단계를 도시하는 도 2g와 유사한 확대도이다.
도 2k는 밀봉재 상에 제2 감광층을 형성하는 단계를 도시하는 도 2g와 유사한 확대도이다.
도 2l은 도전 패드의 적어도 일부 상의 납땜 가능한 금속 시스템(SMS)를 도시하는 도 2g와 유사한 확대도이다.
도 2m은 제2 감광층의 제거 단계와 패키지들의 분할 단계를 도시하는 도 2g와 유사한 확대도이다.
도 3a는 분할된 패키지의 사시도이다.
도 3b는 도 3a의 분할된 패키지의 제1 단면 3B의 사시도이다.
도 3c는 도 3a의 분할된 패키지의 제2 단면 3C의 사시도이다.
도 4a는 납땜 조인트(solder joint)가 검사될 수 없는 예를 도시한다.
도 4b는 납땜 조인트가 검사될 수 있는 예를 도시한다.
도 5a 내지 5e는 리드프레임 없는 QFN, DFN 또는 SON 패키지를 형성하는 방법의 순서도이다.
도 6a는 관통 몰드 포스트(TMP)를 갖는 QFN 패키지의 단면 사시도이다.
도 6b는 TMV들과 패키지에 장착된 소자들과 추가적 패드들을 갖는 QFN 패키지의 단면 사시도이다.
도 6c는 추가적 패드들에 장착된 반도체 소자를 갖는 도 6b의 QFN 패키지의 단면 사시도이다.
도 6d는 TMC들과 함께 서로 적층되고 인쇄회로기판(PCB)에 장착된 QFN, DFN 또는 SON 패키지의 측단면도이다.
도 6e는 나란히 위치한 동일한 패키지 내의 복수의 칩들을 포함하는 멀티칩 QFN, DFN 또는 SON 패키지를 도시한다.
도 6f는 서로 위아래에 위치한 동일한 패키지 내의 복수의 칩들을 포함하는 멀티칩 QFN, DFN 또는 SON 패키지를 도시한다.
도 7a는 더미 열전도 스텀프들을 보이는 QFN, DFN 또는 SON 패키지의 단면도이다.
도 7b는 더 밀도 높은 다이 패드(thicker die pad)를 갖는, 도 7a의 것과 유사한 QFN, DFN 또는 SON 패키지의 단면도이다.
도 7c는 2개의 폴리이미드 층들이 형성된 QFN, DFN 또는 SON 패키지의 대안적인 실시 예의 단면도이다.
도 7d는 도 7c의 것과 유사하지만 1개의 폴리이미드 층을 갖는 QFN, DFN 또는 SON 패키지의 단면도이다.
도 8a는 PCB에 장착된 QFN, DFN 또는 SON 패키지의 측단면도이다.
도 8b는 단면 8B로 식별되는 도 8a의 일부의 확대도이다.
도 8c는 풋(foot)이 없는 SMS를 구비하는 도 8b의 도전 패드의 코너의 확대도이다.
도 8d는 풋을 갖는 SMS를 구비하는 도 8b의 도전 패드의 코너의 확대도이다.
도 9a는 평탄화된 밀봉재 면 및 도전 스텀프들을 도시한다.
도 9b는 도 9a의 패키지의 분할 전의 2개의 인접 패키지들의 가장자리들을 도시한다.
도 9c는 도 9b의 패키징의 부분을 통한 제1 소우 절단(saw cutting)을 도시한다.
도 9d는 도 9c의 구조 상에 적층된 SMS를 도시한다.
도 9e는 도 9d의 패키지들을 완전히 분할하는 제2 소우(saw)를 도시한다.
도 9f는 도 9e의 분할된 패키지를 도시한다.
본 발명과, 그 국면들, 및 구현 예들은 특정한 패키지 종류, 소재 종류, 또는 다른 시스템 컴포넌트 (구현)예들, 또는 이 명세서에 개시된 방법으로 한정되지 않는다. 반도체 웨이퍼 제조 및 패키징에 관련된 업계에 알려진 많은 추가적 컴포넌트들, 제조 및 조립 과정들이 본 발명으로부터의 특정한 구현 예들과 사용되도록 고려되었다. 이에 따라, 예를 들어 특정한 구현 예들이 개시되더라도, 이러한 구현 예들 및 구현 컴포넌트들은 이러한 시스템 및 구현 예, 컴포넌트들의 의도된 작동에 부합한다고 당업계에 알려진 어떤 컴포넌트, 모델, 종류, 소재, 버전(version), 양(quantity)들 등을 포함할 수 있다.
본 발명은 도면들을 참조한 이하의 설명에서 하나 이상의 국면 또는 실시 예들을 포함하는데, 도면들에서 유사한 도면부호는 동일 또는 유사한 요소들을 나타낸다. 당업계에 통상의 기술을 갖는 자라면 본 설명이 첨부된 청구항들로 정의되는 발명의 개념과 범위 내에 포함될 수 있는 대안, 변경, 등가물들과, 이하의 명세서 및 도면들로 지원되는 그 등가물들을 포괄하고자 의도한 것임을 이해할 것이다. 본 설명에는 본 발명에 대한 완전한 이해를 제공하기 위해 특정한 구성, 조성 및 공정들 등의 여러 가지 구체적 상세들이 규정될 것이다. 다른 경우들에서, 잘 알려진 공정 및 제조 기법들은 본 명세서를 불필요하게 모호하게 하지 않도록 설명되지 않았다. 또한, 도면들에 도시된 여러 실시 예들은 예시적인 것으로서 반드시 축척대로 도시된 것은 아니다.
"예시적(exemplary)," "예(example)"라는 단어 또는 그 다양한 변형들은 본 명세서에서 예(example, instance, 또는 illustration)로 기능한다는 것을 의미한다. 본 명세서에서 "예시적(exemplary)" 또는 "예(example)"로 서술된 어떤 국면 또는 설계는 반드시 다른 국면 또는 설계들에 대해 선호되거나 유용한 것으로 해석되어야 하는 것은 아니다. 또한, 예들은 명확성 및 이해의 목적만으로 제공된 것이며 본 발명의 해당 부분의 주제를 어떤 방식으로건 한정 또는 제한할 것을 의도한 것이 아니다. 다양한 범위의 무수한 추가적 또는 대체적 예들이 표현될 수 있지만 간결성을 위해 생략되었음을 이해해야 할 것이다.
본 발명은 리드프레임이 없고 몰딩된(molded) 직접 접촉 상호연결 빌드업 구조를 갖는 쿼드 플랫 노리드(quad flat no-lead; QFN), 듀얼 플랫 노리드(dual flat no-lead; DFN) 또는 소윤곽 노리드(small-outline no-lead; SON) 패키지와, 이를 제조하는 방법에 관한 것이다. QFN, DFN 또는 SON는 작은 크기와, 낮은 원가, 및 매우 우수한 성능을 제공하는 소형 집적회로(IC) 패키지이다. 도 1A는 5mm의 측면 길이(side lengths)를 갖는 종래의 QFN 패키지(500)를 도시한다. 당업계에서 통상의 기술을 가진 자는 QFN, DFN 및 SON 패키지 구조에 익숙하다.
QFN, DFN 및 SON 패키지 등의 노리드 패키지는 인쇄회로기판(PCB) 또는 다른 기판의 표면에 표면 장착 기술을 사용하여 물리적 및 전기적으로 연결되는데, 이에 따라 IC를 PCB 또는 다른 기판에 결합한다. 도 1A과 확대도인 도 1B의 종래 QFN 패키지에 도시된 표면 장착 기술에서, 랜드 패드(land pad; 502)들이 패키지(500)의 상면(504)과 패키지(500)의 측변(side edge; 506)들 상에 노출된다. 특히, 패키지들의 분할(singulation) 동안 바(bar; 508)로 지칭되는 리드프레임의 일부가 측변(506)을 따라 절단되어 노출된다. 또한, 패키지(500)가 분할 동안 절단될 때, 랜드 패드들이 패키지(500)의 측변(506)까지 연장되므로, 소우(saw)는, 소우가 랜드 패드(503)들의 가장자리를 따라 절단되는 동안의 소우 열(heat) 및 회전(rotation)으로 유발되는, 랜드 패드(502)들로부터 연장되는 버어(burr; 510)를 생성한다. X-, Y- 및 Z 평면들로 각각 연장되는 이와 같은 버어 생성(burring)은 QFN 분할의 알려진 문제로 이들을 저감시키는 고가의 공정 수단 또는 이들을 제거하는 추가적 처리를 요구한다.
도 1C와 확대도인 도 1D는 일부 종래의 패키지(520)들에서는, 전통적 QFN, DFN 또는 SON 패키지의 “납땜 가능한 측면(wettable flank)” 또는 납땜 가능한 수직면(wettable vertical surface)이 랜드 패드(522)의 측부(side)를 따라 연장된다. 이와 같은 납땜 가능한 측면은 패키지를 부분적으로 관통하고 랜드 패드(522)를 관통하여 채널(524) 또는 랜드 패드(522)의 노출된 주위 면(periphery surface; 521)들 위의 패키지의 주위(perimeter)의 둘레에 추가적 측변(additional edge)을 생성하는 소잉(sawing)에 의해 형성된다. 이는 패키지가 보드(board)에 장착된 후 땜납 필렛(solder fillet)(도시 안됨)들이 품질 검사를 위해 자동 광학 검사기(Automated Optical Inspection; AOI)를 통해 보이도록 이동할 수 있게 한다. AOI는 땜납이 채널(524) 내 또는 랜드 패드(522) 상에 노출될 때를 관찰함으로써 랜드 패드(522)와 땜납 간에 양호한 전기 연결이 형성되었는지 식별하는 것을 보조한다. 결국 QFN, DFN 및 SON 패키지들은 절단된 랜드 패드(510, 521)들을 통해 그리고 절단된 리드프레임(508)을 통해 외부, 특히 패키지의 둘레와 표면 상에 노출된 구리를 포함한다. 노출된 구리는 산화되기 쉬운데, 이는 노출면(521) 상에 측벽 납땜 부착(sidewall solder wetting)을 어렵게 하므로 바람직하지 못하다.
QFN, DFN 및 SON 패키지들은 금속 리드프레임 기판으로 제작한 거의 칩 크기의(near chip-scale) 플라스틱으로 밀봉한 패키지이다. 도 1E는 IC들 또는 반도체 칩들이 장착될 수 있는 리드프레임(526)의 비제한적 예를 도시한다. 리드프레임(526)은 칩으로부터 외부로 인출되는 금속 도선(metal conductor)들을 통해 칩에 그리고 칩으로부터(to and from the chip) 신호와 전력을 전송(carry)하는 리드(lead)들을 생성하는, 리드프레임 기반 칩 패키지 내부의 금속 구조이다. QFN, DFN 및 SON 패키지들은 (도 1 A 내지 D에 보인 바와 같이) 패키지의 몸체 너머로 연장되는 리드들을 사용하는 대신 패키지 측변(506) 상에 주위(perimeter) 랜드 패드(502, 522)를 구비하여 PCB에 전기적 연결을 제공한다. 분할 이전의 패키징 동안, QFN, DFN 및 SON 패키지들은 리드프레임 상에서 인접 패키지들과 연결된 띠 형태(strip form)이다. 이는 또한 이들이 도전성 리드프레임을 통해 전기적으로 상호연결된다는 것을 의미한다. 패키지들은 이후에 패키지들 간을 절단함으로써 분리된다(isolated or separated). 종래의 QFN, DFN 및 SON 패키지들에서는, 개별 패키징된(packaged) 반도체 칩들의 전기적 시험이 가능하도록 시험 전에 각 유닛을 전기적으로 분리하는 부분적 소잉(partial sawing)이 요구된다.
반면, 도 1F는 종래의 리드프레임 패키지(530)의 금속 리드(534)들에 와이어 본딩된(wirebonded) 칩을 갖는 칩 패키지(530)의 절개도를 도시하는데, 여기서는 리드(534)가 몰딩된 플라스틱 밀봉재(536)를 통해 연장되어 플라스틱 패키지의 몸체의 측변으로 연장되어 칩 패키지(530)의 PCB에 대한 장착(mounting) 또는 납땜(soldering)을 촉진한다. (도 1A 내지 1D에 도시된 바와 같은) QFN, DFN 및 SON 패키지들은 밀봉재의 범위(footprint) 또는 몸체 너머로 연장되는 리드들 대신에 밀봉재의 범위 내의 랜드 그리드 배열(land grid array; LGA) 패드 또는 다른 랜드 패드들을 포함할 수 있다. QFN, DFN 및 SON 패키지들은 또한 도 1A 및 1C의 위에 도시된 바와 같이 노출된 열전도 패드(thermally conductive pad), 다이 패드(die pad), 또는 플랙(flag; 512)을 포함하여 IC 밖으로의 (이것이 부착된 PCB 또는 기판으로의) 열전달을 향상시킨다. 플랙(512)은 이에 열적으로 결합된 구조에 대한 패키지의 열소산 점(heat dissipation point)을 제공한다.
본 발명은 리드프레임이 없고 몰딩된 직접 접촉 상호연결 빌드업 구조를 갖는 QFN, DFN 및 SON 패키지에 관한 것이다. 몰딩된 직접 접촉 상호연결 빌드업 구조의 예는 MDxTM이라는 상표 또는 상호로 알려져 있다. 몰딩된 직접 접촉 상호연결 빌드업 구조(및 이를 제조 및 사용하는 방법)는 본 명세서에 전체로서 참조로 포함된 미국 가출원 제63/347,516호에서 논의되고 있다. 몰딩된 직접 접촉 상호연결 빌드업 구조는: (i) 매우 낮은 접촉 저항을 생성하는 대면적 칩 접합 패드 상호연결, (ii) 트레이스 등 빌드업 층들 간의 캡처 패드들의 제거, (iii) 몰드 콤파운드를 대신 사용하여 빌드업 층들에서 폴리이미드 및 다른 폴리머를 제거함으로써 원가 절감, 및 (iv) 20 마이크로미터 이하의 접합 피치(bond pitch) 등 초고밀도 연결의 촉진을 구비하거나 제공할 수 있다.
전술한 이점들의 적어도 일부는 (어댑티브 패터닝(adaptive patterning; 커스텀 설계 및 리소그래피(custom design and lithography)) 등의) 유닛 특징적 패터닝(unit specific patterning)과 전면(frontside) 빌드업 상호연결 구조 등의 빌드업 상호연결 구조의 사용으로 적어도 부분적으로 달성될 수 있는데, 이는 또한 “AP”로 지칭되는 “Adaptive Patterning”이라는 상표로도 알려져 있다. 유닛 특징적 패터닝은: (i) 반도체 칩에 고속 칩 부착이 가능하도록, AP가 고밀도 상호연결들의 몰딩된 직접 접촉 상호연결 빌드업 구조와의 정렬을 보장할 것이다. 어댑티브 패터닝은 또한 본 명세서에서 매우 낮은 접촉 저항을 위해 칩 접합 패드(chip bond pad)들에 정확하게 정렬된 대면적 연결들을 제조할 능력을 포함하는 QFN, DFN 및 SON 패키지를 제조하는 공정을 개시하는 데 사용될 수 있다.
도 2A는 구조적 지지를 위해 실리콘(silicon), 게르마늄(germanium), 갈륨 비화물(gallium arsenide), 인화인듐(indium phosphide), 질화규소(silicon nitride), 또는 탄화규소(silicon carbide) 등을 포함하지만 이에 한정되지 않는 베이스 기판 소재(12)를 갖는 반도체 웨이퍼 또는 네이티브 웨이퍼(native wafer; 10)의 평면도를 도시한다. 전술한 바와 같이, 비활성, 칩 간(inter-chip) 웨이퍼 영역 또는 소우 스트리트(saw street; 16)로 분리된 복수의 반도체 칩(14) 또는 컴포넌트들이 웨이퍼(10) 상에 형성될 수 있다. 소우 스트리트(16)는 반도체 웨이퍼(10)를 개별 반도체 칩(14)으로 분할하는 절단 영역을 제공할 수 있다. 다른 예들에서, 집적수동소자(integrated passive device; IPD)들, 브리지 칩(bridge chip)들, 또는 매립 소자가 될 다른 적절한 소자들 역시 유리, 세라믹, 또는 다른 적절한 소재로 구성되어 후속 공정에 대한 구조적 지지를 제공하는 기판(8) 상에 형성될 수 있다.
각각의 반도체 칩(14)은 배면(backside or back surface)과 배면 반대측의 활성층(active layer)을 구비할 수 있다. 활성층은 하나 이상의 회로들 또는 능동 소자로 구현되는 어떤 종류의 이산 컴포넌트들, 또는 도전층들만, 및 칩 내 또는 그 위의 유전층들을 포함하여, 반도체 칩의 전기 설계와 기능에 따라 전기적으로 상호연결될 수 있다. 예를 들어, 회로는 하나 이상의 트랜지스터, 다이오드, 또는 활성층 내에 형성되는 다른 회로 소자들을 포함하여 DSP, ASIC, 메모리, 또는 다른 신호 처리 회로 등의 아날로그 회로 또는 디지털 회로를 구현할 수 있지만 이에 한정되는 것은 아니다. 반도체 칩은 RF 신호 처리, 디지털 전력선 제어 또는 다른 기능들을 위한 인덕터, 캐패시터, 및 레지스터 등의 IPD들 역시 포함할 수 있다. 반도체 칩(14)은 활성 소자들 간의 브리지 칩 또는 다른 전기 기능을 위한 사용 등 도전 배선 층(conductive routing layer) 및 관련 유전층들만으로 구성될 수도 있다. 반도체 칩(14)은 또한 캐리어(carrier) 상에 동시에 추가되는 많은 칩들 중의 하나로 추가될 수도 있다. 반도체 칩은 또한 전기적 기능은 갖지 않지만 구조 부재로만 작용하는 더미 기판(dummy substrate)만을 포함할 수도 있다. 일부 예들에서, 칩의 양측에 연결들이 존재할 수 있다. 본 발명에 관련한 원리와 구조들은 리드프레임이 없고 직접 접촉 상호연결 빌드업을 사용하는, 개시된 QFN, DFN, 및 SON 패키지들과 호환성이 있는 기존에 알려진 기술들에도 적용될 수 있다.
도 2B는 임시 캐리어(temporary carrier; 120) 상에 상향(face-up)으로 반도체 칩(14)들을 위치시키는 단계를 도시하는데, 반도체 칩(14)들은 각각 반도체 칩의 활성층 상에 도전 스텀프(conductive stump)들을 구비한다. 도전 스텀프는 대략 수직인 측면을 갖고 높이보다 더 넓으며, 칩의 활성층 위 등 기판 폴리이미드 또는 몰드 콤파운드 위에 빌드업된 도전성 상호 연결 구조이다. 도전 스텀프는 전형적으로 필라(pillar) 또는 포스트(post)와 동일한 소재로 형성되지만 각각 그 폭보다 더 큰 높이를 갖는 필라 또는 포스트와 다른 소재로 형성될 수 있다. 도전 스텀프는 일반적으로 원통형 형태로 구성되지만, 어떤 다각형 또는 다른 형태 및 크기로 형성될 수 있다. 도전 스텀프의 다른 용도는 활성 전기 회로에 전기적으로 결합되지 않고 대신 활성 소자의 열원에 결합되어 열을 패키지의 표면 상의 다이 패드(die pad) 등의 다른 구조로 소산시키는 더미 열전도 스텀프(dummy thermal conductive stump)이다(도 7A 내지 7D 참조). 도전 스텀프의 대략 수직의 특성은 감광층의 개구(opening)들 내와 같이 앞서 현상 또는 식각된 구조에 형성된 결함(imperfection)들에서 유래하므로 도전 스텀프의 대략 수직인 측면들은 일반적으로 둥근 측면들을 갖는 땜납 볼(solder ball) 또는 밀려나온 땜납 볼(squished out solder ball)의 측면 형태와 다르다. 현상 또는 식각은 일반적으로 개구 내의 감광층을 완전하거나 균일하게 제거하지 않으므로 결함, 도전 스텀프가 적층될 대략 수직인 개구들을 형성한다. 대략 수직(측면)은 완전한 수직과 불완전한 수직의 측면들을 포함한다. 도전 스텀프는 와이어 본드 또는 땜납이 아니다.
일부 예들에서, 반도체 칩은 얇은 연마된 웨이퍼(thin ground wafer)들에 대해 약 25 μm 내지 약 150 μm, 두꺼운 연마된 웨이퍼(thick ground wafer)들에 대해 약 100 μm 내지 약 800 μm의 두께(페이지의 수직 방향으로 바닥에서 꼭대기까지)를 가질 것이다. 일부 예들에서, 임시 캐리어는 금속 캐리어, 실리콘 캐리어, 유리 캐리어, 또는 몰딩 또는 밀봉 공정에 사용되는 다른 적절한 소재로 제작된 캐리어가 될 수 있고, 몰드 콤파운드, ABF 등의 충전 에폭시 박막(film), 또는 폴리이미드 등의 다른 유전층이 자리잡거나, 경화되거나, 그 모두의 이후에 제거되어, 밀봉재가 구조적 지지를 제공하고 임시 캐리어는 처리에 더 이상 필요 없게 된다. 반도체 칩(14)들은 나란한 배치(side-by-side arrangement) 등 서로 인접하여 위치되어, 복수의 칩들이 재구성 웨이퍼(re-constituted wafer) 또는 패널 수준으로 구성되어 개별적 QFN, DFN 또는 SON 패키지들로 분할되기 전에 다양한 제조 단계들을 거치며 처리될 수 있다. 그럼으로써, 복수의 칩들은 또한 임시 캐리어 상에서 동시에 함께 처리될 수 있는데, 반도체 칩(14)의 단지 일부의 확대도만 도시되었더라도 당업계에 통상의 기술을 갖는 자(person of ordinary skill in the art; POSITA)라면 이를 이해할 것이다.
도 2C는 도 2B의 단면 표시 2E에서 취한 반도체 칩의 확대도를 도시하는데, 활성층 상에 형성되고 반도체 칩(14) 상에 정렬된 (예를 들어 구리로 구성될 수 있는) 도전 스텀프(125)들을 강조하고 있다. 모든 실시 예들에 요구되는 것은 아니지만, 본 명세서에 예시된 특정 실시 예들의 도전 스텀프(125)들은 이들이 사용될 특정한 구현 예를 위해 반도체 칩(14)의 주위(perimeter) 둘레에 보인다. 양면 테이프, 필름, 또는 적층된 소재 등의 선택적인 인터페이스 층(optional interface layer; 122)이 반도체 칩(14)들 밑에 사용되어 처리 동안 이들을 임시 캐리어(120)에 일시적으로 고정할 수 있다.
도 2B 및 2C에서 이어지는 도 2D는 임시 캐리어(120) 상에 상향으로 위치된 반도체 칩(14) 둘레와, 반도체 칩(14)의 4개의 측면 둘레와, 반도체 칩(14)의 활성층 위와, 및 도전 스텀프(125)들 둘레에 밀봉재(130)를 적층하는 단계를 도시한다. 본 명세서에 사용된 위(above), 상(on), 또는 둘레(around)는 칩(14)과 밀봉재 (130)의 직접 접촉, 또는 사이에 적층된 폴리머 또는 폴리이미드 층 등의 다른 중간 층들을 개재하는 것을 의미한다. 반도체 칩(14)의 활성층 상에 형성된 도전 스텀프(125)들은 단일한 단계에서 단일한 밀봉재, 폴리이미드, 또는 몰드 콤파운드로 둘러싸이거나(surrounded) 부분적으로 둘러싸이거나(partially encircled) 밀봉되거나 또는 몰딩되어(molded), 동일한 밀봉재, 폴리이미드, 또는 몰드 콤파운드(130)가 반도체 칩(14) 둘레에 위치한다. 밀봉재(130)는 페이스트 프린팅(paste printing), 압축 몰딩(compression molding), 트랜스퍼 몰딩(transfer molding), 액체 밀봉(liquid encapsulation), 디스펜싱(dispensing), 라미네이션(lamination), 진공 라미네이션(vacuum lamination), 스핀 코팅(spin coating), 슬릿 또는 슬롯 다이 코팅(slit or slot die coating), 또는 다른 적절한 도포(방법)를 사용하여 복수의 반도체 칩(14)들 둘레에 적층될 수 있다. 밀봉재(130)는 유기 소재, 몰드 콤파운드, 폴리이미드, ABF 등의 충전제(filler)를 갖는 에폭시 수지 또는 충전제를 갖는 에폭시아크릴레이트 등의 복합 소재를 포함하고, 화학적 기계적 평탄화(chemical mechanical planarizing; CMP) 또는 연마(grinding) 등을 통해 평탄화되기에 적절한 소재를 포함한다. 그럼으로써, 일부 예들에서 밀봉재(130)는 연마 작동이 잘 수행되지 않고 연마 휠에 달라붙을(gum-up) 수 있는 언필드(un-filled) 폴리이미드 등의 폴리머 소재가 아닐 것이다. 도 2E는 노출된 상호연결 구조(125)를 갖는 노출 평면(132)을 도시한다.
도 2E 역시 몰딩 이후에 임시 캐리어(120)가 제거될 수 있고 반도체 칩(14)의 배면(backside or back surface)이 밀봉재(130)로부터 노출될 수 있음을 보인다. 이와는 달리, 배면 라미네이트, 밀봉재, 다이 부착 필름(die attach film; DAF) 또는 다른 소재(30)가 도 2F에 보인 바와 같이 반도체 칩(14)의 배면 상에 위치될 수 있다. 이에 따라, 일부 예들에서, (폴리이미드 또는 몰드 콤파운드를 포함하는) 배면 라미네이트가 임시 이상으로 최종 제품의 일부가 되거나, 연마(grinding or polishing) 등의 후속 처리 단계에서 제거될 수 있다. 도 6A 내지 6F를 참조하면, 다른 처리 단계들이 포함되고, 그 결과 반도체 칩의 배면이 밀봉재 또는 다른 소재에 대해 노출되거나 이로 인해 밀봉될 수 있다.
도전 스텀프(125)들을 노출시키기 위한 활성층 표면 상의 밀봉재(130)의 평탄화 또는 연마는 임시 캐리어(120)의 제거 전 또는 후에 이루어질 수 있다. 전술한 바와 같이, 도 2E는 반도체 칩의 활성층 상의 밀봉재를 평탄화하여 도전 스텀프들의 노출된 단부와 평탄화된 밀봉재 면을 포함하는 평면을 생성한 이후의 반도체 칩의 일부의 확대도를 도시한다. 밀봉재의 평탄화 또는 연마는 0.5 내지 5 마이크로미터 범위 이내의 평탄도(flatness)와 1 밀리미터(mm) 길이에 걸쳐 측정한 산에서 골까지의 5 내지 500 나노미터(nm) 사이의 전체 조도 높이(total roughness height)를 산출한다. 종래의 밀봉재 연마는 더 낮은 평탄도로 이뤄질 수 있지만, 레이저, 음향, 또는 다른 비접촉 방법 등의 일체형 센서의 사용으로 더 우수한 평탄도로 결과되도록 연마를 제어할 수 있다. 일부 예들에서, 제1 도전 스텀프들은 약 50 마이크로미터(μm) 이하 또는 약 250 μm 이하의 높이로 형성된 다음, 원래 높이 미만, 특정 실시 예에서 약 4 μm 또는 1 μm 이하로 마삭될(ground down) 수 있다. 본 명세서에 사용된 “약(about)” 또는 “거의(substantially)”는 50% 차이, 40% 차이, 30% 차이, 20% 차이, 10% 차이, 또는 5% 차이 이하의 비율 차이를 의미한다.
도 2E에서 이어지는 도 2F는 평면(132) 상 등 밀봉재(130) 상이고 그것의 제1 수직 도전 접점(140)들이 감광층 개구(138) 내에 형성되는 도전층(135)을 더 구비하는 제2 밀봉재 층(134)을 보여주는 측단면도이다. 도전층(135)은 또한 감광층의 개구들을 통해 제1 수직 도전 접점(140)들을 추가하는 방법과 유사한 알려진 방법을 통해 추가된 RDL 트레이스(trace)(135)들을 갖는 재분배층(redistribution layer; RDL) 역시 포함할 수 있다. 다른 실시 예들에서, 추가적인 RDL 트레이스들은 본 명세서에 기재된 RDL의 적용과 동일 또는 수정된 방법을 사용하여 도전층(135) 위 또는 아래에 형성되는 임의 수의 추가적 도전층들에 포함될 수 있다. 각각의 제1 도전층(135) 및 제1 수직 도전 접점(140)들은 반도체 칩(14)의 도전 스텀프들과 전기적으로 결합되도록 구성될 수 있다. 또한, 제1 수직 도전 접점(140)은 도전 스텀프(140 )로 형성될 수 있다. 추가적인 도전 스텀프들은 밀봉재의 중간층 내의 구조의 어디라도 형성될 수 있다. 도전 스텀프들은 밀봉층과 함께 평탄화 또는 연마되어 밀봉재와 노출된 도전 스텀프들을 포함하는 평면 층(planar surface layer)을 생성할 수 있다. 각각의 칩(14)에 대한 각각의 제1 도전층(135) 및 제1 수직 도전 접점(140)들은 PVD, CVD, 전해 도금. 무전해 도금 공정, 또는 다른 적절한 금속 증착 공정의 하나 이상을 사용하여 형성될 수 있다. 제1 도전층(135) 및 제1 수직 도전 접점(140)은 구리(Cu), 티타늄(Ti) 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 백금(Pt), 텅스텐(W), 탄탈륨(Ta), 코발트(Co), 또는 합금을 포함하는 다른 적절한 도전성 소재의 하나 이상의 층들을 구비할 수 있다. 각각의 도전층 및 구조들이 형성됨에 따라, 추가적인 밀봉재(130) 역시 추가되어 도 2G에 도시된 바와 같이 구조들을 둘러싸게 된다.
도 2G는 RDL(135)과 도전 스텀프(140)들 둘레에 몰드 콤파운드(130)를 추가하고 또한 전술한 바와 같이 평탄화 또는 연마한 이후의, 단면 표시 2G에서 취한 도 2F의 확대도를 도시한다. 도 2G는 전체 칩 패키징 공정에 걸쳐 이뤄지는 공정의 예시이며, 다음 도면들에 도시된 섹션들의 표현으로 한정되지 않는다. 도 2G에서, 구리(Cu), 티타늄(Ti) 알루미늄(Al), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 백금(Pt), 텅스텐(W), 탄탈륨(Ta), 코발트(Co), 또는 합금을 포함하는 다른 적절한 도전성 소재 등의 도전성 금속의 시드 층(seed layer; 131)이 형성될 패키지의 전체 표면에 걸쳐 적층된다. 전기 도금 전에, 시드 층(131)은 예를 들어 감광층에 앞선 스퍼터(sputter) PVD를 통해 적층될 수 있다(도 2H 및 관련 설명 참조). 시드 층(131)은 도금 버스(plating bus)로 작용하여 도전 스텀프(140), RDL(135), 또는 패드(142)의 전기도금을 가능하게 한다.
도 2G는 반도체 칩(14)의 가장자리 너머로 연장되는, RDL 트레이스(135) 상에 형성된 구조를 강조한다. 도 2G는 시드 층(131)의 적층 전에 추가적인 도전성 소재가 트레이스, 도전 경로, 상호연결 또는 스터드(stud), 랜드 또는 LGA 패드 또는 범프로 형성된 도전 패드, (예를 들어 나선 인덕터 등의) 수동 소자, 또는 다른 원하는 구성부들(features)을 포함하는 추가적인 도전 구성부들로 형성될 수 있다. 추가적 구성부들의 일부 제한 없는 예들은 도 6A 내지 6F에 포함되어 보다 구체적으로 설명될 것이다. QFN들, DFN들 또는 SON들은 일반적으로 라우팅 패턴의 복잡성 또는 다른 선호 또는 요구에 따라 트레이스 라우팅의 1개의 층을 갖지만, 밀봉재 또는 다른 원하는 소재 등의 절연 소재와 교번하는(alternating) 트레이스의 복수의 층들 역시 사용될 수 있다.
도 2G에서 이어지는 도 2H는 평면 위 등 밀봉재(130) 및 시드 층(131) 상에 제1 감광층(136)을 형성하는 단계의 측단면도인데, 제1 감광층은 제1 수직 도전 접점(140) 위에 제1 감광층 개구(138)을 갖는다. (2개 또는 어떤 원하는 수의 도전 스터드들 등의) 도전 스터드들이 식각 및 충전되는 바이아(via)들 대신에 사용될 수 있다. 이와는 달리, 도전 스텀프(140)들이 사용될 수도 있다. 특정 실시 예들에서, 도전 스텀프들이 도전 패드 대신 사용되어(도 6E의 도전 스텀프(179)들 참조) 도 2I에 보인 바와 같이 밀봉재에 중첩되는 대신 바로 위로 연장된다. 또한, 납땜 가능한 금속 시스템(SMS)이 도전 패드(142)에 적층된 것과 유사하게 도전 스텀프의 노출면(들)에 도포될 수 있다(도 2L 및 관련 설명 참조).
도 2H에서 이어지는 도 2I는 LGA 패드 또는 범프 등의 도전 패드(142)가 제1 감광층 개구(138) 내에 형성된 것을 도시하는, 도 2H와 유사한 측단면도이다. 특정 실시 예에서, 도전 패드는 9 μm 내지 50 μm 두께의 Cu(도전 스텀프, RDL, 또는 패드들) 또는 다른 도전성 소재를 포함할 수 있다.
도 2I에서 이어지는 도 2J는 도전 패드(142)의 형성 후 제1 감광층(136)의 제거를 도시하는, 도 2I와 유사한 측단면도이다. 도 2K에 설명한 방법에 관련하여 다시 전기도금이 이뤄지므로, 제1 감광층(136)이 제거될 때 시드 층(131)이 제거되지 않는다.
도 2J에서 이어지는 도 2K는 평면 위 등 밀봉재(130) 및 시드 층(131) 상에, 도전 패드(142) 또는 스터드 위에 제2 감광층 개구(152)를 갖는 제2 감광층(150)을 형성하는 단계를 도시하는, 도 2J와 유사한 측단면도이다. 특정 실시 예들에서, 도 2K에 도시된 것과 같이, 제2 감광층 개구(152)는 도전 패드(142)의 각 측면에서(또는 주위를 따라) 2 내지 10 μm 더 큰 것과 같이 도전 패드(142)의 상면보다 더 클 수 있다. 달리 말하면, 제2 감광층(150)의 개구들은 2 내지 10 μm 또는 5 내지50 μm의 거리를 갖는 도전 패드(142)와 제2 감광층(150)의 가장자리 사이의 편심(offset)을 포함할 수 있다.
도 2K에서 이어지는 도 2L은 도전 패드(142)의 적어도 일부 상에 (전기, 무전해, 또는 침지 도금 또는 다른 적절한 공정으로) 납땜 가능한 금속 시스템(SMS)(154)을 형성하는 단계를 도시하는 도 2K와 유사한 측단면도이다. 일부 실시 예들에서, 유기 납땜성 보존제(organic solderability preservative; OSP)가 SMS 대신 또는 이에 추가하여 사용됨으로써 도전 패드(142)의 적어도 일부에 걸쳐 도전 패드(142)의 납땜성을 강화하고 산화에 저항할 수 있다. SMS(154)는 0.1 내지 0.5 μm 두께의 팔라듐(Pd) 층이 이어지는 1 내지 2 μm 두께의 니켈 층을 구비할 수 있다. Ni, Pd, 금(Au), 주석(Sn), 땜납, 은(Ag), OSP, 또는 다른 적절한 소재의 하나 이상의 층들을 포함하는 어떤 적절한 소재가 SMS(154)를 포함하여, SMS를 단일 또는 복수 소재 빌드업으로 형성한다. SMS(154)는 도전 패드(142)의 상면과 4개(또는 임의 수)의 인접 측면들 상에 형성될 수 있다. 본 명세서에 사용된 도전 패드(142)의 “측면들(sides)”은 수직, 경사, 모따기된(chamfered), 또는 다른 표면들을 포함하는 임의의 인접(adjoining or adjacent) 면이 될 수 있다. 도전 패드(142)와 SMS(154) 역시 일반적으로 밀봉재(130) 또는 몰드 콤파운드로부터 편심되거나 그 위에 형성될 수 있다. 도 2L에 도시된 바와 같이, 도전 패드(142)의 상면보다 더 큰 제2 감광층 개구 내에 SMS(154)를 형성함으로써 도전 패드(142)의 베이스 둘레에 풋(foot; 156)이 형성된다.
도 2A 내지 2M 및 3A 내지 3D에 도시된 실시 예들에 대해, SMS(154)가 도전 패드(142)의 노출된 표면들을 덮고 QFN, DFN 및 SON 패키지들이 패키징을 통해 노출되는 절단 프레임 부를 갖는 리드프레임을 포함하지 않으며 도전 패드(142)가 패키지의 측부에서 절단되어 도전 패드(142)를 노출시키지 않으므로, 완성된 패키지가 노출된 구리를 갖지 않는다. 특히, 본 방법에 따라 구성된 QFN, DFN 및 SON 패키지들은 패키지의 주위에 노출된 구리 없이 구성된다. 또한, 도전 패드(142)를 절단하지 않음으로써, 도전 패드(142) 상에 형성되는 버어(burr)의 문제가 제거되어 버어를 제거할 추가적 처리가 필요 없다.
리드프레임이 절단되어 패키지들을 다른 인접 패키지들과 분리(isolate)하기까지는 시험될 수 없던 종래의 QFN, DFN 및 SON 패키지들과 달리, 패키지의 가장자리로부터 인입된 도전 패드(142)들을 갖는 본 발명 설계의 실시 예들은 시험 전에 반도체 칩들을 분리할 필요 없이 띠 형태(strip form)로 시험될 수 있다.
도 2L에서 이어지는 도 2M은 감광층 제거 후의 SMS(154)와 도전 소재로 덮이지 않은 도 2L의 시드 층(131)의 일부를 갖는 도전 패드(142)의 측단면도이다. 본 도면에서, 개별적인 QFN, DFN 또는 SON 패키지들은 소우(160)를 사용하는 소잉 공정, 또는 레이저 또는 스코링(scoring)을 포함하는 다른 적절한 공정으로 서로 분할된다. 도 2M에 도시된 바와 같이, 분할 날(singulation edge)은 더 양호한 절단을 위해 후술할 바와 같이 도전 패드(142) 및 SMS(154) 양자로부터 편심될 수 있다.
도 3A는 패키지(170)의 표면에 노출된, SMS(154)를 갖거나 갖지 않는 도전 패드(142)를 도시하는 QFN 패키지(170)의 단면도이다. 최종 패키지(170)는 반도체 소자들과 본 명세서에서 전술한 구조 둘레에 포함된 일반적인 패키징 소재를 갖는 비반도체 컴포넌트들을 포함한다. 도 3B는 도 3A의 단면 3B의 확대도이다. 도 3C는 RDL 트레이스들과 도전 패드(142)들을 강조하는 도 3A의 단면 3C의 확대도이다. 본 실시 예에서, 도전 패드(142)가 분할 절단선으로부터 인입(inset)으로 형성되었으므로, 최종 패키지(170)의 일부 실시 예들에서 상면(174) 및 저면(176) 이외의 도전 패드(142)의 어느 부분도 패키지(170)의 측면(172)으로 노출되지 않는다는 것을 주목한다.
도 4A 내지 4B는 인쇄회로기판에 접합할 때 반도체 패키지의 납땜 조인트를 위한 AOI 시도들의 2개의 예를 도시한다. 도 4A는 밀봉재에 매립된 도전 패드를 갖고, 분할 동안 관통 소잉된(sawn through) 후 밀봉재의 가장자리에 도전 패드를 갖는 전통적 QFN 패키지의 땜납 조인트를 검사하려는 시도를 도시한다. 소잉된 수직 가장자리는 노출된(bare) 구리(Cu)를 포함하여 땜납이 붙지(wet) 않는다. 이에 따라, AOI가 땜납 볼의 가장자리를 시각적으로 검사하여 충분한 품질을 갖는지 여부를 판단할 수 없다. 결과적으로, 검사가 신뢰성이 낮고 수행 원가가 높다. 도 4B는 도전 패드가 본 발명에 개시된 실시 예들을 따라 구성된 경우 땜납 조인트의 검사하려는 시도를 도시한다. 도전 패드가 패키지의 측부에 인접(패키지 가장자리와 도전 패드의 가장자리 또는 측부 간에 1 μm 이상의 편심)하고, 납땜 가능한(wettable) 수직면을 포함하므로, 땜납이 패키지의 가장자리에 형성되어 패키지의 가장자리 너머로 연장됨으로써 AOI를 사용하여 보이게 된다.
도 5A 내지 5E는 리드프레임 없이 QFN, DFN 또는 SON을 구성하는 공정 개관, 흐름, 또는 방법을 도시한다. 도 5A는 투입 웨이퍼 및 CU 스터드 단계(phase)를 도시하는데, 그 국면들은 본 명세서의 도 2A 내지 2C를 참조할 수 있다. 도 5B는 패널화(panelization) 단계를 도시하는데, 그 국면들은 본 명세서의 도 2D 내지 2E를 참조할 수 있다. 도 5C는 빌드업 단계를 도시하는데, 그 국면들은 본 명세서의 도 2F 내지 2I를 참조할 수 있다. 도 5D는 도전 패드 빌드업 단계를 도시하는데, 그 국면들은 본 명세서의 도 2J 내지 2O를 참조할 수 있다. 도 5E는 시험 및 마감 단계를 도시하는데, 그 국면들은 본 명세서의 도 2P 내지 3C를 참조할 수 있다.
도 6A 내지 6F는 본 명세서에 논의된 공정들에 따라 형성된, 전술한 바와 유사하게 리드프레임 없는 QFN들의 여러 도면들을 도시한다. 각각의 도면은 본 발명에 관련하여 설명 및 도시한 기술 및 공정들이 반도체 패키징에 사용되도록 어떻게 다른 여러 기술들과 조합될 수 있는지를 도시한다. 당업계에 통상의 기술을 가진 자라면 본 명세서에 제공된 개시 내용에 기반하여 어떻게 아래 개시 내용을 전술한 공정들과 조합할지 이해할 것이다.
도면들이 QFN 패키지들을 도시하고 있지만, 본 명세서에 개시된 기술과 공정들은 DFN 및 SON 패키지에도 사용될 수 있다. 도 6A는 패키지의 중심을 통한 단면을 갖는 QFN 패키지(180)의 실시 예의 사시도이다. QFN 패키지(180)는 패키지의 제1 면 상의 도전 패드로부터 패키지(170)의 반대측으로 연장되어 패키지, 수동 소자들, 또는 양자를 통한 수직 상호연결을 제공하는 적어도 하나의 관통 몰드 포스트(through mold post; TMP)(172)를 포함한다. 일부 예들에서, 본 패키지의 랜드 라우팅/레이아웃은 와이어본딩을 사용하는 종래의 QFN, DFN 또는 SON의 거울상(mirror image)이 될 수 있다. 원한다면, 그 차이를 경감시키도록 추가적 라우팅이 사용될 수 있을 것이다.
도 6B는 패키지의 중심을 통한 단면을 갖는 QFN 패키지(182)의 실시 예의 사시도이다. QFN 패키지(182)는 패키지(182)의 상부에 장착 또는 결합된 수동 또는 다른 소자들과, 거기에 장착될 추가적인 소자 또는 패키지들에 대한 패드들을 포함한다. 패드들은 특정 실시 예들에서 반도체 칩으로부터 연장되어 직접 또는 RDL을 통해 전기적 연결되는 도전 스텀프들로 구성될 수 있다(도 6E 참조).
도 6C는 패키지의 중심을 관통하는 단면을 갖는 도 6B의 QFN 패키지(182)의 실시 예의 사시도를 도시한다. 그러나, 도 6C는 패키지(182)의 상부 상의 패드들에 장착된 반도체 소자(190)를 포함한다.
도 6D는 서로 위아래로 적층되어(stacked) 인쇄회로기판(PCB) 상에 장착된 QFN, DFN 또는 SON 패키지(184)를 도시한다. TMP(172)들이 칩 패키지(184) 내에 형성되어 칩 패키지(184)들과 PCB 간의 신호들을 전송한다(conduct).
도 6E는 동일한 패키지(186) 내에 복수의 반도체 칩들을 포함하는 멀티칩(multi-chip) QFN, DFN 또는 SON 패키지(186)를 도시한다. 하나 이상의 도전 트레이스(192)들이 패키지에 대한 빌드업 트레이스들을 형성하는 동안 형성되어 반도체 칩들 간에 신호를 전송할 수 있다. 또한, 더미 열전도 스텀프(dummy thermal conductive stump)(178)들이 반도체 칩(14)의 활성면 상에 형성된다. 더미 열전도 스텀프(178)들은 본 명세서에 논의되는 다른 도전 스텀프들과 유사하게 형성된 빌트업 구조(built-up structure)들로, 반도체 칩(14)과 QFN, DFN 또는 SON 패키지 상의 열소산 다이 패드(512) 간에 열적으로 결합된다. 활성면 상에 형성된 도전 패드(178)는 또한 반도체 칩(14)의 회로에 전기적으로 연결되어 반도체 칩(14)과 다이 패드(512) 간에 신호를 전송한다. 활성면에 부착되면 도전 스텀프(178)들은 더미 도전 스텀프(dummy conductive stump)로 지칭되지 않을 것이다.
다른 실시 예들에서, 더미 열전도 스텀프(178)들은 다이 패드(512)로 열을 소산시키지만 전기적으로 연결되지는 않는다. 도전 스텀프(178)들이 반도체 칩(14)에 전기적으로 연결되는 실시 예들에서, 다이 패드(512)는 다이 패드(512) 위에 부착되어 다이 패드(512)를 통해 반도체 칩(14)에 전기적으로 연결되고 QFN, DFN 또는 SON 패키지(170)의 접촉 패드(142)에 와이어본딩되는 추가적 반도체 칩을 갖는 다이 부착 구성부(die attach feature)로 구성될 수 있다. 더미 패드의 사용을 금지하는 상부(top) 칩 층 상에 배선(wiring)이 존재하는 경우, 도전 스텀프(178)가 칩 부동화(passivation) 층 또는 칩의 상부 상의 다른 유전층의 상부 상에 부착될 수 있다. 특정 실시 예들에서, 반도체 칩(14) 상의 하나 이상의 접지 패드들로부터 하나 이상의 도전 스텀프(178)들을 통해 다이 패드(512)로 접지 연결이 이뤄질 수 있다. 이 경우, QFN, DFN 또는 SON 패키지가 PCB 상에 장착될 때 다이 패드(512)는 PCB 상의 대응 접지 패드에 납땜될 수 있다.
도 6F는 또한 동일한 패키지(188) 내에 복수의 반도체 칩들을 포함하는 멀티칩 QFN, DFN 또는 SON 패키지(188)를 도시한다. 그러나, 도 6F에서 칩들이 나란히가 아니라 위아래로 적층되어 있다. 패키지(188) 내의 도전 트레이스들이 칩들과 PCB 간에 신호를 통신하는 데 사용될 수 있다.
도 7A는 반도체 칩(14)의 활성면 상에 형성된 복수의 더미 열전도 스텀프(178, 179)들을 갖고 구성된 QFN, DFN 또는 SON 패키지의 단면도를 도시한다. 열전도 스텀프의 제1층(179)은 반도체 칩(14)의 활성면과 RDL(135)에 결합된다. 열전도 스텀프의 제2층(178)은 RDL(135)과 다이 패드(512) 간에 열적으로 결합되어 반도체 칩(14)으로부터의 열을 도전 스텀프(178, 179), RDL(135), 및 다이 패드(512)을 통한 열전도를 통해 PCB로 열적 소산시킨다. 다이 패드(512)는 PCB 상의 패드에 납땜된다.
도 7B의 QFN, DFN 또는 SON 패키지 구조는 도 7A의 QFN, DFN 또는 SON 패키지와 유사하게 형성되지만, RDL과 다이 패드(512) 간에 도전 스텀프들의 제2 층이 없다. 다이 패드(512)는 횡방향으로 더 효율적으로 열을 전달하도록 더 두껍게 구성되고, 도전 스텀프(179)들이 다이 패드로 바로 연장된다.
도 7C는 RDL(135) 및 다이 패드(512)에 결합된 도전 스텀프(178)들을 포함하는 QFN, DFN 또는 SON 패키지들을 도시하지만, 본 발명의 다른 실시 예들과 달리 RDL(135)의 형성 전에 몰드 콤파운드 층(131) 상에 위치한 폴리이미드의 제1 층(200)을 포함한다. 본 실시 예에서, 폴리이미드의 제2 층(202)이 도전 스텀프(178) 및 도전 패드(142)의 형성 전에 RDL(135) 상에 형성된다. 도 7D의 QFN, DFN 또는 SON 패키지 구조는 도 7C의 QFN, DFN 또는 SON 패키지와 유사하게 형성되지만, RDL(135)이 몰드 콤파운드 층(131) 상에 형성되고, 도전 스텀프(178) 및 도전 패드(142)의 형성 전에 폴리이미드 층(202)이 RDL의 상부에 형성된다.
도 8A 내지 8D는 최종 밀봉재의 표면 너머로 연장되고 땜납이 도전 패드(142)의 전체, 대부분, 또는 단지 하나의 가장자리보다 더 많게 연장되도록 하여 더 강하고 더 강건한 기계적 연결을 제공하도록 본 발명 설계가 종래기술 설계보다 향상된 것을 도시한다. 도 8A는 리드프레임 없이 PCB(192)에 장착되는 본 발명의 실시 예에 따라 제작된 QFN, DFN 또는 SON 패키지(170)를 도시한다.
도 8B는 단면 8B로 식별되는 도 8A의 일부의 확대도인데, 본 발명의 실시 예에 따라 납땜 등으로 PCB(192)에 장착된 도전 패드(142)를 갖는 패키지(170)를 강조하였다. 도 8C는 도 8B에 도시된 것과 유사한 도전 패드의 모서리의 확대도인데, 본 발명의 실시 예에 따라 구성되어 (다른 바람직한 기판 또는 표면을 포함할 수 있는) PCB(192)에 장착되기 전에 (무전해 도금에 의한 것 등) 풋(foot) 없이 형성된 납땜 가능한 금속 시스템(SMS)을 구비한다. 도 8D는 도 8C와 유사하게 본 발명의 실시 예에 따라 형성된 도전 패드의 모서리의 확대도를 도시하는데, (무전해 도금에 의한 것 등) 풋(156)을 갖고 형성된 SMS(154)를 구비한다. 도 8A 내지 8D의 각각의 실시 예에서 RDL 트레이스(135)가 에폭시 몰드 콤파운드(epoxy mold compound; EMC) 또는 폴리이미드 등의 밀봉재(130) 상에 형성된 다음, EMC 또는 폴리이미드 등의 동일한 밀봉재 소재(130)가 도전 패드(142)가 밀봉재(130) 상에 형성되기 전에 RDL 트레이스(135)의 상부 상에 형성되어 연속적인 도전 소재가 밀봉재(130)의 적어도 하나의 층 둘레에 끼워진다(locked). 특정 실시 예들에서, 밀봉재(130)의 적어도 하나의 층이 예를 들어 도 3B에 도시된 바와 같이 RDL(135)와 도전 패드(142) 사이 등 도전 패드(142)의 2개의 층들 사이에 끼워지거나 맞물린다. 도전 소재의 복수의 층들이 반복되어 도전 패드(142)를 형성함으로써 밀봉재(130)의 복수의 층들이 도전 소재의 적어도 3개 이상의 층들 사이에 맞물리게 됨이 명확할 것이다.
도 3C에 도시된 것 등의 다른 실시 예들에서, 동일 종류의 밀봉재(130)의 단(just) 2개보다 많은 층들이 형성되어 도전 패드(142)의 층들 사이에 맞물림으로써 RDL(135)에서 시작하여 도전 패드(142)로 종료하는 도전층들이 얼마나 많은 층들이 사용되는지와 무관하게, 동일한 종류의 밀봉재(130)의 층들로 연장되는 맞물림(interlocking) 구조들을 포함한다. 일부 특정 실시 예들에서, EMC 대신에 두꺼운 몰드 콤파운드(thick mold compound; TMC) 또는 다른 알려진 몰드 콤파운드가 사용될 수 있다. 도전 패드(142) 구조를 밀봉재(130) 층들, 특히 동일한 종류의 밀봉재 소재의 밀봉재(130) 층들과 맞물리게 함으로써 도전 패드(142)가 밀봉재(130)에 더 잘 부착될 수 있어 더 강한 구조가 형성된다.
도 9A 내지 9F는 도 2H에서의 수직 도전 접점(140)들의 형성에서 시작하는 도 2A 내지 2O의 방법의 대체적 실시 예를 도시한다. 본 실시 예에서, 수직 도전 접점(140) 또는 도전 스텀프(140)들은 대략 RDL(135)과 공존하도록(coextensive) 연장되어(도 9A) 도전 패드로 사용될 것이다. 도 9B는 도 9A의 패키지가 아직 분할되지 않아 여전히 상호연결된 패키지 구조의 일부임을 도시한다. 도 9C에서, 제1 소우(160)가 소우 스트리트(saw street)를 따라 2개의 인접 패키지들 간을 절단하고 2개의 인접 패키지들의 각각에 대해 RDL(135) 및 도전 스텀프(140)들의 가장자리를 다듬지만(trim), 패키지들을 서로 완전히 분할하지는 않는다. 도 9D는 전술한 바와 유사하게 SMS 층이 RDL(135) 및 도전 스텀프(140)들의 노출면 상에 위치함을 도시한다.
SMS(154)가 적층된 후, 제2 소우(161)가 패키징을 관통하는 절단을 완료하여 패키지를 분할한다. 그러나, 제2 소우(161)는 더 좁은 소우로 패키징 사이를 절단하여 RDL(135) 및 도전 스텀프(140) 상에 SMS(154)를 남긴다. 도 9F에 도시된 결과적인 구조는 도전 스텀프(140)를 덮는 SMS(154)를 갖는 도전 스텀프(140)를 포함하는데, 이는 이제 패키지에 대한 도전 패드로 작용한다. 이러한 방식으로 QFN, DFN 또는 SON 패키지를 형성하는 것은 몇 가지 현저한 이점들이 있다. 먼저, RDL(135) 및 도전 스텀프(140)들을 패키지의 가장자리를 따라 노출시킴으로써 연결 땜납에 대한 납땜 가능한 측면(wettable flank)으로 작용하는 측정 가능한(measurable) 수직면이 존재한다. 추가적으로, SMS(154)를 적층함으로써, 완성된 패키지 상에 RDL 또는 도전 스텀프(140)로 노출된 구리가 없어서, 도포된 땜납이 부착에 충분한 납땜 가능한 수직면을 가지고 상하로 설치된(top-down) AOI를 통해 명확히 검증될 수 있게 된다.
본 발명은 여러 실시 예들을 다른 형태들로 포함하는데, 표현된 특정한 실시 예는 본 발명이 개시된 구조, 소자, 방법 및 시스템들의 예시로 간주되어야 하며 개시된 개념들의 광의의 국면을 예시된 실시 예로 한정하려 의도한 것이 아님을 이해해야 할 것이다. 또한, 당업계에 통상의 기술을 가진 자라면 다른 구조, 소자들의 제조, 및 예들이 제공된 것들이 혼합하거나 대체할 수 있을 것임을 이해해야 할 것이다. 전술한 설명이 특정 실시 예를 언급하면, 그 개념에서 벗어나지 않고도 수많은 변형들이 가능하고 그 실시 예와 구현 예들이 다른 기술들에도 적용할 수 있음이 아주 자명할 것이다. 이에 따라, 개시된 주제는 본 발명의 개념 및 범위와 당업계에 통상의 기술을 가진 자의 지식 내에 있는 모든 이런 변형들(alterations, modifications and variations)을 포괄하고자 의도한 것이다. 그럼으로써, 첨부된 청구항에 규정된 발명의 개념과 범위를 벗어나지 않고도 여러 가지 변형과 변형들이 이뤄질 수 있음이 명확할 것이다. 이에 따라, 명세서와 도면들은 한정적인 의미가 아니라 예시적 의미로 간주되어야 할 것이다.

Claims (30)

  1. 리드프레임 없는 쿼드 플랫 노리드(QFN), 듀얼 플랫 노리드(DFN) 또는 소윤곽 노리드(SON) 패키지를 제조하는 방법으로서,
    적어도 2개의 반도체 칩들을 임시 캐리어 상에 상향으로 위치시키되, 상기 적어도 2개의 반도체 칩들이 각각 반도체 칩의 활성층 상에 도전 스텀프들을 구비하는 단계;
    상기 반도체 칩의 4개의 측면 둘레와, 상기 반도체 칩의 활성층 상과, 상기 도전 스텀프들 둘레에 단일한 단계로 제1 밀봉재 층을 적층하는 단계;
    상기 반도체 칩의 활성층 상의 상기 밀봉재를 평탄화하여 상기 도전 스텀프들의 노출된 단부들과 노출된 밀봉재 표면을 포함하는 평면을 생성하는 단계;
    상기 평면 상에 제1 도전층 및 제1 수직 도전 접점들을 형성하고 상기 반도체 칩의 도전 스텀프들과 전기적 연결되도록 구성하는 단계;
    상기 제1 밀봉재 층, 상기 제1 도전층 및 상기 제1 수직 도전 접점들 상에 제2 밀봉재 층을 적층하는 단계;
    상기 제2 밀봉재 상에 제1 감광층을 형성하되, 상기 제1 감광층은 상기 제1 수직 도전 접점들 상의 상기 제1 감광층을 관통하는 개구들을 구비하는 단계;
    상기 개구들 내에 랜드 패드 또는 범프 형태의 도전 패드들을 형성한 다음 상기 제1 감광층을 제거하는 단계;
    상기 제2 밀봉재 층 상에 제2 감광층을 형성하되, 상기 제2 감광층은 상기 도전 패드들 상의 상기 제2 감광층을 관통하는 도전 패드 개구들을 구비하는 단계;
    상기 도전 패드들 상에 납땜 가능한 금속 시스템(SMS)을 형성하거나 유기 납땜성 보존제(OSP)를 도포하여 상기 도전 패드들의 적어도 일부 상의 산화에 저항하게 하는 단계; 및
    상기 칩 둘레의 상기 밀봉재를 관통하여 절단함으로써 패키지의 윤곽을 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 SMS가 니켈(Ni) 층, 은(Ag) 층, 팔라듐(Pd) 층, 주석(Sn) 층, 및 금(Au) 층 중의 적어도 하나를 포함하는 도전 소재의 단일 층 또는 복수 소재 층의 빌드업으로 형성되는 방법.
  3. 제1항에 있어서,
    상기 SMS가 전기도금, 무전해 도금, 침지 도금, 물리적 기상 증착(PVD), 및 화학적 기상 증착(CVD) 중의 하나 이상에 의한 상기 도전 패드들 상의 도전 소재의 층으로 형성되는 방법.
  4. 제3항에 있어서,
    상기 도전 패드들의 형성 단계가, 적어도 상기 제1 도전층과 도전 패드들 사이에 끼워진 상기 제2 밀봉재 층을 포함하도록 도전 패드를 형성하는 단계를 포함하는 방법.
  5. 제3항에 있어서,
    상기 제1 도전층의 형성 단계가 밀봉재 표면 상에 바로 재분배층을 형성하는 단계를 포함하고, 상기 제1 도전층 상에 상기 제2 밀봉재 층을 적층하는 단계가 상기 재분배층 상에 바로 상기 제2 밀봉재 층을 적층하는 단계를 포함하며, 상기 밀봉재 표면과 상기 제2 밀봉재 층이 동일한 종류의 밀봉재인 방법.
  6. 제5항에 있어서,
    상기 반도체 칩 상 및 상기 제2 밀봉재 층 상에 플랙(flag), 장착 패드, 식별 마크, 정렬 마크, 또는 다른 도전 구조를 형성하는 단계를 더 포함하는 방법.
  7. 제6항에 있어서,
    상기 도전 패드는 최상층 밀봉재 층의 표면 가장자리 너머로 연장되는 방법.
  8. 제6항에 있어서,
    상기 밀봉재를 관통하여 절단하는 단계가 상기 도전 패드의 가장자리 또는 측부가 결과적인 QFN, DFN 또는 SON 패키지 가장자리로부터 인입되도록 수행되는 방법.
  9. 제8항에 있어서,
    상기 제1 밀봉재 층 또는 상기 제2 밀봉재 층 중의 적어도 하나의 밀봉재가 폴리머 소재가 아니고 몰드 콤파운드(mold compound), 폴리이미드, 또는 복합 소재를 포함하는 방법.
  10. 제9항에 있어서,
    상기 도전 패드들 둘레의 상기 제2 감광층에 개구들을 형성하되, 상기 개구들이 각각 상기 개구에 대한 도전 패드와 상기 제2 감광층의 가장자리 간의 편심을 갖는 단계를 더 포함하는 방법.
  11. 제4항에 있어서,
    노출된 구리가 없는 QFN, DFN 또는 SON 패키지를 형성하는 단계를 더 포함하는 방법.
  12. 제4항에 있어서,
    상기 패키지의 주변에 노출된 구리가 없는 QFN, DFN 또는 SON 패키지를 형성하는 단계를 더 포함하는 방법.
  13. 제10항에 있어서,
    상기 QFN, DFN 또는 SON 패키지에 관통 몰드 포스트(through mold post) 및 양면 회로 트레이스(double-sided circuit trace) 중의 적어도 하나를 형성하는 단계를 더 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 밀봉재 층 상에 추가적인 도전 스텀프들을 형성하는 단계를 더 포함하는 방법.
  15. 리드프레임 없는 쿼드 플랫 노리드(QFN), 듀얼 플랫 노리드(DFN) 또는 소윤곽 노리드(SON) 패키지를 제조하는 방법으로서,
    반도체 칩을 임시 캐리어 상에 상향으로 위치시키되, 상기 반도체 칩이 반도체 칩의 활성층 상에 도전 스텀프들을 구비하는 단계;
    상기 반도체 칩의 4개의 측면 둘레와, 상기 반도체 칩의 활성층 상과, 상기 도전 스텀프들의 측벽들의 적어도 일부 둘레에 단일한 단계로 밀봉재를 적층하는 단계;
    상기 밀봉재와 도전 스텀프들의 표면을 평탄화하는 단계;
    상기 밀봉재 상에 도전 트레이스들을 형성하는 단계;
    상기 밀봉재 상에 랜드 패드 또는 범프 형태의 도전 패드들을 형성하는 단계; 및
    상기 도전 패드들 상에 납땜 가능한 금속 시스템(SMS)을 형성하거나 유기 납땜성 보존제(OSP)를 도포하여 상기 도전 패드들의 적어도 일부 상의 산화에 저항하게 하는 단계를 포함하는 방법.
  16. 제15항에 있어서,
    상기 SMS가 전기도금, 무전해 도금, 침지 도금, 물리적 기상 증착(PVD), 및 화학적 기상 증착(CVD) 중의 하나 이상에 의한 상기 도전 패드들 상의 도전 소재의 층으로 형성되는 방법.
  17. 제15항에 있어서,
    상기 밀봉재 상에 상기 도전 트레이스들을 형성하는 단계가 밀봉재 표면 상에 바로 재분배층을 형성하는 단계를 포함하고, 상기 재분배층 상에 바로 밀봉재를 적층하는 단계를 더 포함하며, 상기 단일한 단계로 적층된 밀봉재와 상기 재분배층 상에 바로 적층된 밀봉재가 동일한 종류의 밀봉재인 방법.
  18. 제15항에 있어서,
    각각의 도전 패드는 적어도 2개의 도전 소재 층들 사이에 끼워진 적어도 1개의 밀봉재 층을 포함하는 방법.
  19. 제15항에 있어서,
    각각의 도전 패드는 적어도 3개의 도전 소재 층들 사이에 끼워진 적어도 2개의 밀봉재 층들을 포함하는 방법.
  20. 제15항에 있어서,
    상기 SMS가 니켈(Ni) 층, 은(Ag) 층, 팔라듐(Pd) 층, 주석(Sn) 층, 및 금(Au) 층 중의 적어도 하나를 포함하는 도전 소재의 단일 층 또는 복수 소재 층의 빌드업으로 형성되는 방법.
  21. 제15항에 있어서,
    상기 반도체 칩 상 및 상기 제2 밀봉재 층 상에 플랙(flag), 장착 패드, 식별 마크, 정렬 마크, 또는 다른 도전 구조를 형성하는 단계를 더 포함하는 방법.
  22. 제15항에 있어서,
    상기 도전 패드가 최종 밀봉재의 표면 너머로 연장되는 방법.
  23. 제15항에 있어서,
    상기 도전 패드의 가장자리 또는 측부가 결과적인 QFN, DFN 또는 SON 패키지 가장자리로부터 인입되도록 상기 밀봉재를 관통하여 절단하는 단계를 더 포함하는 방법.
  24. 제15항에 있어서,
    상기 도전 패드들 둘레의 제2 감광층에 개구들을 형성하되, 상기 개구들이 상기 도전 패드들과 상기 제2 감광층의 가장자리 간의 편심을 갖는 단계를 더 포함하는 방법.
  25. 제15항에 있어서,
    노출된 구리가 없는 QFN, DFN 또는 SON 패키지를 형성하는 단계를 더 포함하는 방법.
  26. 제15항에 있어서,
    상기 패키지의 주변에 노출된 구리가 없는 QFN, DFN 또는 SON 패키지를 형성하는 단계를 더 포함하는 방법.
  27. 제15항에 있어서,
    상기 밀봉재의 표면 상에 추가적인 도전 스텀프들을 형성하는 단계를 더 포함하는 방법.
  28. 제15항에 있어서,
    상기 QFN, DFN 또는 SON 패키지에 관통 몰드 포스트(through mold post) 및 양면 회로 트레이스(double-sided circuit trace) 중의 적어도 하나를 형성하는 단계를 더 포함하는 방법.
  29. 제15항에 있어서,
    상기 QFN, DFN 또는 SON 패키지가 땜납 볼(solder ball)들을 포함하지 않는 방법.
  30. 제15항에 있어서,
    상기 반도체 칩의 활성면 상에 복수의 더미 열전도 스텀프들을 형성하고 상기 더미 열전도 스텀프들을 상기 QFN, DFN 또는 SON 패키지 상의 열소산 층(thermally dissipative layer)과 열적으로 결합하는 단계를 더 포함하는 방법.
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