CN110518001B - 半导体封装和制造工艺 - Google Patents

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Abstract

一种半导体封装包括基底材料、捕获焊盘、互连结构、半导体芯片和封装体。所述基底材料具有顶面和内侧面。所述捕获焊盘设置于所述基底材料中或所述基底材料上，且具有外侧面。所述互连结构沿所述基底材料的所述内侧面设置，且设置于所述捕获焊盘上。所述互连结构具有外侧面。所述半导体封装的外侧面包括所述捕获焊盘的所述外侧面和所述互连结构的所述外侧面。所述半导体芯片设置于所述基底材料的所述顶面上。所述封装体设置为邻近所述基底材料的所述顶面，且覆盖所述半导体芯片。

Description

半导体封装和制造工艺
技术领域
本公开涉及半导体封装以及制造方法，且涉及包含具有捕获焊盘的衬底的半导体封装，以及用于制造所述衬底和所述半导体封装的方法。
背景技术
城形封装(castellated packages)已被使用于自动交通工具(auto-vehicle,ATV)领域。城形封装在历史上具有基于切铜(sawn copper(Cu))镀通孔(plated throughholes,PTHs)的城形侧面。在组装到主板期间，焊料爬附于PTH的侧壁，并形成填钖(solderfillet)，可检查所述填钖来获得接合质量。也就是说，城形封装的侧面是焊料可爬附侧翼(solder wettable flanks)，其可用于检查来确保城形封装与主板之间的接合质量。然而，城形封装通常不是包覆模封(over molded)，因为模封化合物(molding compound)将穿过PTH，并防止焊料黏附于PTHs的侧壁上。另外，在城形封装的切割单分工序期间，PTH侧壁上的Cu层会从衬底基底(例如插入件(interposer))撕开。这导致相对的单分封装中的城形PTHs缺陷。也就是说，多余Cu破片仍余留在城形封装的一个PTH的一半侧壁上，且Cu微孔会形成于相对的城形封装的相对PTH的一半侧壁上。
发明内容
在一些实施例中，一种半导体封装包括基底材料、捕获焊盘(capture land)、互连结构(interconnection structure)、半导体芯片和封装体(encapsulant)。所述基底材料具有顶面和内侧面。所述捕获焊盘设置于所述基底材料中或所述基底材料上，且具有外侧面。所述互连结构沿所述基底材料的所述内侧面设置，且设置于所述捕获焊盘上。所述互连结构具有外侧面。所述半导体封装的外侧面包括捕获焊盘的所述外侧面和所述互连结构的所述外侧面。所述半导体芯片设置于所述基底材料的所述顶面上。所述封装体设置为邻近所述基底材料的所述顶面，且覆盖所述半导体芯片。
在一些实施例中，一种半导体封装包括衬底、半导体芯片和封装体。所述衬底包括基底材料、凹陷结构、捕获焊盘和互连结构。所述基底材料具有顶面和连接于所述顶面的外侧面。所述凹陷结构从所述基底材料的所述外侧面凹入，且具有第一宽度。所述捕获焊盘设置于所述基底材料中或所述基底材料上，且设置为邻近所述凹陷结构。所述捕获焊盘具有大于所述凹陷结构的所述第一宽度的第三宽度。所述互连结构设置于所述凹陷结构中，且连接于所述捕获焊盘。所述半导体芯片设置为邻近所述基底材料的所述顶面。所述封装体覆盖所述半导体芯片和所述衬底。
在一些实施例中，一种制造工艺包括：(a)提供衬底，其中所述衬底包括基底材料和设置于所述基底材料中或所述基底材料上的捕获焊盘，且所述捕获焊盘延伸越过所述衬底的单分线；以及(b)在所述单分线处形成凹入结构，其中所述凹入结构的位置对应于所述捕获焊盘的位置。
附图说明
当结合附图阅读时，从以下具体实施方式容易地理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。
图1显示本公开的一些实施例的半导体封装的剖视图。
图2显示图1中区域“A”的放大视图，其中出于清楚解释的目的而省略互连结构。
图3显示图1所示的半导体封装的一部分的立体图。
图4显示图3的俯视图。
图5显示本公开的一些实施例的半导体封装的剖视图。
图6显示图5所示的半导体封装的一部分的立体图。
图7显示本公开的一些实施例的半导体封装的剖视图。
图8显示图7所示的半导体封装的一部分的立体图。
图9显示本公开的一些实施例的半导体封装的剖视图。
图10显示图9所示的半导体封装的一部分的立体图。
图11显示本公开的一些实施例的半导体封装的剖视图。
图12显示图11所示的半导体封装的一部分的立体图。
图13显示本公开的一些实施例的半导体封装的剖视图。
图14显示图13所示的半导体封装的一部分的立体图。
图15显示本公开的一些实施例的半导体封装的剖视图。
图16显示本公开的一些实施例的半导体封装和主板的组合件的剖视图。
图17显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图18显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图19显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图20显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图21显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图22显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图23显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图24显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图25显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图26显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图27显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图28显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图29显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图30显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图31显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图32显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图33显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图34显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图35显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图36显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图37显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图38显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图39显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图40显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图41显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图42显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
图43显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。
具体实施方式
贯穿图式和详细描述使用共同参考标号来指示相同或相似元件。根据以下结合附图作出的详细描述将容易地理解本公开的实施例。
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然，这些只是实例且并不意图是限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或设置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或设置，使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置之间的关系。
本公开的至少一些实施例提供一种半导体封装，其包括具有捕获焊盘的衬底以及互连结构，其中所述半导体封装的外侧面包括所述捕获焊盘的外侧面以及所述互连结构的外侧面。本公开的至少一些实施例提供用于制造所述衬底和所述半导体封装的技术。
在比较性城形封装中，多个封装单元被个别地安装到衬底基底(例如插入件)。由于每一个所述封装单元每一个可表示不同组装工序，使得制造工艺复杂。此外，每一个比较性城形封装可包括衬底基底(例如插入件)，所述封装单元安装到所述衬底基底上，使得所述衬底基底(例如插入件)成为另一额外成本。另外，另一问题是所述比较性城形封装通常不包覆模封，因为模封化合物将穿过PTHs，并防止焊料黏附于PTHs的侧壁上。因此，当通过使用例如表面安裝技术(surface mounting technique,SMT)将所述比较性城形封装附接于主板时，表面安裝技术(SMT)的良率和焊接可靠性较低。
本公开提供一种半导体封装，其包括具有捕获焊盘的衬底以及互连结构，以解决至少上述问题。在一些实施例中，设置所述捕获焊盘以覆盖所述衬底的孔。所述互连结构可形成于所述孔的侧壁上，且接着切割。所述捕获焊盘可防止模封化合物进入所述孔。
图1显示本公开的一些实施例的半导体封装1的剖视图。图2显示图1中区域“A”的放大视图，其中出于清楚解释的目的而省略互连结构。半导体封装1包括衬底2、至少一个半导体芯片14、至少一个无源装置16和封装体18。
衬底2可为用于运载半导体芯片14和无源装置16的封装衬底或插入件，且可包括基底材料20、捕获焊盘30、互连结构32、凹陷结构4、第一保护层28和第二保护层29。基底材料20具有底面201、顶面202、外侧面203(图3)和内侧面204。顶面202相对于底面201。外侧面203延伸于底面201与顶面202之间，也就是说，外侧面203可连接于顶面202和/或底面201。内侧面204从外侧面203凹入。如图1所示，内侧面204延伸于底面201与顶面202之间，也就是说，内侧面204是由贯穿基底材料20的通孔所形成的弯曲表面，且连接于顶面202和底面201。然而，在另一实施例中，内侧面204可由不贯穿基底材料20的盲孔(blind hole)形成，且可连接于底面201。也就是说，内侧面204可不连接于顶面202。在一些实施例中，基底材料20的内侧面204相对于基底材料20的顶面202倾斜。也就是说，内侧面204不垂直于基底材料20的顶面202和底面201。如图1所示，基底材料20的内侧面204与顶面202之间的倾角小于90度，且基底材料20的内侧面204与底面201之间的倾角大于90度。
基底材料20包括第一线路结构21、第一介电结构22、第一通孔结构221、第二线路结构23、第二介电结构24、第二通孔结构241、第三线路结构25、第三介电结构26、第三通孔结构261和第四线路结构27。第一介电结构22、第二介电结构24和第三介电结构26中的每一个可为介电层或钝化层(passivation layer)，且可包括光阻层、可固化感光材料、可固化光可成像介电(photoimageable dielectric,PID)材料，例如聚酰胺(polyamide,PA)、味之素堆积膜(Ajinomoto build-up film,ABF)、双马来酰亚胺-三嗪(bismaleimide-triazine,BT)、聚酰亚胺(polyimide,PI)、环氧树脂(epoxy)或聚苯并恶唑(polybenzoxazole,PBO)，或其两个或多个的组合，或由上述材料形成。在一或多个实施例中，第一介电结构22、第二介电结构24和第三介电结构26中的每一个可包括干膜型材料或由干膜型材料形成，所述干膜型材料包括树脂和多个填充物。在另一实施例中，第一介电结构22、第二介电结构24和第三介电结构26中的每一个可包括液体型材料或由液体型材料形成，所述液体型材料包括无填充物的均质树脂。在一些实施例中，第一介电结构22、第二介电结构24和第三介电结构26中的每一个的材料可包括无机材料(例如SiOx、SiNx、TaOx)、玻璃、玻璃织品、玻璃纤维、硅或陶瓷。
第一线路结构21可为图案化线路层。如图1所示，第一线路结构21可为重布层(redistribution layer,RDL)，且设置于第一介电结构22的底面(即，基底材料20的底面201)上。举例来说，第一线路结构21可包括依序设置于第一介电结构22上的第一金属层211和第二金属层212。第一金属层211可为晶种层(seed layer)，其包括例如钛和/或铜、其他金属或合金，且可通过溅镀来形成或设置。或者，第一金属层211可为铜箔的一部分。第二金属层212可包括例如铜，其他金属或金属的组合，且可通过电镀来形成或设置。在一些实施例中，第一线路结构21可包括多个导电线路和/或多个接合垫。
第二线路结构23可为图案化线路层。如图1所示，第二线路结构23可为重布层(RDL)，且设置于第一介电结构22的顶面上。第一通孔结构221设置于第一介电结构22中，且电连接于第一线路结构21和第二线路结构23。在一些实施例中，第一通孔结构221和第一线路结构21的第二金属层212一体同时形成。然而，在另一实施例中，第一通孔结构221和第二线路结构23一体同时形成。
第二介电结构24覆盖并接触第二线路结构23以及第一介电结构22的顶面。第三线路结构25可为图案化线路层。如图1所示，第三线路结构25可为重布层(RDL)，且设置于第二介电结构24的顶面上。第二通孔结构241设置于第二介电结构24中，且电连接于第二线路结构23和第三线路结构25。在一些实施例中，第二通孔结构241和第三线路结构25一体同时形成。然而，在另一实施例中，第二通孔结构241和第二线路结构23一体同时形成。
第三介电结构26覆盖并接触第三线路结构25以及第二介电结构24的顶面。第四线路结构27可为图案化线路层。如图1所示，第四线路结构27可为重布层(RDL)，且设置于第三介电结构26的顶面上。举例来说，第四线路结构27可包括依序设置于第三介电结构26上的第一金属层271和第二金属层272。第一金属层271可为晶种层，其包括例如钛和/或铜、其他金属或合金，且可通过溅镀来形成或设置。或者，第一金属层271可为铜箔的一部分。第二金属层272可包括例如铜，其他金属或金属的组合，且可通过电镀来形成或设置。在一些实施例中，第四线路结构27可包括多个导电线路和/或多个接合垫。在一或多个实施例中，第四线路结构27的线宽/线距(L/S)可等于或小于约3微米(μm)/约3μm，等于或小于约2μm/约2μm(例如约1.8μm/约1.8μm或以下、约1.6μm/约1.6μm或以下，或约1.4μm/约1.4μm或以下)，等于或小于约1μm/约1μm，或等于或小于约0.5μm/约0.5μm。第一线路结构21、第二线路结构23和第三线路结构25中的每一个的L/S可大于第四线路结构27的L/S。
第三通孔结构261设置于第三介电结构26中，且电连接于第三线路结构25和第四线路结构27。在一些实施例中，第三通孔结构261和第四线路结构27的第二金属层272一体同时形成。然而，在另一实施例中，第三通孔结构261和第三线路结构25一体同时形成。
第一保护层28覆盖并接触第一介电结构22的底面以及第一线路结构21的至少一部分。第一保护层28可界定至少一个开口，以显露第一线路结构21的一部分。第一保护层28可包括阻焊材料，例如环氧树脂、丙烯酸酯(acrylate)、苯并环丁烯(benzocyclobutene,BCB)或聚酰亚胺。第二保护层29覆盖并接触第三介电结构26的顶面以及第四线路结构27的至少一部分。第二保护层29可界定至少一个开口，以显露第四线路结构27的一部分。第二保护层29可包括阻焊材料，例如环氧树脂、丙烯酸酯、苯并环丁烯(BCB)或聚酰亚胺。
捕获焊盘30设置于基底材料20中或基底材料20上，且具有外侧面303(即，显露端处的外周面)和底面304。在图1显示的实施例中，捕获焊盘30设置于基底材料20上，且覆盖由基底材料20的内侧面204所界定的空间。因此，捕获焊盘30的一部分可覆盖并接触基底材料20的顶面202。在一些实施例中，捕获焊盘30是通孔停止结构(via stop structure)。举例来说，所述通孔停止结构可为激光钻孔工序期间的激光钻孔停止结构(laser drillingstop structure)，或蚀刻工序期间的蚀刻停止结构(etching stop structure)。在一或多个实施例中，捕获焊盘30可包括依序设置于第三介电结构26上的第一金属层301和第二金属层302。第一金属层301可为晶种层，其包括例如钛和/或铜、其他金属或合金，且可通过溅镀来形成或设置。或者，第一金属层301可为铜箔的一部分。第二金属层302可包括例如铜，其他金属或金属的组合，且可通过电镀来形成或设置。在一些实施例中，捕获焊盘30是第四线路结构27的一部分，或捕获焊盘30和第四线路结构27一体同时形成。也就是说，捕获焊盘30的第一金属层301和第四线路结构27的第一金属层271是同一层，并且一体同时形成。另外，捕获焊盘30的第二金属层302和第四线路结构27的第二金属层272是同一层，并且一体同时形成。
参考图2，凹陷结构4是由基底材料20的内侧面204和捕获焊盘30的底面304所界定的空间。也就是说，基底材料20的内侧面204是凹陷结构4的侧壁，且凹陷结构4的顶部由捕获焊盘30所覆盖。凹陷结构4从基底材料20的外侧面203凹入，且捕获焊盘30设置为邻近凹陷结构4。在一些实施例中，凹陷结构4包括第一部分(即，顶部部分)41和第二部分(即，底部部分)42。第一部分41设置为邻近捕获焊盘30，且对应于内侧面204的顶部点P1。第二部分42设置为远离捕获焊盘30，且对应于内侧面204的底部点P2。第二部分42的第二宽度W2大于第一部分41的第一宽度W1(例如可比第一宽度大约1.1倍或更多倍、大约1.3倍或更多倍、大约1.5倍或更多倍，或大约1.7倍或更多倍)。也就是说，凹陷结构4从第二部分(底部部分)42往第一部分(顶部部分)41逐渐变窄。这是因为基底材料20的内侧面204由通过激光钻孔形成的孔所形成。另外，捕获焊盘30具有第三宽度W3，其大于凹陷结构4的第一部分41的第一宽度W1(例如可比第一宽度大约1.3倍或更多倍、大约1.5倍或更多倍、大约1.7倍或更多倍，或大约2.0倍或更多倍)。捕获焊盘30的第三宽度W3可大于或小于凹陷结构4的第二部分42的第二宽度W2。
参考图1，互连结构32沿凹陷结构4中的基底材料20的内侧面204设置，且设置于所述内侧面204上，也就是说，互连结构32的至少一部分设置于凹陷结构4内。互连结构32的材料可包括铜，且互连结构32可通过电镀形成。如图1所示，互连结构32包括第一端321和第二端322。第一端321设置于捕获焊盘30上，并接触所述捕获焊盘30，使得互连结构32连接于捕获焊盘30。互连结构32的第一端321具有外侧面323(即，显露的外周面)。第二端322延伸到基底材料20的底面201。在一些实施例中，第二端322是第一线路结构21的一部分，也就是说，互连结构32的第二端322包括与第一线路结构21相同的两个金属层。在一些实施例中，互连结构32和第一线路结构21的第二金属层212是同一层，并且一体同时形成。如图1所示，互连结构32的外侧面323与捕获焊盘30的外侧面303实质上共平面，因为它们是在切割工序之后同时形成的。
半导体芯片14和无源装置16设置为邻近基底材料20的顶面202。如图1所示，半导体芯片14和无源装置16设置于基底材料20的顶面202上的第四线路结构27上，并与其电连接。举例来说，半导体芯片14通过倒装芯片接合方式(flip chip bonding)接合于基底材料20，且无源装置16通过表面安裝技术(SMT)接合于基底材料20。
封装体18，例如模封化合物，设置为邻近基底材料20的顶面202，以覆盖半导体芯片14、无源装置16和衬底2。如图1所示，封装体18覆盖并接触半导体芯片14、无源装置16、第二保护层29和捕获焊盘30。封装体18具有外侧面183(即，外围侧面)。封装体18的外侧面183与互连结构32的外侧面323以及捕获焊盘30的外侧面303实质上共平面，因为它们是在切割工序之后同时形成的。
图3显示图1所示的半导体封装1的一部分的立体图。互连结构32界定凹入部分5，所述凹入部分5从基底材料20的外侧面203凹入。也就是说，互连结构32并不填充凹陷结构4。凹入部分5与凹陷结构4或基底材料20的内侧面204共形。如图3所示，衬底2的外侧面200包括基底材料20的外侧面203、第一保护层28的外侧面283、第二保护层29的外侧面293、互连结构32的外侧面323以及捕获焊盘30的外侧面303，其彼此共平面，因为它们是在切割工序之后同时形成的。另外，半导体封装1的外侧面13包括封装体18的外侧面183和衬底2的外侧面200(即，包括基底材料20的外侧面203、第一保护层28的外侧面283、第二保护层29的外侧面293、互连结构32的外侧面323以及捕获焊盘30的外侧面303)，其彼此共平面，因为它们是在切割工序之后同时形成的。
图4显示图3的俯视图。捕获焊盘30、凹陷结构4的第一部分41和凹陷结构4的第二部分42的形状可为半圆形或半椭圆形，且可相对于彼此是同心的。如图4所示，捕获焊盘30的第三宽度W3大于凹陷结构4的第二部分42的第二宽度W2，且凹陷结构4的第二部分42的第二宽度W2大于凹陷结构4的第一部分41的第一宽度W1。
在图1到图4所示的半导体封装1的实施例中，半导体封装1可为城形封装，且可包覆模封，因为捕获焊盘30可在模封工序期间防止封装体18进入凹陷结构4或凹入部分5。因此，当半导体封装1通过使用例如表面安裝技术(SMT)附接于主板时，焊料可爬附于互连结构32，并形成填钖，可检查所述填钖来获得接合质量，且表面安裝技术(SMT)的良率和焊接可靠性得以改进。另外，在单分工序期间，互连结构32由捕获焊盘30和封装体18所覆盖，因此互连结构32将不从基底材料20撕开。另外，半导体封装1包括衬底2，因此额外的插入件不是必需的，且半导体封装1的成本可降低。另外，衬底2包括四个金属层(即，第一线路结构21、第二线路结构23、第三线路结构25和第四线路结构27)。然而，在其它实施例中，衬底2可包括大于二的任何数目的金属层。
图5显示本公开的一些实施例的半导体封装1a的剖视图。图6显示图5所示的半导体封装1a的一部分的立体图。半导体封装1a类似于图1到图4所示的半导体封装1，不同之处在于衬底2a的互连结构32a的结构。半导体封装1a的衬底2a的互连结构32a填充凹陷结构4。因此，图3的凹入部分5将不会出现。如图5所示，互连结构32a从其底部端(对应于凹陷结构4的第二部分42)往其顶部端(对应于凹陷结构4的第一部分41)逐渐变窄。如图6所示，互连结构32a的外侧面324与基底材料20的外侧面203、第一保护层28的外侧面283、第二保护层29的外侧面293、捕获焊盘30的外侧面303以及封装体18的外侧面183实质上共平面，因为它们是在切割工序之后同时形成的。
图7显示本公开的一些实施例的半导体封装1b的剖视图。图8显示图7所示的半导体封装1b的一部分的立体图。半导体封装1b类似于图1到图4所示的半导体封装1，不同之处在于衬底2b的结构。衬底2b包括基底材料20b，且基底材料20b包括第一子基底材料20'和第二子基底材料20”。第一子基底材料20'包括第一线路结构21、第一介电结构22和第一通孔结构221，且具有从基底材料20b的外侧面203凹入的内侧面204a。第二子基底材料20”包括第二线路结构23、第二介电结构24、第二通孔结构241、第三线路结构25、第三介电结构26、第三通孔结构261和第四线路结构27。
捕获焊盘30a设置于第一子基底材料20'的第一介电结构22上，且嵌入于第二子基底材料20”的第二介电结构24中。捕获焊盘30a具有外侧面303a(即，显露端处的外周面)和底面304a。在图7所示的实施例中，捕获焊盘30a覆盖由第一子基底材料20'的内侧面204a所界定的空间。在一些实施例中，捕获焊盘30a是第二线路结构23的一部分，或捕获焊盘30a和第二线路结构23一体同时形成。
参考图7，凹陷结构4a是由第一子基底材料20'的内侧面204a和捕获焊盘30a的底面304a所界定的空间。也就是说，第一子基底材料20'的内侧面204a是凹陷结构4a的侧壁，且凹陷结构4a的顶部由捕获焊盘30a所覆盖。凹陷结构4a仅贯穿第一子基底材料20'，且并不贯穿基底材料20b。凹陷结构4a从基底材料20b的外侧面203凹入，且凹陷结构4a从其底部部分往其顶部部分逐渐变窄。
参考图7，互连结构32b沿凹陷结构4a中的第一子基底材料20'的内侧面204a设置，且设置于所述内侧面204a上。互连结构32b的第一端321b设置于捕获焊盘30a上，并接触所述捕获焊盘30a，使得互连结构32b连接于捕获焊盘30a。互连结构32b的第二端322b延伸到基底材料20b的底面201。在一些实施例中，第二端322b是第一线路结构21的一部分。在一些实施例中，互连结构32b和第一线路结构21的第二金属层212是同一层，并且一体同时形成。如图7所示，互连结构32b的外侧面323b与捕获焊盘30a的外侧面303a实质上共平面，因为它们是在切割工序之后同时形成的。另外，第二介电结构24的一部分、第三介电结构26的一部分、第四线路结构27的一部分以及通孔结构205设置于凹陷结构4a和捕获焊盘30a上方。通孔结构205连接第四线路层27与捕获焊盘30a。如图7所示，仅为简单起见，凹陷结构4a从第一线路结构21延伸到第二线路结构23。然而，在其它实施例中，凹陷结构4a还可延伸到四层衬底中的第三线路结构25或较高线路层数衬底中的任何中间线路层。
图9显示本公开的一些实施例的半导体封装1c的剖视图。图10显示图9所示的半导体封装1c的一部分的立体图。半导体封装1c类似于图7到图8所示的半导体封装1b，不同之处在于衬底2c的凹陷结构4b的结构。如图9所示，第一子基底材料20'的内侧面204b实质上垂直于基底材料20c的底面201和捕获焊盘30a的底面304a。这是因为第一子基底材料20'的内侧面204b由通过刀片切割、曝光和显影或激光钻孔形成的孔所形成。
图11显示本公开的一些实施例的半导体封装1d的剖视图。图12显示图11所示的半导体封装1d的一部分的立体图。半导体封装1d类似于图5到图6所示的半导体封装1a，不同之处在于衬底2d的互连结构32c、32d的结构。如图11和图12所示，衬底2d包括基底材料20d、至少一个下部互连结构32c和至少一个上部互连结构32d。下部互连结构32c从其底部端往其顶部端逐渐变窄，且下部互连结构32c的顶部端连接捕获焊盘30b的底面。上部互连结构32d从其顶部端往其底部端逐渐变窄，且上部互连结构32d的底部端连接捕获焊盘30b的顶面。捕获焊盘30b是第三线路结构25的一部分。上部互连结构32d设置于下部互连结构32c的正上方。在一些实施例中，下部互连结构32c和第一线路结构21一体同时形成，且上部互连结构32d和第四线路结构27一体同时形成。如图12所示，下部互连结构32c的外侧面325、捕获焊盘30b的外侧面303b、上部互连结构32d的外侧面326、基底材料20d的外侧面203、第一保护层28的外侧面283、第二保护层29的外侧面293以及封装体18的外侧面183彼此实质上共平面，因为它们是在切割工序之后同时形成的。在其它实施例中，捕获焊盘30b的中心可被钻穿。在下部互连结构32c和上部互连结构32d同时电镀期间，将用铜来填充捕获焊盘30b中所得的中心开口。
图13显示本公开的一些实施例的半导体封装1e的剖视图。图14显示图13所示的半导体封装1e的一部分的立体图。半导体封装1e包括衬底2e、至少一个半导体芯片14a和封装体18a。衬底2e用于运载半导体芯片14a，且可包括基底材料20e、捕获焊盘30c、互连结构32e和凹陷结构4c。基底材料20e具有底面201、顶面202、外侧面203(图14)和内侧面204e。顶面202相对于底面201。外侧面203延伸于底面201与顶面202之间。内侧面204e从外侧面203凹入。
基底材料20e包括第一线路结构21a、第一介电结构22a和第一通孔结构221a。第一介电结构22a可为模封化合物、介电层或钝化层，且可包括光阻层、可固化感光材料、可固化光可成像介电(PID)材料，例如聚酰胺(PA)、味之素堆积膜(ABF)、双马来酰亚胺-三嗪(BT)、聚酰亚胺(PI)、环氧树脂或聚苯并恶唑(PBO)，或其两个或多个的组合，或由上述材料形成。在一或多个实施例中，第一介电结构22a可包括干膜型材料或由干膜型材料形成，所述干膜型材料包括树脂和多个填充物。在另一实施例中，第一介电结构22a可包括液体型材料或由液体型材料形成，所述液体型材料包括无填充物的均质树脂。
第一线路结构21a可为经图案化的线路层。如图13所示，第一线路结构21a可为重布层(RDL)，且嵌入于第一介电结构22a中，并显露于第一介电结构22a的顶面(即，基底材料20e的顶面202)。在一些实施例中，第一线路结构21a可包括多个导电线路和/或多个接合垫。在一或多个实施例中，第一线路结构21a的线宽/线距(L/S)可等于或小于约3微米(μm)/约3μm，等于或小于约2μm/约2μm(例如，约1.8μm/约1.8μm或以下，约1.6μm/约1.6μm或以下，或约1.4μm/约1.4μm或以下)，等于或小于约1μm/约1μm，或等于或小于约0.5μm/约0.5μm。
第一通孔结构221a设置于第一介电结构22a中。第一通孔结构221a的一端连接第一线路结构21a，且第一通孔结构221a的另一端显露于第一介电结构22a的底面(即，基底材料20e的底面201)。
捕获焊盘30c设置于基底材料20中，且具有外侧面303c(即，显露端处的外周面)和底面304c。在图13所示的实施例中，捕获焊盘30c的顶面与第一介电结构22a的顶面(即，基底材料20e的顶面202)共平面。捕获焊盘30c覆盖由基底材料20e的内侧面204e所界定的空间。在一些实施例中，捕获焊盘30c是第一线路结构21a的一部分，或捕获焊盘30c和第一线路结构21a一体同时形成。
凹陷结构4c是由基底材料20e的内侧面204e和捕获焊盘30c的底面304c所界定的空间。也就是说，基底材料20e的内侧面204e是凹陷结构4c的侧壁，且凹陷结构4c的顶部由捕获焊盘30c所覆盖。凹陷结构4c从基底材料20e的外侧面203凹入。
互连结构32e沿凹陷结构4c中的基底材料20e的内侧面204e设置，且设置于所述内侧面204e上。互连结构32e可通过蚀刻形成。互连结构32e具有外侧面323e(即，显露的外周面)。在一些实施例中，第一通孔结构221a和互连结构32e的实心部分一体同时形成。如图14所示，互连结构32e的外侧面323e与捕获焊盘30c的外侧面303c实质上共平面，因为它们是在切割工序之后同时形成的。
半导体芯片14a设置为邻近基底材料20e的顶面202。如图13所示，半导体芯片14a通过例如倒装芯片接合方式设置于第一线路结构21a上，且电连接所述第一线路结构21a。封装体18a，例如模封化合物，设置为邻近基底材料20e的顶面202，以覆盖半导体芯片14a和衬底2e。如图13所示，封装体18a覆盖并接触半导体芯片14a、基底材料20e和捕获焊盘30c。封装体18a具有外侧面183a(即，外围侧面)。封装体18a的外侧面183a与互连结构32e的外侧面323e和捕获焊盘30c的外侧面303c实质上共平面，因为它们是在切割工序之后同时形成的。为简单起见，仅示出一个芯片(即，半导体芯片14a)，尽管对于任何系统封装(system-in-package)来说是显而易见的，额外的芯片和/或无源装置可加在顶侧上。
参考图14，互连结构32e界定凹入部分5a，所述凹入部分5a从基底材料20e的外侧面203凹入。也就是说，互连结构32e并不填满凹陷结构4c。
图15显示本公开的一些实施例的半导体封装1f的剖视图。半导体封装1f类似于图13到图14所示的半导体封装1e，不同之处在于半导体封装1f进一步包括第二线路结构23a和第一保护层28a。第二线路结构23a可为图案化线路层。如图15所示，第二线路结构23a可为重布层(RDL)，且设置于基底材料20f的底面201上。因此，第二线路结构23a通过第一通孔结构221a电连接于第一线路结构21a。另外，第二线路结构23a通过互连结构32f电连接于捕获焊盘30c。在一些实施例中，第二线路结构23a可包括多个导电线路和/或多个接合垫。在一或多个实施例中，第二线路结构23a的L/S可大于第一线路结构21a的L/S。
第一保护层28a覆盖并接触第一介电结构22a的底面(即，基底材料20f的底面201)和第二线路结构23a的至少一部分。第一保护层28a可包括阻焊材料，例如苯并环丁烯(BCB)或聚酰亚胺。在一些实施例中，第一保护层28a可界定多个开口，以显露第二线路结构23a的若干部分。为简单起见，此处仅说明双层衬底。然而，可根据需要使用相同外部结构的多层衬底。
图16显示本公开的一些实施例的半导体封装1和主板82的组合件80的剖视图。组合件80的半导体封装1与图1到图4所示的半导体封装1相同，且通过焊料84接合于主板82。如图16所示，当半导体封装1通过使用例如表面安裝技术(SMT)附接于主板82时，焊料84可爬附于互连结构32，并形成填钖，可检查所述填钖来获得接合质量，且表面安裝技术(SMT)的良率和焊接可靠性得以改进。也就是说，半导体封装1的侧表面是焊料可爬附侧翼。
图17到图24显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造例如图1到图4所示的半导体封装1的半导体封装。
参考图17，提供基底材料20。基底材料20具有底面201、与所述底面201相对的顶面202，以及多个单分线(singulation lines)51。基底材料20包括第一金属层211、第一介电结构22、第二线路结构23、第二介电结构24、第二通孔结构241、第三线路结构25、第三介电结构26和第一金属层271。第一介电结构22、第二线路结构23、第二介电结构24、第二通孔结构241、第三线路结构25和第三介电结构26可分别与上述的第一介电结构22、第二线路结构23、第二介电结构24、第二通孔结构241、第三线路结构25和第三介电结构26相同。在一些实施例中，第一金属层211可为铜箔或晶种层，且可通过按压或粘合形成或设置于基底材料20的底面201上。类似地，第一金属层271可为铜箔或晶种层，且可通过按压或粘合形成或设置于基底材料20的顶面202上。单分线51是单切工序期间切割刀片或激光的路径。
参考图18，通过例如激光钻孔形成至少一个第一孔52、至少一个第二孔54和至少一个第三孔56。第一孔52贯穿第一金属层211和第一介电结构22，且停止于第二线路结构23，以显露第二线路结构23的一部分。如图18所示，第一孔52从其底部端往其顶部端逐渐变窄。第二孔54贯穿第一介电结构22、第二介电结构24、第三线路结构25和第三介电结构26，且停止于第一金属层271，以显露第一金属层271的一部分。如图18所示，第二孔54从其底部端往其顶部端逐渐变窄。第三孔56贯穿第一金属层271和第三介电结构26，且停止于第三线路结构25，以显露第三线路结构25的一部分。如图18所示，第三孔56从其顶部端往其底部端逐渐变窄。应理解，第一孔52、第二孔54和第三孔56是盲孔。第二孔54设置于单分线51上。也就是说，第二孔54可跨越单分线51，且第二孔54的中心轴可设置在单分线51处。第二孔54是单分线51处的凹入结构，且凹入结构(即，第二孔54)的位置对应于捕获焊盘30(图20)的第一金属层271的一部分的位置。也就是说，移除基底材料20的一部分，以形成凹入结构(即，第二孔54)，以显露捕获焊盘30(图20)的第一金属层271的所述部分。
参考图19，分别形成底部金属层58和顶部金属层60于基底材料20的底部侧和顶部侧上。在一些实施例中，底部金属层58和顶部金属层60可通过电镀同时形成。如图19所示，底部金属层58覆盖并接触第一金属层211以及第一孔52和第二孔54的侧壁。底部金属层58可填充第一孔52以形成第一通孔结构221，且可不填充第二孔54。另外，顶部金属层60覆盖并接触第一金属层271以及第三孔56的侧壁。顶部金属层60可填充第三孔56，以形成第三通孔结构261。应注意，第一孔52和第三孔56可被填充。
参考图20，通过减材蚀刻(subtractive etching)图案化第一金属层211上的底部金属层58，以形成第二金属层212。通过减材蚀刻图案化第一金属层271上的顶部金属层60，以形成第二金属层272。接着，通过例如快闪蚀刻(flash etching)移除第一金属层211不被第二金属层212覆盖的部分，以形成第一线路结构21。通过例如快闪蚀刻移除第一金属层271不被第二金属层272覆盖的部分，以在第二孔54上形成第四线路结构27和捕获焊盘30。同时，第二孔54上的第一金属层271的一部分是第一金属层301，且第一金属层301上的第二金属层272的一部分是第二金属层302。捕获焊盘30包括第一金属层301和第二金属层302。因此，捕获焊盘30是第四线路结构27的一部分，且捕获焊盘30和第四线路结构27同时形成。捕获焊盘30设置于基底材料20中或基底材料20上，且捕获焊盘30延伸越过单分线51。另外，底部金属层58设置于第二孔54中的部分是互连结构32。互连结构32的一部分设置于捕获焊盘30上并接触所述捕获焊盘30，且互连结构32的另一部分延伸到基底材料20的底面201。也就是说，互连结构32是沿凹入结构(即，第二孔54)的内侧面形成的导电图案化结构(conductive patterned structure)，以连接于捕获焊盘30。在一些实施例中，互连结构32和第一线路结构21的第二金属层212是同一层，并且一体同时形成。可使用类似图案电镀的加材工序来形成线路图案，以取代形成外部线路图案的减材工序。
参考图21，形成或设置第一保护层28，以覆盖并接触第一介电结构22的底面和第一线路结构21的至少一部分。第一保护层28可界定至少一个开口，以显露第一线路结构21的一部分。第一保护层28可包括阻焊材料，例如苯并环丁烯(BCB)、环氧树脂、丙烯酸酯或聚酰亚胺。形成或设置第二保护层29，以覆盖并接触第三介电结构26的顶面和第四线路结构27的至少一部分。第二保护层29可界定至少一个开口，以显露第四线路结构27的一部分。第二保护层29可包括阻焊材料，例如苯并环丁烯(BCB)、环氧树脂、丙烯酸酯或聚酰亚胺。同时，形成衬底2。衬底2包括基底材料20、捕获焊盘30、互连结构32、第一保护层28和第二保护层29。
参考图22，于邻近基底材料20的顶面202设置至少一个半导体芯片14和至少一个无源装置16。如图22所示，半导体芯片14和无源装置16设置于衬底2的基底材料20的顶面202上的第四线路结构27上，并电连接所述第四线路结构27。举例来说，半导体芯片14通过倒装芯片接合方式接合于基底材料20，且无源装置16通过表面安裝技术(SMT)接合于基底材料20。
参考图23，于邻近基底材料20的顶面202形成或设置封装体18，例如模封化合物，以覆盖半导体芯片14、无源装置16和衬底2。如图23所示，封装体18覆盖并接触半导体芯片14、无源装置16、第二保护层29和捕获焊盘30。由于互连结构32的顶部端形成于捕获焊盘30上，因此，可通过模封工序形成封装体18。换句话说，捕获焊盘30和互连结构32的顶部端可在模封工序期间防止封装体18进入第二孔54。
参考图24，进行单分工序，以形成多个如图1到图4所示的半导体封装1。通过切割刀片或激光束沿单分线51单分封装体18和衬底2。在单分工序期间，互连结构32由捕获焊盘30和封装体18所覆盖，因此互连结构32将不会从基底材料20撕开。因此，半导体封装1的良率可得以改进。
图25显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造例如图5到图6所示的半导体封装1a的半导体封装。所说明的工艺的初始阶段与图17到图18所描绘的阶段相同或类似。图25描绘图18所描绘的阶段之后的阶段。
参考图25，填充底部金属层58于第二孔54。
所说明的工艺在图25所示的阶段之后的阶段类似于图20到图24所示的阶段，因此形成图5和图6所示的半导体封装1a。
图26显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造例如图7到图8所示的半导体封装1b的半导体封装。所说明的工艺的初始阶段与图17所描绘的阶段相同或类似。图26描绘图17所描绘的阶段之后的阶段。
参考图26，通过例如激光钻孔形成第一孔52、至少一个第二孔54a和第三孔56。第一孔52和第二孔54a贯穿第一金属层211和第一介电结构22，且停止于第二线路结构23，以显露第二线路结构23的一部分。如图26所示，第一孔52从其底部端往其顶部端逐渐变窄，且第二孔54a也从其底部端往其顶部端逐渐变窄。第三孔56贯穿第一金属层271和第三介电结构26，且停止于第三线路结构25，以显露第三线路结构25的一部分。如图26所示，第三孔56从其顶部端往其底部端逐渐变窄。应理解，第一孔52、第二孔54a和第三孔56是盲孔。第二孔54a设置于单分线51上。也就是说，第二孔54a可跨越单分线51，且第二孔54a的中心轴可设置在单分线51处。第二孔54a是单分线51处的凹入结构，且凹入结构(即，第二孔54a)的位置对应于捕获焊盘30a(图7)的第二线路结构23的一部分的位置。应注意，第二孔54a还可延伸到第三线路结构25，以连接于那里的适当垫，作为替代结构。
所说明的工艺在图26所示的阶段之后的阶段类似于图19到图24所示的阶段，因此形成图7和图8所示的半导体封装1b。应理解，在单分工序之后，第二孔54a的一半是图7的衬底2b的凹陷结构4a，且凹陷结构4a中的底部金属层58是图7的互连结构32b。
图27到图29显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造例如图9到图10所示的半导体封装1c的半导体封装。所说明的工艺的初始阶段与图17所描绘的阶段相同或类似。图27描绘图17所描绘的阶段之后的阶段。
参考图27，通过例如激光钻孔形成第一孔52和第三孔56。第一孔52贯穿第一金属层211和第一介电结构22，且停止于第二线路结构23，以显露第二线路结构23的一部分。如图27所示，第一孔52从其底部端往其顶部端逐渐变窄。第三孔56贯穿第一金属层271和第三介电结构26，且停止于第三线路结构25，以显露第三线路结构25的一部分。如图27所示，第三孔56从其顶部端往其底部端逐渐变窄。应理解，第一孔52和第三孔56是盲孔。
参考图28，通过例如刀片切割、曝光和显影或激光钻孔形成至少一个第二孔54c。第二孔54c贯穿第一金属层211和第一介电结构22，且停止于第二线路结构23，以显露第二线路结构23的一部分。如图28所示，第二孔54c不是逐渐变窄的结构。第二孔54c的侧壁实质上垂直于基底材料20c的底面201和捕获焊盘30a的底面304a。应理解，第二孔54c是盲孔。第二孔54c设置于单分线51上。也就是说，第二孔54c可跨越单分线51，且第二孔54c的中心轴可设置在单分线51处。第二孔54c是单分线51处的凹入结构，且凹入结构(即，第二孔54c)的位置对应于捕获焊盘30a的第二线路结构23的一部分的位置。
参考图29，分别形成底部金属层58和顶部金属层60于基底材料20的底部侧和顶部侧上。在一些实施例中，底部金属层58和顶部金属层60可通过电镀同时形成。如图29所示，底部金属层58覆盖并接触第一金属层211以及第一孔52和第二孔54c的侧壁。底部金属层58可填满第一孔52以形成第一通孔结构221，且可不填满第二孔54c。另外，顶部金属层60覆盖并接触第一金属层271和第三孔56的侧壁。顶部金属层60可填满第三孔56，以形成第三通孔结构261。作为替代方案，第二孔54c可延伸到第三线路结构25的适当焊盘，以得到替代的城形衬底。
所说明的工艺在图29所示的阶段之后的阶段类似于图20到图24所示的阶段，因此形成图9和图10所示的半导体封装1c。
应理解，在单分工序之后，第二孔54c的一半是图9的衬底2c的凹陷结构4b，且凹陷结构4b中的底部金属层58是图9的互连结构32b。
图30到图31显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造例如图11到图12所示的半导体封装1d的半导体封装。所说明的工艺的初始阶段与图17所描绘的阶段相同或类似。图30描绘图17所描绘的阶段之后的阶段。
参考图30，通过例如激光钻孔形成第一孔52、至少一个第二下部孔54d、至少一个第二上部孔54e和第三孔56。第一孔52贯穿第一金属层211和第一介电结构22，且停止于第二线路结构23，以显露第二线路结构23的一部分。如图30所示，第一孔52从其底部端往其顶部端逐渐变窄。第二下部孔54d贯穿第一金属层211、第一介电结构22和第二介电结构24，且停止于第三线路结构25(即，捕获焊盘30b)，以显露第三线路结构25的底部部分。如图30所示，第二下部孔54d从其底部端往其顶部端逐渐变窄。第二上部孔洞54e贯穿第一金属层271和第三介电结构26，且停止于第三线路结构25(即，捕获焊盘30b)，以显露第三线路结构25(即，捕获焊盘30b)的顶部部分。如图30所示，第二上部孔54e从其顶部端往其底部端逐渐变窄。第三孔56贯穿第一金属层271和第三介电结构26，且停止于第三线路结构25，以显露第三线路结构25的顶部部分。如图30所示，第三孔56从其顶部端往其底部端逐渐变窄。应理解，第一孔52、第二下部孔54d、第二上部孔54e和第三孔56是盲孔。第二上部孔54e设置于第二下部孔54d的正上方。
参考图31，分别形成底部金属层58和顶部金属层60于基底材料20d的底部侧和顶部侧上。在一些实施例中，底部金属层58和顶部金属层60可通过电镀同时形成。如图31所示，底部金属层58覆盖并接触第一金属层211以及第一孔52和第二下部孔54d的侧壁。底部金属层58可填满第一孔52以形成第一通孔结构221，且还可填满第二下部孔54d以形成下部互连结构32c。另外，顶部金属层60覆盖并接触第一金属层271以及第二上部孔54e和第三孔56。顶部金属层60可填满第三孔56以形成第三通孔结构261，且还可填满第二上部孔54e以形成上部互连结构32d。或者，还可钻穿捕获焊盘30b，并随后在电镀期间同时填充，以作为替代通孔结构，故称x通孔。
所说明的工艺在图31所示的阶段之后的阶段类似于图20到图24所示的阶段，因此形成图11和图12所示的半导体封装1d。
应理解，在单分工序之后，下部互连结构32c的一半是图11的下部互连结构32c，且上部互连结构32d的一半是图11的上部互连结构32d。
图32到图39显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造例如图13到图14所示的半导体封装1e的半导体封装。参考图32，提供具有金属层64的载体62。载体62可为例如金属材料、陶瓷材料、玻璃材料、衬底或半导体晶片。在一些实施例中，金属层64可为形成或设置于载体62的表面上的铜箔。
参考图33，形成或迭加(built up)第一线路结构21a和捕获焊盘30c于载体62上的金属层64上。在一些实施例中，捕获焊盘30c是第一线路结构21a的一部分，或捕获焊盘30c和第一线路结构21a一体同时形成。第一线路结构21a可为重布层(RDL)，且可包括多个导电线路和/或多个接合垫。
参考图34，通过例如电镀形成或设置至少一个第一通孔结构221a和至少一个金属柱66于第一线路结构21a上。第一通孔结构221a形成于第一线路结构21a的接合垫上，且金属柱66形成于捕获焊盘30c上。
参考图35，通过例如模封或层压形成或设置第一介电结构22a，以覆盖金属层64、第一线路结构21a、第一通孔结构221a和金属柱66。第一介电结构22a可为模封化合物、介电层或钝化层，且可包括光阻层、可固化感光材料、可固化光可成像介电(PID)材料，例如聚酰胺(PA)、味之素堆积膜(ABF)、双马来酰亚胺-三嗪(BT)、聚酰亚胺(PI)、环氧树脂或聚苯并恶唑(PBO)，或其两个或多个的组合，或由上述材料形成。在一或多个实施例中，第一介电结构22a可包括干膜型材料或由干膜型材料形成，所述干膜型材料包括树脂和多个填充物。在另一实施例中，第一介电结构22a可包括液体型材料或由液体型材料形成，所述液体型材料包括无填充物的均质树脂。
参考图36，通过例如研磨移除第一介电结构22a的顶部部分。因此，第一介电结构22a变薄，且第一通孔结构221a的一端和金属柱66的一端显露于第一介电结构22a的底面。
参考图37，形成或设置干膜68于第一介电结构22a的底面上，以覆盖第一通孔结构221a和金属柱66。接着，通过例如光刻工序(例如包括曝光和显影)形成至少一个开口681于干膜68中，以显露金属柱66。接着，蚀刻金属柱66对应于开口681的部分，以形成凹入结构70。
参考图38，通过例如剥离移除干膜68。接着，移除载体62。接着，通过例如蚀刻移除金属层64。同时，获得衬底2e。衬底2e具有多个单分线51。凹入结构70设置在单分线51处，且凹入结构70的位置对应于捕获焊盘30c的位置。
参考图39，设置至少一个半导体芯片14a于衬底2e上。如图39所示，半导体芯片14a通过例如倒装芯片接合方式设置于第一线路结构21a上，且电连接所述第一线路结构21a。于邻近衬底2e的基底材料20e的顶面202设置封装体18a，例如模封化合物，以覆盖半导体芯片14a和衬底2e。由于凹入结构70的顶部端由捕获焊盘30c所覆盖，因此，封装体18a可通过模封工序形成。换句话说，捕获焊盘30c可在模封工序期间防止封装体18a进入凹入结构70。
接着，进行单分工序，以形成多个如图13到图14所示的半导体封装1e。通过切割刀片或激光束沿单分线51单分封装体18a和衬底2e。在单分工序之后，凹入结构70的一半是图13的互连结构32e。应注意，在单分工序期间，凹入结构70由捕获焊盘30c和封装体18a所覆盖，因此凹入结构70将不会从基底材料20e撕开。因此，半导体封装1e的良率可得以改进。
图40到图43显示本公开的半导体封装的制造方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造例如图15所示的半导体封装1f的半导体封装。所说明的工艺的初始阶段与图32到图36所描绘的阶段相同或类似。图40描绘图36所描绘的阶段之后的阶段。
参考图40，形成第二线路结构23a于第一介电结构22a上，以连接于第一通孔结构221a和捕获焊盘30c上的金属柱66。第二线路结构23a可为图案化线路层。如图40所示，第二线路结构23a可为重布层(RDL)，且设置于第一介电结构22a的底面上。因此，第二线路结构23a通过第一通孔结构221a电连接于第一线路结构21a。在一些实施例中，第二线路结构23a可包括多个导电线路和/或多个接合垫。在一或多个实施例中，第二线路结构23a的L/S可大于第一线路结构21a的L/S。接着，形成或设置第一保护层28a，以覆盖并接触第一介电结构22a的底面和第二线路结构23a的至少一部分。第一保护层28a可包括阻焊材料，例如苯并环丁烯(BCB)或聚酰亚胺。在一些实施例中，第一保护层28a可界定多个开口，以显露第二线路结构23a的若干部分。
参考图41，形成或设置干膜72于第一保护层28a上，以覆盖第一保护层28a和第二线路结构23a的显露部分。接着，通过例如光刻工序(例如包括曝光和显影)形成至少一个开口721于干膜72中，以显露金属柱66上的第二线路结构23a的一部分。接着，蚀刻金属柱66上的第二线路结构23a的部分和金属柱66对应于开口721的部分，以形成凹入结构74。
参考图42，通过例如剥离移除干膜72。接着，移除载体62。接着，通过例如蚀刻移除金属层64。同时，获得衬底2f。衬底2f具有多个单分线51。凹入结构74设置在单分线51处，且凹入结构74的位置对应于捕获焊盘30c的位置。
参考图43，设置至少一个半导体芯片14a于衬底2f上。如图43所示，半导体芯片14a通过例如倒装芯片接合方式设置于第一线路结构21a上，且电连接所述第一线路结构21a。于邻近衬底2f的基底材料20f的顶面202设置封装体18a，例如模封化合物，以覆盖半导体芯片14a和衬底2f。由于凹入结构74的顶部端由捕获焊盘30c所覆盖，因此，封装体18a可通过模封工序形成。换句话说，捕获焊盘30c可在模封工序期间防止封装体18a进入凹入结构74。
接着，进行单分工序，以形成多个如图15所示的半导体封装1f。通过切割刀片或激光束沿单分线51单分封装体18a和衬底2f。在单分工序之后，凹入结构74的一半是图15的互连结构32f。
除非另外说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等空间描述是相对于图中所展示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件是本公开的实施例的优点是不因此布置而有偏差。
如本文中所使用，术语“大致”、“大体上”、“实质上”和“约”用于描述并解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的例子以及其中事件或情形极近似于发生的例子。举例来说，当结合数值使用时，术语可以指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“实质上”相同或相等。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共平面或实质上共平面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。
如本文所使用，术语“传导(conductive)”、“导电(electrically conductive)”和“电导率(electrical conductivity)”指传输电流的能力。导电材料通常指对电流流动呈现极少或零抵抗的那些材料。电导率的一个量度是西门子每米(S/m)。通常，导电材料是电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度变化。除非另外规定，否则材料的导电率是在室温下测量。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本发明的特定实施例描述并说明本发明，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能未必按比例绘制。由于制造工艺和公差，本公开中的艺术再现与实际设备之间可能存在区别。可能存在并未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。

Claims (14)

1.一种半导体封装，包括：
捕获焊盘；
互连结构，设置于所述捕获焊盘下侧；
基底材料，其接触所述捕获焊盘和所述互连结构，且所述基底材料具有顶面和外侧面，其中所述捕获焊盘具有从所述基底材料的外侧面露出的外侧面，所述互连结构具有从所述基底材料的外侧面露出的外侧面；
由所述基底材料的所述外侧面向內凹陷的凹陷结构，且所述互连结构设置于所述凹陷结构中且连接于所述捕获焊盘；
半导体芯片，其设置于所述基底材料的所述顶面上；以及
封装体，其设置为邻近所述基底材料的所述顶面，且覆盖所述半导体芯片，
其中所述基底材料包括至少一个介电结构和至少一个线路结构，且所述介电结构的一部分和所述线路结构的一部分设置于所述凹陷结构上方；以及
其中所述捕获焊盘和所述线路结构间隔开，所述基底材料进一步包括设置于所述凹陷结构上方的通孔结构，且所述通孔结构连接所述线路结构和所述捕获焊盘，所述捕获焊盘的外侧面沿着水平方向的宽度大于所述凹陷结构的外侧面沿着水平方向的宽度。
2.根据权利要求1所述的半导体封装，其中从顶面俯视观之，该捕获焊盘的面积大于所述凹陷结构的面积。
3.根据权利要求1所述的半导体封装，其中所述封装体具有外侧面，且所述封装体的所述外侧面与所述捕获焊盘的所述外侧面实质上共平面。
4.根据权利要求1所述的半导体封装，其中所述凹陷结构包括设置为邻近所述捕获焊盘的第一部分和设置为远离所述捕获焊盘的第二部分，且所述第一部分的宽度小于所述第二部分的宽度。
5.根据权利要求1所述的半导体封装，其中所述捕获焊盘是激光钻孔停止结构或蚀刻停止结构。
6.一种半导体封装，其包括
衬底，其包括：
基底材料，其具有顶面和连接于所述顶面的外侧面；
凹陷结构，其从所述基底材料的所述外侧面凹入，且具有第一宽度；
捕获焊盘，其设置于所述基底材料中或所述基底材料上，且位于所述凹陷结构上方，其中所述捕获焊盘具有大于所述凹陷结构的所述第一宽度的第三宽度；以及
互连结构，其设置于所述凹陷结构中且连接于所述捕获焊盘；
半导体芯片，其设置为邻近所述基底材料的所述顶面；以及
封装体，其覆盖所述半导体芯片和所述衬底，
其中所述基底材料包括至少一个介电结构和至少一个线路结构，且所述介电结构的一部分和所述线路结构的一部分设置于所述凹陷结构上方；以及
其中所述基底材料进一步包括设置于所述凹陷结构上方的通孔结构，且所述通孔结构连接所述线路结构和所述捕获焊盘。
7.根据权利要求6所述的半导体封装，其中所述封装体具有外侧面，且所述封装体的所述外侧面与所述衬底的所述基底材料的所述外侧面实质上共平面。
8.根据权利要求6所述的半导体封装，其中所述基底材料进一步具有内侧面，且所述凹陷结构由所述基底材料的所述内侧面和所述捕获焊盘界定。
9.根据权利要求6所述的半导体封装，其中所述衬底的外侧面包括所述基底材料的所述外侧面、所述互连结构的外侧面和所述捕获焊盘的外侧面。
10.根据权利要求6所述的半导体封装，其中所述捕获焊盘是通孔停止结构。
11.根据权利要求10所述的半导体封装，其中所述通孔停止结构是激光钻孔停止结构或蚀刻停止结构。
12.一种半导体封装的制造工艺，其包括：
(a)提供衬底，其中所述衬底包括基底材料和接触所述基底材料的捕获焊盘，且所述捕获焊盘延伸越过所述衬底的单分线；以及
(b)在所述单分线处形成凹入结构，其中所述凹入结构的位置对应于所述捕获焊盘的位置，
其中步骤(a)包括：
(a1)形成第一线路结构和所述捕获焊盘于载体上；
(a2)形成金属柱于所述捕获焊盘上；
(a3)形成介电结构以覆盖所述线路结构和所述捕获焊盘，其中所述金属柱显露于所述介电结构；以及
其中在步骤(b)中，所述凹入结构是通过蚀刻所述金属柱的一部分而形成。
13.根据权利要求12所述的制造工艺，其中在步骤(a3)之后，所述制造工艺进一步包括：
(a4)形成第二线路结构于所述介电结构上，以连接于所述捕获焊盘；
其中步骤(b)是蚀刻所述第二线路结构的一部分和所述金属柱的所述部分以形成所述凹入结构。
14.根据权利要求13所述的制造工艺，其进一步包括：
(c)设置半导体芯片于所述衬底上；
(d)形成封装体以覆盖所述半导体芯片和所述衬底；以及
(e)沿所述单分线单分所述封装体和所述衬底，以形成多个半导体封装。
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