KR20240011293A - 표시 장치 - Google Patents

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권정무
김범진
오상익
이범석
정형기
정형태
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Abstract

표시 장치의 화소는 제1 노드에 연결된 제어 전극, 제1 전압을 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 데이터 라인에 연결된 제1 전극, 상기 제1 노드에 연결된 제2 전극, 및 제1 주사 라인에 연결된 제어 전극을 포함하는 제2 트랜지스터, 제1-1 노드에 연결된 제어 전극, 상기 제1 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1-1 트랜지스터, 데이터 라인에 연결된 제1 전극, 상기 제1-1 노드에 연결된 제2 전극, 및 제2 주사 라인에 연결된 제어 전극을 포함하는 제2-1 트랜지스터를 포함할 수 있다. 상기 제2 노드에 초기화 전압이 인가되고, 제1 프레임에서 상기 제1 주사 라인에 제1 주사 신호가 인가되고, 제2 프레임에서 상기 제2 주사 라인에 제2 주사 신호가 인가될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
일반적으로 사용자에게 영상을 제공하는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 내비게이션, 및 스마트 텔레비전 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 생성된 영상을 표시 화면을 통해 사용자에게 제공한다.
표시 장치는 영상을 생성하기 위한 복수개의 화소들을 포함하는 표시 패널, 화소들에 주사 신호들을 인가하는 주사 구동부, 화소들에 데이터 전압들을 인가하는 데이터 구동부, 및 화소들에 동작 전압을 인가하는 전압 생성부를 포함한다. 화소들은 주사 신호들에 응답하여 데이터 전압들을 인가 받고, 데이터 전압들 및 동작 전압을 이용하여 영상을 생성할 수 있다.
화소들은 트랜지스터들 및 트랜지스터들에 연결된 발광 소자들을 포함한다. 화소들의 사용 시간이 길어질수록 트랜지스터들이 열화(예를 들어 성능 저하)될 수 있다. 트랜지스터들의 열화에 따라, 트랜지스터들의 I-V 커브가 변화될 수 있다. 트랜지스터들이 열화될 경우, 트랜지스터들의 수명이 감소할 수 있다.
본 발명의 목적은 화소의 구동 트랜지스터의 열화를 방지하여 구동 트랜지스터의 수명을 향상시킬 수 있는 표시 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 표시 장치는 복수개의 화소들을 포함하고, 상기 화소들 각각은 제1 노드에 연결된 제어 전극, 제1 전압을 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 데이터 라인에 연결된 제1 전극, 상기 제1 노드에 연결된 제2 전극, 및 제1 주사 라인에 연결된 제어 전극을 포함하는 제2 트랜지스터, 제1-1 노드에 연결된 제어 전극, 상기 제1 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1-1 트랜지스터, 데이터 라인에 연결된 제1 전극, 상기 제1-1 노드에 연결된 제2 전극, 및 제2 주사 라인에 연결된 제어 전극을 포함하는 제2-1 트랜지스터, 상기 제2 노드에 연결된 애노드 및 제2 전압을 수신하는 캐소드를 포함하는 발광 소자, 상기 제1 노드 및 상기 제2 노드에 연결된 제1 커패시터, 및 상기 제1-1 노드 및 상기 제2 노드에 연결된 제2 커패시터를 포함하고, 상기 제2 노드에 초기화 전압이 인가되고, 제1 프레임에서 상기 제1 주사 라인에 제1 주사 신호가 인가되고, 상기 제1 프레임 다음의 제2 프레임에서 상기 제2 주사 라인에 제2 주사 신호가 인가될 수 있다.
본 발명의 실시 예에 따른 표시 장치는 복수개의 화소들을 포함하고, 상기 화소들 각각은, 제1 노드에 연결된 제어 전극, 제1 전압을 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 제1 데이터 라인에 연결된 제1 전극, 상기 제1 노드에 연결된 제2 전극, 및 주사 라인에 연결된 제어 전극을 포함하는 제2 트랜지스터, 제1-1 노드에 연결된 제어 전극, 상기 제1 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1-1 트랜지스터, 제2 데이터 라인에 연결된 제1 전극, 상기 제1-1 노드에 연결된 제2 전극, 및 상기 주사 라인에 연결된 제어 전극을 포함하는 제2-1 트랜지스터, 상기 제2 노드에 연결된 애노드 및 제2 전압을 수신하는 캐소드를 포함하는 발광 소자, 상기 제1 노드 및 상기 제2 노드에 연결된 제1 커패시터, 및 상기 제1-1 노드 및 상기 제2 노드에 연결된 제2 커패시터를 포함하고, 상기 제2 노드에 초기화 전압이 인가되고, 제1 프레임에서 상기 제1 데이터 라인에 제1 데이터 전압이 인가되고, 상기 제1-1 트랜지스터는 음의 게이트-소스 전압을 가질 수 있다.
본 발명의 실시 예에 따르면, 화소 내에 2개의 구동 트랜지스터들이 배치되고, 어느 하나의 구동 트랜지스터가 구동될 때, 다른 하나의 구동 트랜지스터의 전류-전압 곡선이 좌측으로 시트프되도록 구동 트랜지스터의 열화 상태가 보상될 수 있다. 이러한 보상 동작은 실시간으로 수행될 수 있다. 따라서, 구동 트랜지스터의 열화 상태가 보상되어 구동 트랜지스터의 수명이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 2는 도 1에 도시된 표시 장치의 블록도이다.
도 3은 도 2에 도시된 표시 패널의 평면도이다.
도 4는 도 3에 도시된 어느 한 화소의 단면을 예시적으로 도시한 도면이다.
도 5는 도 4에 도시된 화소층 상에 배치된 광 변환부의 단면을 예시적으로 도시한 도면이다.
도 6은 도 3에 도시된 어느 한 화소의 등가 회로를 도시한 도면이다.
도 7은 도 6에 도시된 화소의 동작을 설명하기 위한 신호들의 타이밍도이다.
도 8은 도 7에 도시된 표시 구간의 제1 프레임 동안의 동작을 설명하기 위한 도면이다.
도 9는 도 7에 도시된 표시 구간의 제2 프레임 동안의 동작을 설명하기 위한 도면이다.
도 10은 도 8 및 도 9에 도시된 제1 트랜지스터 및 제1-1 트랜지스터 각각의 전류-전압 특성을 나타내는 전류-전압 곡선을 예시적으로 보여주는 도면이다.
도 11은 도 7에 도시된 비표시 구간의 제1 센싱 구간의 동작을 설명하기 위한 도면이다.
도 12는 도 7에 도시된 비표시 구간의 제2 센싱 구간의 동작을 설명하기 위한 도면이다.
도 13은 도 11 및 도 12에 도시된 제1 및 제2 센싱 전압들을 예시적으로 보여주는 도면이다.
도 14는 도 11 내지 도 13의 센싱 동작에 따른 보상 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 화소의 등가 회로를 도시한 도면이다.
도 16은 도 15에 도시된 화소의 동작을 설명하기 위한 신호들의 타이밍도이다.
도 17은 도 16에 도시된 표시 구간의 제1 프레임 동안의 동작을 설명하기 위한 도면이다.
도 18는 도 16에 도시된 표시 구간의 제2 프레임 동안의 동작을 설명하기 위한 도면이다.
도 19는 도 16에 도시된 비표시 구간의 제1 센싱 구간의 동작을 설명하기 위한 도면이다.
도 20은 도 16에 도시된 비표시 구간의 제2 센싱 구간의 동작을 설명하기 위한 도면이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 명시적으로 여기에서 정의되지 않는 한, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 제1 및 제2 방향들(DR1,DR2)에 의해 정의된 평면을 가질 수 있다. 표시 장치(DD)는 제1 방향(DR1)으로 연장하는 단변들을 갖고, 제2 방향(DR2)으로 연장하는 장변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 원형 또는 다각형 등 다양한 형상들을 가질 수 있다.
표시 장치(DD)의 상면은 표시면(DS)으로 정의될 수 있으며, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 가질 수 있다. 표시면(DS)을 통해 표시 장치(DD)에서 생성된 영상이 사용자에게 제공될 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하고, 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸고, 소정의 색으로 인쇄되는 표시 모듈(DM)의 테두리를 정의할 수 있다.
표시 장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자 장치들에 사용될 수 있다. 또한, 표시 장치(DD)는 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션, 게임기, 스마트폰, 태블릿, 또는 카메라와 같은 중소형 전자 장치들에 사용될 수도 있다. 그러나, 이것들은 단지 예시적인 실시예로서 제시된 것이며, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기들에도 사용될 수 있다.
도 2는 도 1에 도시된 표시 장치의 블록도이다.
도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 및 타이밍 컨트롤러(T-CON)를 포함할 수 있다. 표시 패널(DP)은 복수개의 화소들(PX), 복수개의 주사 라인들(SL1~SLm), 및 복수개의 데이터 라인들(DL1~DLn)을 포함할 수 있다. m 및 n은 자연수이다.
주사 라인들(SL1~SLm)은 제2 방향(DR2)으로 연장되어 화소들(PX) 및 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제1 방향(DR1)으로 연장되어 화소들(PX) 및 데이터 구동부(DDV)에 연결될 수 있다.
표시 패널(DP)에는 제1 전압(ELVDD) 및 제1 전압(ELVDD)보다 낮은 레벨을 갖는 제2 전압(ELVSS)이 인가될 수 있다. 제1 전압(ELVDD) 및 제2 전압(ELVSS)은 화소들(PX)에 인가될 수 있다.
타이밍 컨트롤러(T-CON)는 외부(예를 들어, 시스템 보드)로부터 영상 신호들(RGB) 및 제어 신호(CS)를 수신할 수 있다. 타이밍 컨트롤러(T-CON)는 데이터 구동부(DDV)와 인터페이스 사양에 맞도록 영상 신호들(RGB)의 데이터 포맷을 변환하여 영상 데이터들(DATA)을 생성할 수 있다. 타이밍 컨트롤러(T-CON)는 데이터 포맷이 변환된 영상 데이터들(DATA)을 데이터 구동부(DDV)에 제공할 수 있다.
타이밍 컨트롤러(T-CON)는 외부로부터 제공된 제어 신호(CS)에 응답하여 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 생성하여 출력할 수 있다. 제1 제어 신호(CS1)는 주사 제어 신호로 정의되고, 제2 제어 신호(CS2)는 데이터 제어 신호로 정의될 수 있다. 제1 제어 신호(CS1)는 주사 구동부(SDV)에 제공되고, 제2 제어 신호(CS2)는 데이터 구동부(DDV)에 제공될 수 있다.
주사 구동부(SDV)는 제1 제어 신호(CS1)에 응답하여 복수개의 주사 신호들을 생성할 수 있다. 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다. 데이터 구동부(DDV)는 제2 제어 신호(CS2)에 응답하여 영상 데이터들(DATA)에 대응하는 복수개의 데이터 전압들을 생성할 수 있다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다.
화소들(PX) 각각에서 게이트-소스 전압이 센싱되어 센싱 전압(Vs)으로서 출력될 수 있다. 센싱 전압(Vs)은 데이터 구동부(DDV)를 통해 타이밍 컨트롤러(T-CON)에 제공될 수 있다. 타이밍 컨트롤러(T-CON)는 센싱 전압(Vs)을 이용하여 화소들(PX) 각각의 구동 트랜지스터의 문턱 전압을 산출함으로써, 화소들(PX)의 열화 상태를 산출할 수 있다.
타이밍 컨트롤러(T-CON)는 화소들(PX)의 열화 상태에 따라, 화소들(PX)에 인가되는 영상 데이터들(DATA)을 보상할 수 있다. 이러한 동작은 이하 상세히 설명될 것이다.
도 3은 도 2에 도시된 표시 패널의 평면도이다.
이하, 도 3에서 도 2와 중복되는 설명은 생략된다.
도 3을 참조하면, 표시 장치(DD)는 표시 패널(DP), 주사 구동부(SDV), 데이터 구동부(DDV), 복수개의 연성 회로 기판들(FPCB), 타이밍 컨트롤러(T-CON), 및 인쇄 회로 기판(PCB)을 포함할 수 있다.
표시 패널(DP)은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다. 본 발명의 일 실시 예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시 패널(DP)은 유기 발광 표시 패널 또는 무기 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 무기 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
화소들(PX)은 표시 영역(DA)에 배치될 수 있다. 주사 구동부(SDV)는 표시 패널(DP)의 단변들 중 어느 하나의 단변에 인접한 비표시 영역(NDA)에 배치될 수 있다. 데이터 구동부(DDV)는 복수개로 제공될 수 있다. 데이터 구동부들(DDV)은 표시 패널(DP)의 장변들 중 하나의 장변으로 정의되는 표시 패널(DP)의 상측에 인접하게 배치될 수 있다.
인쇄 회로 기판(PCB)은 표시 패널(DP)의 상측에 인접하게 배치될 수 있다. 인쇄 회로 기판(PCB)은 연성 회로 기판들(FPCB)을 통해 표시 패널(DP)에 연결될 수 있다. 연성 회로 기판들(FPCB)은 표시 패널(DP)의 상측과 인쇄 회로 기판(PCB)에 연결될 수 있다. 데이터 구동부들(DDV)은 집적 회로 칩 형태로 제작되어 연성 회로 기판들(FPCB) 상에 각각 실장될 수 있다.
데이터 라인들(DL1~DLn)은 연성 회로 기판들(FPCB)로 연장하여 데이터 구동부들(DDV)에 연결될 수 있다. 예시적으로, 최좌측 및 최우측에 배치되어 데이터 구동부들(DDV)에 연결된 2개의 데이터 라인들(DL1,DLn)이 도시되었으나, 실질적으로, 데이터 구동부들(DDV) 각각에는 복수개의 데이터 라인들이 연결될 수 있다. 타이밍 컨트롤러(T-CON)는 집적 회로 칩 형태로 제작되어 인쇄 회로 기판(PCB) 상에 실장될 수 있다.
도 4는 도 3에 도시된 어느 한 화소의 단면을 예시적으로 도시한 도면이다.
도 4를 참조하면, 화소(PX)는 트랜지스터(TR) 및 발광 소자(OLED)를 포함할 수 있다. 발광 소자(OLED)는 제1 전극(AE)(또는 애노드), 제2 전극(CE)(또는 캐소드), 정공 제어층(HCL), 전자 제어층(ECL), 및 발광층(EML)을 포함할 수 있다. 트랜지스터(TR) 및 발광 소자(OLED)는 제1 기판(SUB1) 상에 배치될 수 있다.
화소들(PX) 각각의 평면 영역은 발광 영역(PA) 및 발광 영역(PA) 주변의 비발광 영역(NPA)을 포함할 수 있다. 발광 소자(OLED)는 발광 영역(PA)에 배치될 수 있다.
제1 기판(SUB1) 상에 버퍼층(BFL)이 배치되며, 버퍼층(BFL)은 무기층일 수 있다. 버퍼층(BFL) 상에 반도체 패턴이 배치될 수 있다. 반도체 패턴은 폴리 실리콘, 비정질 실리콘, 또는 금속 산화물을 포함할 수 있다.
반도체 패턴은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. 반도체 패턴은 고 도핑 영역과 저 도핑 영역을 포함할 수 있다. 고 도핑 영역의 전도성은 저 도핑 영역보다 크고, 실질적으로 트랜지스터(TR)의 소스 전극 및 드레인 전극 역할을 할 수 있다. 저 도핑 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다.
트랜지스터(TR)의 소스(S), 액티브(A), 및 드레인(D)은 반도체 패턴으로부터 형성될 수 있다. 반도체 패턴 상에 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1) 상에 트랜지스터(TR)의 게이트(G)가 배치될 수 있다. 게이트(G) 상에 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2) 상에 제3 절연층(INS3)이 배치될 수 있다.
연결 전극(CNE)은 트랜지스터(TR)와 발광 소자(OLED)를 연결할 수 있다. 연결 전극(CNE)은 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(INS3) 상에 배치되고, 제1 내지 제3 절연층들(INS1~INS3)에 정의된 제1 컨택홀(CH1)을 통해 드레인(D)에 연결될 수 있다.
제4 절연층(INS4)은 제1 연결 전극(CNE1) 상에 배치될 수 있다. 제4 절연층(INS4) 상에 제5 절연층(INS5)이 배치될 수 있다. 제2 연결 전극(CNE2)은 제5 절연층(INS5) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 및 제5 절연층들(INS4, INS5)에 정의된 제2 컨택홀(CH2)을 통해 제1 연결 전극(CNE1)에 연결될 수 있다.
제2 연결 전극(CNE2) 상에 제6 절연층(INS6)이 배치될 수 있다. 버퍼층(BFL)부터 제6 절연층(INS6)까지의 층은 회로 소자층(DP-CL)으로 정의될 수 있다. 제1 절연층(INS1) 내지 제6 절연층(INS6)은 무기층 또는 유기층일 수 있다.
제6 절연층(INS6) 상에 제1 전극(AE)이 배치될 수 있다. 제1 전극(AE)은 제6 절연층(INS6)에 정의된 제3 컨택홀(CH3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다. 제1 전극(AE) 및 제6 절연층(INS6) 상에는 제1 전극(AE)의 소정의 부분을 노출시키기 위한 개구부(PX_OP)가 정의된 화소 정의막(PDL)이 배치될 수 있다.
정공 제어층(HCL)은 제1 전극(AE) 및 화소 정의막(PDL) 상에 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
발광층(EML)은 정공 제어층(HCL) 상에 배치될 수 있다. 발광층(EML)은 개구부(PX_OP)에 대응하는 영역에 배치될 수 있다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 발광층(EML)은 청색 광을 생성할 수 있다.
전자 제어층(ECL)은 발광층(EML) 및 정공 제어층(HCL) 상에 배치될 수 있다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 정공 제어층(HCL) 및 전자 제어층(ECL)은 발광 영역(PA)과 비발광 영역(NPA)에 공통으로 배치될 수 있다.
제2 전극(CE)은 전자 제어층(ECL) 상에 배치될 수 있다. 제2 전극(CE)은 화소들(PX)에 공통으로 배치될 수 있다. 발광 소자(OLED)가 배치된 층은 표시 소자층(DP-OLED)으로 정의될 수 있다. 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)은 화소층(PXL)으로 정의될 수 있다.
박막 봉지층(TFE)은 제2 전극(CE) 상에 배치되어 화소(PX)를 덮을 수 있다. 박막 봉지층(TFE)은 제2 전극(CE) 상에 배치된 제1 봉지층(EN1), 제1 봉지층(EN1) 상에 배치된 제2 봉지층(EN2), 및 제2 봉지층(EN2) 상에 배치된 제3 봉지층(EN3)을 포함할 수 있다. 제1 및 제3 봉지층들(EN1, EN3)은 무기 절연층을 포함하고, 수분/산소로부터 화소(PX)를 보호할 수 있다. 제2 봉지층(EN2)은 유기 절연층을 포함하고, 먼지 입자와 같은 이물질로부터 화소(PX)를 보호할 수 있다.
제1 전압(ELVDD)이 트랜지스터(TR)를 통해 제1 전극(AE)에 인가되고, 제2 전압(ELVSS)이 제2 전극(CE)에 인가될 수 있다. 발광층(EML)에 주입된 정공과 전자가 결합하여 여기자(exciton)가 형성되고, 여기자가 바닥 상태로 전이하면서, 발광 소자(OLED)가 발광할 수 있다.
도 5는 도 4에 도시된 화소층 상에 배치된 광 변환부의 단면을 예시적으로 도시한 도면이다.
예시적으로, 도 5에는 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)이 도시되었으며, 도 4에 도시된 발광 영역(PA)은 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3) 중 어느 하나일 수 있다. 또한, 설명의 편의를 위해, 도 5에는 도 4에 도시된 트랜지스터(TR) 및 발광 소자(OLED)의 단면 구조들은 생략되고, 단일층으로서 화소층(PXL)이 도시되었다.
도 5를 참조하면, 표시 장치(DD)는 박막 봉지층(TFE) 상에 배치된 광 변환부(LCP)를 포함할 수 있다. 광 변환부(LCP)는 접착층(ADH)에 의해 박막 봉지층(TFE) 상에 부착될 수 있다.
제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3) 사이의 영역은 비발광 영역(NPA)으로 정의될 수 있다. 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)은 제1 광(L1)을 생성할 수 있다. 예시적으로 제1 광(L1)은 청색광일 수 있다.
광 변환부(LCP)는 제2 기판(SUB2), 제1 및 제2 양자점층들(QDL1,QDL2), 광 투과층(LTL), 제1, 제2, 및 제3 컬러 필터들(CF1,CF2,CF3), 블랙 매트릭스(BM), 격벽층(SW), 및 제1 및 제2 절연층들(LC-IL1,LC-IL2)을 포함할 수 있다.
제1, 제2, 및 제3 컬러 필터들(CF1,CF2,CF3) 및 블랙 매트릭스(BM)는 제2 기판(SUB2) 아래에 배치될 수 있다. 제1, 제2, 및 제3 컬러 필터들(CF1,CF2,CF3)은 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)에 중첩할 수 있다. 블랙 매트릭스(BM)는 비발광 영역(NPA)에 중첩할 수 있다.
제1 컬러 필터(CF1)는 제1 발광 영역(PA1)에 중첩하고, 제2 컬러 필터(CF2)는 제2 발광 영역(PA2)에 중첩하고, 제3 컬러 필터(CF3)는 제3 발광 영역(PA3)에 중첩할 수 있다. 제1 컬러 필터(CF1)는 적색 컬러 필터를 포함할 수 있다. 제2 컬러 필터(CF2)는 녹색 컬러 필터를 포함할 수 있다. 제3 컬러 필터(CF3)는 청색 컬러 필터를 포함할 수 있다.
제1, 제2, 및 제3 컬러 필터들(CF1,CF2,CF3) 및 블랙 매트릭스(BM) 아래에 제1 절연층(LC-IL1)이 배치될 수 있다. 제1 절연층(LC-IL1) 아래에 격벽층(SW)이 배치될 수 있다.
격벽층(SW)에는 제1 및 제2 양자점층들(QDL1,QDL2) 및 광 투과층(LTL)이 배치되기 위한 개구부들(OP)이 정의될 수 있다. 개구부들(OP)은 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)에 중첩할 수 있다. 격벽층(SW)은 비발광 영역(NPA)에 중첩할 수 있다. 격벽층(SW)은 흑색을 가질 수 있다.
제1 및 제2 양자점층들(QDL1,QDL2) 및 광 투과층(LTL)은 제1 절연층(LC-IL1) 아래에 배치될 수 있다. 제1 및 제2 양자점층들(QDL1,QDL2) 및 광 투과층(LTL)은 개구부들(OP)에 배치될 수 있다.
제1 및 제2 양자점층들(QDL1,QDL2) 및 광 투과층(LTL)은 제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)에 중첩할 수 있다. 제1 양자점층(QDL1)은 제1 발광 영역(PA1)에 중첩하고, 제2 양자점층(QDL2)은 제2 발광 영역(PA2)에 중첩하고, 광 투과층(LTL)은 제3 발광 영역(PA3)에 중첩할 수 있다.
제1, 제2, 및 제3 발광 영역들(PA1,PA2,PA3)에서 생성된 제1 광(L1)은 제1 및 제2 양자점층들(QDL1,QDL2)과 광 투과층(LTL)에 제공될 수 있다. 제1 발광 영역(PA1)에서 생성된 제1 광(L1)은 제1 양자점층(QDL1)에 제공되고, 제2 발광 영역(PA2)에서 생성된 제1 광(L1)은 제2 양자점층(QDL2)에 제공될 수 있다. 제3 발광 영역(PA3)에서 생성된 제1 광(L1)은 광 투과층(LTL)에 제공될 수 있다.
제1 양자점층(QDL1)은 제1 광(L1)을 제2 광(L2)으로 변환할 수 있다. 제2 양자점층(QDL2)은 제1 광(L1)을 제3 광(L3)으로 변환할 수 있다. 예시적으로 제2 광(L2)은 적색광이고, 제3 광(L3)은 녹색광일 수 있다. 제1 양자점층(QDL1)은 제1 양자점들(미 도시됨)을 포함하고, 제2 양자점층(QDL2)은 제2 양자점들(미 도시됨)을 포함할 수 있다. 광 투과층(LTL)은 광을 산란시키기 위한 광 산란 입자들(미 도시됨)을 포함할 수 있다.
제1 양자점들은 청색 파장대를 갖는 제1 광(L1)을 적색 파장대를 갖는 제2 광(L2)으로 변환할 수 있다. 제2 양자점들은 청색 파장대를 갖는 제1 광(L1)을 녹색 파장대를 갖는 제3 광(L3)으로 변환할 수 있다. 제1 및 제2 양자점들은 제2 및 제3 광(L2,L3)을 산란시킬 수 있다. 광 투과층(LTL)은 광 변환 동작을 수행하지 않고 제1 광(L1)을 투과시킬 수 있다. 광 투과층(LTL)은 광 산란 입자들을 통해 제1 광(L1)을 산란시켜 출광시킬 수 있다.
제1 양자점층(QDL1)은 제2 광(L2)을 출광시키고, 제2 양자점층(QDL2)은 제3 광(L3)을 출광시키고, 광 투과층(LTL)은 제1 광(L1)을 출광시킬 수 있다. 따라서, 적색, 녹색, 및 청색을 표시하는 제2 광(L2), 제3 광(L3), 및 제1 광(L1)에 의해 소정의 영상이 표시될 수 있다.
제1 광(L1)의 일부는 제1 양자점들에 의해 광 변환되지 않고 제1 양자점층(QDL1)을 투과하여 제1 컬러 필터(CF1)에 제공될 수 있다. 즉, 제1 양자점들에 접촉되지 않아 제2 광(L2)으로 변환되지 않은 제1 광(L1)이 존재할 수 있다. 제1 컬러 필터(CF1)는 다른 색 광을 차단할 수 있다. 제1 양자점층(QDL1)에서 변환되지 않은 제1 광(L1)은 적색 컬러 필터를 갖는 제1 컬러 필터(CF1)에서 차단되어 상부로 출광되지 않을 수 있다.
제1 광(L1)의 일부는 제2 양자점들에 의해 광 변환되지 않고 제2 양자점층(QDL2)을 투과하여 제2 컬러 필터(CF2)에 제공될 수 있다. 즉, 제2 양자점들에 접촉되지 않아 제3 광(L3)으로 변환되지 않는 제1 광(L1)이 존재할 수 있다. 제2 컬러 필터(CF2)는 다른 색 광을 차단할 수 있다. 제2 양자점층(QDL2)에서 변환되지 않은 제1 광(L1)은 녹색 컬러 필터를 갖는 제2 컬러 필터(CF2)에서 차단되어 상부로 출광되지 않을 수 있다.
표시 장치(DD)를 향해 외부광이 제공될 수 있다. 외부광이 표시 패널(DP)에서 반사하여 외부의 사용자에게 다시 제공될 경우, 거울과 같이, 사용자가 외부광을 시인할 수 있다.
제1, 제2, 및 제3 컬러 필터들(CF1,CF2,CF3)은 외부광의 반사를 방지할 수 있다. 예를 들어, 제1, 제2, 및 제3 컬러 필터들(CF1,CF2,CF3)은 외부광을 적색, 녹색, 및 청색으로 필터링할 수 있다. 즉, 제1, 제2, 및 제3 컬러 필터들(CF1,CF2,CF3)은 외부광을 제2 광(L2), 제3 광(L3), 및 제1 광(L1)과 동일한 색으로 필터링할 수 있다. 이러한 경우, 외부광이 사용자에게 시인되지 않을 수 있다.
도 6은 도 3에 도시된 어느 한 화소의 등가 회로를 도시한 도면이다.
도 6을 참조하면, 화소(PXij)는 i번째 제1 주사 라인(SCL1i), i번째 제2 주사 라인(SCL2i), j번째 데이터 라인(DLj), i번째 센싱 주사 라인(SSLi), 및 j번째 센싱 라인(SNLj)에 연결될 수 있다. i 및 j는 자연수이다.
전술한 주사 라인들(SL1~SLm)은 도 6에 도시된 i번째 제1 주사 라인(SCL1i), i번째 제2 주사 라인(SCL2i), 및 i번째 센싱 주사 라인(SSLi)을 포함할 수 있다. 전술한 데이터 라인들(DL1~DLm)은 도 6에 도시된 j번째 데이터 라인(DLj) 및 j번째 센싱 라인(SNLj)을 포함할 수 있다.
화소(PXij)는 제1 트랜지스터(T1), 제1-1 트랜지스터(T1-1), 제2 트랜지스터(T2), 제2-1 트랜지스터(T2-1), 제1 커패시터(CST1), 제2 커패시터(CST2), 제3 트랜지스터(T3), 및 발광 소자(OLED)를 포함할 수 있다. 도 4에 도시된 트랜지스터(TR)는 제1 트랜지스터(T1) 또는 제1-1 트랜지스터(T1-1)일 수 있다.
제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1)는 구동 트랜지스터로 정의되고, 제2 트랜지스터(T2) 및 제2-1 트랜지스터(T2-1)는 스위칭 트랜지스터로 정의되고, 제3 트랜지스터(T3)는 센싱 트랜지스터로 정의될 수 있다.
트랜지스터들(T1,T1-1,T2,T2-1,T3)은 NMOS 트랜지스터들일 수 있으나, 이에 한정되지 않고, PMOS 트랜지스터들일 수 있다. 트랜지스터들(T1,T1-1,T2,T2-1,T3) 각각은 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 이하, 본 명세서 내에서 편의상 소스 전극 및 드레인 전극 중 어느 하나는 제1 전극으로 정의되고, 다른 하나는 제2 전극으로 정의된다. 또한, 게이트 전극은 제어 전극으로 정의된다.
제1 트랜지스터(T1)는, 제1 노드(N1)에 연결된 제어 전극, 제1 전압(ELVDD)을 수신하는 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 게이트-소스 간 전압 값에 따라 발광 소자(OLED)에 흐르는 전류의 양을 제어할 수 있다.
제1-1 트랜지스터(T1-1)는, 제1-1 노드(N1-1)에 연결된 제어 전극, 제1 전압(ELVDD)을 수신하는 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다. 제1-1 트랜지스터(T1-1)는 게이트-소스 간 전압 값에 따라 발광 소자(OLED)에 흐르는 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2)는, j번째 데이터 라인(DLj)에 연결된 제1 전극, 제1 노드(N1)에 연결된 제2 전극, 및 i번째 제1 주사 라인(SCL1i)에 연결된 제어 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 i번째 제1 주사 라인(SCL1i)으로부터 인가받은 제1 주사 신호에 의해 턴-온되어, j번째 데이터 라인(DLj)으로부터 제공받은 데이터 전압을 제1 노드(N1)에 제공할 수 있다. 제1 커패시터(CST1)는 데이터 전압을 충전할 수 있다.
제2-1 트랜지스터(T2-1)는, j번째 데이터 라인(DLj)에 연결된 제1 전극, 제1-1 노드(N1-1)에 연결된 제2 전극, 및 i번째 제2 주사 라인(SCL2i)에 연결된 제어 전극을 포함할 수 있다. 제2-1 트랜지스터(T2-1)는 i번째 제2 주사 라인(SCL2i)으로부터 인가받은 제2 주사 신호에 의해 턴-온되어, j번째 데이터 라인(DLj)으로부터 제공받은 데이터 전압을 제1-1 노드(N1-1)에 제공할 수 있다. 제2 커패시터(CST2)는 데이터 전압을 충전할 수 있다.
제1 커패시터(CST1)는 제1 노드(N1) 및 제2 노드(N2)에 연결될 수 있다. 제1 커패시터(CST1)는 제1 노드(N1)에 연결된 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.
제2 커패시터(CST2)는 제1-1 노드(N1-1) 및 제2 노드(N2)에 연결될 수 있다. 제2 커패시터(CST2)는 제1-1 노드(N1-1)에 연결된 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.
제3 트랜지스터(T3)는 j번째 센싱 라인(SNLj)에 연결된 제1 전극, 제2 노드(N2)에 연결된 제2 전극, 및 i번째 센싱 주사 라인(SSLi)에 연결된 제어 전극을 포함할 수 있다.
발광 소자(OLED)는 제2 노드(N2)에 연결된 애노드 및 제2 전압(ELVSS)을 수신하는 캐소드를 포함할 수 있다. 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류의 양에 대응되는 광을 생성할 수 있다.
도 7은 도 6에 도시된 화소의 동작을 설명하기 위한 신호들의 타이밍도이다. 도 8은 도 7에 도시된 표시 구간의 제1 프레임 동안의 동작을 설명하기 위한 도면이다. 도 9는 도 7에 도시된 표시 구간의 제2 프레임 동안의 동작을 설명하기 위한 도면이다.
도 6 및 도 7을 참조하면, 표시 패널(DP)은 표시 구간(DSP) 및 비표시 구간(NDSP)으로 구동될 수 있다. 표시 구간(DSP)에서 표시 패널(DP)은 영상을 표시하고, 비표시 구간(NDSP)에서 표시 패널(DP)은 영상을 표시하지 않을 수 있다. 예시적으로 비표시 구간(NDSP)에서 표시 패널(DP)은 블랙 모드로 구동될 수 있다.
표시 구간(DSP)은 복수개의 제1 프레임들(OD-F) 및 복수개의 제2 프레임들(EN-F)을 포함할 수 있다. 제1 프레임(OD-F) 및 제1 프레임(OD-F) 다음의 제2 프레임(EN-F)이 반복해서 수행될 수 있다. 제1 프레임들(OD-F)은 홀수 번째 프레임들로 정의되고, 제2 프레임들(EN-F)은 짝수 번째 프레임들로 정의될 수 있다.
이하, 도 6에서 기재된 "i 번째 및 j 번째"는 생략되어 화소(PXij)의 동작이 설명될 것이다.
제1 주사 신호(SC1i)가 제1 주사 라인(SCL1i)에 인가되고 제2 주사 신호(SC2i)가 제2 주사 라인(SCL2i)에 인가될 수 있다. 센싱 주사 신호(SSi)는 센싱 주사 라인(SSLi)에 인가될 수 있다.
제1 주사 신호(SC1i)는 제1 주사 라인(SCL1i)을 통해 제2 트랜지스터(T2)에 인가될 수 있다. 제2 주사 신호(SC2i)는 제2 주사 라인(SCL2i)을 통해 제2-1 트랜지스터(T2-1)에 인가될 수 있다. 센싱 주사 신호(SSi)는 센싱 주사 라인(SSLi)을 통해 제3 트랜지스터(T3)에 인가될 수 있다. 데이터 라인(DLj)에는 데이터 전압(Vd) 및 기준 전압(Vr)이 인가될 수 있다.
제1 주사 신호(SC1i)는 제1 프레임들(OD-F)에서 제1 주사 라인(SCL1i)에 인가될 수 있다. 제2 주사 신호(SC2i)는 제2 프래임들(EN-F)에서 제2 주사 라인(SCL2i)에 인가될 수 있다. 센싱 주사 신호(SSi)는 제1 프레임들(OD-F) 및 제2 프레임들(EN-F)에서 센싱 주사 라인(SSLi)에 인가될 수 있다.
표시 구간(DSP)에서 센싱 주사 신호(SSi)는 제1 주사 신호(SC1i) 및 제2 주사 신호(SC2i)와 동일한 타이밍으로 센싱 주사 라인(SSLi)에 인가될 수 있다. 예를 들어, 센싱 주사 신호(SSi)는 제1 주사 신호(SC1i)가 제1 주사 라인(SCL1i)에 인가될 때, 센싱 주사 라인(SSLi)에 인가될 수 있다. 또한, 센싱 주사 신호(SSi)는 제2 주사 신호(SC2i)가 제2 주사 라인(SCL2i)에 인가될 때, 센싱 주사 라인(SSLi)에 인가될 수 있다.
데이터 전압(Vd)은 제1 프레임들(OD-F) 및 제2 프레임들(EN-F)에서 데이터 라인(DLj)에 인가될 수 있다.
비표시 구간(NDSP)은 제1 센싱 구간(SP1) 및 제1 센싱 구간(SP1) 다음의 제2 센싱 구간(SP2)을 포함할 수 있다. 제1 주사 신호(SC1i)는 제1 센싱 구간(SP1)에서 제1 주사 라인(SCL1i)에 인가될 수 있다. 제2 주사 신호(SC2i)는 제2 센싱 구간(SP2)에서 제2 주사 라인(SCL2i)에 인가될 수 있다.
센싱 주사 신호(SSi)는 제1 센싱 구간(SP1) 및 제2 센싱 구간(SP2)에서 센싱 주사 라인(SSLi)에 인가될 수 있다. 비표시 구간(NDSP)에서 센싱 주사 신호(SSi)는 제1 주사 신호(SC1i) 및 제2 주사 신호(SC2i)와 동일한 타이밍으로 센싱 주사 라인(SSLi)에 인가될 수 있다.
이하 활성화된 신호는 하이 레벨의 신호로 정의되고 비활성화된 신호는 로우 레벨 신호로 정의될 수 있다.
도 7 및 도 8을 참조하면, 제1 프레임(OD-F)에서, 제2 트랜지스터(T2)는 활성화된 제1 주사 신호(SC1i)를 제공받고, 활성화된 제1 주사 신호(SC1i)에 응답하여 턴-온될 수 있다. 제1 프레임(OD-F)에서, 제3 트랜지스터(T3)는 활성화된 센싱 주사 신호(SSi)를 제공받고, 활성화된 센싱 주사 신호(SSi)에 응답하여 턴-온될 수 있다. 제1 프레임(OD-F)에서, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 함께 턴-온될 수 있다.
제1 프레임(OD-F)에서, 제2-1 트랜지스터(T2-1)는 비활성화된 제2 주사 신호(SC2i)를 제공받아 턴-오프될 수 있다.
제1 프레임(OD-F)의 프로그램 구간 동안 데이터 라인(DLj) 및 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 데이터 전압(Vd)이 인가될 수 있다. 제1 프레임(OD-F)의 프로그램 구간 동안 센싱 라인(SNLj) 및 턴-온된 제3 트랜지스터(T3)를 통해 제2 노드(N2)에 초기화 전압(Vi)이 인가될 수 있다.
제1 노드(N1)와 제2 노드(N2) 사이의 전압이 데이터 전압(Vd)과 초기화 전압(Vi) 사이의 차이로 설정될 수 있다. 데이터 전압(Vd)과 초기화 전압(Vi) 사이의 차이에 대응하는 전하가 제1 커패시터(CST1)에 충전될 수 있다. 프로그램 구간 동안 제1 노드(N1)와 제2 노드(N2) 사이의 전압이 원하는 화소 전류에 맞도록 설정될 수 있다. 제1 노드(N1)와 제2 노드(N2) 사이의 전압은 제1 트랜지스터(T1)의 게이트-소스 간 전압으로 정의되고, 제1 트랜지스터(T1)는 턴-온될 수 있다.
제1 프레임(OD-F)에서, 프로그램 구간 이후의 발광 구간 동안, 제1 주사 신호(SC1i) 및 센싱 주사 신호(SSi)가 비활성화되어 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-오프 될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이의 전압은 제1 커패시터(CST1)에 의해 유지될 수 있다.
제1 노드(N1) 및 제2 노드(N2) 사이의 전압은 제1 트랜지스터(T1)의 문턱 전압보다 크므로, 발광 구간 동안, 제1 트랜지스터(T1)에 화소 전류가 흐를 수 있다. 제1 전압(ELVDD)에 따라 화소 전류가 흐를 수 있다. 이러한 경우, 발광 구간 동안, 제1 노드(N1)의 전위 및 제2 노드(N2)의 전위는 제1 노드(N1)와 제2 노드(N2) 사이의 전압을 유지한채 부스팅될 수 있다. 제2 노드(N2)의 전위가 발광 소자(OLED)의 동작점 레벨까지 부스팅될 때, 발광 소자(OLED)가 발광될 수 있다.
제2-1 트랜지스터(T2-1)가 턴-오프 상태이므로, 제1-1 노드(N1-1)에는 데이터 전압(Vd)이 인가되지 않을 수 있다. 따라서, 제1-1 트랜지스터(T1-1)는 제1 프레임(OD-F)에서 턴-오프 상태일 수 있다. 턴-오프 상태인 제1-1 트랜지스터(T1-1)의 게이트-소스 전압은 0V보다 작은 값을 가질 수 있다.
발광 소자(OLED)에서 생성된 광은 제1-1 트랜지스터(T1-1)에 제공될 수 있다. 제1-1 트랜지스터(T1-1)의 게이트-소스 전압이 OV보다 작은 값을 가지고, 제1-1 트랜지스터(T1-1)에 광이 조사될 때, 제1-1 트랜지스터(T1-1)의 전압-전류 곡선은 좌측으로 시프트(이하 도 10에 도시)될 수 있다. 이러한 현상은 NBIS(Negative Bias Lumination Stress)로 정의될 수 있다.
도 7 및 도 9를 참조하면, 제2 프레임(EN-F)에서, 제2-1 트랜지스터(T2-1)는 활성화된 제2 주사 신호(SC2i)를 제공받아 턴-온되고, 제3 트랜지스터(T3)는 활성화된 센싱 주사 신호(SSi)를 제공받아 턴-온될 수 있다. 제2 프레임(EN-F)에서, 제2-1 트랜지스터(T2-1) 및 제3 트랜지스터(T3)는 함께 턴-온될 수 있다. 제2 프레임(EN-F)에서, 제2 트랜지스터(T2)는 비활성화된 제1 주사 신호(SC1i)를 제공받아 턴-오프될 수 있다.
제2 프레임(EN-F)의 프로그램 구간 동안, 데이터 라인(DLj) 및 제2-1 트랜지스터(T2-1)를 통해 제1-1 노드(N1-1)에 데이터 전압(Vd)이 인가되고, 센싱 라인(SNLj) 및 제3 트랜지스터(T3)를 통해 제2 노드(N2)에 초기화 전압(Vi)이 인가될 수 있다.
제1-1 노드(N1-1)와 제2 노드(N2) 사이의 전압이 데이터 전압(Vd)과 초기화 전압(Vi) 사이의 차이로 설정될 수 있다. 데이터 전압(Vd)과 초기화 전압(Vi) 사이의 차이에 대응하는 전하가 제2 커패시터(CST2)에 충전될 수 있다. 프로그램 구간 동안 제1-1 노드(N1-1)와 제2 노드(N2) 사이의 전압이 원하는 화소 전류에 맞도록 설정될 수 있다. 제1-1 노드(N1-1)와 제2 노드(N2) 사이의 전압은 제1-1 트랜지스터(T1-1)의 게이트-소스 간 전압으로 정의되고, 제1-1 트랜지스터(T1-1)는 턴-온될 수 있다.
제2 프레임(EN-F)에서, 프로그램 구간 이후의 발광 구간 동안, 제2 주사 신호(SC2i) 및 센싱 주사 신호(SSi)가 비활성화되어 제2-1 트랜지스터(T2-1) 및 제3 트랜지스터(T3)가 턴-오프 될 수 있다. 제1-1 노드(N1-1) 및 제2 노드(N2) 사이의 전압은 제2 커패시터(CST2)에 의해 유지될 수 있다.
제1-1 노드(N1-1) 및 제2 노드(N2) 사이의 전압은 제1-1 트랜지스터(T1-1)의 문턱 전압보다 크므로, 발광 구간 동안, 제1-1 트랜지스터(T1-1)에 화소 전류가 흐를 수 있다. 제1 전압(ELVDD)에 따라 화소 전류가 흐를 수 있다. 이러한 경우, 발광 구간 동안, 제1-1 노드(N1-1)의 전위 및 제2 노드(N2)의 전위는 제1-1 노드(N1-1)와 제2 노드(N2) 사이의 전압을 유지한채 부스팅될 수 있다. 제2 노드(N2)의 전위가 발광 소자(OLED)의 동작점 레벨까지 부스팅될 때, 발광 소자(OLED)가 발광될 수 있다.
제2 트랜지스터(T2)가 턴-오프 상태이므로, 제1 노드(N1)에는 데이터 전압(Vd)이 인가되지 않을 수 있다. 따라서, 제1 트랜지스터(T1)는 제2 프레임(EN-F)에서 턴-오프 상태일 수 있다. 턴-오프 상태인 제1 트랜지스터(T1)의 게이트-소스 전압은 0V보다 작은 값을 가질 수 있다.
발광 소자(OLED)에서 생성된 광은 제1 트랜지스터(T1)에 제공될 수 있다. 제1 트랜지스터(T1)의 게이트-소스 전압이 OV보다 작은 값을 가지고, 제1 트랜지스터(T1)에 광이 조사될 때, 제1 트랜지스터(T1)의 전압-전류 곡선은 좌측으로 시프트(이하 도 10에 도시)될 수 있다.
도 10은 도 8 및 도 9에 도시된 제1 트랜지스터 및 제1-1 트랜지스터 각각의 전류-전압 특성을 나타내는 전류-전압 곡선을 예시적으로 보여주는 도면이다.
도 10에서 세로축은 전류(I)를 나타내고, 가로축은 전압(V)을 나타낸다. 전류(I)는 실질적으로 드레인-소스 전류(Ids)를 나타내고, 전압(V)은 게이트-소스 전압(Vgs)을 나타낼 수 있다.
도 8, 도 9, 및 도 10을 참조하면, 예시적으로 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각의 초기 상태의 전류-전압 곡선은 초기 전류-전압 곡선(I-IV)으로 나타낼 수 있다. 이하, 설명의 편의를 위해 제1 트랜지스터(T1)에 대한 열화 상태가 설명될 것이다. 제1 프레임(OD-F)에서 제1 트랜지스터(T1)가 구동될 경우, 제1 트랜지스터(T1)의 초기 전류-전압 곡선(I-IV)은 우측으로 시프트되어 열화 전류-전압 곡선(D-IV)으로 이동할 수 있다.
그러나, 전술한 바와 같이 제2 프레임(EN-F)에서 제1 트랜지스터(T1)의 게이트-소스 전압이 OV보다 작은 값을 가지고, 제1 트랜지스터(T1)에 광이 조사되므로, 제1 트랜지스터(T1)의 열화 전류-전압 곡선(D-IV)은 좌측으로 시프트되어 보상 전류-전압 곡선(C-IV)으로 이동될 수 있다. 즉, 제1 트랜지스터(T1)의 전류-전압 곡선은 제1 프레임(OD-F)에서 우측으로 시프트되고, 제2 프레임(EN-F)에서 좌측으로 시프트될 수 있다.
제1-1 트랜지스터(T1-1)의 전류-전압 곡선도 제1 트랜지스터(T1)와 유사하게 제2 프레임(EN-F)에서 우측으로 시프트되고, 제1 프레임(OD-F)에서 좌측으로 시프트될 수 있다.
본 발명의 실시 예에서, 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각의 열화 상태가 보상되도록 전류-전압 곡선이 좌측으로 시프트될 수 있다. 이러한 경우, 화소(PXij)에 인가되기 위한 데이터 전압의 보상량이 감소될 수 있다. 이러한 동작은 이하 도 13을 참조하여 설명될 것이다.
도 11은 도 7에 도시된 비표시 구간의 제1 센싱 구간의 동작을 설명하기 위한 도면이다. 도 12는 도 7에 도시된 비표시 구간의 제2 센싱 구간의 동작을 설명하기 위한 도면이다. 도 13은 도 11 및 도 12에 도시된 제1 및 제2 센싱 전압들을 예시적으로 보여주는 도면이다.
도 7 및 도 11을 참조하면, 제1 센싱 구간(SP1) 동안 활성화된 제1 주사 신호(SC1i)가 제2 트랜지스터(T2)에 인가되고, 활성화된 센싱 주사 신호(SSi)가 제3 트랜지스터(T3)에 인가될 수 있다. 따라서, 제1 센싱 구간(SP1) 동안 제1 주사 신호(SC1i) 및 센싱 주사 신호(SSi)에 의해 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온될 수 있다.
기준 전압(Vr)은 데이터 라인(DLj)을 통해 제1 노드(N1)에 인가될 수 있다. 제1 트랜지스터(T1)의 게이트-소스 전압이 제1 센싱 전압(Vs1)으로서, 센싱 라인(SNLj)을 통해 출력될 수 있다. 전술한 센싱 전압(Vs)은 제1 센싱 전압(Vs1)을 포함할 수 있다. 제1 센싱 전압(Vs1)은 데이터 구동부(DDV)에서 센싱되어 타이밍 컨트롤러(T-CON)에 제공될 수 있다.
도 7 및 도 12를 참조하면, 제2 센싱 구간(SP2) 동안 활성화된 제2 주사 신호(SC2i)가 제2-1 트랜지스터(T2-1)에 인가되고, 활성화된 센싱 주사 신호(SSi)가 제3 트랜지스터(T3)에 인가될 수 있다. 따라서, 제2 센싱 구간(SP2) 동안 제2 주사 신호(SC2i) 및 센싱 주사 신호(SSi)에 의해 제2-1 트랜지스터(T2-1) 및 제3 트랜지스터(T3)가 턴-온될 수 있다.
기준 전압(Vr)은 데이터 라인(DLj)을 통해 제1-1 노드(N1-1)에 인가될 수 있다. 제1-1 트랜지스터(T1-1)의 게이트-소스 전압이 제2 센싱 전압(Vs2)으로서, 센싱 라인(SNLj)을 통해 출력될 수 있다. 전술한 센싱 전압(Vs)은 제2 센싱 전압(Vs2)을 포함할 수 있다. 제2 센싱 전압(Vs2)은 데이터 구동부(DDV)에서 센싱되어 타이밍 컨트롤러(T-CON)에 제공될 수 있다.
도 11 내지 도 13을 참조하면, 제1 주사 신호(SC1i) 및 센싱 주사 신호(SSi) 각각의 활성화 구간은 초기화 구간(INP) 및 초기화 구간(INP) 다음의 충전 구간(CHP)을 포함할 수 있다.
초기화 구간(INP) 동안 센싱 라인(SNLj)을 통해 전술한 초기화 전압(Vi)이 제2 노드(N2)에 인가되어 제2 노드(N2)의 전압을 초기화 시킬 수 있다. 이후, 충전 구간(CHP) 동안 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각에 대한 센싱 전압(Vs)이 충전되어 출력될 수 있다.
타이밍 컨트롤러(T-CON)는 기준 전압(Vr) 및 센싱 전압(Vs)을 이용하여 문턱 전압(Vth)을 산출할 수 있다. 기준 전압(Vr) 및 센싱 전압(Vs) 사이의 차이값이 문턱 전압(Vth)으로 산출될 수 있다.
제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각이 열화될수록 문턱 전압이 변화할 수 있다. 타이밍 컨트롤러(T-CON)는 문턱 전압(Vth)을 측정하여 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각의 열화 상태를 산출할 수 있다. 타이밍 컨트롤러(T-CON)는 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각의 열화 상태를 산출하여 영상 데이터(DATA)를 보상할 수 있다.
도 14는 도 11 내지 도 13의 센싱 동작에 따른 보상 동작을 설명하기 위한 도면이다.
도 14를 참조하면, 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각의 문턱 전압(Vth)을 측정하여 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각의 열화 상태가 측정될 수 있다. 이러한 열화 상태는 전류-전압 곡선으로 나타낼 수 있다.
전술한 도 8 내지 도 10에서 설명된 바와 같이, 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각의 열화 상태가 보상될 수 있다. 따라서, 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각의 전류-전압 곡선은 보상 전류-전압 곡선(C-IV)일 수 있다.
제1 전류(Ids1)가 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각을 통해 흐르기 위해서, 초기 전류-전압 곡선(I-IV)에서는 제1 게이트-소스 전압(Vgs1)이 요구될 수 있다. 보상 전류-전압 곡선(C-IV)에서는, 제1 전류(Ids1)가 흐르기 위해, 제2 게이트-소스 전압(Vgs2)이 요구될 수 있다.
그러나, 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1)가 구동되어 열화될 경우, 열화 전류-전압 곡선(D-IV)에서, 제1 전류(Ids1)가 흐르기 위해, 제3 게이트-소스 전압(Vgs3)이 요구될 수 있다.
제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1) 각각의 열화 상태가 보상될 경우, 제1 전류(Ids1)가 흐르기 위해, 제3 게이트-소스 전압(Vgs3)보다 작은 제2 게이트-소스 전압(Vgs2)이 사용될 수 있다.
영상 데이터(DATA)가 데이터 전압(Vd)으로 변화될 수 있다. 영상 데이터(DATA)가 보상됨으로써, 데이터 전압(Vd)이 보상될 수 있다. 데이터 전압(Vd)을 제3 게이트-소스 전압(Vgs3)에 대응하는 전압으로 보상하기 위한 보상량보다 데이터 전압(Vd)을 제2 게이트-소스 전압(Vgs2)에 대응하는 전압으로 보상하기 위한 보상량이 작을 수 있다. 따라서, 본 발명의 실시 예에서, 영상 데이터(DATA)의 보상량이 감소할 수 있다.
제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1)가 지속적으로 구동되어 영상 데이터(DATA)의 보상량이 증가할 수 있다. 영상 데이터(DATA)의 보상량이 한계치를 넘어설 경우, 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1)를 사용할 수 없게 된다.
본 발명의 실시 예에서, 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1)의 열화 상태가 보상되어 영상 데이터(DATA)의 보상량이 감소되므로, 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1)의 수명이 길어질 수 있다.
도 15는 본 발명의 다른 실시 예에 따른 화소의 등가 회로를 도시한 도면이다.
이하 도 6에 도시된 화소(PXij)와 다른 구성을 위주로, 도 15에 도시된 화소(PXij')의 구성이 설명될 것이다.
도 15를 참조하면, 화소(PXij')는 i번째 주사 라인(SCLi), j번째 제1 데이터 라인(DL1j), j번째 제2 데이터 라인(DL2j), i번째 센싱 주사 라인(SSLi), 및 j번째 센싱 라인(SNLj)에 연결될 수 있다. 도 6과 달리 화소(PXij')는 i번째 제2 주사 라인(SCL2i)에 연결되지 않고, j번째 제2 데이터 라인(DL2j)에 연결될 수 있다. 전술한 데이터 라인들(DL1~DLm)은 j번째 제1 데이터 라인(DL1j) 및 j번째 제2 데이터 라인(DL2j)을 포함할 수 있다.
화소(PXij)는 제1 트랜지스터(T1), 제1-1 트랜지스터(T1-1), 제2 트랜지스터(T2), 제2-1 트랜지스터(T2-1), 제1 커패시터(CST1), 제2 커패시터(CST2), 제3 트랜지스터(T3), 및 발광 소자(OLED)를 포함할 수 있다.
제2 트랜지스터(T2)는 j번째 제1 데이터 라인(DL1j)에 연결된 제1 전극, 제1 노드(N1)에 연결된 제2 전극, 및 i번째 주사 라인(SCLi)에 연결된 제어 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 i번째 주사 라인(SCLi)으로부터 인가받은 주사 신호에 의해 턴-온되어, j번째 제1 데이터 라인(DL1j)으로부터 제공받은 제1 데이터 전압을 제1 노드(N1)에 제공할 수 있다.
제2-1 트랜지스터(T2-1)는, j번째 제2 데이터 라인(DL2j)에 연결된 제1 전극, 제1-1 노드(N1-1)에 연결된 제2 전극, 및 i번째 주사 라인(SCLi)에 연결된 제어 전극을 포함할 수 있다. 제2-1 트랜지스터(T2-1)는 i번째 주사 라인(SCLi)으로부터 인가받은 주사 신호에 의해 턴-온되어, j번째 제2 데이터 라인(DL2j)으로부터 제공받은 제2 데이터 전압을 제1-1 노드(N1-1)에 제공할 수 있다.
화소(PXij')의 다른 구성은 실질적으로 도 6에 도시된 화소(PXij)와 동일하므로, 설명을 생략한다.
도 16은 도 15에 도시된 화소의 동작을 설명하기 위한 신호들의 타이밍도이다. 도 17은 도 16에 도시된 표시 구간의 제1 프레임 동안의 동작을 설명하기 위한 도면이다. 도 18는 도 16에 도시된 표시 구간의 제2 프레임 동안의 동작을 설명하기 위한 도면이다.
이하, 도 15에서 기재된 "i 번째 및 j 번째"는 생략되어 화소(PXij')의 동작이 설명될 것이다.
도 15 및 도 16을 참조하면, 주사 신호(SCi)는 제1 및 제2 프레임들(OD-F,EN-F)에서 주사 라인(SCLi)을 통해 제2 및 제2-1 트랜지스터들(T2,T2-1)에 인가될 수 있다. 센싱 주사 신호(SSi)는 제1 및 제2 프레임들(OD-F,EN-F)에서 센싱 주사 라인(SSLi)을 통해 제3 트랜지스터(T3)에 인가될 수 있다. 센싱 주사 신호(SSi)는 주사 신호(SCi)와 동일한 타이밍으로 센싱 주사 라인(SSLi)에 인가될 수 있다.
제1 데이터 전압(Vd1)은 제1 프레임들(OD-F)에서 제1 데이터 라인(DL1j)에 인가될 수 있다. 제2 데이터 전압(Vd2)은 제2 프레임들(EN-F)에서 제2 데이터 라인(DL2j)에 인가될 수 있다.
제1 네거티브 전압(Vn1)은 제1 프레임들(OD-F)에서 제2 데이터 라인(DL2j)에 인가될 수 있다. 제2 네거티브 전압(Vn2)은 제2 프레임들(EN-F)에서 제1 데이터 라인(DL1j)에 인가될 수 있다.
제1 센싱 구간(SP1) 및 제2 센싱 구간(SP2)에서 주사 신호(SCi) 및 센싱 주사 신호(SSi)가 동일한 타이밍으로 제2 및 제2-1 트랜지스터들(T2,T2-1)과 제3 트랜지스터(T3)에 인가될 수 있다.
도 16 및 도 17을 참조하면, 제1 프레임(OD-F)에서 활성화된 주사 신호(SCi) 및 활성화된 센싱 주사 신호(SSi)에 의해 제2, 제2-1, 및 제3 트랜지스터들(T2,T2-1,T3)이 함께 턴-온될 수 있다.
제1 프레임(OD-F)에서, 제1 데이터 전압(Vd1)이 제1 데이터 라인(DL1j)을 통해 제1 노드(N1)에 인가될 수 있다. 센싱 라인(SNLj) 및 제3 트랜지스터(T3)를 통해 제2 노드(N2)에 초기화 전압(Vi)이 인가될 수 있다. 이후, 제1 트랜지스터(T1)에 의한 발광 소자(OLED)의 발광 동작은 앞서 도 8에서 설명한 동작과 동일하므로, 설명을 생략한다.
제1 프레임(OD-F)에서, 제1 네거티브 전압(Vn1)은 제2 데이터 라인(DL2j)을 통해 제1-1 노드(N1-1)에 인가될 수 있다. 제1 네거티브 전압(Vn1)은 초기화 전압(Vi)보다 낮은 레벨을 가질 수 있다. 따라서, 제1-1 트랜지스터(T1-1)는 음의 게이트-소스 전압을 가질 수 있다.
전술한 NBIS(Negative Bias Lumination Stress)에 따라, 제1 트랜지스터(T1)의 게이트-소스 전압이 OV보다 작은 값을 가지고, 제1-1 트랜지스터(T1-1)에 광이 조사되므로, 제1-1 트랜지스터(T1-1)의 전압-전류 곡선은 좌측으로 시프트(도 10에 도시)될 수 있다.
도 16 및 도 18을 참조하면, 제2 프레임(EN-F)에서 활성화된 주사 신호(SCi) 및 활성화된 센싱 주사 신호(SSi)에 의해 제2, 제2-1, 및 제3 트랜지스터들(T2,T2-1,T3)이 함께 턴-온될 수 있다.
제2 프레임(EN-F)에서, 제2 데이터 전압(Vd2)이 제2 데이터 라인(DL2j)을 통해 제1-1 노드(N1-1)에 인가될 수 있다. 센싱 라인(SNLj) 및 제3 트랜지스터(T3)를 통해 제2 노드(N2)에 초기화 전압(Vi)이 인가될 수 있다. 이후, 제1-1 트랜지스터(T1-1)에 의한 발광 소자(OLED)의 발광 동작은 앞서 도 9에서 설명한 동작과 동일하므로, 설명을 생략한다.
제2 프레임(EN-F)에서, 제2 네거티브 전압(Vn2)은 제1 데이터 라인(DL1j)을 통해 제1 노드(N1)에 인가될 수 있다. 제2 네거티브 전압(Vn2)은 초기화 전압(Vi)보다 낮은 레벨을 가질 수 있다. 따라서, 제1 트랜지스터(T1)는 음의 게이트-소스 전압을 가질 수 있다.
전술한 NBIS(Negative Bias Lumination Stress)에 따라, 제1 트랜지스터(T1)의 게이트-소스 전압이 OV보다 작은 값을 가지고, 제1 트랜지스터(T1)에 광이 조사되므로, 제1 트랜지스터(T1)의 전압-전류 곡선은 좌측으로 시프트(도 10에 도시)될 수 있다.
상기 동작에 따라, 앞서 도 8 내지 도 10에서 설명한 바와 같이, 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1)의 전류-전압 곡선이 시프트될 수 있다. 즉, 제1 트랜지스터(T1)의 전류-전압 곡선은 제1 프레임(OD-F)에서 우측으로 시프트되고, 제2 프레임(EN-F)에서 좌측으로 시프트될 수 있다.
제1-1 트랜지스터(T1-1)의 전류-전압 곡선도 제1 트랜지스터(T1)와 유사하게 제2 프레임(EN-F)에서 우측으로 시프트되고, 제1 프레임(OD-F)에서 좌측으로 시프트될 수 있다. 따라서, 제1 트랜지스터(T1) 및 제1-1 트랜지스터(T1-1)의 열화 상태가 보상될 수 있다.
도 19는 도 16에 도시된 비표시 구간의 제1 센싱 구간의 동작을 설명하기 위한 도면이다. 도 20은 도 16에 도시된 비표시 구간의 제2 센싱 구간의 동작을 설명하기 위한 도면이다.
도 16 및 도 19를 참조하면, 제1 센싱 구간(SP1) 동안, 활성화된 주사 신호(SCi) 및 활성화된 센싱 주사 신호(SSi)에 의해 제2, 제2-1, 및 제3 트랜지스터들(T2,T2-1,T3)이 함께 턴-온될 수 있다. 제1 기준 전압(Vr1)이 제1 데이터 라인(DL1j)을 통해 제1 노드(N1)에 인가될 수 있다. 제1 트랜지스터(T1)의 게이트-소스 전압이 제1 센싱 전압(Vs1)으로서, 센싱 라인(SNLj)을 통해 출력될 수 있다.
도 16 및 도 20을 참조하면, 제2 센싱 구간(SP2) 동안, 활성화된 주사 신호(SCi) 및 활성화된 센싱 주사 신호(SSi)에 의해 제2, 제2-1, 및 제3 트랜지스터들(T2,T2-1,T3)이 함께 턴-온될 수 있다. 제2 기준 전압(Vr2)이 제2 데이터 라인(DL2j)을 통해 제1-1 노드(N1-1)에 인가될 수 있다. 제1-1 트랜지스터(T1-1)의 게이트-소스 전압이 제2 센싱 전압(Vs2)으로서, 센싱 라인(SNLj)을 통해 출력될 수 있다.
제1 및 제2 센싱 전압들(Vs1,Vs2)에 따른 문턱 전압의 산출 동작은, 실질적으로, 앞서 도 13에서 설명된 동작과 동일할 수 있다. 또한, 데이터 전압의 보상 동작은, 실질적으로, 앞서 도 14에서 설명된 동작과 동일할 수 있다. 따라서, 화소(PXij)에 대한 데이터 전압의 보상량이 감소될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 PXij: 화소
T1,T2,T3: 제1, 제2, 및 제3 트랜지스터
T1-1.T2-1: 제1-1 및 제2-1 트랜지스터
CST1,CST2: 제1 및 제2 커패시터
OLED: 발광 소자 SCL1i,SCL2i: 제1 및 제2 주사 라인
SSLi: 센싱 주사 라인 DLj: 데이터 라인
SNLj: 센싱 라인

Claims (20)

  1. 복수개의 화소들을 포함하고,
    상기 화소들 각각은,
    제1 노드에 연결된 제어 전극, 제1 전압을 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    데이터 라인에 연결된 제1 전극, 상기 제1 노드에 연결된 제2 전극, 및 제1 주사 라인에 연결된 제어 전극을 포함하는 제2 트랜지스터;
    제1-1 노드에 연결된 제어 전극, 상기 제1 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1-1 트랜지스터;
    데이터 라인에 연결된 제1 전극, 상기 제1-1 노드에 연결된 제2 전극, 및 제2 주사 라인에 연결된 제어 전극을 포함하는 제2-1 트랜지스터;
    상기 제2 노드에 연결된 애노드 및 제2 전압을 수신하는 캐소드를 포함하는 발광 소자;
    상기 제1 노드 및 상기 제2 노드에 연결된 제1 커패시터; 및
    상기 제1-1 노드 및 상기 제2 노드에 연결된 제2 커패시터를 포함하고,
    상기 제2 노드에 초기화 전압이 인가되고, 제1 프레임에서 상기 제1 주사 라인에 제1 주사 신호가 인가되고, 상기 제1 프레임 다음의 제2 프레임에서 상기 제2 주사 라인에 제2 주사 신호가 인가되는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 프레임에서 상기 제1 트랜지스터의 전류-전압 곡선은 우측으로 시프트되고, 상기 제2 프레임에서 상기 제1 트랜지스터의 상기 전류-전압 곡선은 좌측으로 시프트되는 표시 장치.
  3. 제 2 항에 있어서,
    상기 제1 프레임에서, 상기 제2 트랜지스터는 상기 제1 주사 신호에 응답하여 턴-온되고, 상기 제1 트랜지스터는 턴-온되고, 상기 제1-1 트랜지스터 및 상기 제2-1 트랜지스터는 턴-오프되는 표시 장치
  4. 제 1 항에 있어서,
    상기 제2 프레임에서 상기 제1-1 트랜지스터의 전류-전압 곡선은 우측으로 시프트되고, 상기 제1 프레임에서 상기 제1-1 트랜지스터의 상기 전류-전압 곡선은 좌측으로 시프트되는 표시 장치.
  5. 제 4 항에 있어서,
    상기 제2 프레임에서, 상기 제2-1 트랜지스터는 상기 제2 주사 신호에 응답하여 턴-온되고, 상기 제1-1 트랜지스터는 턴-온되고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-오프되는 표시 장치.
  6. 제 1 항에 있어서,
    센싱 라인에 연결된 제1 전극, 상기 제2 노드에 연결된 제2 전극, 및 센싱 주사 라인에 연결된 제어 전극을 포함하는 제3 트랜지스터를 더 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제3 트랜지스터는 상기 제1 프레임 및 상기 제2 프레임에서 상기 센싱 주사 라인을 통해 인가받은 센싱 주사 신호에 의해 턴온되는 표시 장치.
  8. 제 7 항에 있어서,
    상기 센싱 주사 신호는 상기 제1 주사 신호 및 상기 제2 주사 신호와 동일한 타이밍으로 상기 센싱 주사 라인에 인가되는 표시 장치.
  9. 제 7 항에 있어서,
    상기 제1 프레임에서 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 함께 턴-온되고,
    상기 제2 프레임에서 상기 제2-1 트랜지스터 및 상기 제3 트랜지스터는 함께 턴-온되는 표시 장치.
  10. 제 7 항에 있어서,
    상기 제1 프레임 및 상기 제2 프레임을 포함하는 표시 구간 다음의 비표시 구간은 제1 센싱 구간 및 제2 센싱 구간을 포함하고,
    상기 제1 및 제2 센싱 구간들에서 상기 데이터 라인에 기준 전압이 인가되고,
    상기 제1 센싱 구간 동안 상기 제2 및 제3 트랜지스터들이 턴-온되고, 상기 제1 트랜지스터의 게이트-소스 전압이 센싱되어 상기 센싱 라인을 통해 출력되고,
    상기 제2 센싱 구간 동안 상기 제2-1 및 제3 트랜지스터들이 턴-온되고, 상기 제1-1 트랜지스터의 게이트-소스 전압이 센싱되어 상기 센싱 라인을 통해 출력되는 표시 장치.
  11. 복수개의 화소들을 포함하고,
    상기 화소들 각각은,
    제1 노드에 연결된 제어 전극, 제1 전압을 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    제1 데이터 라인에 연결된 제1 전극, 상기 제1 노드에 연결된 제2 전극, 및 주사 라인에 연결된 제어 전극을 포함하는 제2 트랜지스터;
    제1-1 노드에 연결된 제어 전극, 상기 제1 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제1-1 트랜지스터;
    제2 데이터 라인에 연결된 제1 전극, 상기 제1-1 노드에 연결된 제2 전극, 및 상기 주사 라인에 연결된 제어 전극을 포함하는 제2-1 트랜지스터;
    상기 제2 노드에 연결된 애노드 및 제2 전압을 수신하는 캐소드를 포함하는 발광 소자;
    상기 제1 노드 및 상기 제2 노드에 연결된 제1 커패시터; 및
    상기 제1-1 노드 및 상기 제2 노드에 연결된 제2 커패시터를 포함하고,
    상기 제2 노드에 초기화 전압이 인가되고, 제1 프레임에서 상기 제1 데이터 라인에 제1 데이터 전압이 인가되고, 상기 제1-1 트랜지스터는 음의 게이트-소스 전압을 갖는 표시 장치.
  12. 제 11 항에 있어서,
    상기 제1 프레임 다음의 제2 프레임에서 상기 제2 데이터 라인에 제2 데이터 전압이 인가되고, 상기 제1 트랜지스터는 음의 게이트-소스 전압을 갖는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 프레임에서 상기 제2 데이터 라인에 상기 초기화 전압보다 낮은 레벨을 갖는 제1 네거티브 전압이 인가되는 표시 장치.
  14. 제 12 항에 있어서,
    상기 제2 프레임에서 상기 제1 데이터 라인에 상기 초기화 전압보다 낮은 레벨을 갖는 제2 네거티브 전압이 인가되는 표시 장치.
  15. 제 12 항에 있어서,
    상기 제1 프레임에서 상기 제1 트랜지스터의 전류-전압 곡선은 우측으로 시프트되고, 상기 제2 프레임에서 상기 제1 트랜지스터의 상기 전류-전압 곡선은 좌측으로 시프트되는 표시 장치.
  16. 제 12 항에 있어서,
    상기 제2 프레임에서 상기 제1-1 트랜지스터의 전류-전압 곡선은 우측으로 시프트되고, 상기 제1 프레임에서 상기 제1-1 트랜지스터의 상기 전류-전압 곡선은 좌측으로 시프트되는 표시 장치.
  17. 제 12 항에 있어서,
    상기 제1 프레임 및 상기 제2 프레임에서 상기 제2 트랜지스터 및 상기 제2-1 트랜지스터는 상기 주사 라인을 통해 인가받은 주사 신호에 응답하여 함께 턴-온되는 표시 장치.
  18. 제 17 항에 있어서,
    센싱 라인에 연결된 제1 전극, 상기 제2 노드에 연결된 제2 전극, 및 센싱 주사 라인에 연결된 제어 전극을 포함하는 제3 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터는 상기 제1 프레임 및 상기 제2 프레임에서 상기 센싱 주사 라인을 통해 인가받은 센싱 주사 신호에 의해 턴-온되는 표시 장치.
  19. 제 18 항에 있어서,
    상기 센싱 주사 신호는 상기 주사 신호와 동일한 타이밍으로 상기 센싱 주사 라인에 인가되는 표시 장치.
  20. 제 18 항에 있어서,
    상기 제1 프레임 및 상기 제2 프레임을 포함하는 표시 구간 다음의 비표시 구간은 제1 센싱 구간 및 제2 센싱 구간을 포함하고,
    상기 제1 센싱 구간 동안 상기 제2, 제2-1, 및 제3 트랜지스터들이 턴-온되고, 상기 제1 데이터 라인에 제1 기준 전압이 인가되고, 상기 제1 트랜지스터의 게이트-소스 전압이 센싱되어 상기 센싱 라인을 통해 출력되고,
    상기 제2 센싱 구간 동안 상기 제2, 제2-1, 및 제3 트랜지스터들이 턴-온되고, 상기 제2 데이터 라인에 제2 기준 전압이 인가되고, 상기 제1-1 트랜지스터의 게이트-소스 전압이 센싱되어 상기 센싱 라인을 통해 출력되는 표시 장치.
KR1020220088337A 2022-07-18 2022-07-18 표시 장치 KR20240011293A (ko)

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