KR20240008625A - 반도체 장치 이의 제조 방법 - Google Patents

반도체 장치 이의 제조 방법 Download PDF

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Abstract

소자 영역과 가장자리 영역을 포함하는 반도체 기판, 상기 반도체 기판의 상기 소자 영역에 제공되는 반도체 소자, 상기 반도체 기판의 상기 가장자리 영역에 제공되는 금속 구조체, 상기 반도체 기판 상에서 상기 반도체 소자 및 상기 금속 구조체를 덮는 절연막, 및 상기 소자 영역에서 상기 반도체 소자 상에 배치되는 패드를 포함하는 반도체 장치를 제공하되, 상기 금속 구조체는 상기 절연막에 의해 매립되어 상기 절연막의 측면 상으로 노출되지 않을 수 있고, 상기 금속 구조체는 상기 반도체 소자와 전기적으로 절연되어 있을 수 있다.

Description

반도체 장치 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 상세하게는 스크라이브 레인 영역 상의 테스트 패턴을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자들이 형성되는 웨이퍼는 다수의 셀(cell)들이 형성되는 칩(chip) 영역과 칩들을 구분하기 위한 스크라이브 레인(scribe lane)으로 나뉜다. 칩 영역 상에는 다수의 반도체 소자, 예컨대, 트랜지스터, 저항, 커패시터 등이 형성되고, 스크라이브 레인 상에는 반도체 소자가 형성되지 않는 대신, 스크라이브 레인을 따라 쏘잉(sawing)됨으로써 각각의 칩으로 완성된다. 스크라이브 레인에는 칩 영역에 마련되는 반도체 소자의 전기적 특성 및 불량 패턴 유무 등을 모니터링(monitoring)하여 공정이 정상적으로 진행되었는지를 감시하기 위한 테스트 패턴(test pattern)이나 노광 공정을 위한 정렬 키 등이 배치될 수 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 장치 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 불량의 발생이 적은 반도체 장치의 제조 방법 및 이를 통해 제조된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 소자 영역과 가장자리 영역을 포함하는 반도체 기판, 상기 반도체 기판의 상기 소자 영역에 제공되는 반도체 소자, 상기 반도체 기판의 상기 가장자리 영역에 제공되는 금속 구조체, 상기 반도체 기판 상에서 상기 반도체 소자 및 상기 금속 구조체를 덮는 절연막, 및 상기 소자 영역에서 상기 반도체 소자 상에 배치되는 패드를 포함할 수 있다. 상기 금속 구조체는 상기 절연막에 의해 매립되어 상기 절연막의 측면 상으로 노출되지 않을 수 있다. 상기 금속 구조체는 상기 반도체 소자와 전기적으로 절연되어 있을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 소자 영역 및 상기 소자 영역을 둘러싸는 가장자리 영역을 포함하는 반도체 기판, 상기 소자 영역 상에서 상기 반도체 기판의 상부면에 제공되는 반도체 소자, 상기 가장자리 영역 상에서 상기 반도체 기판의 상기 상부면에 제공되는 금속 구조체, 상기 반도체 소자 및 상기 금속 구조체 상의 배선층, 및 상기 소자 영역 상에서 상기 배선층 상에 배치되고, 상기 배선층과 전기적으로 연결되는 패드를 포함할 수 있다. 상기 금속 구조체는 상기 반도체 기판의 내측을 향하는 방향으로 상기 반도체 기판의 측면과 이격될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 제 1 소자 영역, 제 2 소자 영역 및 상기 제 1 및 제 2 소자 영역들 사이의 스크라이브 레인(scribe lane)을 갖는 반도체 기판을 제공하는 것, 상기 반도체 기판의 상기 제 1 및 제 2 소자 영역들 상에 반도체 소자들을 형성하는 것, 상기 반도체 기판의 상기 스크라이브 레인 상에 금속 구조체들을 형성하는 것, 상기 금속 구조체들은 상기 제 1 소자 영역으로부터 상기 제 2 소자 영역을 향하는 제 1 방향으로 서로 이격되고, 상기 반도체 기판 상에서 상기 반도체 소자 및 상기 금속 구조체들을 덮는 절연막을 형성하는 것, 상기 절연막 상에 상기 반도체 소자와 전기적으로 연결되는 배선층을 형성하는 것, 및 상기 스크라이브 레인 상의 반도체 기판 및 상기 절연막을 절단하여 반도체 소자들 별로 분리시키는 것을 포함할 수 있다. 상기 반도체 소자들을 분리시킬 때, 상기 금속 구조체들은 절단되지 않을 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 반도체 장치의 일측으로부터 반도체 소자를 향하여 충격 또는 스트레스가 인가되는 경우 금속 구조체가 상기 충격 또는 스트레스를 완화시키는 격벽의 역할을 할 수 있으며, 상기 충격 또는 스트레스로부터 반도체 소자를 보호할 수 있다. 더하여, 금속 구조체는 손상되어도 무관하며, 상기 충격 또는 스트레스를 많은 양 흡수할 수 있다. 따라서, 상기 충격 또는 스트레스로부터 반도체 소자가 보다 견고하게 보호될 수 있으며, 구조적 안정성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 금속 구조체들은 레이저 절단선으로부터 일정 거리 이상으로 이격되어 있기 때문에, 금속 구조체들은 상기 레이저에 의해 절단되지 않을 수 있다. 따라서, 반도체 기판과 금속 구조체 간의 계면 및 금속 구조체와 소자 층간 절연막 간의 계면에서 파단이 발생하지 않을 수 있다. 즉, 금속 구조체들이 상기 레이저에 의해 충격을 받지 않을 수 있으며, 상기 쏘잉 공정 중 금속 구조체들이 반도체 기판으로부터 박리되거나, 금속 구조체들 또는 소자 층간 절연막과 반도체 기판 간의 접합면에서 접합 결함이 발생하지 않을 수 있다. 이에 따라, 반도체 장치의 제조 공정 중 불량이 발생하지 않을 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 5는 웨이퍼의 평면도이다.
도 6a 내지 도 10a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 6b 내지 도 10b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다.
도 11a 및 도 12a는 반도체 장치의 제조 방법을 비교 설명하기 위한 평면도들이다.
도 11b 및 도 12b는 반도체 장치의 제조 방법을 비교 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로, 설명의 편의를 위하여 반도체 장치의 구성들 중 배선층 및 보호막의 구성을 생략하여 도시하였다. 도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면에 해당한다.
도 1 및 도 2를 참조하여, 반도체 장치(1)는 반도체 기판(10) 및 반도체 기판(10) 상에 배치되는 회로 구조체(CS)를 포함할 수 있다.
반도체 기판(10)이 제공될 수 있다. 반도체 기판(10)은 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 기판(10)은 실리콘(Si) 단결정 기판일 수 있다.
반도체 기판(10)은 소자 영역(DR) 및 가장자리 영역(ER)을 가질 수 있다. 평면적 관점에서, 소자 영역(DR)은 반도체 기판(10)의 중심부에 위치할 수 있으며, 가장자리 영역(ER)은 소자 영역(DR)을 둘러쌀 수 있다. 반도체 기판(10)은 서로 대향하는 제 1 면(10a) 및 제 2 면(10b)을 가질 수 있다. 반도체 기판(10)의 제 1 면(10a)은 반도체 기판(10)의 전면이고, 제 2 면(10b)은 반도체 기판(10)의 후면일 수 있다. 여기서, 반도체 기판(10)의 전면(10a)이라 함은 반도체 기판(10)에서 반도체 소자들이 실장되거나, 또는 배선, 패드 등이 형성되는 측의 일면으로 정의되고, 반도체 기판(10)의 후면(10b)이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다
반도체 기판(10) 상에 회로 구조체(CS)가 배치될 수 있다. 회로 구조체(CS)는 반도체 기판(10)의 제 1 면(10a) 상에 차례로 적층되는 소자층(DL), 배선층(IL) 및 보호막(PL)을 포함할 수 있다.
소자층(DL)은 반도체 소자(20) 및 금속 구조체(30)를 포함할 수 있다.
반도체 소자(20)는 반도체 기판(10)의 소자 영역(DR)에서 제 1 면(10a)에 제공되는 트랜지스터들(TR)을 포함할 수 있다. 예를 들어, 트랜지스터들(TR)은 반도체 기판(10)의 상부에 형성된 소오스(source) 및 드레인(drain), 반도체 기판(10)의 제 1 면(10a) 상에 배치되는 게이트(gate) 전극, 및 반도체 기판(10)과 상기 게이트 전극 사이에 개재되는 게이트 절연막을 포함할 수 있다. 도 2에서는 하나의 트랜지스터(TR)가 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 소자(20)는 복수의 트랜지스터들(TR)을 포함할 수 있다. 일 예로, 반도체 소자(20)는, 도시하지는 않았지만, 소자 영역(DR)에서 제 1 면(10a) 상에는 얕은 소자 분리 패턴, 로직 셀(logic cell) 또는 복수의 메모리 셀(memory cell) 등으로 구성될 수 있다. 이와는 다르게, 반도체 소자(20)는 커패시터(capacitor) 등과 같은 수동 소자를 포함할 수 있다. 반도체 소자(20)는 반도체 기판(10)의 가장자리 영역(ER) 상에는 배치되지 않을 수 있다.
금속 구조체(30)는 반도체 기판(10)의 가장자리 영역(ER)에서 제 1 면(10a)에 제공될 수 있다. 금속 구조체(30)는 반도체 기판(10)의 제 1 면(10a)에 접할 수 있다. 금속 구조체(30)는 반도체 장치(1)의 제조 공정 중 반도체 장치(1)의 테스트를 위한 테스트 패턴일 수 있다. 일 예로, 금속 구조체(30)는 테스트용 커패시터(capacitor)를 포함할 수 있다. 본 발명의 실시예들에서, 금속 구조체(30)를 설명의 편의를 위하여 금속 구조체로 지칭하였으나, 본 발명이 이에 한정되는 것은 아니다. 금속 구조체(30)는 반드시 금속만을 포함하지는 않을 수 있으며, 반도체 장치(1)의 테스트를 위한 다양한 소자 또는 구조체를 포함할 수 있다.
금속 구조체(30)는 반도체 소자(20)의 일측에 배치될 수 있다. 금속 구조체(30)는 복수로 제공될 수 있으며, 이때 금속 구조체들(30) 각각은 반도체 소자(20)의 측면들 중 하나 상에 위치할 수 있다. 이하, 금속 구조체들(30) 중 하나를 기준으로 금속 구조체들(30)에 대해 설명하도록 한다.
금속 구조체(30)는 가장자리 영역(ER) 상에서 반도체 소자(20)와 반도체 기판(10)의 측면(10c) 사이에 위치할 수 있다. 금속 구조체(30)는 반도체 기판(10)의 측면(10c)으로부터 반도체 기판(10)의 내측을 향하는 방향에 위치할 수 있다. 즉, 금속 구조체(30)는 반도체 기판(10)의 측면(10c)으로부터 이격될 수 있다. 예를 들어, 금속 구조체(30)와 반도체 기판(10)의 측면(10c) 사이의 간격(gap1)은 2.5um 내지 20um일 수 있다. 금속 구조체(30)는 반도체 소자(20)로부터, 보다 바람직하게는 소자 영역(DR)으로부터 이격될 수 있다.
금속 구조체(30)는 반도체 소자(20)와 전기적으로 절연될 수 있다. 또한, 금속 구조체(30)는 반도체 장치(1) 내의 다른 소자들, 배선들 등과 전기적으로 절연될 수 있다. 즉, 금속 구조체(30)는 반도체 장치(1) 내에서 플로팅(floating)되어 있을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 금속 구조체(30)는 반도체 기판(10)의 소자 영역(DR) 상에는 배치되지 않을 수 있다.
반도체 기판(10)의 제 1 면(10a)은 소자 층간 절연막(40)으로 덮일 수 있다. 소자 층간 절연막(40)은 소자 영역(DR) 상에서 반도체 소자(20)를 매립할 수 있다. 소자 층간 절연막(40)은 가장자리 영역(ER) 상에서 금속 구조체(30)를 매립할 수 있다. 이때, 소자 층간 절연막(40)은 반도체 소자(20) 및 금속 구조체(30)를 위에서부터 덮을 수 있다. 즉, 반도체 소자(20) 및 금속 구조체(30)는 소자 층간 절연막(40)에 의해 노출되지 않을 수 있다. 소자 층간 절연막(40)의 측면(40a)은 반도체 기판(10)의 측면(10c)과 정렬될 수 있다. 예를 들어, 소자 층간 절연막(40)의 측면(40a)은 반도체 기판(10)의 측면(10c)과 공면(coplanar)을 이룰 수 있다. 금속 구조체(30)가 반도체 기판(10)의 측면(10c)으로부터 이격됨에 따라, 금속 구조체(30)는 소자 층간 절연막(40)의 측면(40a)으로부터 또한 이격될 수 있다. 예를 들어, 금속 구조체(30)와 소자 층간 절연막(40)의 측면(40a) 사이의 간격(gap1)은 2.5um 내지 20um일 수 있다. 소자 층간 절연막(40)은, 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 및 실리콘 산화질화물(SiON) 중 적어도 하나를 포함할 수 있다. 소자 층간 절연막(40)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다.
본 발명의 실시예들에 따르면, 반도체 기판(10)의 가장자리 영역(ER)에 금속 구조체(30)가 제공될 수 있다. 반도체 장치(1)의 일측으로부터 반도체 소자(20)를 향하여 충격 또는 스트레스가 인가되는 경우, 금속 구조체(30)는 상기 충격 또는 스트레스를 완화시키는 격벽의 역할을 할 수 있으며, 상기 충격 또는 스트레스로부터 반도체 소자(20)를 보호할 수 있다. 더하여, 금속 구조체(30)는 반도체 장치(1)의 제조 공정 시 테스트를 위하여 제공되는 구성이며, 완성된 반도체 장치(1)의 구동 시에는 이용되지 않을 수 있다. 즉, 금속 구조체(30)는 손상되어도 무관하며, 상기 충격 또는 스트레스를 많은 양 흡수할 수 있다. 따라서, 상기 충격 또는 스트레스로부터 반도체 소자(20)가 보다 견고하게 보호될 수 있으며, 구조적 안정성이 향상된 반도체 장치(1)가 제공될 수 있다.
소자 영역(DR) 상에서 소자 층간 절연막(40) 내에는 트랜지스터들(TR)과 연결되는 콘택 플러그들(22)이 배치될 수 있다. 콘택 플러그들(22)은 소자 층간 절연막(40)을 수직으로 관통하여 트랜지스터들(TR)의 소오스(source) 전극, 드레인(drain) 전극 또는 게이트(gate) 전극 중 어느 하나에 연결될 수 있다. 또는, 콘택 플러그들(22)은 반도체 소자(20)의 다양한 소자들과 연결될 수 있다. 콘택 플러그들(22)은 소자 층간 절연막(40)을 수직으로 관통하여 소자 층간 절연막(40)의 상부면 상으로 노출될 수 있다. 콘택 플러그들(22)는, 예를 들어, 텅스텐(W)을 포함할 수 있다.
도시하지는 않았지만, 콘택 플러그들(22)의 측면과 바닥면은 시드막 또는 베리어막으로 덮일 수 있다. 상기 시드막 또는 상기 베리어막은 콘택 플러그들(22)과 소자 층간 절연막(40) 사이에 개재될 수 있다. 상기 시드막은, 예를 들어, 금(Au)을 포함할 수 있다. 상기 베리어막은, 예를 들어, 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
반도체 소자(20)와 반도체 소자(20)의 트랜지스터들(TR), 소자 층간 절연막(40) 및 콘택 플러그들(22)은 소자층(DL)을 구성할 수 있다.
소자 층간 절연막(40) 상에는 배선층(IL)이 배치될 수 있다. 배선층(IL)은 반도체 기판(10)의 소자 영역(DR) 및 가장자리 영역(ER)을 덮을 수 있다. 즉, 상방에서 보았을 때, 금속 구조체(30)는 배선층(IL)에 의해 가려질 수 있다.
배선층(IL)은 절연 스택(51)을 포함할 수 있다. 절연 스택(51)은 다층의 하부 금속간 절연막들(lower inter-metallic dielectric layer, 52)을 포함할 수 있다. 하부 금속간 절연막들(52)은 저유전(low-k) 물질을 가질 수 있다. 보다 바람직하게는, 하부 금속간 절연막들(52)의 유전율은 소자 층간 절연막(40)을 구성하는 물질, 일 예로 실리콘 산화물(SiO)의 유전율보다 작을 수 있다. 예를 들어, 하부 금속간 절연막들(52)은 다공성 절연막일 수 있다. 하부 금속간 절연막들(52)의 각각의 기계적 강도는 소자 층간 절연막(40)의 기계적 강도 보다 작을 수 있다.
도시하지는 않았지만, 하부 금속간 절연막들(52) 사이에 식각 저지막이 개재될 수 있다. 예를 들어, 상기 식각 저지막은 하부 금속간 절연막들(52)의 하부면 상에 제공될 수 있다. 상기 식각 저지막은, 예를 들어, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다.
배선층(IL)은 절연 스택(51) 내에 배치되는 복수의 하부 배선 패턴들(53)과 이들을 연결하는 하부 비아 패턴들(54)을 포함할 수 있다. 하부 배선 패턴들(53)과 하부 비아 패턴들(54)은 반도체 기판(10)의 소자 영역(DR) 상에 위치할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 하부 배선 패턴들(53)은 반도체 기판(10)의 소자 영역(DR)으로부터 가장자리 영역(ER) 상으로 연장될 수 있으며, 하부 비아 패턴들(54)의 일부는 가장자리 영역(ER) 상에 위치할 수 있다.
하부 배선 패턴들(53)은 배선층(IL) 내에서 전기적 연결의 재배선을 제공하는 수평 배선에 해당할 수 있다. 하부 배선 패턴들(53)은 하부 금속간 절연막들(52)의 하나 내에서 수평으로 연장될 수 있다. 최하단에 배치되는 하부 배선 패턴들(53)은 소자 영역(DR) 상에서 콘택 플러그들(22)에 각각 접속될 수 있다. 하부 배선 패턴들(53)은 콘택 플러그들(22)을 통해 반도체 소자(20)에 전기적으로 연결될 수 있다.
하부 비아 패턴들(54)은 하부 배선 패턴들(53)을 수직으로 연결하는 수직 배선에 해당할 수 있다. 하부 비아 패턴들(54)은 하부 금속간 절연막들(52)의 하나를 수직으로 관통하여 서로 인접한 하부 배선 패턴들(53)을 연결할 수 있다.
하부 배선 패턴들(53) 및 하부 비아 패턴들(54)은, 도 2에 도시된 바와 같이, 서로 별개의 구성으로 제공될 수 있다. 또는, 도 2에 도시된 바와는 다르게, 하부 배선 패턴들(53) 및 하부 비아 패턴들(54)은 서로 동일한 물질을 포함할 수 있으며, 일체로 제공될 수 있다. 하부 배선 패턴들(53) 및 하부 비아 패턴들(54)은 도전 물질을 포함할 수 있다. 예를 들어, 하부 배선 패턴들(53) 및 하부 비아 패턴들(54)은 구리(Cu)를 포함할 수 있다.
도시하지는 않았지만 하부 배선 패턴들(53) 및 하부 비아 패턴들(54)의 측면들과 바닥면들은 시드막 또는 베리어막으로 덮일 수 있다. 상기 시드막 또는 상기 베리어막은 하부 배선 패턴들(53)과 하부 금속간 절연막들(52) 사이 및 하부 비아 패턴들(54)과 하부 금속간 절연막들(52) 사이에 개재될 수 있다. 상기 시드막은, 예를 들어, 금(Au)을 포함할 수 있다. 상기 베리어막은, 예를 들어, 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
하부 금속간 절연막들(52), 하부 배선 패턴들(53) 및 하부 비아 패턴들(54)은 배선층(IL)을 구성할 수 있다. 배선층(IL)의 측면(즉, 하부 금속간 절연막들(52)의 측면들)은 반도체 기판(10)의 측면(10c) 및 소자 층간 절연막(40)의 측면(40a)과 정렬될 수 있다. 예를 들어, 배선층(IL)의 상기 측면은 반도체 기판(10)의 측면(10c) 및 소자 층간 절연막(40)의 측면(40a)과 공면(coplanar)을 이룰 수 있다.
배선층(IL) 상에는 상부 금속간 절연막(55)이 배치될 수 있다. 상부 금속간 절연막(55)은 절연 물질을 포함할 수 있다. 이때, 상부 금속간 절연막(55)의 유전율은 하부 금속간 절연막들(52)보다 클 수 있다. 상부 금속간 절연막(55)의 기계적 강도는 하부 금속간 절연막들(52)의 기계적 강도보다 클 수 있다. 도 2에서는 하나의 상부 금속간 절연막(55)이 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 상부 금속간 절연막(55)은 복수로 제공될 수 있다. 이때, 상부 금속간 절연막들(55)은 배선층(IL) 상에 차례로 적층될 수 있다. 상부 금속간 절연막(55)은, 예를 들어, 실리콘 산화물(SiO), 테트라에틸 오소실리케이트(Tetraethyl orthosilicate: TEOS) 또는 HDP(High Density Plasma) 산화물을 포함할 수 있다. 또는, 상부 금속간 절연막(55)은 실리콘 질화물(SiN)을 포함할 수 있으며, 이 경우 상부 금속간 절연막(55)은 식각 저지막으로써 기능할 수 있다. 또는, 상부 금속간 절연막(55)은 수소 투과도가 낮은 물질을 포함할 수 있으며, 이 경우 상부 금속간 절연막(55)은 수소 차단막으로써 기능할 수 있다. 일 예로, 상기 수소 투과도가 낮은 물질은 알루미늄 산화물(AlO), 텅스텐 산화물(WO), 실리콘 질화물(SiN) 중 적어도 어느 하나를 포함할 수 있다. 상부 금속간 절연막(55)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다.
상부 금속간 절연막(55) 상에는 서브 패드들(56)이 배치될 수 있다. 서브 패드들(56)은 상부 금속간 절연막(55)의 상부면 상에 배치될 수 있다. 서브 패드들(56)은 반도체 기판(10)의 소자 영역(DR) 상에 위치할 수 있다.
상부 비아 패턴들(57)은 상부 금속간 절연막(55)을 관통할 수 있다. 상부 비아 패턴들(57)은 하부 배선 패턴들(53) 중 하나와 서브 패드들(56)의 하나를 연결시킬 수 있다. 서브 패드들(56)은 상부 비아 패턴들(57) 및 배선층(IL)을 통해 반도체 소자(20)와 전기적으로 연결될 수 있다. 상부 비아 패턴들(57)과 서브 패드들(56)은 도전 물질을 포함할 수 있다. 예를 들어, 상부 비아 패턴들(57)과 서브 패드들(56)은 구리(Cu)를 포함할 수 있다.
도시하지는 않았지만, 소자 영역(DR)의 상부 금속간 절연막(55) 상에는 상부 배선들이 추가로 제공될 수 있다. 상기 상부 배선들은 상부 금속간 절연막(55)의 상부면 상에서 서브 패드들(56)과 이격되어 배치될 수 있다. 또는, 상부 배선들은 상부 금속간 절연막(55) 내에 제공될 수 있다. 예를 들어, 상부 금속간 절연막(55)이 다중막으로 제공되는 경우, 상기 상부 배선들은 상부 금속간 절연막(55)의 막들 내에 배치될 수 있다.
상부 금속간 절연막(55) 상에 보호막(PL)이 배치될 수 있다. 보호막(PL)은 상부 금속간 절연막(55)의 상부면 상에서 서브 패드들(56)을 덮을 수 있다. 보호막(PL)은 상부 금속간 절연막(55)의 상부면 및 서브 패드들을 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 상부 금속간 절연막(55)의 상부면 상에 서브 패드들(56)이 제공되는 소자 영역(DR) 상에서는, 보호막(PL)의 제 1 두께(TK1)가 두꺼울 수 있다. 상부 금속간 절연막(55)의 상부면 상에 서브 패드들(56)이 제공되지 않는 가장자리 영역(ER) 상에서는, 보호막(PL)의 제 2 두께(TK2)가 얇을 수 있다. 제 1 두께(TK1)는 제 2 두께(TK2)보다 두꺼울 수 있다. 다르게 설명하자면, 반도체 기판(10)의 제 1 면(10a)으로부터 소자 영역(DR) 상의 보호막(PL)의 상부면까지의 거리는 반도체 기판(10)의 제 1 면(10a)으로부터 가장자리 영역(ER) 상의 보호막(PL)의 상부면까지의 거리보다 클 수 있다. 보호막(PL)은 HDP(High Density Plasma) 산화물, USG(Undoped Silicate Glass), 테트라에틸 오소실리케이트(Tetraethyl orthosilicate: TEOS), 실리콘 질화물(SiN), 실리콘 산화물(SiO), 실리콘 산화탄화물(SiOC), 실리콘 산화질화물(SiON) 및 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다. 보호막(PL)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다.
보호막(PL) 상에 본딩 패드들(65)이 배치될 수 있다. 도 2에서는 본딩 패드들(65)이 보호막(PL)의 상부면 상에 위치하는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 보호막(PL)은 본딩 패드들(65)의 상부면 상으로 연장될 수 있다. 본딩 패드들(65)은 서브 패드들(56)과 전기적으로 연결될 수 있다. 본딩 패드들(65)은 도전 물질을 포함할 수 있다. 예를 들어, 본딩 패드들(65)은 구리(Cu)와 같은 금속을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로, 도 3은 도 1의 A-A'선을 따라 자른 단면에 대응될 수 있다. 이하의 실시예들에서는, 설명의 편의를 위하여 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 위에서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일 또는 유사한 구성에 대하여는 동일한 참조 번호가 제공될 수 있다.
도 1 및 도 3을 함께 참조하여, 반도체 장치(2)는 적층형 반도체 패키지의 다이일 수 있다. 예를 들어, 반도체 장치(2)는 반도체 기판(10), 반도체 기판(10)의 전면, 즉 제 1 면(10a) 상에 배치되는 회로 구조체(CS), 및 반도체 기판(10)의 후면, 즉 제 2 면(10b) 상에 배치되는 하부 본딩 패드(14)를 포함할 수 있다.
반도체 기판(10)의 제 1 면(10a) 상에 회로 구조체(CS)가 배치될 수 있다. 회로 구조체(CS)는 반도체 기판(10)의 제 1 면(10a) 상에 차례로 적층되는 소자층(DL), 배선층(IL) 및 보호막(PL)을 포함할 수 있다.
소자층(DL)은 반도체 소자(20), 금속 구조체(30) 및 소자 층간 절연막(40)을 포함할 수 있다. 반도체 소자(20)는 반도체 기판(10)의 소자 영역(DR)에서 제 1 면(10a)에 제공되는 트랜지스터들(TR)을 포함할 수 있다. 금속 구조체(30)는 반도체 기판(10)의 가장자리 영역(ER)에서 제 1 면(10a)에 제공될 수 있다. 소자 층간 절연막(40)은 소자 영역(DR) 상에서 반도체 소자(20)를 매립할 수 있다. 소자 층간 절연막(40)은 가장자리 영역(ER) 상에서 금속 구조체(30)를 매립할 수 있다.
소자 층간 절연막(40) 상에는 배선층(IL)이 배치될 수 있다. 배선층(IL)은 다층의 하부 금속간 절연막들(52) 및 하부 금속간 절연막들(52) 내에 배치되는 복수의 하부 배선 패턴들(53)과 이들을 연결하는 하부 비아 패턴들(54)을 포함할 수 있다.
반도체 기판(10)의 제 2 면(10b)은 하부 보호막(12)으로 덮일 수 있다. 하부 보호막(12)은, 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다. 보호막(60)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다.
소자 영역(DR)에서 소자 층간 절연막(40), 반도체 기판(10) 및 하부 보호막(12)은 관통 전극(TSV)에 의해 관통될 수 있다. 관통 전극(TSV)은 하부 배선 패턴들(53) 중 하나와 접할 수 있다. 관통 전극(TSV)은, 예를 들어, 텅스텐(W) 또는 구리(Cu)와 같은 금속을 포함할 수 있다. 관통 전극(TSV)과 반도체 기판(10) 사이에는 관통 절연막(TL)이 개재될 수 있다. 관통 절연막(TL)은, 예를 들어, 실리콘 산화물(SiO)일 수 있다.
하부 보호막(12)의 아래에는 하부 본딩 패드(14)이 배치될 수 있다. 하부 본딩 패드(14)는 하부 보호막(12)의 하부면 상에서 관통 전극(TSV)과 접할 수 있다. 하부 본딩 패드(14)는 구리(Cu), 금(Au), 니켈(Ni) 또는 알루미늄(Al)과 같은 금속을 포함할 수 있다.
배선층(IL) 상에는 상부 금속간 절연막(55)이 배치될 수 있다. 상부 금속간 절연막(55) 상에는 서브 패드들(56)이 배치될 수 있다. 상부 비아 패턴들(57)은 상부 금속간 절연막(55)을 관통하여 하부 배선 패턴들(53) 중 하나와 서브 패드들(56)의 하나를 연결시킬 수 있다.
상부 금속간 절연막(55) 상에 보호막(PL)이 배치될 수 있다. 보호막(60) 상에 본딩 패드들(65)이 배치될 수 있다. 본딩 패드들(65)은 언더 범프(under bump) 패드들일 수 있다.
보호막(PL) 상에 서브 보호막(62)이 제공될 수 있다. 서브 보호막(62)은 평탄한 상부면을 가질 수 있다. 즉, 서브 보호막(62)은 평탄화막으로서 기능할 수 있다. 서브 보호막(62)은 본딩 패드들(65)의 상부면의 적어도 일부를 노출시키는 리세스를 가질 수 있다. 서브 보호막(62)의 기계적 강도는 보호막(PL)의 기계적 강도보다 클 수 있다. 서브 보호막(62)은 HDP(High Density Plasma) 산화물, USG(Undoped Silicate Glass), 테트라에틸 오소실리케이트(Tetraethyl orthosilicate: TEOS), 실리콘 질화물(SiN), 실리콘 산화물(SiO), 실리콘 산화탄화물(SiOC), 실리콘 산화질화물(SiON) 및 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다. 서브 보호막(62)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다.
도전 범프들(67)은 서브 보호막(62)을 관통하여 본딩 패드들(65)과 접할 수 있다. 도전 범프들(67)은 서브 보호막(62)에 형성된 상기 리세스 안에 배치될 수 있다. 도전 범프들(67)의 일부는 서브 보호막(62) 상으로 돌출될 수 있다. 도전 범프들(67)는 금속을 포함할 수 있다. 예를 들어, 도전 범프들(67)은 구리(Cu)를 포함할 수 있다. 도전 범프들(67) 상에는 솔더막들(69)이 본딩될 수 있다. 솔더막들(69)은, 예를 들어, 주석(Sn), 납(Pb) 또는 은(Ag) 중 적어도 하나를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 1 내지 도 3의 실시예에서는, 반도체 소자(20)의 측면들 중 하나 상에는 하나의 금속 구조체(30)가 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1 및 도 4를 참조하여, 금속 구조체(30)는 복수로 제공될 수 있으며, 반도체 소자(20)의 가장자리를 따라 일 열로 배열될 수 있다. 이때, 반도체 소자(20)의 하나의 측면 상에는 복수의 금속 구조체들(30)이 위치할 수 있다. 보다 상세하게는, 금속 구조체들(30) 각각은 반도체 기판(10)의 가장자리 영역(ER)에서 제 1 면(10a)에 제공될 수 있다. 금속 구조체들(30)은 가장자리 영역(ER) 상에서 반도체 소자(20)와 반도체 기판(10)의 측면(10c) 사이에 위치할 수 있다. 금속 구조체들(30) 각각은 반도체 기판(10)의 측면(10c)으로부터 반도체 기판(10)의 내측을 향하는 방향에 위치할 수 있다. 금속 구조체들(30)은 반도체 기판(10)의 측면(10c)으로부터 이격될 수 있다. 예를 들어, 금속 구조체들(30) 각각이 반도체 기판(10)의 측면(10c)으로부터 이격된 거리는 2.5um 내지 20um일 수 있다. 반도체 소자(20)의 상기 하나의 측면 상에서 금속 구조체들(30)은 상기 하나의 측면에 평행한 방향으로 배열될 수 있다. 금속 구조체들(30)은 필요에 따라 서로 다른 소자들 또는 구조체들로 제공될 수 있다. 금속 구조체들(30) 각각은 반도체 장치(3) 내에서 플로팅(floating)되어 있을 수 있다. 또는 금속 구조체들(30)은 반도체 소자(20)와 전기적으로 절연되되, 금속 구조체들(30) 중 일부는 서로 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 반도체 장치(3)의 구동을 위한 소자들 및 배선들이 소자 영역(DR)에 제공되고, 가장자리 영역(ER)은 상기 소자들 및 상기 배선들이 제공되지 않는 잔여 영역일 수 있다. 가장자리 영역(ER)에 복수의 금속 구조체들(30)을 제공함에 따라, 반도체 장치(3)의 제조 공정 시 테스트 공정을 수행하기 보다 용이할 수 있다. 또한, 금속 구조체들(30)이 반도체 소자(20)와 소자 층간 절연막(40)의 측면(40a) 사이에서 복수로 제공됨에 따라, 금속 구조체들(30)이 외부의 스트레스 및 충격을 보다 용이하게 흡수할 수 있다. 따라서, 상기 충격 또는 스트레스로부터 반도체 소자(20)가 보다 견고하게 보호될 수 있으며, 구조적 안정성이 향상된 반도체 장치(3)가 제공될 수 있다.
도 5는 웨이퍼의 평면도이다. 도 6a 내지 도 10a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 6b 내지 도 10b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 7c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다. 도 6a 내지 도 10a 및 도 7c는 도 5의 A 영역을 확대 도시한 도면들에 해당한다. 도 6b 내지 도 10b는 도 5의 Ⅱ-Ⅱ' 선을 따라 자른 단면들에 해당한다.
도 5, 도 6a 및 도 6b는를 참조하여, 웨이퍼(W)가 제공될 수 있다. 웨이퍼(W)는 도 6b의 반도체 기판(10)에 대응될 수 있다. 웨이퍼(W)에는 복수의 소자 영역들(DR)이 배열될 수 있다. 소자 영역들(DR)은 각각 '칩 영역'으로도 명명될 수 있다. 소자 영역들(DR) 사이에 스크라이브 레인(scribe lane) 영역(SR)이 배치될 수 있다. 스크라이브 레인 영역(SR) 상에는 절단선(SL)이 설정될 수 있다. 절단선(SL)은 소자 영역들(DR) 사이를 가로지르는 방향으로 연장될 수 있다. 절단선(SL)은 스크라이브 레인 영역(SR)의 중간에 위치할 수 있다. 예를 들어, 소자 영역들(DR) 각각으로부터 절단선(SL)까지의 거리들은 실질적으로 동일 또는 유사할 수 있다.
반도체 기판(10)의 제 1 면(10a) 상에 통상의 과정을 통해 반도체 소자들(20)이 형성될 수 있다. 예를 들어, 소자 영역들(DR) 상에서, 반도체 기판(10)의 상부에 소오스 및 드레인을 형성하고, 상기 소오스와 상기 드레인 사이에 게이트 절연막과 게이트 전극을 형성하여 랜지스터들(TR)이 형성될 수 있다.
도 5, 도 7a 및 도 7b는를 참조하여, 반도체 기판(10)의 제 1 면(10a) 상에 금속 구조체들(30)이 형성될 수 있다. 예를 들어, 스크라이브 레인 영역(SR) 상에서, 테스트 커패시터들이 형성될 수 있다. 금속 구조체들(30)는 반도체 소자들(20)을 형성하는 공정에서 동시에 형성되거나, 또는 반도체 소자들(20)이 형성되고 난 후에 별개의 공정을 통해 형성될 수 있다. 금속 구조체들(30)은 스크라이브 레인 영역(SR) 상에서 서로 이격되도록 형성될 수 있다. 보다 상세하게는, 금속 구조체들(30)은 그들 사이에 절단선(SL)을 사이에 두고 서로 이격될 수 있다. 서로 인접한 소자 영역들(DR) 사이에서, 금속 구조체들(30)은 소자 영역들(DR)과 절단선(SL) 사이에 하나씩 형성될 수 있다. 이때, 금속 구조체들(30)은 절단선(SL)으로부터 이격될 수 있다. 금속 구조체들(30) 간의 이격된 거리(gap2)는 5um 내지 100um일 수 있다.
도 7a에서는 서로 인접한 소자 영역들(DR) 사이에서, 금속 구조체들(30)이 소자 영역들(DR)과 인접하여 하나씩 형성되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 도 7c에 도시된 바와 같이, 서로 인접한 소자 영역들(DR) 사이에서 복수의 금속 구조체들(30)이 제공되되, 하나의 소자 영역(DR)과 절단선(SL) 사이에 복수의 금속 구조체들(30)이 형성될 수 있다. 예를 들어, 금속 구조체들(30)은 제 1 금속 구조체들(30-1) 및 제 2 금속 구조체들(30-2)을 포함할 수 있다. 제 1 금속 구조체들(30-1)은 소자 영역들(DR)의 하나와 절단선(SL) 사이에 형성될 수 있고, 제 2 금속 구조체들(30-2)은 소자 영역들(DR)의 다른 하나와 절단선(SL) 사이에 형성될 수 있다. 제 1 금속 구조체들(30-1)과 제 2 금속 구조체들(30-2)은 절단선(SL)을 사이에 두고 서로 이격될 수 있다. 제 1 금속 구조체들(30-1)은 그들과 인접한 반도체 소자(20)의 측면 또는 절단선(SL)을 따른 방향으로 배열될 수 있다. 제 2 금속 구조체들(30-2)은 그들과 인접한 반도체 소자(20)의 측면 또는 절단선(SL)을 따른 방향으로 배열될 수 있다. 이 경우 도 4를 참조하여 설명한 반도체 장치(3)가 제조될 수 있다. 이하, 도 7a의 실시예를 기준으로 계속 설명하도록 한다.
도 5, 도 8a 및 도 8b를 참조하여, 반도체 기판(10) 상에 소자 층간 절연막(40)이 형성될 수 있다. 예를 들어, 반도체 기판(10)의 제 1 면(10a) 상에 절연 물질을 증착하여 소자 층간 절연막(40)이 형성될 수 있다. 소자 층간 절연막(40)은 소자 영역들(DR) 상에서 반도체 소자들(20)을 덮을 수 있고, 스크라이브 레인 영역(SR) 상에서 금속 구조체들(30)을 덮을 수 있다.
소자 층간 절연막(40)에 콘택 플러그들(22)이 형성될 수 있다. 예를 들어, 소자 영역들(DR) 상에서 소자 층간 절연막(40)을 식각하여 반도체 소자(20)를 노출시키는 홀을 형성한 후, 상기 홀 내에 도전 물질을 채워 콘택 플러그들(22)이 형성될 수 있다.
상기와 같이 소자층(DL)이 형성될 수 있다.
다른 실시예들에 따르면, 소자층(DL)과 반도체 기판(10)을 식각하여 관통 전극을 위한 홀들을 형성하고, 이 안에 관통 전극들(TSV)과 관통 절연막(TL)을 형성할 수 있다. 이 경우, 도 3을 참조하여 설명한 반도체 장치(2)가 제조될 수 있다. 이하, 도 8b의 실시예를 기준으로 계속 설명하도록 한다.
소자층(DL) 상에 통상의 과정들을 통해 배선층(IL)이 형성될 수 있다. 배선층(IL)은 도 2의 다층의 하부 금속간 절연막들(52)을 포함하는 절연 스택(51)을 포함할 수 있다. 절연 스택(51) 내에는 하부 배선 패턴들(53) 및 하부 비아 패턴들(54)이 형성될 수 있다. 하부 배선 패턴들(53) 및 하부 비아 패턴들(54)은 소자 영역들(DR) 상에 형성될 수 있다.
배선층(IL) 상에 상부 금속간 절연막(55)이 형성될 수 있다. 상부 금속간 절연막(55)을 관통하는 상부 비아 패턴들(57)이 형성될 수 있다. 상부 금속간 절연막(55) 상에 서브 패드들(56)이 형성될 수 있다. 서브 패드들(56)은 소자 영역들(DR) 상에 형성될 수 있다.
도 5, 도 9a 및 도 9b를 참조하여, 상부 금속간 절연막(55) 상에 보호막(PL)이 형성될 수 있다. 보호막(PL)은 상부 금속간 절연막(55) 상에 컨포멀(conformal)하데 형성될 수 있다. 이때, 소자 영역들(DR) 상에는 서브 패드들(56)이 형성될 수 있고, 보호막(PL)은 서브 패드들(56)을 덮을 수 있다. 따라서, 소자 영역들(DR) 상에서 보호막(PL)의 상부면은 스크라이브 레인 영역(SR) 상에서의 보호막(PL)의 상부면보다 높을 레벨에 위치할 수 있다.
도시하지는 않았으나, 보호막(PL) 내에는 서브 패드들(56)과 연결되는 배선 패턴들이 제공될 수 있다.
보호막(PL) 상에 본딩 패드들(65)이 형성될 수 있다. 예를 들어, 보호막(PL) 상에 금속 함유막을 형성한 후, 상기 금속 함유막을 패터닝하여 본딩 패드들(65)이 형성될 수 있다. 상기 금속 함유막은, 일 예로, 알루미늄(Al)을 포함할 수 있다. 또는, 보호막(PL) 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴의 패턴 홀 내에 도전 물질을 채워 본딩 패드들(65)이 형성될 수 있다. 본딩 패드들(65)은 소자 영역들(DR) 상에 형성될 수 있다.
도 10a에서는 설명의 편의를 위하여 보호막(PL) 및 배선층(IL)의 구성은 생략하였다. 도 5, 도 10a 및 도 10b를 참조하여, 레이저를 이용하여 쏘잉 공정을 진행하여 브레이킹 영역(BR)이 제거될 수 있고, 개별의 반도체 장치들(1)이 서로 분리될 수 있다. 보다 상세하게는, 절단선(SL)을 따라 상기 레이저가 조사될 수 있으며, 상기 레이저에 의해 브레이킹 영역(BR) 상의 반도체 기판(10), 소자 층간 절연막(40), 배선층(IL) 및 보호막(PL)이 제거될 수 있다. 상기 쏘잉 공정 후에 스크라이브 레인 영역(SR)에서 브레이킹 영역(BR)을 제외한 나머지 영역이 반도체 장치들(1)의 가장자리 영역(ER)이 될 수 있다.
금속 구조체들(30)은 절단선(SL)으로부터 일정 거리 이상으로 이격되어 있기 때문에, 상기 레이저는 반도체 기판(10), 소자 층간 절연박, 배선층(IL) 및 보호막(PL)을 차례로 지날 수 있으며, 금속 구조체들(30)은 지나지 않을 수 있다. 따라서, 상기 쏘잉 공정 후 반도체 장치들(1)의 금속 구조체(30)는 외부로 노출되지 않을 수 있다. 보다 상게하게는, 금속 구조체(30)는 반도체 기판(10)의 제 1 면(10a)에 위치할 수 있으며, 소자 층간 절연막(40)에 의해 덮일 수 있다. 이때, 금속 구조체(30)는 소자 층간 절연막(40)의 절단면(40a) 및 반도체 기판(10)의 절단면(10c)으로부터 이격될 수 있다. 즉, 금속 구조체(30)는 반도체 기판(10) 및 소자 층간 절연막(40)에 의해 매립되어 외부로 노출되지 않을 수 있다. 반도체 기판(10)의 절단면(10c)과 소자 층간 절연막(40)의 절단면(40a)은 서로 공면(coplanar)을 이룰 수 있다.
도 11a 및 도 12a는 반도체 장치의 제조 방법을 비교 설명하기 위한 평면도들이다. 도 11b 및 도 12b는 반도체 장치의 제조 방법을 비교 설명하기 위한 단면도들이다.
도 11a 및 도 11b를 참조하여, 도 6a 및 도 6b의 결과물 상에서, 반도체 기판(10)의 제 1 면(10a) 상에 금속 구조체(30')가 형성될 수 있다. 서로 인접한 소자 영역들(DR) 사이에서, 하나의 금속 구조체(30')가 형성될 수 있다. 이때, 금속 구조체(30')는 서로 인접한 소자 영역들(DR) 사이에서 절단선(SL) 상에 위치할 수 있다.
이후, 도 7a 내지 도 9a 및 도 7b 내지 도 9b를 참조하여 설명한 공정이 수행될 수 있다. 예를 들어, 반도체 기판(10) 상에 소자 층간 절연막(40), 배선층(IL) 및 보호막(PL)이 형성될 수 있다.
도 12a 및 도 12b를 참조하여, 레이저를 이용하여 쏘잉 공정을 진행하여 브레이킹 영역(BR)이 제거될 수 있고, 개별의 반도체 장치들(1)이 서로 분리될 수 있다. 보다 상세하게는, 절단선(SL)을 따라 상기 레이저가 조사될 수 있으며, 상기 레이저에 의해 브레이킹 영역(BR) 상의 반도체 기판(10), 금속 구조체(30'), 소자 층간 절연막(40), 배선층(IL) 및 보호막(PL)이 제거될 수 있다. 상기 쏘잉 공정 후에 스크라이브 레인 영역(SR)에서 브레이킹 영역(BR)을 제외한 나머지 영역이 반도체 장치들(1)의 가장자리 영역(ER)이 될 수 있다.
금속 구조체(30')가 절단선(SL) 상에 위치하기 때문에, 상기 레이저는 반도체 기판(10), 금속 구조체(30') 및 소자 층간 절연막(40)을 순차적으로 절단할 수 있다. 이때, 반도체 기판(10) 및 소자 층간 절연막(40)과 금속 구조체(30') 간의 경도 차이가 크기 때문에, 반도체 기판(10)과 금속 구조체(30') 간의 계면 및 금속 구조체(30')와 소자 층간 절연막(40) 간의 계면에서 파단이 발생하거나, 금속 구조체(30')가 반도체 기판(10)으로부터 박리될 수 있다. 보다 상세하게는, 상기 레이저가 반도체 기판(10)을 절단한 후 금속 구조체(30')의 하부면에 도달할 때, 반도체 기판(10)과 금속 구조체(30') 간의 상기 계면에서 파단일 발생할 수 있으며, 반도체 기판(10)과 금속 구조체(30') 간의 상기 계면을 따라 접합 결함(BK)이 생성될 수 있다. 본 명세서에서 접합 결함(BK)이라 하면, 서로 접합된 두 성이 박리되거나, 상기 두 구성 사이에 간극 또는 공극이 형성되는 등의 불량을 의미할 수 있다. 접합 결함(BK)은 반도체 기판(10)과 금속 구조체(30') 간의 상기 계면 또는 반도체 기판(10)과 소자 층간 절연막(40) 간의 계면을 따라 확장될 수 있으며, 소자 영역(DR) 상에서 반도체 소자(20)를 손상시킬 수 있다. 또는, 접합 결함(BK)에 의해 반도체 기판(10)의 절단면(10c)과 금속 구조체(30')의 절단면은 수평으로 쉬프트(shift)될 수 있으며, 반도체 장치(5)의 측면에 단차가 형성될 수 있다.
반면, 본 발명의 실시예들에 따르면, 금속 구조체들(30)은 절단선(SL)으로부터 일정 거리 이상으로 이격되어 있기 때문에, 금속 구조체들(30)은 상기 레이저에 의해 절단되지 않을 수 있다. 따라서, 반도체 기판(10)과 금속 구조체(30) 간의 계면 및 금속 구조체(30)와 소자 층간 절연막(40) 간의 계면에서 파단이 발생하지 않을 수 있다. 즉, 금속 구조체들(30)이 상기 레이저에 의해 충격을 받지 않을 수 있으며, 상기 쏘잉(sawing) 공정 중 금속 구조체들(30)이 반도체 기판(10)으로부터 박리되거나, 금속 구조체들(30) 또는 소자 층간 절연막(40)과 반도체 기판(10) 간의 접합면에서 접합 결함이 발생하지 않을 수 있다. 이에 따라, 반도체 장치의 제조 공정 중 불량이 발생하지 않을 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 소자 영역과 가장자리 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 소자 영역에 제공되는 반도체 소자;
    상기 반도체 기판의 상기 가장자리 영역에 제공되는 금속 구조체;
    상기 반도체 기판 상에서 상기 반도체 소자 및 상기 금속 구조체를 덮는 절연막; 및
    상기 소자 영역에서 상기 반도체 소자 상에 배치되는 패드를 포함하되,
    상기 금속 구조체는 상기 절연막에 의해 매립되어 상기 절연막의 측면 상으로 노출되지 않고,
    상기 금속 구조체는 상기 반도체 소자와 전기적으로 절연되어 있는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 금속 구조체는 테스트 패턴을 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 테스트 패턴은 커패시터(capacitor)를 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체 기판의 측면 및 상기 절연막의 상기 측면은 공면(coplanar)을 이루는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 절연막 상에 배치되는 배선층을 더 포함하되,
    상기 패드는 상기 배선층 상에 배치되어, 상기 배선층과 전기적으로 연결되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 배선층 상에 배치되는 보호막을 더 포함하되,
    상기 반도체 기판의 상부면으로부터 상기 소자 영역 상의 상기 보호막의 상부면까지의 거리는 상기 반도체 기판의 상기 상부면으로부터 상기 가장자리 영역 상의 상기 보호막의 상부면까지의 거리보다 큰 반도체 장치.
  7. 제 1 항에 있어서,
    상기 금속 구조체는 상기 반도체 기판의 상부면에 접하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 금속 구조체는 복수로 제공되되,
    상기 금속 구조체는 상기 가장자리 영역 상에서 상기 절연막의 상기 측면에 평행한 방향으로 배열되는 반도체 장치.
  9. 소자 영역 및 상기 소자 영역을 둘러싸는 가장자리 영역을 포함하는 반도체 기판;
    상기 소자 영역 상에서 상기 반도체 기판의 상부면에 제공되는 반도체 소자;
    상기 가장자리 영역 상에서 상기 반도체 기판의 상기 상부면에 제공되는 금속 구조체;
    상기 반도체 소자 및 상기 금속 구조체 상의 배선층; 및
    상기 소자 영역 상에서 상기 배선층 상에 배치되고, 상기 배선층과 전기적으로 연결되는 패드를 포함하고,
    상기 금속 구조체는 상기 반도체 기판의 내측을 향하는 방향으로 상기 반도체 기판의 측면과 이격되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 반도체 기판 상에서 상기 반도체 소자 및 상기 금속 구조체를 덮는 절연막을 더 포함하되,
    상기 배선층은 상기 절연막 상에 배치되는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 절연막의 측면과 상기 금속 구조체의 측면은 서로 수평으로 이격되는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 금속 구조체는 상기 절연막에 의해 매립되어 상기 절연막의 상기 측면 상으로 노출되지 않는 반도체 장치.
  13. 제 10 항에 있어서,
    상기 반도체 기판의 측면 및 상기 절연막의 상기 측면은 공면(coplanar)을 이루는 반도체 장치.
  14. 제 9 항에 있어서,
    상기 금속 구조체는 상기 반도체 소자와 전기적으로 절연되어 있는 반도체 장치.
  15. 제 9 항에 있어서,
    상기 금속 구조체는 테스트 패턴을 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 테스트 패턴은 커패시터(capacitor)를 포함하는 반도체 장치.
  17. 제 9 항에 있어서,
    상기 배선층 상에 배치되는 보호막을 더 포함하되,
    상기 반도체 기판의 상부면으로부터 상기 소자 영역 상의 상기 보호막의 상부면까지의 거리는 상기 반도체 기판의 상기 상부면으로부터 상기 가장자리 영역 상의 상기 보호막의 상부면까지의 거리보다 큰 반도체 장치.
  18. 제 9 항에 있어서,
    상기 금속 구조체는 상기 반도체 기판의 상부면에 접하는 반도체 장치.
  19. 제 1 소자 영역, 제 2 소자 영역 및 상기 제 1 및 제 2 소자 영역들 사이의 스크라이브 레인(scribe lane)을 갖는 반도체 기판을 제공하는 것;
    상기 반도체 기판의 상기 제 1 및 제 2 소자 영역들 상에 반도체 소자들을 형성하는 것;
    상기 반도체 기판의 상기 스크라이브 레인 상에 금속 구조체들을 형성하는 것, 상기 금속 구조체들은 상기 제 1 소자 영역으로부터 상기 제 2 소자 영역을 향하는 제 1 방향으로 서로 이격되고;
    상기 반도체 기판 상에서 상기 반도체 소자 및 상기 금속 구조체들을 덮는 절연막을 형성하는 것;
    상기 절연막 상에 상기 반도체 소자와 전기적으로 연결되는 배선층을 형성하는 것; 및
    상기 스크라이브 레인 상의 반도체 기판 및 상기 절연막을 절단하여 반도체 소자들 별로 분리시키는 것을 포함하되,
    상기 반도체 소자들을 분리시킬 때, 상기 금속 구조체들은 절단되지 않는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 스크라이브 레인은 상기 제 1 방향과 교차하고 상기 제 1 및 제 2 소자 영역들 사이를 가로지르는 제 2 방향으로 연장되는 절단선을 포함하고,
    상기 반도체 소자들 별로 분리시키는 것은 상기 절단선을 따라 레이저를 조사하는 것을 포함하고, 및
    상기 금속 구조체들은 상기 절단선을 사이에 두고 서로 이격되는 반도체 장치의 제조 방법.
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