KR20230172594A - 금속 도핑된 붕소 막들 - Google Patents

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Abstract

예시적인 증착 방법들은 붕소 함유 전구체를 반도체 프로세싱 챔버의 프로세싱 구역으로 전달하는 것을 포함할 수 있다. 방법들은 붕소 함유 전구체와 함께 도펀트 함유 전구체를 전달하는 것을 포함할 수 있다. 도펀트 함유 전구체는 금속을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에서 모든 전구체들의 플라즈마를 형성하는 것을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에, 도핑된 붕소 재료를 증착하는 것을 포함할 수 있다. 도핑된 붕소 재료는 도핑된 붕소 재료 내에 약 80 at.% 이상의 붕소를 포함할 수 있다.

Description

금속 도핑된 붕소 막들
[0001] 본 출원은 2021년 4월 26일에 출원되고 발명의 명칭이 "METAL-DOPED BORON FILMS"인 미국 특허 출원 번호 제17/240,395호의 이익 및 우선권을 주장하며, 이는 이로써 그 전체가 인용에 의해 포함된다.
[0002] 본 기술은 반도체 증착 프로세스들에 관한 것이다. 보다 구체적으로, 본 기술은 마스킹 재료들로 사용될 수 있는 금속 도펀트들을 갖는 재료들을 증착하는 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패턴화된 재료 층들을 생성하는 프로세스들에 의해 가능하게 된다. 기판 상에 패턴화된 구조들을 생성하는 것은 노출된 재료의 제거 및 형성의 제어되는 방법들을 요구한다. 디바이스 크기가 계속 줄어들고 구조들이 더욱 복잡해짐에 따라, 재료 속성들이 후속 동작들에 영향을 미칠 수 있다. 예컨대, 마스킹 재료들은 구조들을 개발하는 능력뿐만 아니라 재료들을 선택적으로 제거하는 능력 둘 모두에 영향을 미칠 수 있다.
[0004] 따라서, 고품질 디바이스들 및 구조들을 생성하기 위해 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이들 및 다른 필요성들이 본 기술에 의해 해소된다.
[0005] 예시적인 증착 방법들은 붕소 함유 전구체를 반도체 프로세싱 챔버의 프로세싱 구역으로 전달하는 단계를 포함할 수 있다. 방법들은 붕소 함유 전구체와 함께 도펀트 함유 전구체를 전달하는 단계를 포함할 수 있다. 도펀트 함유 전구체는 금속을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에서 모든 전구체들의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에, 도핑된 붕소 재료를 증착하는 단계를 포함할 수 있다. 도핑된 붕소 재료는 도핑된 붕소 재료 내에 약 80 at.% 이상의 붕소를 포함할 수 있다.
[0006] 일부 실시예들에서, 막 내의 금속 도펀트 농도는 약 20 at.% 이하로 유지될 수 있다. 도펀트 함유 전구체 내 금속은 텅스텐, 몰리브덴, 티타늄, 알루미늄, 코발트, 루테늄 또는 탄탈륨 중 하나 이상이거나 하나 이상을 포함할 수 있다. 도펀트 함유 전구체는 텅스텐 헥사플루오라이드 또는 텅스텐 헥사카르보닐이거나 텅스텐 헥사플루오라이드 또는 텅스텐 헥사카르보닐을 포함할 수 있다. 도핑된 붕소 재료는 633 nm에서 약 0.45 이하의 소광 계수(extinction coefficient)를 특징으로 할 수 있다. 방법들은 붕소 함유 전구체와 함께 산소 함유 전구체 또는 질소 함유 전구체를 전달하는 단계를 포함할 수 있다. 도핑된 붕소 재료 내의 산소 함량 또는 질소 함량은 약 10% 이하로 유지될 수 있다. 도핑된 붕소 재료는 약 25 GPa 이상의 경도를 특징으로 할 수 있다. 기판은 실리콘 산화물을 포함할 수 있다. 증착 방법은 실리콘 산화물을 에칭하는 단계를 포함할 수 있다. 실리콘 산화물은 도핑된 붕소 재료가 에칭되는 레이트보다 약 5배 이상의 레이트로 에칭될 수 있다.
[0007] 본 기술의 일부 실시예들은 증착 방법들을 포함할 수 있다. 방법들은 붕소 함유 전구체를 반도체 프로세싱 챔버의 프로세싱 구역으로 전달하는 단계를 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에서 붕소 함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에 붕소 함유 재료의 제1 층을 형성하는 단계를 포함할 수 있다. 방법들은 붕소 함유 전구체와 함께 도펀트 함유 전구체를 추가하는 단계를 포함할 수 있다. 도펀트 함유 전구체는 금속을 포함할 수 있다. 방법들은 이중층 막을 생성하기 위해 붕소 함유 재료의 제1 층 상에, 도핑된 붕소 재료의 제2 층을 형성하는 단계를 포함할 수 있다.
[0008] 일부 실시예들에서, 이중층 막의 제2 층 내의 금속 도펀트 농도는 약 10 at.% 이하로 유지될 수 있다. 도펀트 함유 전구체 내 금속은 텅스텐, 몰리브덴, 티타늄, 알루미늄, 코발트, 루테늄 또는 탄탈륨 중 하나 이상이거나 하나 이상을 포함할 수 있다. 도핑된 붕소 재료의 제2 층은 이중층 막의 두께의 약 50% 이상일 수 있다. 도핑된 붕소 재료는 약 25 GPa 이상의 경도를 특징으로 할 수 있다. 기판은 실리콘 산화물을 포함할 수 있고, 증착 방법은 실리콘 산화물을 에칭하는 단계를 포함할 수 있다. 실리콘 산화물은 이중층 막이 에칭되는 레이트보다 약 1.5배 이상의 레이트로 에칭될 수 있다.
[0009] 본 기술의 일부 실시예들은 증착 방법들을 포함할 수 있다. 방법들은 붕소 함유 전구체를 반도체 프로세싱 챔버의 프로세싱 구역으로 전달하는 단계를 포함할 수 있다. 방법들은 붕소 함유 전구체와 함께 도펀트 함유 전구체를 전달하는 단계를 포함할 수 있다. 도펀트 함유 전구체는 금속을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에서 모든 전구체들의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에, 도핑된 붕소 재료를 증착하는 단계를 포함할 수 있다. 일부 실시예들에서, 도핑된 붕소 재료는 도핑된 붕소 재료에 약 10at.% 이하의 금속을 포함할 수 있다. 도펀트 함유 전구체 내 금속은 텅스텐, 몰리브덴, 티타늄, 알루미늄, 코발트, 루테늄 또는 탄탈륨 중 하나 이상을 포함할 수 있다. 도핑된 붕소 재료는 633 nm에서 약 0.45 이하의 소광 계수를 특징으로 할 수 있다. 기판은 실리콘 산화물을 포함할 수 있고, 증착 방법은 실리콘 산화물을 에칭하는 단계를 포함할 수 있다. 실리콘 산화물은 도핑된 붕소 재료가 에칭되는 레이트보다 약 5배 이상의 레이트로 에칭될 수 있다.
[0010] 그러한 기술은 종래의 시스템들 및 기법들에 비해 다수의 이익들을 제공할 수 있다. 예컨대, 프로세스는 아래에 놓인 재료들에 비해 개선된 선택성을 특징으로 하는 막들을 생성할 수 있다. 부가적으로, 본 기술의 실시예들의 동작들은 프로세싱 동작들을 용이하게 할 수 있는 개선된 마스크 재료를 생성할 수 있다. 이들 및 다른 실시예들은, 이들의 이점들 및 특징들 중 다수와 함께, 아래의 설명 및 첨부 도면들과 함께 더 상세히 설명된다.
[0011] 개시되는 기술의 성질 및 이점들의 추가적인 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0012] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0013] 도 2는 본 기술의 일부 실시예들에 따른 증착 방법의 예시적인 동작들을 도시한다.
[0014] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척인 것으로 구체적으로 명시되지 않는 한, 실척인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 부가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0015] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 유형의 다양한 컴포넌트들은, 유사한 컴포넌트들을 구별하는 문자를 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용된 경우, 설명은, 문자와 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 적용 가능하다.
[0016] 반도체 제작 동안, 다양한 증착 및 에칭 동작들을 활용하여 기판 상에 구조들이 생성할 수 있다. 마스크 재료들은 기판에 걸쳐 피처들을 생성하기 위해 재료들이 적어도 부분적으로 에칭되도록 허용하는 데 사용될 수 있다. 디바이스 크기들이 계속 감소하고 재료들 간의 개선된 선택성은 구조적 형성을 쉽게 함에 따라, 개선된 하드 마스크들을 활용하는 것은 제작을 용이하게 할 수 있다. 예컨대, 미래의 DRAM 노드들은 더 키가 큰 커패시터 구조들을 요구할 수 있으며, 이는 기판 상에 더 깊은 트렌치들을 형성하는 것을 수반할 수 있다. 종래의 하드마스크들은 아래에 놓인 실리콘 재료들에 대한 선택성의 한계에 도달할 수 있다. 이에 따라 다수의 반도체 제작 프로세스들은 더 큰 수직 디바이스 구조들을 위해 더 두꺼운 하드마스크 막들을 활용하거나 증가된 경도를 특징으로 하는 마스크 재료들의 개발을 시도하고 있다. 그러나 하드마스크는 일 두께에서는 충분한 투명성을 특징으로 할 수 있지만, 두께가 증가함에 따라, 막이 덜 투명해질 수 있다. 막이 충분히 불투명해질 때, 프로세스들은 올바른 배향을 보장하기 위해 정렬 마커들 근처 영역들을 개방하는 추가 동작들을 요구할 수 있다. 부가적으로, 더 두꺼운 하드 마스크 막들은 패턴화를 난제시할 수 있으며, 이는 결국 아래에 놓인 구조로의 전사의 균일성에 영향을 미칠 수 있다.
[0017] 본 기술은 금속 도펀트들을 통합하는 마스크 재료들을 생성함으로써 이러한 한계들을 극복할 수 있다. 이들 재료들이 투명성 및 경도를 반직관적으로 감소시킬 수 있지만, 재료들은 아래에 놓인 재료들에 대해 보다 선택적일 수 있으며, 이는 감소된 두께 마스크들을 제공할 수 있고 전반적으로 반도체 기판들에서 에칭 및 구조적 형성을 개선할 수 있다. 설명된 기법들이 다수의 막 형성 프로세스들을 개선하기 위해 사용될 수 있고 다양한 프로세싱 챔버들 및 동작들에 적용 가능할 수 있기 때문에, 본 기술은 논의된 특정 막들 및 프로세싱으로 제한되는 것으로 의도되지 않는다는 것이 이해되어야 한다.
[0018] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버(100)의 단면도를 도시한다. 도면은 본 기술의 하나 이상의 양상들을 통합하고 그리고/또는 본 기술의 실시예들에 따른 하나 이상의 동작들을 수행할 수 있는 시스템의 개요를 예시할 수 있다. 챔버(100) 또는 수행된 방법들의 추가 세부사항들은 아래에서 추가로 설명될 수 있다. 챔버(100)는 본 기술의 일부 실시예들에 따라 막 층을 형성하는데 활용될 수 있지만, 방법은 막 형성이 일어날 수 있는 임의의 챔버에서 유사하게 수행될 수 있다는 것이 이해될 것이다. 프로세싱 챔버(100)는 챔버 바디(102), 챔버 바디(102) 내부에 배치된 기판 지지부(104), 및 챔버 바디(102)에 커플링되고 프로세싱 볼륨(120) 내 기판 지지부(104)를 밀폐하는 덮개 조립체(106)를 포함할 수 있다. 기판(103)은 슬릿 밸브 또는 도어를 사용하여 프로세싱을 위해 종래식으로 밀봉될 수 있는 개구(126)를 통해 프로세싱 볼륨(120)에 제공될 수 있다. 기판(103)은 프로세싱 동안 기판 지지부의 표면(105) 상에 안착될 수 있다. 기판 지지부(104)는 화살표(145)에 의해 표시된 바와 같이, 기판 지지부(104)의 샤프트(144)가 로케이팅될 수 있는 축(147)을 따라 회전 가능할 수 있다. 대안적으로, 기판 지지부(104)는 증착 프로세스 동안 필요에 따라 회전하도록 위로 리프팅될 수 있다.
[0019] 플라즈마 프로파일 변조기(111)는 기판 지지부(104) 상에 배치된 기판(103)에 걸친 플라즈마 분포를 제어하기 위해 프로세싱 챔버(100)에 배치될 수 있다. 플라즈마 프로파일 변조기(111)는 챔버 바디(102)에 인접하게 배치될 수 있고 리드 조립체(106)의 다른 컴포넌트들로부터 챔버 바디(102)를 분리할 수 있는 제1 전극(108)을 포함할 수 있다. 제1 전극(108)은 리드 조립체(106)의 일부일 수 있거나, 또는 별개의 측벽 전극일 수 있다. 제1 전극(108)은 환상 또는 링-형 부재일 수 있고, 링 전극일 수 있다. 제1 전극(108)은 프로세싱 볼륨(120)을 둘러싸는 프로세싱 챔버(100)의 둘레 주위의 연속적인 루프일 수 있거나, 또는 원하는 경우, 선택된 위치들에서 불연속적일 수 있다. 제1 전극(108)은 또한 천공된 전극 이를테면, 천공된 링 또는 메시 전극일 수 있거나, 예컨대, 2차 가스 분배기와 같은 플레이트 전극일 수 있다.
[0020] 유전체 재료, 이를테면 세라믹 또는 금속 산화물, 예컨대, 알루미늄 산화물 및/또는 알루미늄 질화물일 수 있는 하나 이상의 아이솔레이터(isolator)들(110a, 110b)이 제1 전극(108)과 접촉하고 제1 전극(108)을 가스 분배기(112) 및 챔버 바디(102)로부터 전기적으로 그리고 열적으로 분리할 수 있다. 가스 분배기(112)는 프로세싱 볼륨(120) 내로 프로세스 전구체들을 분배하기 위한 어퍼처들(118)을 정의할 수 있다. 가스 분배기(112)는 RF 생성기, RF 전원, DC 전원, 펄스형 DC 전원, 펄스형 RF 전원, 또는 프로세싱 챔버에 커플링될 수 있는 임의의 다른 전원과 같은 제1 전기 전원(142)에 커플링될 수 있다. 일부 실시예들에서, 제1 전기 전원(142)은 RF 전원일 수 있다.
[0021] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한 전도성 및 비-전도성 컴포넌트들로 형성될 수 있다. 예컨대, 가스 분배기(112)의 바디는 전도성일 수 있는 반면, 가스 분배기(112)의 페이스플레이트는 비-전도성일 수 있다. 가스 분배기(112)는 이를테면, 도 1에 도시된 바와 같은 제1 전기 전원(142)에 의해 전력이 공급될 수 있거나, 가스 분배기(112)는 일부 실시예들에서 접지에 커플링될 수 있다.
[0022] 제1 전극(108)은 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(128)에 커플링될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터 또는 다른 회로 엘리먼트일 수 있거나 이를 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터들(132)일 수 있거나 이를 포함할 수 있다. 제1 튜닝 회로(128)는 프로세싱 동안 프로세싱 볼륨(120)에 존재하는 플라즈마 조건들 하에서 가변적인 또는 제어 가능한 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는 접지와 제1 전자 센서(130) 사이에 병렬로 연결된 제1 회로 레그 및 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는 제1 전자 제어기(134)와 직렬로 커플링된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는 제1 및 제2 회로 레그들 둘 모두를 제1 전자 센서(130)에 연결하는 노드와 제1 전자 제어기(134) 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고, 제1 전자 제어기(134)에 커플링될 수 있으며, 이는 프로세싱 볼륨(120) 내부의 플라즈마 조건들의 어느 정도의 폐-루프 제어를 제공할 수 있다.
[0023] 제2 전극(122)이 기판 지지부(104)에 커플링될 수 있다. 제2 전극(122)은 기판 지지부(104) 내에 매립될 수 있거나, 또는 기판 지지부(104)의 표면에 커플링될 수 있다. 제2 전극(122)은 플레이트, 천공 플레이트, 메시, 와이어 스크린, 또는 전도성 엘리먼트의 임의의 다른 분산형 어레인지먼트(distributed arrangement)일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 그리고 예컨대, 기판 지지부(104)의 샤프트(144)에 배치된 도관(146), 예컨대, 선택된 저항, 이를테면 50 Ω을 갖는 케이블에 의해, 제2 튜닝 회로(136)에 커플링될 수 있다. 제2 튜닝 회로(136)는 제2 전자 센서(138) 및 제2 전자 제어기(140)를 가질 수 있으며, 그 제2 전자 제어기(140)는 제2 가변 커패시터일 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 제2 전자 제어기(140)에 커플링되어, 프로세싱 볼륨(120) 내의 플라즈마 조건들에 대한 추가의 제어를 제공할 수 있다.
[0024] 바이어스 전극 및/또는 정전 척킹 전극일 수 있는 제3 전극(124)이 기판 지지부(104)에 커플링될 수 있다. 제3 전극은, 임피던스 매칭 회로인 필터(148)를 통해 제2 전기 전원(150)에 커플링된다. 제2 전기 전원(150)은 DC 전력, 펄스형 DC 전력, RF 바이어스 전력, 펄스형 RF 소스 또는 바이어스 전력, 또는 이들 또는 다른 전원들의 조합일 수 있다. 일부 실시예들에서, 제2 전기 전원(150)은 RF 바이어스 전력일 수 있다.
[0025] 도 1의 리드 조립체(106) 및 기판 지지부(104)는 플라즈마 또는 열 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 동작에서, 프로세싱 챔버(100)는 프로세싱 볼륨(120) 내 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(103)이 기판 지지부(104) 상에 배치될 수 있고, 그리고 임의의 원하는 유동 플랜에 따라, 입구(114)를 사용하여, 리드 조립체(106)를 통해 프로세스 가스들이 유동될 수 있다. 가스들은 출구(152)를 통해 프로세싱 챔버(100)를 빠져나갈 수 있다. 프로세싱 볼륨(120)에서 플라즈마를 설정하기 위해, 가스 분배기(112)에 전력이 커플링될 수 있다. 일부 실시예들에서, 기판은 제3 전극(124)을 사용한 전기적 바이어스에 처해질 수 있다.
[0026] 프로세싱 볼륨(120)에서 플라즈마를 에너자이징(energize)할 시에, 플라즈마와 제1 전극(108) 사이에 전위차가 설정될 수 있다. 플라즈마와 제2 전극(122) 사이에 전위차가 또한 설정될 수 있다. 전자 제어기들(134, 140)은 그 후 2개의 튜닝 회로들(128 및 136)에 의해 표현되는 접지 경로들의 유동 속성들을 조정하기 위해 사용될 수 있다. 중심으로부터 에지까지의 플라즈마 밀도 균일성 및 증착 레이트의 독립적인 제어를 제공하기 위해, 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 세트 포인트가 전달될 수 있다. 전자 제어기들이 둘 모두 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은 독립적으로 증착 레이트를 최대화하고 두께 비균일성을 최소화하기 위해 가변 커패시터들을 조정할 수 있다.
[0027] 튜닝 회로들(128, 136) 각각은, 개개의 전자 제어기들(134 및 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위, 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은 임피던스 범위를 제공하도록 선택될 수 있다. 이 범위는 플라즈마의 주파수 및 전압 특성들에 의존할 수 있으며, 이는 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 가질 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소치 또는 최대치인 경우, 제1 튜닝 회로(128)의 임피던스는 높게 될 수 있어, 기판 지지부에 걸쳐 최소 에어리얼(aerial) 또는 측방향(lateral) 커버리지를 갖는 플라즈마 형상을 발생시킨다. 제1 전자 제어기(134)의 커패시턴스가, 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근하는 경우, 플라즈마의 에어리얼 커버리지가 최대로 증가될 수 있어, 기판 지지부(104)의 전체 작업 영역을 유효하게 커버하게 된다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 세팅으로부터 벗어남에 따라, 플라즈마 형상은 챔버 벽들로부터 수축될 수 있고 기판 지지부의 에어리얼 커버리지가 감소할 수 있다. 제2 전자 제어기(140)는, 제2 전자 제어기(140)의 커패시턴스가 변할 수 있음에 따라, 기판 지지부에 걸친 플라즈마의 에어리얼 커버리지를 증가 및 감소시키는 유사한 효과를 가질 수 있다.
[0028] 전자 센서들(130, 138)은 폐루프 내 개개의 회로들(128, 136)을 튜닝하는 데 사용될 수 있다. 사용되는 센서의 유형에 따른, 전류 또는 전압에 대한 세트 포인트가 각각의 센서에 설치될 수 있고, 그리고 세트 포인트로부터의 편차를 최소화하기 위해, 개개의 전자 제어기(134, 140) 각각에 대한 조정을 결정하는 제어 소프트웨어가 센서에 제공될 수 있다. 결과적으로, 플라즈마 형상이 선택되고 프로세싱 동안 동적으로 제어될 수 있다. 위의 논의가 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기초하지만, 조정 가능한 특성을 갖는 임의의 전자 컴포넌트가 조정 가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하기 위해 사용될 수 있다는 것이 이해될 것이다.
[0029] 도 2는 본 기술의 일부 실시예들에 따른 증착 방법(200)의 예시적인 동작들을 도시한다. 방법은 위에서 설명된 프로세싱 챔버(100)를 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(200)은 다수의 선택적인 동작들을 포함할 수 있으며, 그 다수의 선택적인 동작들은 본 기술에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수 있거나 또는 구체적으로 연관되지 않을 수 있다. 예컨대, 동작들 중 다수는 더 광범위한 범위의 구조 형성을 제공하기 위해 설명되지만, 본 기술에 중요한 것은 아니거나, 또는 쉽게 인지될 바와 같은 대안적인 방법에 의해 수행될 수 있다.
[0030] 방법(200)은 나열된 동작들의 개시 이전에 추가 동작들을 포함할 수 있다. 예컨대, 추가 프로세싱 동작들은 반도체 기판 상에 구조들을 형성하는 것을 포함할 수 있으며, 이는 재료를 형성하는 것 그리고 제거하는 것 둘 모두를 포함할 수 있다. 방법(200)이 수행될 수 있는 챔버에서 사전 프로세싱 동작들이 수행될 수 있거나, 방법(200)이 수행될 수 있는 반도체 프로세싱 챔버 내로 기판을 전달하기 전에 하나 이상의 다른 프로세싱 챔버들에서 프로세싱이 수행될 수 있다. 여하튼, 방법(200)은 위에서 설명된 프로세싱 챔버(100)와 같은 반도체 프로세싱 챔버 또는 위에서 설명된 바와 같은 컴포넌트들을 포함할 수 있는 다른 챔버들의 프로세싱 구역으로 반도체 기판을 전달하는 것을 선택적으로 포함할 수 있다. 기판은 위에서 설명된 프로세싱 볼륨(120)과 같은 챔버의 프로세싱 구역에 상주할 수 있고 페데스탈일 수 있는 기판 지지부 이를테면, 기판 지지부(104) 상에 증착될 수 있다.
[0031] 기판은 재료들이 증착될 수 있는 임의의 수의 재료들이거나 이들을 포함할 수 있다. 기판은 실리콘, 게르마늄, 실리콘 산화물 또는 실리콘 질화물을 포함하는 유전체 재료들, 금속 재료들, 또는 이들 재료들의 임의의 수의 조합들― 이들은 기판 또는 기판 상에 형성된 재료들일 수 있음 ―일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 선택적인 처리 동작들 이를테면, 전처리가 증착을 위해 기판의 표면을 준비하기 위해 수행될 수 있다. 예컨대, 증착될 막의 핵 생성을 용이하게 할 수 있고 기판의 표면 상에 특정 리간드 종결들을 제공하기 위해 전처리가 수행될 수 있다. 예컨대, 수소, 산소, 탄소, 질소, 또는 다른 분자 종결들(이들 원자들 또는 라디칼들의 임의의 조합을 포함함)은 기판의 표면 상에서 흡착, 반응 또는 형성될 수 있다. 부가적으로, 자연 산화물들의 환원 또는 재료의 에칭, 또는 증착을 위해 기판의 하나 이상의 노출된 표면들을 준비할 수 있는 임의의 다른 동작과 같은 재료 제거가 수행될 수 있다.
[0032] 동작(205)에서, 하나 이상의 전구체들은 챔버의 프로세싱 구역으로 전달될 수 있다. 예컨대, 증착되는 막은 반도체 프로세싱에서 사용되는 마스크 막일 수 있다. 증착 전구체들은 하나 이상의 붕소 함유 전구체들을 포함하여, 임의의 수의 마스크 전구체들을 포함할 수 있다. 전구체들은 함께 또는 별개로 유동될 수 있다. 예컨대, 붕소 함유 막이 형성될 수 있는 예시적인 실시예들에서, 적어도 하나의 붕소 함유 전구체가 프로세싱 챔버의 프로세싱 구역으로 전달될 수 있다. 재료 반응 및 증착을 용이하게 할 수 있는 플라즈마 강화 증착이 본 기술의 일부 실시예들에서 수행될 수 있다. 예컨대, 동작(210)에서, 플라즈마는 붕소 함유 전구체들로 형성될 수 있고, 붕소 함유 재료는 선택적인 동작(215)에서 증착될 수 있다.
[0033] 붕소 함유 하드마스크들은 상대적으로 높은 경도를 특징으로 하며, 이는 에칭 선택성을 개선할 수 있다. 그러나 실리콘 산화물 또는 실리콘 질화물과 같은 아래에 놓인 실리콘 함유 재료들에 대한 에칭 선택성을 추가로 개선하기 위해, 본 기술은 하나 이상의 금속들을 포함할 수 있는 하나 이상의 도펀트 재료들을 통합할 수 있다. 특히 선택적 에칭의 속성들을 증가시키려는 목표로, 금속을 통합하는 것은 하드 마스크 형성에서 반직관적일 수 있다. 예컨대, 하드 마스크에 금속을 통합하는 것은 실제로 막 경도를 감소시킬 수 있으며, 이는 다수의 기존 기술들이 더 단단한 마스크 막들을 추구하기 때문에 회피될 수 있다. 부가적으로, 금속 도펀트들은 막 투명성을 감소시킬 수 있으며, 이는 더 불투명한 막을 생성함으로써 리소그래피 동작들을 난제시할 수 있어, 증가될 수 있는 마스크 두께들이 종래식으로 사용되는 것을 난제시 한다. 그러나 본 기술은 금속 도펀트들을 활용하여 에칭 동작들의 선택성을 증가시키며, 이는 막 경도의 감소들을 극복할 수 있다. 또한, 비금속 도핑된 막들에 비해 에칭의 선택성이 개선될 수 있기 때문에, 본 기술의 일부 실시예들에 따른 마스크들은 막 투명성을 개선할 수 있는 감소된 두께를 특징으로 할 수 있다. 예컨대, 종래의 기술들은 형성된 구조들의 깊이를 증가시키는 것을 추구함에 따라, 더 두꺼운 하드 마스크가 제공될 수 있다. 실리콘, 붕소 및 게르마늄 막들은 두께가 증가함에 따라, 이들은 더 높은 불투명 성질을 특징으로 할 수 있으며, 이는 리소그래피를 난제시할 수 있다. 금속 재료들을 통합함으로써, 본 기술은 더 두꺼운 마스크 막들에 대한 이러한 필요성을 뒤집을 수 있다.
[0034] 따라서, 본 기술의 일부 실시예들은 동작(220)에서 도펀트 함유 전구체를 부가적으로 제공하는 것을 포함할 수 있으며, 이는 다른 증착 전구체들을 제공받을 수 있다. 전달된 전구체들은 위에서 설명된 바와 같이 동작(210)에서 반도체 프로세싱 챔버의 프로세싱 구역 내에서 플라즈마를 형성하는 데 모두 사용될 수 있으며, 따라서 방법(200)에 도시된 바와 같은 동작들의 순서는 동시에 발생하는 것을 포함하여, 상이한 순서들로 발생하는 동작들을 포함할 수 있다. 동작(225)에서, 재료가 기판 상에 증착될 수 있으며, 이는 증착된 재료 내에 금속 도펀트를 포함한다. 일부 실시예들에서, 도펀트 함유 전구체를 통합함으로써, 제어된 경도 및 투명성을 갖는 막을 생성하면서, 에칭의 선택성이 증가될 수 있다.
[0035] 사용된 전구체들에 의존하여, 도펀트 전구체의 유량들이 도펀트의 통합을 제어하는 데 사용될 수 있다. 예컨대, 이를테면, 전이 금속 도펀트의 경우, 다른 증착 전구체들의 유량들이 수백 sccm 이상일 수 있는 반면, 도펀트 전구체는 약 250 sccm 이하의 유량으로 유동될 수 있고, 약 200 sccm 이하, 약 150 sccm 이하, 약 100 sccm 이하, 약 50 sccm 이하, 약 40 sccm 이하, 약 30 sccm 이하, 약 25 sccm 이하, 약 20 sccm 이하, 약 15 sccm 이하, 약 10 sccm 이하, 약 5 sccm 이하, 또는 그 미만의 유량으로 전달될 수 있다.
[0036] 임의의 수의 전구체들이 붕소 함유 전구체와 관련하여 본 기술에 따라 사용될 수 있다. 예컨대, 붕소 함유 재료들은 보란들 이를테면, 보란, 디보란, 또는 다른 다중심-본딩 붕소 재료들(multicenter-bonded boron material)뿐만 아니라 붕소 함유 재료를 생성하는 데 사용될 수 있는 임의의 다른 붕소 함유 재료들을 포함할 수 있다. 생성된 막 내 붕소 통합은 임의의 퍼센티지 통합에 기초할 수 있다. 예컨대, 생성된 막은 약 50% 이상의 붕소 통합을 포함할 수 있고, 일부 실시예들에서, 실질적으로 또는 본질적으로 붕소인(막 내의 도펀트 양이 적음) 막을 포함하여, 약 55% 이상의 붕소 통합, 약 60% 이상의 붕소 통합, 약 65% 이상의 붕소 통합, 약 70% 이상의 붕소 통합, 약 75% 이상의 붕소 통합, 약 80% 이상의 붕소 통합, 약 85% 이상의 붕소 통합, 약 90% 이상, 또는 그 초과의 붕소 통합, 약 95% 이상의 붕소 통합을 포함할 수 있다. 대기 또는 다른 프로세스 환경들에 대한 노출로부터의 미량 재료들이 막 내에 통합될 수 있지만, 막은 본질적으로 여전히 성질상 붕소-기반일 수 있다는 것이 이해되어야 한다.
[0037] 도펀트 전구체들은 이를테면, 안정한 형태로 프로세싱 구역에 전달될 수 있는 임의의 금속 또는 전이 금속을 포함하여, 임의의 금속 함유 전구체를 포함할 수 있다. 예시적인 도펀트들은 텅스텐, 몰리브덴, 티타늄, 알루미늄, 코발트, 루테늄, 탄탈륨, 또는 마스크 재료에 붕소와 함께 통합될 수 있는 임의의 다른 금속 또는 전이 금속 중 하나 이상을 포함할 수 있다. 예시적인 전구체들은 통합을 위한 금속 도펀트를 제공하기 위해 플라즈마에서 해리될 수 있는 임의의 수의 금속 함유 재료들을 포함할 수 있다. 예컨대, 본 기술의 실시예들에 사용될 수 있는 도펀트 함유 전구체들의 비-제한적인 예들은 텅스텐 헥사플루오라이드, 텅스텐 헥사카르보닐, 몰리브덴 헥사플루오라이드, 몰리브덴 펜타클로라이드, 몰리브덴 헥사카르보닐, 티타늄 테트라클로라이드, 테트라키스(디메틸아미도)티타늄, 티타늄 테트라플루오라이드, 트리메틸알루미늄, 알루미늄 클로라이드, 비스(N,N'-디이소프로필아세트아미디나토)코발트, 코발토센, 비스(에틸시클로펜타디에닐)코발트, 비스(펜타메틸시클로펜타디에닐)코발트, 비스(시클로펜타디에닐)루테늄, 비스(에틸시클로펜타디에닐)루테늄, 탄탈륨 펜타클로라이드, 펜타키스(디메틸아미도)탄탈륨, 또는 붕소 함유 재료에의 통합을 위한 금속 도펀트 재료를 제공하는 데 사용될 수 있는 임의의 다른 금속 함유 전구체를 포함할 수 있다.
[0038] 일부 실시예들에서, 증착된 도핑된 붕소 재료는 붕소 및 금속 도펀트 재료들 중 하나 이상으로 실질적으로 또는 필수적 요소로 하여 구성될 수 있다. 부가적으로, 일부 실시예들에서, 금속 함유 전구체와 함께, 산소 또는 질소, 또는 투명성, 응력, 경도뿐만 아니라 열 저항을 개선하기 위해 증착된 막의 구조를 조정할 수 있는 임의의 다른 도펀트를 포함할 수 있는 추가 도펀트 전구체가 전달될 수 있다. 임의의 수의 질소 함유 전구체들 또는 산소 함유 전구체들이 본 기술의 실시예들에서 사용될 수 있다. 부가적으로, 이들 엘리먼트들 중 다수를 포함하는 조합 전구체들이 사용될 수 있다. 예컨대, 일부 실시예들에서 사용되는 산소 함유 전구체는 아산화질소일 수 있으며, 이는 막 내의 통합을 위해 산소 및 질소 둘 모두를 제공할 수 있다. 소광 계수와 관련될 수 있는 도펀트 통합은 임의의 범위 내에 있을 수 있으며, 여기서 도펀트 통합이 높을수록, 형성된 막의 소광 계수는 낮아진다. 일부 실시예들에서, 도펀트는 다른 증착 전구체들과의 호환성을 위해 선택될 수 있다.
[0039] 도펀트 또는 도펀트들은 임의의 양 또는 농도로 포함될 수 있고, 각각 또는 집합적으로 증착된 막에 약 1 at.% 이상으로 포함될 수 있으며, 일부 실시예들에서, 약 2 at.% 이상, 약 3 at.% 이상, 약 4 at.% 이상, 약 5 at.% 이상, 약 6 at.% 이상, 약 7 at.% 이상, 약 8 at.% 이상, 약 9 at.% 이상, 약 10 at.% 이상, 약 11 at.% 이상, 약 12 at.% 이상, 약 13 at.% 이상, 약 14 at.% 이상, 약 15 at.% 이상, 약 16 at.% 이상, 약 17 at.% 이상, 약 18 at.% 이상, 약 19 at.% 이상, 약 20 at.% 이상, 또는 그 초과로 포함될 수 있다. 그러나 위에서 설명된 바와 같이, 금속 도펀트들은 경도뿐만 아니라 투명성도 감소시킬 수 있고, 이에 따라 일부 실시예들에서, 금속 도펀트 농도는 약 20 at.% 이하, 약 15 at.% 이하, 약 12 at.% 이하, 약 10 at.% 이하 또는 그 미만으로 유지될 수 있다. 산소 및/또는 질소 도펀트들은 언급된 바와 같이 이들 범위들 내의 레벨들로 유사하게 유지될 수 있으며, 이는 추가로 막 특성을 튜닝할 수 있다. 산소 및/또는 질소 통합이 소광 계수 또는 막 응력의 개선들을 용이하게 할 수 있지만, 재료들은 에칭 선택성을 감소시킬 수 있다. 따라서, 더 높은 에칭 선택성을 유지하기 위해 산소 및 질소의 통합이 제한하거나 배제될 수 있다. 이원자 수소와 같은 추가 수소 전구체가 증착 전구체들에 포함될 수 있으며, 이는 막 투명성에 영향을 미칠 수 있다. 부가적으로, 증착 동작들을 용이하게 하기 위해 아르곤과 같은 하나 이상의 캐리어 가스들이 전달될 수 있다.
[0040] 기판의 온도는 부가적으로 증착에 영향을 미칠 수 있다. 예컨대, 일부 실시예들에서, 증착 동안, 기판은 약 300℃ 이상의 온도에서 유지될 수 있고, 약 325℃ 이상, 약 350℃ 이상, 약 375℃ 이상, 약 400℃ 이상, 약 425℃ 이상, 약 450℃ 이상, 약 475℃ 이상, 약 500℃ 이상, 약 525℃ 이상, 약 550℃ 이상, 약 575℃ 이상, 약 600℃ 이상, 또는 그 초과의 온도에서 유지될 수 있다. 본 기술의 일부 실시예들에 따라 증착을 수행함으로써, 막 내에서 수소가 감소되거나 제한될 수 있다. 증가된 수소 통합은 막 내의 압축 응력을 증가시킬 수 있고, 따라서 본 기술의 실시예들에 따른 막들은 더 낮은 수소 통합으로 인해 더 큰 인장 성질을 특징으로 할 수 있다. 부가적으로, 일부 실시예들에서, 방법(200)은 막에 수소 통합을 추가로 감소시킬 수 있는 동작들을 포함할 수 있다. 일부 종래의 기술들과 달리, 본 기술의 실시예들에 따라 도펀트들을 통합함으로써, 일부 실시예들에서, 이를테면, 하드 마스크 재료의 증착 후에 열 어닐링을 수행함으로써 후속 프로세싱으로부터의 손상이 감소되거나 제한될 수 있다.
[0041] 위에서 언급된 바와 같이, 본 기술은 하드 마스크 막들의 선택성을 증가시키면서, 경도의 손실을 제한할 수 있다. 예컨대, 본 기술의 일부 실시예들에 따른 금속 도핑된 붕소 함유 재료들은 약 20 GPa 이상으로 유지되는 막 경도를 특징으로 할 수 있고, 막 경도를 감소시킬 수 있는 일부 금속 재료들의 통합에도 불구하고, 약 22 GPa 이상, 약 24 GPa 이상, 약 26 GPa 이상, 약 28 GPa 이상, 약 30 GPa 이상, 약 32 GPa 이상, 약 34 GPa 이상, 약 36 GPa 이상, 약 38 GPa 이상, 약 40 GPa 이상, 약 42 GPa 이상, 약 44 GPa 이상, 이상 또는 그 초과로 유지될 수 있다. 부가적으로, 막은 후속 에칭 동작 동안 증가된 선택성을 가질 수 있다. 예컨대, 일부 실시예들에서, 방법(200)은 기판 상의 재료들을 에칭하기 위한 동작을 부가적으로 포함할 수 있다. 예컨대, 일부 실시예들에서, 도핑된 붕소 마스크 재료는 이를테면, 실리콘 산화물 또는 실리콘 질화물일 수 있는 실리콘 함유 재료 위에 형성될 수 있다.
[0042] 일부 실시예들에서, 방법(200)은 아래에 놓인 실리콘 산화물, 실리콘 질화물, 이들 둘의 조합, 또는 본 기술에 따른 하드마스크들을 사용하여 에칭될 수 있는 다른 구조적 재료들을 에칭할 수 있는 선택적 동작(230)에서의 에칭 프로세스를 포함할 수 있다. 일부 실시예들에서, 금속 도핑된 붕소 함유 재료는, 아래에 놓인 재료들이 금속 도핑된 붕소 함유 재료가 에칭될 수 있는 레이트의 약 2배 이상인 레이트로 에칭될 수 있도록 아래에 놓인 산화물 및/또는 질화물 재료들에 대한 에칭 선택성을 특징으로 할 수 있다. 부가적으로, 실리콘 산화물 또는 실리콘 질화물은 금속 도핑된 붕소 함유 재료가 에칭될 수 있는 레이트의 약 3.0배 이상, 약 3.5배 이상, 약 4.0배 이상, 약 4.5배 이상, 약 5.0배 이상, 약 5.5배 이상, 약 6.0배 이상, 약 6.5배 이상, 약 7.0배 이상, 약 7.5배 이상, 약 8.0배 이상, 약 8.5배 이상, 약 9.0배 이상, 약 9.5배 이상, 약 10.0배 이상 또는 금속 도핑된 붕소 함유 재료가 에칭될 수 있는 레이트의 더 많은 배수 이상의 레이트로 에칭될 수 있다. 이는 비정질 실리콘과 같은 다른 하드마스크 재료들에 비해 아래에 놓인 막들에 대해 적어도 2배 선택적일 수 있다. 결과적으로, 아래에 놓인 막들에 대한 에칭 선택성을 증가시킴으로써, 금속 도핑된 붕소 함유 재료는 감소된 두께로 형성될 수 있으며, 이는 금속 재료의 통합에도 불구하고 막의 투명성을 개선하거나 유지할 수 있다.
[0043] 본 기술의 일부 실시예들에 따라 금속을 포함하는 하드마스크 막들은 다양한 파장들의 광에 대한 소광 계수― 이는 리소그래피 동작들에 영향을 미칠 수 있음 ―를 특징으로 할 수 있다. 산소 및/또는 질소 도펀트들을 추가하는 것을 포함하여 본 기술의 실시예들에 따라 마스크 두께를 제한하기 위해 도펀트 통합을 제어함으로써, 633 nm에서의 소광 계수는 약 0.45 이하로 감소될 수 있고, 약 0.44 이하, 약 0.43 이하, 약 0.42 이하, 약 0.41 이하, 약 0.40 이하, 약 0.39 이하, 약 0.38 이하, 약 0.37 이하, 약 0.36 이하, 약 0.35 이하, 약 0.34 이하, 약 0.33 이하, 약 0.32 이하, 약 0.31 이하, 약 0.30 이하, 약 0.29 이하, 약 0.28 이하, 약 0.27 이하, 약 0.26 이하, 약 0.25 이하, 또는 그 미만으로 감소될 수 있다. 이는 추가 정렬 키 개방 동작들을 수행하지 않고도 리소그래피가 약 300 nm 이상, 약 350 nm 이상, 약 400 nm 이상 또는 그 초과의 두께로 연장되도록 허용할 수 있다.
[0044] 부가적으로, 본 기술의 일부 실시예들은 에칭되는 재료들에 대해 개선된 선택성을 제공하면서, 금속 재료들의 통합의 영향을 추가로 제한할 수 있는 이중층 하드 마스크를 생성할 수 있다. 예컨대, 선택적인 증착 동작(215)으로 이전에 설명된 바와 같이, 방법(200)은 초기에, 반도체 프로세싱 구역에 하나 이상의 붕소 함유 전구체들의 플라즈마를 형성하는 것을 포함할 수 있다. 프로세스는 이 초기 프로세스 ― 이는 초기에 반도체 기판 상에 붕소 함유 층을 증착할 수 있음 ― 동안 금속 함유 도펀트 전구체가 없는 프로세싱 구역을 유지하는 것을 포함할 수 있다. 금속 도펀트가 없는 상태로 유지될 수 있는 제1 층은 반도체 기판 상에 제1 두께로 형성될 수 있다. 후속적으로, 제1 층의 두께를 발달시키기 위한 제1 시간 기간 후에, 도펀트 전구체는 그 후 동작(220)에서 제공될 수 있다. 그 후, 붕소 도핑된 재료를 포함하는 제2 층이 붕소 함유 막의 제1 층 상에 증착되어 이중층 막 또는 하드 마스크를 생성할 수 있다. 붕소 함유 전구체의 플라즈마 및 흐름은 제1 시간 기간 이후에 도펀트 함유 전구체의 추가와 함께, 프로세스 동안 유지될 수 있다. 그 후, 금속 도핑 층일 수 있는 제2 층의 원하는 두께가 제공될 수 있을 때까지 증착이 제2 시간 기간 동안 진행될 수 있다.
[0045] 제1 시간 기간 및 제2 시간 기간은 층들의 원하는 두께에 기초할 수 있다. 예컨대, 일부 실시예들에서, 제1 시간 기간은 제2 시간 기간 이하일 수 있으며, 여기서 생성된 이중층은 동일한 두께의 2개의 층들을 가질 수 있거나, 제2 도핑 층이 제1 층보다 두꺼울 수 있다. 따라서, 일부 실시예들에서, 도핑된 붕소 재료의 제2 층은 이중층 막의 두께의 약 25% 이상일 수 있고, 제2 층은 이중층 막의 두께의 약 30% 이상, 이중층 막의 두께의 약 35% 이상, 이중층 막의 두께의 약 40% 이상, 이중층 막의 두께의 약 45% 이상, 이중층 막의 두께의 약 50% 이상, 이중층 막의 두께의 약 55% 이상, 이중층 막의 두께의 약 60% 이상, 이중층 막의 두께의 약 65% 이상, 이중층 막의 두께의 약 70% 이상, 이중층 막의 두께의 약 75% 이상, 이중층 막의 두께의 약 80% 이상, 이중층 막의 두께의 약 85% 이상, 이중층 막의 두께의 약 90% 이상, 또는 그 초과일 수 있다. 본 기술의 실시예들에 따라 금속 도핑된 마스크 재료들을 활용함으로써, 개선된 선택성이 제공되어 미래의 프로세스 노드들에서의 생성을 용이하게 할 수 있다.
[0046] 이전의 설명에서, 설명의 목적들로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 다수의 세부사항들이 제시되었다. 그러나, 이들 세부사항 중 일부가 없이, 또는 추가 세부사항들과 함께, 특정 실시예들이 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0047] 여러 실시예들에 개시되었지만, 실시예들의 사상으로부터 벗어나지 않으면서, 다양한 수정들, 대안적인 구조들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 부가적으로, 본 기술을 불필요하게 모호하게 하는 것을 방지하기 위해, 다수의 잘-알려진 프로세스들 및 엘리먼트들이 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 이해되지 않아야 한다. 부가적으로, 방법들 또는 프로세스들은 순차적으로 또는 단계적으로 설명될 수 있지만, 동작들은 동시에 또는 나열된 것과 상이한 순서들로 수행될 수 있다는 것이 이해되어야 한다.
[0048] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값 또는 그 범위에 속하는 명시되지 않은 값과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 더 좁은 범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0049] 본원 및 첨부 청구항들에서 사용되는 바와 같이, 단수 형태들("a", "an", 및 "the")은 문맥상 명확히 다르게 지시되지 않는 한 복수의 지시대상들을 포함한다. 따라서, 예컨대, “전구체”에 대한 지칭은 복수의 그러한 전구체들을 포함하고, “층”에 대한 지칭은 하나 이상의 층들, 및 당업자에게 알려져 있는 그 층들의 등가물들에 대한 지칭을 포함하는 등이다.
[0050] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise)", "포함하는(comprising)", "함유한다(contain)", "함유하는(containing)", "포함한다(include)", 그리고 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 증착 방법으로서,
    붕소 함유 전구체를 반도체 프로세싱 챔버의 프로세싱 구역으로 전달하는 단계;
    상기 붕소 함유 전구체와 함께 도펀트 함유 전구체를 전달하는 단계 ― 상기 도펀트 함유 전구체는 금속을 포함함 ―;
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내에서 모든 전구체들의 플라즈마를 형성하는 단계; 및
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에, 도핑된 붕소 재료를 증착하는 단계를 포함하고,
    상기 도핑된 붕소 재료는 상기 도핑된 붕소 재료 내에 약 80 at.% 이상의 붕소를 포함하는,
    증착 방법.
  2. 제1 항에 있어서,
    막 내의 금속 도펀트 농도는 약 20 at.% 이하로 유지되는,
    증착 방법.
  3. 제1 항에 있어서,
    상기 도펀트 함유 전구체 내 금속은 텅스텐, 몰리브덴, 티타늄, 알루미늄, 코발트, 루테늄 또는 탄탈륨 중 하나 이상을 포함하는,
    증착 방법.
  4. 제3 항에 있어서,
    상기 도펀트 함유 전구체는 텅스텐 헥사플루오라이드 또는 텅스텐 헥사카르보닐을 포함하는,
    증착 방법.
  5. 제1 항에 있어서,
    상기 도핑된 붕소 재료는 633 nm에서 약 0.45 이하의 소광 계수(extinction coefficient)를 특징으로 하는,
    증착 방법.
  6. 제1 항에 있어서,
    상기 붕소 함유 전구체와 함께 산소 함유 전구체 또는 질소 함유 전구체를 전달하는 단계를 더 포함하는,
    증착 방법.
  7. 제6 항에 있어서,
    상기 도핑된 붕소 재료 내의 산소 함량 또는 질소 함량은 약 10% 이하로 유지되는,
    증착 방법.
  8. 제1 항에 있어서,
    상기 도핑된 붕소 재료는 약 25 GPa 이상의 경도를 특징으로 하는,
    증착 방법.
  9. 제8 항에 있어서,
    상기 기판은 실리콘 산화물을 포함하고, 상기 증착 방법은,
    상기 실리콘 산화물을 에칭하는 단계를 더 포함하고,
    상기 실리콘 산화물은 상기 도핑된 붕소 재료가 에칭되는 레이트보다 약 5배 이상의 레이트로 에칭되는,
    증착 방법.
  10. 증착 방법으로서,
    붕소 함유 전구체를 반도체 프로세싱 챔버의 프로세싱 구역으로 전달하는 단계;
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내에서 상기 붕소 함유 전구체의 플라즈마를 형성하는 단계;
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에 붕소 함유 재료의 제1 층을 형성하는 단계;
    상기 붕소 함유 전구체와 함께 도펀트 함유 전구체를 추가하는 단계 ― 상기 도펀트 함유 전구체는 금속을 포함함 ―; 및
    이중층 막을 생성하기 위해 상기 붕소 함유 재료의 제1 층 상에, 도핑된 붕소 재료의 제2 층을 형성하는 단계를 포함하는,
    증착 방법.
  11. 제10 항에 있어서,
    상기 이중층 막의 제2 층 내의 금속 도펀트 농도는 약 10 at.% 이하로 유지되는,
    증착 방법.
  12. 제10 항에 있어서,
    상기 도펀트 함유 전구체 내 금속은 텅스텐, 몰리브덴, 티타늄, 알루미늄, 코발트, 루테늄 또는 탄탈륨 중 하나 이상을 포함하는,
    증착 방법.
  13. 제10 항에 있어서,
    상기 도핑된 붕소 재료의 제2 층은 상기 이중층 막의 두께의 약 50% 이상을 포함하는,
    증착 방법.
  14. 제13 항에 있어서,
    상기 도핑된 붕소 재료는 약 25 GPa 이상의 경도를 특징으로 하는,
    증착 방법.
  15. 제10 항에 있어서,
    상기 기판은 실리콘 산화물을 포함하고, 상기 증착 방법은,
    상기 실리콘 산화물을 에칭하는 단계를 더 포함하는,
    증착 방법.
  16. 제15 항에 있어서,
    상기 실리콘 산화물은 상기 이중층 막이 에칭되는 레이트보다 약 1.5배 이상의 레이트로 에칭되는,
    증착 방법.
  17. 증착 방법으로서,
    붕소 함유 전구체를 반도체 프로세싱 챔버의 프로세싱 구역으로 전달하는 단계;
    상기 붕소 함유 전구체와 함께 도펀트 함유 전구체를 전달하는 단계 ― 상기 도펀트 함유 전구체는 금속을 포함함 ―;
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내에서 모든 전구체들의 플라즈마를 형성하는 단계; 및
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에, 도핑된 붕소 재료를 증착하는 단계를 포함하고,
    상기 도핑된 붕소 재료는 상기 도핑된 붕소 재료 내에 약 10 at.% 이하의 금속을 포함하는,
    증착 방법.
  18. 제17 항에 있어서,
    상기 도펀트 함유 전구체 내 금속은 텅스텐, 몰리브덴, 티타늄, 알루미늄, 코발트, 루테늄 또는 탄탈륨 중 하나 이상을 포함하는,
    증착 방법.
  19. 제17 항에 있어서,
    상기 도핑된 붕소 재료는 633 nm에서 약 0.45 이하의 소광 계수를 특징으로 하는,
    증착 방법.
  20. 제17 항에 있어서,
    상기 기판은 실리콘 산화물을 포함하고, 상기 증착 방법은,
    상기 실리콘 산화물을 에칭하는 단계를 더 포함하고,
    상기 실리콘 산화물은 상기 도핑된 붕소 재료가 에칭되는 레이트보다 약 5배 이상의 레이트로 에칭되는,
    증착 방법.
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