KR20230171727A - 전계 발광 표시장치 - Google Patents

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Abstract

본 명세서는 전계 발광 표시장치에 관한 것이다. 본 명세서에 의한 전계 발광 표시장치는, 기판 위에 정의된 다수 개의 화소를 구비한다. 다수 개의 화소 각각은, 제1 단위 전극, 제2 단위 전극, 전도성 저항층, 뱅크, 발광층 및 캐소드 전극을 포함한다. 제2 단위 전극은, 제1 단위 전극과 일정 거리 이격되어 배치된다. 전도성 저항층은, 제1 단위 전극과 제2 단위 전극 사이에 배치된다. 뱅크는, 제1 단위 전극 및 제2 단위 전극의 가장자리 영역을 덮고 중앙 영역을 노출하며, 전도성 저항층 위에 배치된다. 발광층은, 제1 단위 전극, 제2 단위 전극 및 발광층 위에 배치된다. 캐소드 전극은, 발광층 위에 배치된다.

Description

전계 발광 표시장치 {Electroluminescence Display}
본 명세서는 전계 발광 표시장치에 관한 것이다. 특히, 본 명세서는 이물질(Foreign Material)에 의한 화소 불량 발생시 이를 정상화하거나 화소의 일부만 암점 처리하는 구조를 갖는 전계 발광 표시장치에 관한 것이다.
근래 CRT(Cathode Ray Tube), LCD(Liquid Crystal Display), PDP(Plasma Display Panel) 및 전계발광소자(Luminescent Display) 등 다양한 형태의 표시장치가 개발되어 발전하고 있다. 이 같이 다양한 형태의 표시장치는 각각의 고유 특성에 맞춰 컴퓨터, 휴대폰, 은행의 입출금장치(ATM) 및 차량의 네비게이션 시스템 등과 같은 다양한 제품의 영상 데이터 표시를 위해 사용되고 있다.
특히, 자발광 표시장치인 유기 전계 발광 표시장치는 시야각 및 색 재현성와 같은 광학적 성능이 우수하여, 점차 그 응용 분야가 넓어지며, 영상 표시장치용으로 각광을 받고 있다. 이러한 장점으로, 4K를 넘어 8K의 초 고해상도 표시장치를 구현하는 데 가장 적절한 표시장치로 주목 받고 있다. 해상도를 높일수록, 화소의 갯수가 많아진다. 화소의 갯수가 많아질 수록 제조 공정 중에 이물질로 인하여 화소에 불량이 발생하는 빈도가 높아진다.
불량 화소가 발생하는 경우, 암점 처리도 고려하고 있으나, 화소의 갯수가 증가함에 따라 불량 화소의 개수가 증가하면, 암점 처리되는 화소의 갯수도 증가한다. 따라서, 암점 처리보다는 정상 화소로 복구하는 것이 더 바람직하다.
불량 화소를 정상 화소로 복구하는 방법에는 여러가지 방법들이 제시되고 있다. 대부분의 화소 복구 방법은 별도의 복구 구조를 구비하거나, 복구 공정을 수행한다. 하지만, 지금까지 제시된 불량 화소 복구 구조 및 복구 방법은 구조가 매우 복잡하거나, 복구 공정을 수행함에 따라 비용이 증가하는 문제가 있다. 특히 초 고해상도를 갖는 대면적 표시장치에서는 특별한 구조물을 갖지 않으며, 별도의 추가 공정 없이 불량 화소를 복구하는 새로운 구조가 필요하다.
본 명세서의 목적은 종래 기술의 문제점을 극복하기 위한 것으로, 이물질이 낙하되어 불량이 발생한 화소를 별도의 추가 공정 없이 에이징 과정에서 불량을 복구할 수 있는 구조를 갖는 전계 발광 표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위해, 본 명세서에 의한 전계 발광 표시장치는, 기판 위에 정의된 다수 개의 화소를 구비한다. 다수 개의 화소 각각은, 제1 단위 전극, 제2 단위 전극, 전도성 저항층, 뱅크, 발광층 및 캐소드 전극을 포함한다. 제2 단위 전극은, 제1 단위 전극과 일정 거리 이격되어 배치된다. 전도성 저항층은, 제1 단위 전극과 제2 단위 전극 사이에 배치된다. 뱅크는, 제1 단위 전극 및 제2 단위 전극의 가장자리 영역을 덮고 중앙 영역을 노출하며, 전도성 저항층 위에 배치된다. 발광층은, 제1 단위 전극, 제2 단위 전극 및 발광층 위에 배치된다. 캐소드 전극은, 발광층 위에 배치된다.
일례로, 다수 개의 화소들 중, 제1 단위 전극 위에 이물질이 배치된 화소는, 간격과 단선부를 더 포함한다. 간격은, 이물질과 발광층 사이 및 이물질과 캐소드 전극 사이에 이격되어 제1 단위 전극을 노출한다. 단선부는, 간격에서 캐소드 전극과 제1 단위 전극 사이의 연결성을 단절한다.
일례로, 다수 개의 화소들 중, 제1 단위 전극 위에 이물질이 배치된 화소는, 이물질과 발광층 사이에 이격되어 제1 단위 전극을 노출하며, 캐소드 전극과 제1 단위 전극이 연결되는 간격을 더 포함한다. 전도성 저항층에서 제1 단위 전극과 연결된 부분이 제거된다.
일례로, 뱅크는 전도성 저항층을 완전히 덮는 형상을 갖는다.
일례로, 뱅크는 전도성 저항층의 중심 영역을 덮고, 가장자리 영역을 노출한다.
일례로, 다수 개의 화소들 중, 제1 단위 전극 위에서 뱅크에 노출된 전도성 저항층에 이물질이 배치된 화소는, 이물질 주변의 전도성 저항층이 제거되어 형성된 이격 간격을 갖는다.
일례로, 기판 위에서 화소 내에 배치된 박막 트랜지스터, 박막 트랜지스터를 덮는 평탄화 막, 그리고 평탄화 막을 관통하여 박막 트랜지스터의 일부를 노출하는 화소 콘택홀을 더 포함한다. 제1 단위 전극, 제2 단위 전극 및 전도성 저항층은 평탄화 막 위에 배치된다. 전도성 저항층은, 화소 콘택홀을 통해 박막 트랜지스터와 연결된다.
일례로, 기판 위에서 화소 내에 배치된 박막 트랜지스터, 박막 트랜지스터를 덮는 평탄화 막, 그리고 평탄화 막을 관통하여 박막 트랜지스터의 일부를 노출하는 화소 콘택홀을 더 포함한다. 제1 단위 전극, 제2 단위 전극 및 전도성 저항층은 평탄화 막 위에 배치된다. 화소 콘택홀을 통해 박막 트랜지스터와 연결되며, 전도성 저항층을 통해 제1 단위 전극 및 제2 단위 전극과 연결된 중앙 전극을 더 포함한다.
일례로, 제1 단위 전극 및 제2 단위 전극은, 제1 투명 도전층, 제1 투명 도전층 위에 배치된 금속층, 금속층 위에 배치된 제2 투명 도전층을 포함한다. 전도성 저항층은, 제1 단위 전극 및 제2 단위 전극을 연결한다.
일례로, 전도성 저항층 위에 적층되며, 제1 단위 전극 및 제2 단위 전극의 제2 투명 도전층 일부와 접촉하는 제3 투명 도전층을 더 포함한다.
일례로, 전도성 저항층은, 제1 단위 전극의 제2 투명 도전층 및 제2 단위 전극의 제2 투명 도전층 각각의 상부 표면과 접촉한다.
일례로, 전도성 저항층은, 제1 단위 전극의 금속층 위에서 제2 투명 도전층의 하면과 접촉하며, 제2 단위 전극의 금속층 위에서 제2 투명 도전층의 하면과 접촉한다.
일례로, 각 화소는, 제3 단위 전극, 제4 단위 전극을 더 포함한다. 제3 단위 전극은, 제1 단위 전극 및 제2 단위 전극과 이격된다. 제4 단위 전극은, 제1 단위 전극, 제2 단위 전극 및 제3 단위 전극과 이격된다. 전도성 저항층은, 제1 단위 전극과 제3 단위 전극을 연결하고, 제2 단위 전극과 제4 단위 전극을 연결하며, 제3 단위 전극과 제4 단위 전극을 연결한다.
일례로, 다수 개의 화소는, 적색 화소, 녹색 화소 및 청색 화소를 포함한다. 적색 화소는, 제1 길이를 갖는 전도성 저항층을 구비한다. 녹색 화소는, 제1 길이보다 짧은 제2 길이를 갖는 전도성 저항층을 구비한다. 청색 화소는, 제2 길이보다 짧은 제3 길이를 갖는 전도성 저항층을 구비한다.
일례로, 적색 화소, 녹색 화소 및 청색 화소 각각에 배치된 전도성 저항층의 길이는 서로 다르다.
일례로, 전도성 저항층은, 적색 화소, 녹색 화소 및 청색 화소를 구동하기 위한 한계 전류에 대응하여 비례하는 길이를 갖는다.
본 명세서에 의한 전계 발광 표시장치는, 이물질이 애노드 전극(혹은, 화소 전극)에 낙하한 경우, 해당 화소 전체를 암점화하지 않고, 복구할 수 있다. 또한, 본 명세서에 의한 전계 발광 표시장치는 낙하한 이물질 주변에서 애노드 전극과 캐소드 전극이 전기적 단락이 발생한 경우, 에이징 공정으로 전기적 단락을 해소하여 정상화할 수 있다. 특히, 이물질 주위를 따라 애노드 전극과 단락된 캐소드 전극의 단락 상태를 절연 상태로 복구하여, 이물질을 제외한 다른 발광 영역을 정상 발광 상태로 만들 수 있다. 또한, 애노드 전극을 다수의 단위 전극으로 분리하고, 단위 전극보다 저항이 높아 주울 열에 의해 제거 가능한 전도성 저항층으로 연결한 구조를 갖는다. 그 결과, 이물질이 애노드 전극에 낙하한 경우, 이물질이 낙하된 단위 전극만 부분적으로 암점화할 수 있다. 따라서, 본 명세서는, 불량 화소의 암점화 면적을 최소화하면서 불량 화소를 복구하는 초고 해상도 전계발광 표시장치를 제공할 수 있다.
도 1은 본 명세서에 의한 전계 발광 표시장치의 개략적인 구조를 나타내는 평면도이다.
도 2는 본 명세서에 의한 전계 발광 표시장치를 구성하는 한 화소의 회로 구성을 나타낸 도면이다.
도 3은 본 명세서에 의한 전계 발광 표시장치에 배치된 화소의 구조를 나타내는 평면 확대도이다.
도 4는 도 3의 I-I'를 따라 절취한, 본 명세서에 의한 전계 발광 표시장치의 구조를 나타내는 단면도이다.
도 5는 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 불량이 발생하지 않은 정상 화소 구조를 나타내는 평면 확대도이다.
도 6은 도 5의 II-II'을 따라 절취한, 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 불량이 발생하지 않은 정상 화소 구조를 나타내는 단면도이다.
도 7은 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 이물질에 의한 불량 화소를 복구한 구조를 나타내는 평면 확대도이다.
도 8은 도 7의 III-III'을 따라 절취한, 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 이물질에 의한 불량 화소를 복구한 구조를 나타내는 단면도이다.
도 9는 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 이물질에 의한 불량 화소를 부분 암점화한 구조를 나타내는 평면 확대도이다.
도 10은 도 9의 IV-IV'을 따라 절취한, 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 이물질에 의한 불량 화소를 부분 암점화한 구조를 나타내는 단면도이다.
도 11은 본 명세서의 제2 실시 예에 의한 화소 구조를 나타내는 평면 확대도이다.
도 12는 도 11의 절취선 V-V'으로 자른, 본 명세서의 제2 실시 예에 의한 화소 구조를 나타내는 단면도이다.
도 13은 본 명세서의 제3 실시 예에 의한 화소 구조를 나타내는 단면도이다.
도 14는 본 명세서의 제3 실시 예에 의한 화소 구조에서 이물질에 의한 불량 화소를 부분 암점화한 구조를 나타내는 단면도이다.
도 15는 본 명세서의 제4 실시 예에 의한 애노드 전극의 구조를 나타내는 단면도이다.
도 16은 본 명세서의 제5 실시 예에 의한 애노드 전극의 구조를 나타내는 단면도이다.
도 17은 본 명세서의 제6 실시 예에 의한 애노드 전극의 구조를 나타내는 단면도이다.
도 18은 본 명세서의 제7 실시 예에 의한 애노드 전극의 구조를 나타내는 평면 확대도이다.
도 19는 본 명세서의 제8 실시 예에 의한 애노드 전극의 구조를 나타내는 평면 확대도이다.
도 20a 내지 20c는 본 명세서에 의한 전계 발광 표시장치에서 적색 화소, 녹색 화소 및 청색 화소들의 애노드 전극들의 구조를 나타내는 평면 확대도이다.
본 명세서에 의한 전계 발광 표시장치의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 명세서에 의한 전계 발광 표시장치는 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 명세서의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 여기에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명에서 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서의 예시적인 실시 예들을 첨부된 도면을 상세히 참조하여 설명한다. 도면 전체에 걸쳐 동일한 참조 번호는 동일하거나 유사한 구성 요소들을 지칭하는 데 사용한다. 본 명세서의 명세서에서 다른 도면에서 유사한 구성 요소를 나타내기 위해 이미 사용된 유사한 참조 부호는 가급적 하나의 구성 요소에 대해 사용된다. 이하의 설명에서 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 알려진 기능 및 구성이 본 명세서의 본질적인 구성과 무관한 경우 그 상세한 설명은 생략할 수 있다. 본 명세서의 명세서에 기재된 용어는 다음과 같이 이해되어야 한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 명세서의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서에 따른 전계 발광 표시장치에 대한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 의한 전계 발광 표시장치에 대해 상세히 설명한다. 도 1은 본 명세서에 의한 전계발광 표시장치의 개략적인 구조를 나타내는 도면이다. 도 1에서 X축은 스캔 배선과 나란한 방향을 나타내고, Y축은 데이터 배선과 나란한 방향을 나타내며, Z축은 표시 장치의 높이 방향을 나타낸다.
도 1을 참조하면, 본 명세서에 의한 전계 발광 표시장치는 기판(110), 게이트(혹은 스캔) 구동부(200), 데이터 패드부(300), 소스 구동 집적회로(410), 연성 배선 필름(430), 회로 보드(450), 및 타이밍 제어부(500)를 포함한다.
기판(110)은 절연 물질, 또는 유연성(flexibility)을 가지는 재료를 포함할 수 있다. 기판(110)은 유리, 금속, 또는 플라스틱 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 전계발광 표시장치가 플렉서블(flexible) 표시장치인 경우, 기판(110)은 플라스틱 등과 같은 유연한 재질로 이루어질 수도 있다. 예를 들어 투명 폴리이미드(polyimide) 재질을 포함할 수 있다.
기판(110)은 표시 영역(AA), 및 비-표시 영역(NDA)으로 구분될 수 있다. 표시 영역(AA)은 영상이 표시되는 영역으로서, 기판(110)의 중앙부를 포함한 대부분 영역에 정의될 수 있으나, 이에 한정되는 것은 아니다. 표시 영역(AA)에는 스캔 배선들(혹은 게이트 배선들), 데이터 배선들 및 화소들이 형성된다. 화소들은 복수의 서브 화소들을 포함하며, 복수의 서브 화소들은 각각 스캔 배선들과 데이터 배선들을 포함한다.
비-표시 영역(NDA)은 영상이 표시되지 않는 영역으로서, 표시 영역(AA)의 전체 또는 일부를 둘러싸도록 기판(110)의 가장자리 부분에 정의될 수 있다. 비-표시 영역(NDA)에는 게이트 구동부(200)와 데이터 패드부(300)가 형성될 수 있다.
게이트 구동부(200)는 타이밍 제어부(500)로부터 입력되는 게이트 제어신호에 따라 스캔 배선들에 스캔(혹은 게이트) 신호들을 공급한다. 게이트 구동부(200)는 베이스 기판(110)의 표시 영역(AA)의 일측 바깥쪽의 비-표시 영역(NDA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. GIP 방식은 게이트 구동부(200)가 기판(110) 상에 직접 형성되어 있는 구조를 일컫는다.
데이터 패드부(300)는 타이밍 제어부(500)로부터 입력되는 데이터 제어신호에 따라 데이터 배선들에 데이터 신호들을 공급한다. 다른 예로, 데이터 구동 소자는 구동 칩으로 제작되어 연성 배선 필름(430)에 실장되고 TAB(tape automated bonding) 방식으로 기판(110)의 표시 영역(AA)의 일측 바깥쪽의 비-표시 영역(NDA)에 마련된 데이터 패드부(300)에 부착될 수 있다.
소스 구동 집적 회로(410)는 타이밍 제어부(500)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 구동 집적 회로(410)는 소스 제어 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압들로 변환하여 데이터 배선들에 공급한다. 소스 구동 집적 회로(410)가 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성 배선 필름(430)에 실장될 수 있다.
연성 배선 필름(430)에는 데이터 패드부(300)와 소스 구동 집적 회로(410)를 연결하는 배선들, 데이터 패드부(300)와 회로 보드(450)를 연결하는 배선들이 형성될 수 있다. 연성 배선 필름(430)은 이방성 도전 필름(anisotropic conducting film)을 이용하여 데이터 패드부(300) 상에 부착되며, 이로 인해 데이터 패드부(300)와 연성 필름(430)의 배선들이 연결될 수 있다.
회로 보드(450)는 연성 배선 필름(430)들에 부착될 수 있다. 회로 보드(450)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로 보드(450)에는 타이밍 제어부(500)가 실장될 수 있다. 회로 보드(450)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
타이밍 제어부(500)는 회로 보드(450)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력 받는다. 타이밍 제어부(500)는 타이밍 신호에 기초하여 게이트 구동부(200)의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 구동 집적 회로(410)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(500)는 게이트 제어신호를 게이트 구동부(200)에 공급하고, 소스 제어신호를 소스 구동 집적 회로(410)들에 공급한다. 제품에 따라 타이밍 제어부(500)는 소스 구동 집적 회로(410)와 한 개의 구동 칩으로 형성되어 기판(110) 상에 실장될 수도 있다.
도 2는 본 명세서에 의한 전계발광 표시장치를 구성하는 한 화소의 회로 구성을 나타낸 도면이다. 도 3은 본 명세서에 의한 전계 발광 표시장치에 배치된 화소들의 구조를 나타내는 평면 확대도이다. 도 4는 도 3의 I-I'를 따라 절취한, 본 명세서에 의한 전계 발광 표시장치의 구조를 나타내는 단면도이다.
도 2 내지 도 4를 참조하면, 발광 표시장치의 한 화소는 스캔 배선(SL), 데이터 배선(DL) 및 구동 전류 배선(VDD)을 포함한다. 데이터 배선(DL)의 끝 단에는 데이터 패드(DP)가 배치되어 있다. 도면으로 도시하지 않았지만, 스캔 배선(SL)의 끝 단에는 스캔 패드가 배치될 수 있다. 또한, 발광 표시장치의 한 화소 내부에는 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT), 발광 다이오드(OLE) 그리고 보조 용량(Cst)을 포함한다. 구동 전류 배선(VDD)에는 발광 다이오드(OLE)를 구동하기 위한 고 전위 전압이 인가된다.
예를 들어, 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)과 데이터 배선(DL)이 교차하는 부분에 배치될 수 있다. 스위칭 박막 트랜지스터(ST)는 스위칭 게이트 전극(SG), 스위칭 소스 전극(SS) 및 스위칭 드레인 전극(SD)을 포함한다. 스위칭 게이트 전극(SG)은 스캔 배선(SL)에서 분기되거나, 도 3과 같이 스캔 배선(SL)의 일부일 수 있다. 스위칭 소스 전극(SS)은 데이터 배선(DL)에 연결되며, 스위칭 드레인 전극(SD)은 구동 박막 트랜지스터(DT)에 연결된다. 스위칭 박막 트랜지스터(ST)는 구동 박막 트랜지스터(DT)에 데이터 신호를 인가함으로써 구동시킬 화소를 선택하는 기능을 한다.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 발광 다이오드(OLE)를 구동하는 기능을 한다. 구동 박막 트랜지스터(DT)는 구동 게이트 전극(DG), 구동 소스 전극(DS) 및 구동 드레인 전극(DD)을 포함한다. 구동 게이트 전극(DG)은 스위칭 박막 트랜지스터(ST)의 스위칭 드레인 전극(SD)에 연결된다. 구동 소스 전극(DS)은 구동 전류 배선(VDD)에 연결되며, 구동 드레인 전극(DD)은 발광 다이오드(OLE)의 애노드 전극(ANO)에 연결된다. 구동 박막 트랜지스터(DT)의 스위칭 드레인 전극(SD)과 발광 다이오드(OLE)의 애노드 전극(ANO) 사이에는 보조 용량(Cst)이 형성될 수 있다.
구동 박막 트랜지스터(DT)는 구동 전류 배선(VDD)과 발광 다이오드(OLE) 사이에 배치된다. 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)에 연결된 구동 박막 트랜지스터(DT)의 게이트 전극(DG)의 전압의 크기에 따라 구동 전류 배선(VDD)으로부터 발광 다이오드(OLE)로 흐르는 전류량을 조정한다.
도 4에서는 탑-게이트 구조의 박막 트랜지스터들(ST, DT)이 형성된 구조를 도시하였다. 도면으로 도시하지 않았으나, 다른 예로, 바텀-게이트 구조의 박막 트랜지스터를 구비할 수도 있다. 바텀-게이트 구조는, 게이트 전극이 먼저 형성되고, 게이트 전극을 덮는 게이트 절연막 위에 반도체 층이 형성된 구조이다. 하지만, 본 명세서에 의한 전계 발광 표시장치는, 초 고밀도 해상도를 구현함에 있어, 발광 영역이 화소 영역에서 차지하는 비율인 개구율을 높이기 위해서 탑-게이트 구조의 박막 트랜지스터를 구비하는 것이 바람직하다. 하지만, 본 명세서에 의한 전계 발광 표시장치는 탑-게이트 구조의 박막 트랜지스터만 구비할 수 있는 것은 아니다. 다른 예로, 바텀-게이트 구조의 박막 트랜지스터를 구비할 수도 있다. 바텀-게이트 구조는, 게이트 전극이 먼저 기판 위에 먼저 형성되고, 게이트 전극을 덮는 게이트 절연막 위에 반도체 층이 형성된 구조이다.
또한, 도 4에 도시한 탑-게이트 구조의 경우, 게이트 전극(SG, DG) 위에는 중간 절연막(ILD)이 적층되어 있다. 중간 절연막(ILD) 위에는 데이터 배선(DL), 스위칭 소스 전극(SS) 및 드레인 전극(SD, DD) 및 구동 전류 배선(VDD)이 배치되어 있다. 여기서, 구동 박막 트랜지스터(DT)의 구동 소스 전극(DS)은 스위칭 소스 전극(SS)와 달리 구동 게이트 전극(DG)과 동일한 층에 형성될 수 있다.
발광 다이오드(OLE)는 애노드 전극(ANO), 발광층(EL) 및 캐소드 전극(CAT)을 포함한다. 발광 다이오드(OLE)는 구동 박막 트랜지스터(DT)에 의해 조절되는 전류에 따라 발광한다. 다시 설명하면, 발광 다이오드(OLE)는 구동 박막 트랜지스터(DT)에 의해 조절되는 전류에 따라 전계발광 표시장치의 휘도를 조절할 수 있다. 발광 다이오드(OLE)의 애노드 전극(ANO)은 구동 박막 트랜지스터(DT)의 구동 드레인 전극(DD)에 접속되고, 캐소드 전극(CAT)은 저 전위 전압이 공급되는 저 전위 배선(VSS)에 접속된다. 즉, 발광 다이오드(OLE)는 저 전위 전압과 구동 박막 트랜지스터(DT)에 의해 조절된 고 전위 전압에 의해 구동된다.
박막 트랜지스터들(ST, DT)이 형성된 기판(110)의 표면 위에 보호막(PAS)이 적층되어 있다. 보호막(PAS)은 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)과 같은 무기막으로 형성하는 것이 바람직하다. 보호막(PAS) 위에는 평탄화 막(PL)이 적층되어 있다. 평탄화 막(PL)은 박막 트랜지스터들(ST, DT)이 형성된 기판(110)의 표면이 균일하지 않게 되는데, 이를 평탄하게 하기 위한 박막이다. 높이 차이를 균일하게 하기 위해, 평탄화 막(PL)은 유기 물질로 형성할 수 있다. 보호막(PAS)과 평탄화 막(PL)에는 구동 박막 트랜지스터(DT)의 구동 드레인 전극(DD) 일부를 노출하는 화소 콘택홀(PH)이 형성되어 있다.
평탄화 막(PL) 상부 표면에는 애노드 전극(ANO)이 형성되어 있다. 애노드 전극(ANO)은 화소 콘택홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결되어 있다. 애노드 전극(ANO)은 발광 다이오드(OLE)의 발광 구조에 따라 구성 요소가 달라질 수 있다. 일례로, 기판(110) 방향으로 빛을 제공하는 하부 발광형의 경우에는 투명 도전 물질로 형성할 수 있다. 다른 예로, 기판(110)과 대향하는 상부 방향으로 발광하는 경우에는, 광 반사율이 우수한 금속 물질로 형성할 수 있다. 예를 들어, 애노드 전극(ANO)은, 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 구리 (Cu), 금(Au), 마그네슘(Mg), 칼슘(Ca), 또는 바륨(Ba) 중에서 선택된 어느 하나의 물질 또는 2 이상의 합금 물질로 이루어질 수 있다.
본 명세서의 경우, 초고 해상도 구현에 적합한, 상부 발광형(Top Emission) 구조를 갖는 것이 바람직하다. 상부 발광형 구조에서는 애노드 전극(ANO)이 데이터 배선(DL), 구동 전류 배선(VDD) 및 스캔 배선(SL)으로 정의되는 화소 영역에서 최대 면적을 갖도록 형성하는 것이 바람직하다. 이 경우, 박막 트랜지스터들(ST, DT)이 애노드 전극(ANO) 아래에서 애노드 전극(ANO)과 중첩하도록 배치될 수 있다. 또한, 데이터 배선(DL), 구동 전류 배선(VDD) 및 스캔 배선(SL)도 일부가 애노드 전극(ANO)과 중첩하여 배치될 수 있다.
도 4를 참조하면, 애노드 전극(ANO)(또는, 화소 전극)은 여러 개의 단위 전극들을 포함하는 것으로 도시되어 있다. 예를 들어, 도 3 및 4에서는, 애노드 전극(ANO)은 섬 모양으로 분리된 네 개의 단위 전극들(A1, A2, A3, A4)이 도시되어 있으며, 이웃하는 단위 전극들은 전도성 저항층(COL)에 의해 연결된 구조를 갖는다. 도 3에서 절취선 I-I'이 제1 단위 전극(A1), 제3 단위 전극(A3) 및 제4 단위 전극(A4)을 지나므로, 도 4에서는 세 개의 단위 전극들만 도시하였다. 본 명세서에 의한 애노드 전극(ANO)의 상세한 구조에 대해서는 후술한다.
애노드 전극(ANO) 위에는 뱅크(BA)가 형성되어 있다. 뱅크(BA)는 애노드 전극(ANO)의 가장자리 영역을 덮으며, 중앙 영역 대부분을 노출하도록 배치된다. 애노드 전극(ANO)에서 뱅크(BA)에 의해 노출된 중앙 영역 대부분은 발광 영역으로 정의된다. 또한, 뱅크(BA)는 전도성 저항층(COL)을 완전히 덮도록 형성되어 있다. 본 명세서에 의한 뱅크(BA)와 애노드 전극(ANO)과의 관계에 대한 상세한 설명은 후술한다.
애노드 전극(AN0)과 뱅크(BA) 위에는, 발광층(EL)이 적층되어 있다. 발광층(EL)은 애노드 전극(ANO)과 뱅크(BA)를 덮도록 기판(110)의 표시 영역(DA) 전체에 형성될 수 있다. 일 예에 따른 발광층(EL)은 백색 광을 방출하기 위해 수직 적층된 2 이상의 발광부를 포함할 수 있다. 예를 들어, 발광층(EL)은 제1 광과 제2 광의 혼합에 의해 백색 광을 방출하기 위한 제1 발광부와 제2 발광부를 포함할 수 있다.
다른 예로 발광층(EL)은 화소에 설정된 색상과 대응되는 빛을 방출하기 위한, 청색 발광부, 녹색 발광부, 및 적색 발광부 중 어느 하나를 포함할 수 있다. 이 경우, 발광층(EL)은 뱅크(BA)에 의해 정의된 발광 영역 내부에만 배치될 수 있다. 또한, 유기 발광 다이오드(OLE)는 발광층(EL)의 발광 효율 및/또는 수명 등을 향상시키기 위한 기능층을 더 포함하여 이루어질 수 있다.
캐소드 전극(CAT)은 발광층(EL)과 면 접촉을 이루도록 적층된다. 캐소드 전극(CAT)은 모든 화소들에 형성된 발광층(EL)과 공통적으로 연결되도록 기판(110) 전체에 걸쳐 형성된다. 상부 발광형의 경우, 캐소드 전극(CAT)은 인듐-주석-산화물(Indium-Tin-Oxide; ITO) 혹은 인듐-아연-산화물(Indium-Zinc-Oxide: IZO)와 같은 투명 도전 물질로 형성하는 것이 바람직하다.
<제1 실시 예>
이하, 도 5 및 6을 참조하여, 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치의 정상 화소 구조에 대하여 설명한다. 도 5는 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 불량이 발생하지 않은 정상 화소 구조를 나타내는 평면 확대도이다. 도 6은 도 5의 II-II'을 따라 절취한, 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 불량이 발생하지 않은 정상 화소 구조를 나타내는 단면도이다. 이하의 설명에서 앞에 설명한 내용과 중복되는 부분은 상세한 설명을 생략한다. 도 5 및 6에서 도면 부호로 도시하였으나, 설명하지 않은 부분은 앞의 설명과 동일한 구조를 가질 수 있다.
도 5 및 6은 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서 하나의 화소에 배치된 애노드 전극(ANO)의 구조를 나타내는 도면들이다. 본 명세서의 제1 실시 예에 의한 애노드 전극(ANO)은 네 개의 단위 전극들(A1, A2, A3, A4)을 포함한다. 네 개의 단위 전극들은 2X2 행렬 배열로 배치될 수 있다. 일례로, 제1 단위 전극(A1)은 1행1열에, 제2 단위 전극(A2)은 1행2열에, 제3 단위 전극(A3)은 2행1열에 그리고 제4 단위 전극(A4)은 2행2열에 배치될 수 있다. 네 개의 단위 전극들(A1~A4)은 서로 일정 간격 이격되어 배치된다. 네 개의 단위 전극들(A1~A4)이 공통으로 대향하는 중앙부에는 화소 콘택홀(PH)이 배치될 수 있다.
네 개의 단위 전극들(A1~A4)은 전도성 저항층(COL)에 의해 서로 연결되어 있다. 일례로, 전도성 저항층(COL)은 화소 콘택홀(PH)과 중첩하는 중앙 영역(BC)을 기준으로, '+'자 형상을 가질 수 있다. 일례로, 전도성 저항층(COL)은, 중앙 영역(BC)에서 상부로 연장된 상부 연결부(B1), 중앙 영역(BC)에서 하부로 연장된 하부 연결부(B2), 중앙 영역(BC)에서 좌측으로 연장된 좌측 연결부(B3) 및 중앙 영역(BC)에서 우측으로 연장된 우측 연결부(B4)를 포함할 수 있다.
상부 연결부(B1)는 제1 단위 전극(A1)과 제2 단위 전극(A2) 사이를 연결한다. 하부 연결부(B2)는 제3 단위 전극(A3)과 제4 단위 전극(A4) 사이를 연결한다. 좌측 연결부(B3)는 제1 단위 전극(A1)과 제3 단위 전극(A3) 사이를 연결한다. 우측 연결부(B4)는 제2 단위 전극(A2)과 제4 단위 전극(A4) 사이를 연결한다.
일례로, 전도성 저항층(COL)은 전자 이동도가 높은 유기 물질로 이루어진 도메인(domain) 물질과 도메인 물질의 장벽 에너지를 낮추어 주는 도펀트(dopant)를 포함할 수 있다. 전자 이동도가 높은 유기 물질로는 Alq3, TmPyPB, Bphen, TAZ 및 TPB 중 선택된 어느 하나를 포함할 수 있다. Alq3는 Tris(8-hydroxyquinoline) Aluminium의 약칭으로서, Al(C9H6NO)3라는 화학식을 갖는 착물이다. TmPyPB는 1,3,5-tri(m-pyrid-3-yl-phenyl)benzene의 약칭인 유기 물질이다. Bphen은 Bathophenanthroline의 약칭인 유기 물질이다. TAZ는, TPB는 triphenyl bismuth의 약칭인 유기 물질이다.
도펀트 물질로는 알칼리계 도핑 물질을 포함할 수 있다. 일례로, 리튬(Li), 세슘(Cs), 산화 세슘(Cs2O3), 질화 세슘(CsN3), 루비듐(Rb) 및 산화 루비듐(Rb2O) 중 어느 하나를 포함할 수 있다. 다른 도펀트 물질로는 높은 전자 이동도 특성을 갖는 풀러렌(fullerene)을 포함할 수 있다. 풀러렌은 탄소 원자가 구, 타원체 혹은 원기둥 모양으로 배치된 분자를 통칭하는 것이다. 일례로, 주로 탄소 원자 60개가 축구공 모양으로 결합한 버크민스터풀러렌(C60; Buckminster-fullerene)을 포함할 수 있다. 이외에도, C70, C76, C78, C82, C90, C94 및 C96과 같은 고차 풀러렌을 포함할 수도 있다.
전도성 저항층(COL)은 발광층(EL)에 포함된 전자 수송층 혹은 전자 주입층과 동일하거나 유사한 물질로 이루어질 수 있다. 하지만, 전자 수송층 혹은 전자 주입층과 달리, 전자 이동도가 더 높은 것이 바람직하다. 예를 들어, 전자 수송층 혹은 전자 수송층의 경우 전자 이동도가 1.0Υ10-4(S/m)내지 9.0Υ10-2(S/m)인 반면, 전도성 저항층(COL)은 전자 이동도가 1.0Υ10-2(S/m)내지 9.0Υ10+1(S/m)인 것이 바람직하다. 이를 위해, 전도성 저항층(COL)을 구성하는 전도성 유기 물질은 도펀트의 함량이 전자 수송층 혹은 전자 주입층보다 더 높은 것이 바람직하다.
일례로, 전자 수송층 혹은 전자 주입층은 도펀트의 도핑 농도가 0% 내지 5%인 반면, 전도성 저항층(COL)은 도펀트의 도핑 농도가 10% 내지 30%인 전도성 레진 물질인 것이 바람직하다. 특히, 전도성 저항층(COL)의 도핑 농도는 전자 수송층 혹은 전자 주입층과 같거나 더 많은 것이 바람직하다. 도펀트의 도핑 농도가 0%인, 도메인 물질 자체만으로는 전기 전도도가 1.0Υ10-4(S/m)내지 1.0Υ10-3(S/m)일 수 있다. 도메인 물질에 도펀트를 3% 내지 30% 주입함으로써, 제2 캐소드 전극층(CAT2)은 전기 전도도가 1.0Υ10-2(S/m)내지 9.0Υ10+1(S/m)로 향상되어 애노드 전극(ANO)의 단위 전극들(A1~A4)을 전기적으로 연결하는 구성 요소로 사용할 수 있다.
또한, 전도성 저항층(COL)은 애노드 전극(ANO)의 단위 전극들(A1~A4)들 보다는 저항이 높은 것이 바람직하다. 이는 단위 전극들(A1~A4) 중 어느 하나에 이물질이 낙하되어, 캐소드 전극(CAT)과 단락되었을 때, 주울 히팅(Joule Heating) 현상을 이용하여 이물을 갖는 단위 전극을 다른 단위 전극들과 전기적으로 분리할 수 있도록 하기 위함이다. 이에 대한 상세한 설명은 후술한다.
애노드 전극(ANO) 위에는 뱅크(BA)가 형성되어 있다. 구체적으로, 애노드 전극(ANO)을 구성하는 네 개의 단위 전극들(A1~A4)의 각 중앙 영역을 노출하고, 가장자리 영역을 덮도록 뱅크(BA)가 형성될 수 있다. 이 경우, 뱅크(BA) 전도성 저항층(COL)을 구성하는 상부 연결부(B1), 하부 연결부(B2), 좌측 연결부(B3) 및 우측 연결부(B4) 및 중앙 영역(BC) 모두를 덮도록 배치될 수 있다.
도 5 및 도 6은 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치를 구성하는 모든 화소들의 형상을 나타낸다. 즉, 이물질이 낙하되지 않아 정상 상태의 화소를 나타내는 구조이다. 정상 상태에서 애노드 전극(ANO) 위에 발광층(EL)과 캐소드 전극(CAT)이 순차 적층되어 있다. 따라서, 각 화소들에는 정상 발광 다이오드(OLE)가 형성되고, 정상적으로 작동된다.
이하, 도 7 및 8을 참조하여, 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서 이물질에 의한 불량 화소를 복구한 구조에 대해 설명한다. 도 7은 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 이물질에 의한 불량 화소를 복구한 구조를 나타내는 평면 확대도이다. 도 8은 도 7의 III-III'을 따라 절취한, 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 이물질에 의한 불량 화소를 복구한 구조를 나타내는 단면도이다. 이하의 설명에서 앞에 설명한 내용과 중복되는 부분은 상세한 설명을 생략한다. 도 7 및 8에서 도면 부호로 도시하였으나, 설명하지 않은 부분은 앞의 설명과 동일한 구조를 가질 수 있다.
이물질(PT)이 제1 단위 전극(A1) 위에 낙하된 상태에서, 발광층(EL)과 캐소드 전극(CAT)이 적층될 수 있다. 이 경우, 도 8의 좌측 원형에 도시한 바와 같이 발광층(EL)은 이물질(PT)의 주변에서 단락된 형태로 적층되어, 발광층(EL)과 이물질(PT) 사이에 일정 간격(G)을 형성한다. 그 후에, 캐소드 전극(CAT)가 적층되면, 캐소드 전극(CAT)은 발광층(EL)과 이물질(PT) 사이의 간격(G)에도 증착되어 캐소드 전극(CAT)과 제1 단위 전극(A1)이 접촉되어, 전기적으로 단락(Short)이 발생한다.
전계 발광 표시장치를 완성한 후에, 애노드 전극(ANO)과 캐소드 전극(CAT)에 각각 양극 전압과 음극 전압을 인가하는 에이징(aging) 작업을 수행하면, 발광층(EL)과 이물질(PT) 사이의 간격(G)에서 제1 단위 전극(A1)과 연결된 부분이 녹아 단절부(CT)를 형성할 수 있다.
에이징 작업에서는 발광 다이오드(OLE)의 정상 작동 전압을 인가하는데, 간격(G)부분에서 제1 단위 전극(A1)과 접촉하는 캐소드 전극(CAT)이 매우 얇은 접촉을 이루기 때문에, 이 부분은 높은 저항 값을 가질 수 있다. 따라서, 에이징 작업을 수행하는 과정에서 높은 저항으로 인한 주울 히팅(Joule Heating, 혹은 주울 가열) 과정으로 인해 제1 단위 전극(A1)과 접촉하는 캐소드 전극(CAT)이 녹을 수 있다. 그 결과, 간격(G)부분에서 제1 단위 전극(A1)과 캐소드 전극(CAT)의 연결성이 끊어지며, 단절부(CT)가 형성된다.
즉, 이물질(PT)이 제1 단위 전극(A1)에 낙하되어 발생한 캐소드 전극(CAT)과 애노드 전극(ANO) 사이의 단락 문제가 해소되고, 제1 단위 전극(A1)은 정상 구동 상태가 된다.
이하, 도 9 및 10을 참조하여, 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서 이물질에 의한 불량 화소를 부분 암점화한 구조에 대해 설명한다. 도 9는 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 이물질에 의한 불량 화소를 부분 암점화한 구조를 나타내는 평면 확대도이다. 도 10은 도 9의 IV-IV'을 따라 절취한, 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치에서, 이물질에 의한 불량 화소를 부분 암점화한 구조를 나타내는 단면도이다. 이하의 설명에서 앞에 설명한 내용과 중복되는 부분은 상세한 설명을 생략한다. 도 9 및 10에서 도면 부호로 도시하였으나, 설명하지 않은 부분은 앞의 설명과 동일한 구조를 가질 수 있다.
이물질(PT)이 제1 단위 전극(A1) 위에 낙하된 상태에서, 발광층(EL)과 캐소드 전극(CAT)이 적층될 수 있다. 이 경우, 도 8의 좌측 원형에 도시한 바와 같이 발광층(EL)은 이물질(PT)의 주변에서 단락된 형태로 적층되어, 발광층(EL)과 이물질(PT) 사이에 일정 간격(G)을 형성한다. 그 후에, 캐소드 전극(CAT)가 적층되면, 캐소드 전극(CAT)은 발광층(EL)과 이물질(PT) 사이의 간격(G)에도 증착되어 캐소드 전극(CAT)과 제1 단위 전극(A1)이 접촉되어, 전기적으로 단락(Short)이 발생한다.
도 7 및 8에서 설명한 바와 같이, 에이징 작업을 수행하였음에도, 이물질(PT) 주변에 단절부(CT)가 형성되지 않고, 계속 제1 단위 전극(A1)과 캐소드 전극(CAT)이 전기적 단락 상태를 유지할 수 있다.
이 경우, 지속적으로 에이징 작업을 진행하면, 캐소드 전극(CAT)과 단락 상태인 제1 단위 전극(A1) 주변에 배치된 전도성 저항층(COL)이 주울 히팅(Joule Heating) 현상에 의해 녹아 증발할 수 있다. 즉, 전도성 저항층(COL)은 n형 혹은 p형 도펀트를 포함하는 유기 물질로 전도성이 높으나, 금속 물질을 포함하는 애노드 전극(ANO)의 단위 전극들(A1~A4)보다는 전기적 저항이 높다. '전도성 저항층'이라는 용어는, 애노드 전극(ANO)의 일부로서, 전도성을 갖고 있되, 단위 전극들보다는 전기적 저항이 높아 단락시에 주울열이 발생하고, 이 열에 의해 녹아서 증발할 수 있는 물질적 특징을 나타내기 위한 구성 요소임을 나타내는 것이다.
따라서, 캐소드 전극(CAT)과 단락 상태인 제1 단위 전극(A1)의 우측변과 하변에 접촉하는 전도성 저항층(COL)에 열이 집중되고, 어느 정도의 시간이 지나면 녹아 증발된다. 그 결과, 제1 단위 전극(A1)은 상변 연결부(B1)를 통해 전기적으로 연결되었던 제2 단위 전극(A2)과 전기적으로 단절된다. 마찬가지로, 제1 단위 전극(A1)은 좌측 연결부(B3)을 통해 전기적으로 연결되었던 제3 단위 전극(A3)과 전기적으로 단절된다.
그 결과, 이물질(PT)이 낙하된 제1 단위 전극(A1)이 애노드 전극(ANO)을 구성하는 제2 단위 전극(A2), 제3 단위 전극(A3) 및 제4 단위 전극(A4)와 분리되어 작동하지 않는 암점 상태가 된다. 본 명세서에 의한 전계 발광 표시장치는, 이물질(PT)이 낙하된 화소의 애노드 전극(ANO) 전체를 암점화하는 것이 아니고, 이물질(PT)이 낙하된 부분만 선택적으로 부분 암점화하여 암점화된 면적을 최소화할 수 있다. 따라서, 화소에 불량이 발생하더라도, 불량을 인지하기 어려울 정도로 최소화한 암점으로 처리하기 때문에, 복구 효율이 향상된다.
<제2 실시 예>
이하, 도 11 및 12를 참조하여, 본 명세서의 제2 실시 예에 의한 전계 발광 표시장치의 화소 구조에 대해 설명한다. 도 11은 본 명세서의 제2 실시 예에 의한 화소 구조를 나타내는 평면 확대도이다. 도 12는 도 11의 절취선 V-V'으로 자른, 본 명세서의 제2 실시 예에 의한 화소 구조를 나타내는 단면도이다.
도 11 및 12에 도시한 본 명세서의 제2 실시 예에 의한 전계 발광 표시장치는 도 5 및 6에 도시한 본 명세서의 제1 실시 예에 의한 전계 발광 표시장치와 거의 동일한 구조를 갖는다. 차이가 있다면, 제1 실시 예는 화소 콘택홀(PH)을 통해 구동 드레인 전극(DD)과 연결되는 구성 요소가 전도성 저항층(COL)로 이루어진 반면, 제2 실시 예는 애노드 전극(ANO)과 동일한 물질로 이루언진 중앙 전극(CA)으로 이루어진 데 있다.
구동 박막 트랜지스터(DT)의 구동 드레인 전극(DD)의 일부를 노출하는 화소 콘택홀(PH)은 평탄화 막(PL) 및/또는 보호막(PAS)을 관통하여 형성한다. 따라서, 화소 콘택홀(PH)은 면적이 작은 편이고, 깊이가 깊은 형상을 가질 수 있다. 이러한 화소 콘택홀(PH)에 전도성 저항층(COL)을 도포하면, 그 연결성에 문제가 발생할 수 있다. 일례로, 화소 콘택홀(PH)의 식각 측벽에 전도성 저항층(COL)이 완전히 도포되지 않는 문제가 발생할 수 있다. 또한, 앞에서 설명하였듯이, 전도성 저항층(COL)은 전도성을 높이기 위한 도펀트 물질을 포함하지만, 금속 물질보다는 전기적 저항 값이 매우 크다.
따라서, 전도성 저항층(COL)과 구동 드레인 전극(DD)의 전기적 연결에서 전기적 저항이 높아질 수 있다. 이는 애노드 전극(ANO)과 구동 박막 트랜지스터(DT) 사이의 연결성이 저하되어 화질이 저하되는 문제를 야기할 수 있다. 이를 방지하기 위해, 애노드 전극(ANO)에서 화소 콘택홀(PH)을 덮는 부분을 전도성 저항층(COL)이 아닌 금속 물질로 형성할 수 있다. 일례로, 애노드 전극(ANO)은, 단위 전극들(A1~A4)과 동일한 물질로 화소 콘택홀(PH)과 중첩하면 구동 드레인 전극(DD)과 접촉하는 중안 전극(CA)을 더 포함할 수 있다.
도 11에 도시한 바와 같이, 본 명세서의 제2 실시 예에 의한 전계 발광 표시장치는, 구동 박막 트랜지스터(DT)를 덮는 평탄화 막(PL) 위에 적층된 애노드 전극(ANO)을 구비한다. 애노드 전극(ANO)은 중앙 전극(CA), 제1 단위 전극(A1), 제2 단위 전극(A2), 제3 단위 전극(A3), 제4 단위 전극(A4) 및 전도성 저항층(COL)을 포함한다. 또한, 전도성 저항층(COL)은 상부 연결부(B1), 하부 연결부(B2), 좌측 연결부(B3) 및 우측 연결부(B4)를 포함한다.
상부 연결부(B1)는 제1 단위 전극(A1), 제2 단위 전극(A2) 및 중앙 전극(CA)을 연결한다. 하부 연결부(B2)는 제3 단위 전극(A3), 제4 단위 전극(A4) 및 중앙 전극(CA)을 연결한다. 좌측 연결부(B3)는 제1 단위 전극(A1), 제3 단위 전극(A3) 및 중앙 전극(CA)을 연결한다. 우측 연결부(B4)는 제2 단위 전극(A2), 제4 단위 전극(A4) 및 중앙 전극(CA)을 연결한다.
<제3 실시 예>
이하, 도 13을 참조하여, 본 명세서의 제3 실시 예에 의한 전계 발광 표시장치의 화소 구조에 대해 설명한다. 도 13은 본 명세서의 제3 실시 예에 의한 화소 구조를 나타내는 단면도이다.
도 13에 도시한 본 명세서의 제3 실시 예에 의한 화소 구조는 제2 실시 예와 매우 유사하다. 차이가 있다면, 제2 실시 예와 달리, 제3 실시 예에서는 뱅크(BA)가 전도성 저항층(COL)을 완전히 덮지 않고 일부분을 노출한 것에 있다. 도면으로 도시하지 않았지만, 제1 실시 예에서도 제3 실시 예와 같이 뱅크(BA)가 전도성 저항층(COL)을 완전히 덮지 않고 일부분 노출할 수 있다.
이와 같이 전도성 저항층(COL)을 뱅크(BA)외부로 노출한 구조는, 이물질(PT)이 뱅크(BA)에 접촉하면서 낙하된 경우에 암점 면적을 더 줄일 수 있는 구조를 갖는다. 이하, 도 14를 참조하여 설명한다. 도 14는 본 명세서의 제3 실시 예에 의한 화소 구조에서 이물질에 의한 불량 화소를 부분 암점화한 구조를 나타내는 단면도이다.
이물질(PT)이 제1 단위 전극(A1) 영역에 낙하될 수 있다. 특히, 이물질(PT)이 뱅크(BA)의 경계부에 낙하될 수 있다. 이 경우, 이물질(PT)는 뱅크(BA)에 노출된 전도성 저항층(COL) 특히 상부 연결부(B1) 상에 낙하될 수 있다. 이 상태에서 에이징 작업을 수행하면, 이물질(PT) 주변으로 전도성 저항층(COL)이 녹아서 이물질(PT)을 섬 모양으로 둘러 싸듯이 상부 연결부(B1)에 단절부(CT)가 형성될 수 있다. 그 결과, 이물질(PT)가 낙하된 제1 단위 전극(A1) 전체를 암점화하지 않고, 이물질(PT) 주변의 전도성 저항층(COL)이 증발되면서, 이물질(PT)을 제외한 제1 단위 전극(A1)을 정상 상태로 복구시킬 수 있다.
제3 실시 예에서는, 전도성 저항층(COL)을 뱅크(BA)가 모두 덮지 않고, 일부를 노출시킴으로써, 뱅크(BA)의 경계부에 이물질(PT)이 낙하되는 경우에 이물질(PT) 주변만 단선 상태로 만들어 암점 면적을 극소화할 수 있다. 제3 실시 예는, 이물질에 의한 불량 화소가 발생할 경우 암점화 면적을 더 최소화하여 불량 제품의 발생율을 줄이는 효과를 기대할 수 있다.
<제4 실시 예>
지금까지는 애노드 전극(ANO)을 구성하는 단위 전극들(A1~A4)과 전도성 저항층(COL)의 연결 및 배치 구조에 대해 설명하였다. 이하에서는, 전도성 저항층(COL)이 어떠한 구조로 애노드 전극(ANO)의 단위 전극들(A1~A4)과 적층되는지 다양한 단면 구조에 대해 설명한다. 이하, 도 15를 참조하여, 본 명세서의 제4 실시 예에 의한 전계 발광 표시장치의 애노드 전극의 구조에 대해 설명한다. 도 15는 본 명세서의 제4 실시 예에 의한 애노드 전극의 구조를 나타내는 단면도이다.
도 15를 참조하면, 평탄화 막(PL) 위에 애노드 전극(ANO)이 형성되어 있다. 특히, 제1 단위 전극(A1)과 제2 단위 전극(A2)이 일정 거리 이격하여 배치되어 있다. 제1 단위 전극(A1)과 제2 단위 전극(A2)은 동일한 적층 구조를 가질 수 있다. 예를 들어, 하부에 제1 투명 도전층(IT1)이 배치된다. 제1 투명 도전층(IT1)은 인듐-주석-산화물 (Indium-Tin-Oxide; ITO) 혹은 인듐-아연-산화물 (Indium-Zinc-Oxide; IZO)과 같은 물질로 형성될 수 있다. 제1 투명 도전층(IT1) 위에는 광 반사율이 높고 저항이 낮은 금속층(AG)이 적층되어 있다. 일례로 금속층(AG)은 은(Ag) 혹은 구리(Cu)와 같이 전기적 저항이 낮은 물질로 형성하는 것이 바람직하다. 금속층(AG) 위에는 제2 투명 도전층(IT2)이 적층되어 있다. 제2 투명 도전층(IT2)는 제1 투명 도전층(IT1)과 동일한 물질로 형성하는 것이 바람직하다.
제1 단위 전극(A1)과 제2 단위 전극(A2) 사이에는 전도성 저항층(COL)이 배치되어 전기적으로 제1 단위 전극(A1)과 제2 단위 전극(A2)을 연결한다. 특히, 제1 단위 전극(A1)과 제2 단위 전극(A2)의 제2 투명 도전층(IT2)과 접촉하도록 적층되어 있다. 제1 단위 전극(A1)과 제2 단위 전극(A2)은 제1 투명 도전층(IT1), 금속층(AG) 및 제2 투명 도전층(IT2)을 적층한 후, 패턴하여, 형성된다. 이후에 전도성 유기 물질을 도포하고, 패턴하여, 전도성 저항층(COL)을 형성한다. 따라서, 전도성 저항층(COL)은 제1 단위 전극(A1)과 제2 단위 전극(A2)의 상부 표면인 제2 투명 도전층(IT1)과 접촉하며, 제1 단위 전극(A1)과 제2 단위 전극(A2)의 식각 측면인 제1 투명 도전층(IT1), 금속층(AG) 및 제2 투명 도전층(IT2)의 측면과도 접촉한다.
도면으로 도시하지 않았으나, 제1 투명 도전층(IT1)의 경우 각 단위 화소들(A1~A4) 사이를 연결하는 구조 및 형상을 가질 수 있다. 이 경우, 전도성 저항층(COL)이 증발될 때 함께 증발될 수 있어야 하므로, 제1 투명 도전층(IT1)의 면 저항이 전도성 저항층(COL)과 동일한 수준을 갖는 것이 바람직하다. 일례로, 제1 투명 도전층(IT1)은, 100Å 이하의 얇은 두께를 갖고 각 단위 화소들(A1~A4) 사이에 연결된 구조로 형성할 수 있다.
제1 단위 전극(A1) 혹은 제2 단위 전극(A2)에 이물질이 낙하된 경우, 에이징 작업에서 제1 단위 전극(A1)과 제2 단위 전극(A2) 사이를 연결하는 전도성 저항층(COL)이 녹아 단선됨으로써, 불량이 발생한 단위 전극을 암점화 할 수 있다.
<제5 실시 예>
이하, 도 16을 참조하여, 본 명세서의 제5 실시 예에 의한 전계 발광 표시장치의 애노드 전극의 구조에 대해 설명한다. 도 16은 본 명세서의 제5 실시 예에 의한 애노드 전극의 구조를 나타내는 단면도이다.
도 16을 참조하면, 평탄화 막(PL) 위에 애노드 전극(ANO)이 형성되어 있다. 특히, 제1 단위 전극(A1)과 제2 단위 전극(A2)이 일정 거리 이격하여 배치되어 있다. 제1 단위 전극(A1)과 제2 단위 전극(A2)은 동일한 적층 구조를 가질 수 있다. 예를 들어, 하부에 제1 투명 도전층(IT1)이 배치된다. 제1 투명 도전층(IT1)은 인듐-주석-산화물 (Indium-Tin-Oxide; ITO) 혹은 인듐-아연-산화물 (Indium-Zinc-Oxide; IZO)과 같은 물질로 형성될 수 있다. 제1 투명 도전층(IT1) 위에는 광 반사율이 높고 저항이 낮은 금속층(AG)이 적층되어 있다. 일례로 금속층(AG)은 은(Ag) 혹은 구리(Cu)와 같이 전기적 저항이 낮은 물질로 형성하는 것이 바람직하다.
제1 단위 전극(A1)과 제2 단위 전극(A2) 사이에는 전도성 저항층(COL)이 배치되어 전기적으로 제1 단위 전극(A1)과 제2 단위 전극(A2)을 연결한다. 특히, 제1 단위 전극(A1)과 제2 단위 전극(A2)의 금속층(AG)과 접촉하도록 적층되어 있다.
제1 단위 전극(A1)과 제2 단위 전극(A2)의 금속층(AG)과 전도성 저항층(COL) 위에는 제2 투명 도전층(IT2)이 적층되어 있다. 제2 투명 도전층(IT2)은 인듐-주석-산화물 (Indium-Tin-Oxide; ITO) 혹은 인듐-아연-산화물 (Indium-Zinc-Oxide; IZO)과 같은 물질로 형성될 수 있다. 제2 투명 도전층(IT2)은 전도성 저항층(COL)과 유사한 전기 전도성과 전기 저항 값을 가질 수 있다. 따라서, 제1 단위 전극(A1)과 제2 단위 전극(A2) 사이를 연결하는 제2 투명 도전층(IT2)는 전도성 저항층(COL)과 동일하게 작동하여, 에이징 공정에서 주울 히팅에 의해 단선될 수 있다.
도면으로 도시하지 않았으나, 제1 투명 도전층(IT1)의 경우 각 단위 화소들(A1~A4) 사이를 연결하는 구조 및 형상을 가질 수 있다. 이 경우, 전도성 저항층(COL)이 증발될 때 함께 증발될 수 있어야 하므로, 제1 투명 도전층(IT1)의 면 저항이 전도성 저항층(COL)과 동일한 수준을 갖는 것이 바람직하다. 일례로, 제1 투명 도전층(IT1)은, 100Å 이하의 얇은 두께를 갖고 각 단위 화소들(A1~A4) 사이에 연결된 구조로 형성할 수 있다.
<제6 실시 예>
이하, 도 17을 참조하여, 본 명세서의 제6 실시 예에 의한 전계 발광 표시장치의 애노드 전극의 구조에 대해 설명한다. 도 17은 본 명세서의 제6 실시 예에 의한 애노드 전극의 구조를 나타내는 단면도이다.
도 17을 참조하면, 평탄화 막(PL) 위에 애노드 전극(ANO)이 형성되어 있다. 특히, 제1 단위 전극(A1)과 제2 단위 전극(A2)이 일정 거리 이격하여 배치되어 있다. 제1 단위 전극(A1)과 제2 단위 전극(A2)은 동일한 적층 구조를 가질 수 있다. 예를 들어, 하부에 제1 투명 도전층(IT1)이 배치된다. 제1 투명 도전층(IT1) 위에는 광 반사율이 높고 저항이 낮은 금속층(AG)이 적층되어 있다. 일례로 금속층(AG)은 은(Ag) 혹은 구리(Cu)와 같이 전기적 저항이 낮은 물질로 형성하는 것이 바람직하다. 금속층(AG) 위에는 제2 투명 도전층(IT2)이 적층되어 있다. 제2 투명 도전층(IT2)과 제1 투명 도전층(IT1)은 인듐-주석-산화물(Indium-Tin-Oxide; ITO) 혹은 인듐-아연-산화물(Indium-Zinc-Oxide; IZO)과 같은 물질로 형성될 수 있다.
제1 단위 전극(A1)과 제2 단위 전극(A2) 사이에는 전도성 저항층(COL)이 배치되어 전기적으로 제1 단위 전극(A1)과 제2 단위 전극(A2)을 연결한다. 특히, 제1 단위 전극(A1)과 제2 단위 전극(A2)의 제2 투명 도전층(IT2)과 접촉하도록 적층되어 있다.
제1 단위 전극(A1)과 제2 단위 전극(A2)의 제2 투명 도전층(IT2)과 전도성 저항층(COL) 위에는 제3 투명 도전층(IT3)이 적층되어 있다. 특히, 제3 투명 도전층(IT3)은 전도성 저항층(COL)을 덮는 모양으로 적층되며, 제1 단위 전극(A1)의 제2 투명 도전층(IT2) 일부와 접촉하고, 제2 단위 전극(A2)의 제2 투명 도전층(IT2)의 일부와 접촉할 수 있다. 제3 투명 도전층(IT3)은 전도성 저항층(COL)의 저항이 제1 단위 전극(A1) 및 제2 단위 전극(A2)보다 너무 높은 경우, 전도성 저항층(COL)의 저항을 제2 투명 도전층(IT2)의 저항과 유사한 수준으로 낮추고자 할 경우, 추가될 수 있다. 따라서, 제1 단위 전극(A1)과 제2 단위 전극(A2) 사이를 연결하는 제3 투명 도전층(IT3)과 전도성 저항층(COL)은, 에이징 공정에서 주울 히팅에 의해 단선될 수 있다.
도면으로 도시하지 않았으나, 제1 투명 도전층(IT1)의 경우 각 단위 화소들(A1~A4) 사이를 연결하는 구조 및 형상을 가질 수 있다. 이 경우, 전도성 저항층(COL)이 증발될 때 함께 증발될 수 있어야 하므로, 제1 투명 도전층(IT1)의 면 저항이 전도성 저항층(COL)과 동일한 수준을 갖는 것이 바람직하다. 일례로, 제1 투명 도전층(IT1)은, 100Å 이하의 얇은 두께를 갖고 각 단위 화소들(A1~A4) 사이에 연결된 구조로 형성할 수 있다.
<제7 실시 예>
이하, 도 18을 참조하여, 본 명세서의 제7 실시 예에 의한 전계 발광 표시장치의 애노드 전극의 구조에 대해 설명한다. 도 18은 본 명세서의 제7 실시 예에 의한 애노드 전극의 구조를 나타내는 평면 확대도이다.
지금까지의 애노드 전극은 4분할되어 네 개의 단위 전극들(A1~A4)로 나누어진 구조에 대해 설명하였다. 하지만, 이에 국한되는 것은 아니며, 애노드 전극은 2분할 되거나, 6분할 혹은 8분할될 수도 있다.
도 18에서는 애노드 전극이 2분할된 경우를 도시한다. 도 18에 도시한 바와 같이 애노드 전극(ANO)은, 제1 단위 전극(A1), 제2 단위 전극(A2) 및 전도성 저항층(COL)을 포함할 수 있다. 제1 단위 전극(A1)은 화소 콘택홀(PH)를 중심으로 상부에 배치될 수 있고, 제2 단위 전극(A2)은 제1 단위 전극(A1)과 일정 거리 이격하여 하부에 배치될 수 있다. 하지만, 이에 국한되는 것은 아니며, 다른 방식으로 2분할 구조를 가질 수 있다.
전도성 저항층(COL)은 제1 단위 전극(A1)과 제2 단위 전극(A2)을 연결하면서 화소 콘택홀(PH)을 덮도록 배치될 수 있다. 이와 같은 구조에서, 이물질이 제1 단위 전극(A1) 혹은 제2 단위 전극(A2)에 낙하될 경우, 에이징 작업을 통해 이물질 주변에 단락부를 형성하여, 정상화할 수 있다. 아니면, 이물질이 낙하된 단위 전극과 연결된 전도성 저항층(COL)을 증발시켜, 이물질이 낙하된 단위 전극을 암점화하고, 이물질이 없는 단위 전극을 정상 구동할 수 있다.
<제8 실시 예>
이하, 도 19를 참조하여, 본 명세서의 제8 실시 예에 의한 전계 발광 표시장치의 애노드 전극의 구조에 대해 설명한다. 도 19는 본 명세서의 제8 실시 예에 의한 애노드 전극의 구조를 나타내는 평면 확대도이다.
도 19에 도시한 본 명세서의 제8 실시 예에 의한 전계 발광 표시장치는 한 화소에 배치된 애노드 전극(ANO)을 8분할 한 경우를 도시한다. 일례로, 제1 단위 전극(A1), 제2 단위 전극(A2), 제3 단위 전극(A3), 제4 단위 전극(A4), 제5 단위 전극(A5), 제6 단위 전극(A6), 제7 단위 전극(A7) 및 제8 단위 전극(A8)을 포함한다. 이들 단위 전극들(A1~A8)은 일정 거리 이격되어 있다.
각 단위 전극들(A1~A8) 사이를 연결하며, 화소 콘택홀(PH)을 덮는 전도성 저항층(COL)이 배치되어 있다. 이와 같은 구조에서, 이물질이 8개의 단위 전극들(A1~A8)중 어느 하나에 낙하될 경우, 에이징 작업을 통해 이물질이 낙하된 단위 전극과 연결된 전도성 저항층(COL)을 증발시켜, 이물질이 낙하된 단위 전극을 암점화하고, 이물질이 없는 단위 전극들을 정상 구동할 수 있다.
이하, 도 20a 내지 20c를 참조하여, 지금까지 설명한 본 명세서에 의한 전계 발광 표시장치에서 하나의 화소가 세 개의 서브 화소들로 이루어진 경우, 각 서브 화소들에 배치된 애노드 전극의 구조에 대해 상세히 설명한다. 도 20a 내지 20c는 본 명세서에 의한 전계 발광 표시장치에서 적색 화소, 녹색 화소 및 청색 화소들의 애노드 전극들의 구조를 나타내는 평면 확대도이다.
하나의 화소는 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)를 포함할 수 있다. 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)들 각각은 앞에서 설명한 제1 실시 예 내지 제8 실시 예 중 어느 하나의 구조에 대응하는 애노드 전극을 가질 수 있다. 또는, 이들 실시 예들 2가지 이상을 조합한 구조에 대응하는 애노드 전극을 가질 수 있다.
하지만, 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 구동 전류가 서로 다를 수 있다. 에이징 작업은 구동 전류를 인가하여 수행하는 공정이다. 에이징 작업에서 발광 다이오드(OLE)를 구동하는 구동 박막 트랜지스터(DT)의 구동 전류에 따라, 전도성 저항층(COL)이 제거될 수도 있지만, 그렇지 않을 수도 있다. 따라서, 각 서브 화소별로 구동 박막 트랜짖스터(DT)의 한계 전류에 따라 전도성 저항층(COL)의 길이를 다르게 설계할 수 있다.
적색 화소(R)에 배치된 제1 단위 전극(A1)과 제2 단위 전극(A2) 사이에 배치된 전도성 저항층(COL)의 상부 연결부(B1)를 통해 전류가 흐른다. 따라서, 상부 연결부(B1)의 길이(LR)은 전류가 흐르는 배선의 폭(width)로 정의할 수 있다. 상부 연결부(B1)의 길이(LR)이 길면, 배선의 폭이 넓으므로, 배선의 저항은 낮아진다. 상부 연결부(B1)의 길이(LR)이 짧으면, 배선의 폭이 좁으므로, 배선의 저항은 높아진다. 따라서, 적색 화소(R)에 배치된 전도성 저항층(COL)의 길이는 적색 화소(R)를 구동하기 위한 한계 전류를 고려하여 결정할 수 있다.
마찬가지 방법으로 녹색 화소(G)에 배치된 전도성 저항층(COL)의 길이도 녹색 화소(G)를 구동하기 위한 한계 전류를 고려하여 결정할 수 있다. 또한, 청색 화소(B)에 배치된 전도성 저항층(COL)의 길이도 청색 화소(B)를 구동하기 위한 한계 전류를 고려하여 결정할 수 있다.
일례로, 적색 화소(R)를 구동하기 위한 한계 전류는 9.45㎂이고, 녹색 화소(G)를 구동하기 위한 한계 전류는 6.41㎂이고, 청색 화소(B)를 구동하기 위한 한계 전류는 5.07㎂일 수 있다. 따라서, 한계 전류에 따라 전도성 저항층(COL)의 길이를 다르게 하는 것이 바람직하다. 예를 들어, 한계 전류가 높은 경우, 연결 저항을 작게하기 위해 전도성 저항층(COL)의 길이는 긴 것이 바람직하다. 반면에 한계 전류가 낮은 경우, 전도성 저항층(COL)의 길이를 짧게하여 저항을 높이는 것이 바람직하다.
한계 전류가 높은 경우, 전도성 저항층(COL)의 길이를 짧게 설정하면, 저항이 지나치게 높아서, 에이징 작업에서 이물질이 없는 정상 화소에서 전도성 저항층(COL)이 녹아서 증발될 수도 있다. 반면, 한계 전류가 낮은 경우, 전도성 저항층(COL)의 길이를 길게 설정하면, 저항이 낮아져서, 에이징 작업에서 이물질이 있는 경우라도 전도성 저항층(COL)이 녹지 않아 불량 상태를 복구하지 못하는 문제가 발생할 수 있다.
도 20a에 도시한 바와 같이, 적색 화소(R)의 전도성 저항층(COL)의 길이는 한계 전류를 고려하여 애노드 전극(ANO)의 가로 방향 폭에 대응하는 길이를 가질 수 있다. 제1 실시 예에서 상부 연결부(B1)과 하부 연결부(B2)는 길이가 동일하지만, 좌측 연결부(B3)은 상부 연결부(B1)보다 짧은 길이를 갖도록 도시하였다. 이는 한계 전류를 고려하지 않아도 이물질이 낙한된 경우 에이징 작업으로 이물질이 낙하한 단위 전극 주변의 전도성 저항층(COL)을 제거할 수 있는 경우를 나타낸 것이다. 하지만, 적색 화소(R)에 배치된 상부 연결부(B1), 하부 연결부(B2), 좌측 연결부(B3) 및 우측 연결부(B4) 모두 동일한 제1 길이(LR)를 가질 수 있다.
도 20b에 도시한 바와 같이, 녹색 화소(G)의 전도성 저항층(COL)의 길이는 한계 전류를 고려하여, 제1 길이(LR)보다 짧은 제2 길이(LG)를 가질 수 있다. 또한, 도 20c에 도시한 바와 같이, 청색 화소(G)의 전도성 저항층(COL)의 길이는 한계 전류를 고려하여, 제2 길이(LG)보다 짧은 제3 길이(LB)를 가질 수 있다.
도면으로 도시하지 않았으나, 화소가 적색 화소, 녹색 화소, 청색 화소 및 백색 화소를 포함할 수 있다. 이 경우, 백색 화소는 한계 전류를 고려하여, 전도성 저항층(COL)의 길이를 설정할 수 있다. 일례로, 백색 화소의 한계 전류가 3.33㎂인 경우, 백색 화소의 전도성 저항층은, 청색 화소에 배치된 전도성 저항층의 길이인 제3 길이(LB)보다 짧거나 동일한 길이를 가질 수 있다.
상술한 본 출원의 예에 설명된 특징, 구조, 효과 등은 본 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 출원의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 출원이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 출원의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
OLE: 유기 발광 다이오드 ANO: 화소(애노드) 전극
EL: 발광층 CAT: 캐소드 전극
RA: 리페어 패턴 RT: 리페어 전극
RL: 리페어 배선 DDT: 구동 드레인 전극
ST: 스위칭 박막 트랜지스터 DT: 구동 박막 트랜지스터
SA: 스위칭 반도체 층 DA: 구동 반도체 층
SG: 스위칭 게이트 전극 DG: 구동 게이트 전극
SS: 스위칭 소스 단자 DS: 구동 소스 단자
SD: 스위칭 드레인 단자 DD: 구동 드레인 단자

Claims (14)

  1. 기판 위에 정의된 다수 개의 화소를 구비하고,
    상기 다수 개의 화소 각각은,
    제1 단위 전극;
    상기 제1 단위 전극과 일정 거리 이격되어 배치된 제2 단위 전극;
    상기 제1 단위 전극과 상기 제2 단위 전극 사이에 배치된 전도성 저항층;
    상기 제1 단위 전극 및 상기 제2 단위 전극의 가장자리 영역을 덮고 중앙 영역을 노출하며, 상기 전도성 저항층 위에 배치된 뱅크;
    상기 제1 단위 전극, 상기 제2 단위 전극 및 상기 뱅크 위에 배치된 발광층; 그리고
    상기 발광층 위에 배치된 캐소드 전극을 포함하는 전계 발광 표시장치.
  2. 제 1 항에 있어서,
    상기 뱅크는 상기 전도성 저항층을 완전히 덮는 형상을 갖는 전계 발광 표시장치.
  3. 제 1 항에 있어서,
    상기 뱅크는 상기 전도성 저항층의 중심 영역을 덮고, 가장자리 영역을 노출하는 전계 발광 표시장치.
  4. 제 3 항에 있어서,
    다수 개의 화소들 중, 상기 제1 단위 전극 위에서 상기 뱅크에 노출된 상기 전도성 저항층에 이물질이 배치된 화소는,
    상기 이물질 주변의 상기 전도성 저항층이 제거되어 형성된 이격 간격을 갖는 전계 발광 표시장치.
  5. 제 1 항에 있어서,
    상기 기판 위에서 화소 내에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터를 덮는 평탄화 막; 그리고
    상기 평탄화 막을 관통하여 상기 박막 트랜지스터의 일부를 노출하는 화소 콘택홀을 더 포함하고,
    상기 제1 단위 전극, 상기 제2 단위 전극 및 상기 전도성 저항층은 상기 평탄화 막 위에 배치되며,
    상기 전도성 저항층은 상기 화소 콘택홀을 통해 상기 박막 트랜지스터와 연결된 전계 발광 표시장치.
  6. 제 1 항에 있어서,
    상기 기판 위에서 상기 화소 내에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터를 덮는 평탄화 막; 그리고
    상기 평탄화 막을 관통하여 상기 박막 트랜지스터의 일부를 노출하는 화소 콘택홀을 더 포함하고,
    상기 제1 단위 전극, 상기 제2 단위 전극 및 상기 전도성 저항층은 상기 평탄화 막 위에 배치되며,
    상기 화소 콘택홀을 통해 상기 박막 트랜지스터와 연결되며, 상기 전도성 저항층을 통해 상기 제1 단위 전극 및 상기 제2 단위 전극과 연결된 중앙 전극을 더 포함하는 전계 발광 표시장치.
  7. 제 1 항에 있어서,
    상기 제1 단위 전극 및 상기 제2 단위 전극은,
    제1 투명 도전층;
    상기 제1 투명 도전층 위에 배치된 금속층;
    상기 금속층 위에 배치된 제2 투명 도전층을 포함하고,
    상기 전도성 저항층은, 상기 제1 단위 전극 및 상기 제2 단위 전극을 연결하는 전계 발광 표시장치.
  8. 제 7 항에 있어서,
    상기 전도성 저항층 위에 적층되며, 상기 제1 단위 전극 및 상기 제2 단위 전극의 상기 제2 투명 도전층 일부와 접촉하는 제3 투명 도전층을 더 포함하는 전계 발광 표시장치.
  9. 제 7 항에 있어서,
    상기 전도성 저항층은, 상기 제1 단위 전극의 상기 제2 투명 도전층 및 상기 제2 단위 전극의 상기 제2 투명 도전층 각각의 상부 표면과 접촉하는 전계 발광 표시장치.
  10. 제 7 항에 있어서,
    상기 전도성 저항층은, 상기 제1 단위 전극의 상기 금속층 위에서 상기 제2 투명 도전층의 하면과 접촉하며,
    상기 제2 단위 전극의 상기 금속층 위에서 상기 제2 투명 도전층의 하면과 접촉하는 전계 발광 표시장치.
  11. 제 1 항에 있어서,
    상기 각 화소는,
    상기 제1 단위 전극 및 상기 제2 단위 전극과 이격된 제3 단위 전극; 그리고
    상기 제1 단위 전극, 상기 제2 단위 전극 및 상기 제3 단위 전극과 이격된 제4 단위 전극을 더 포함하고,
    상기 전도성 저항층은 상기 제1 단위 전극과 상기 제3 단위 전극을 연결하고, 상기 제2 단위 전극과 상기 제4 단위 전극을 연결하며, 상기 제3 단위 전극과 상기 제4 단위 전극을 연결하는 전계 발광 표시장치 제조 방법.
  12. 제 1 항에 있어서,
    상기 다수 개의 화소는,
    제1 길이를 갖는 상기 전도성 저항층을 구비한 적색 화소;
    상기 제1 길이보다 짧은 제2 길이를 갖는 상기 전도성 저항층을 구비한 녹색 화소; 그리고
    상기 제2 길이보다 짧은 제3 길이를 갖는 상기 전도성 저항층을 구비한 청색 화소를 포함하는 전계 발광 표시장치 제조 방법.
  13. 제 1 항에 있어서,
    상기 다수 개의 화소는, 적색 화소, 녹색 화소 및 청색 화소를 구비하며,
    상기 적색 화소, 상기 녹색 화소 및 상기 청색 화소 각각에 배치된 상기 전도성 저항층의 길이는 서로 다른 전계 발광 표시장치 제조 방법.
  14. 제 13 항에 있어서,
    상기 전도성 저항층은,
    상기 적색 화소, 상기 녹색 화소 및 상기 청색 화소를 구동하기 위한 한계 전류에 대응하여 비례하는 길이를 갖는 전계 발광 표시장치 제조 방법.
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