KR20230167437A - 탄소-함유 재료들의 촉매 열 증착 - Google Patents

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Abstract

예시적인 반도체 프로세싱 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체 및 탄소-함유 전구체를 제공하는 단계를 포함할 수 있다. 탄소-함유 전구체는 탄소-탄소 이중 결합 또는 탄소-탄소 삼중 결합을 특징으로 할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치될 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 붕소-함유 전구체를 제공하는 단계를 포함할 수 있다. 방법들은 약 250℃ 초과의 온도에서 실리콘-함유 전구체, 탄소-함유 전구체, 및 붕소-함유 전구체를 열적으로 반응시키는 단계를 포함할 수 있다. 방법들은 기판 상에 실리콘-및-탄소-함유 층을 형성하는 단계를 포함할 수 있다.

Description

탄소-함유 재료들의 촉매 열 증착
관련 출원들에 대한 상호 참조문헌
[0001] 본 출원은 2021년 4월 20일에 출원되고 발명의 명칭이 "CATALYTIC THERMAL DEPOSITION OF CARBON-CONTAINING MATERIALS"인 미국 특허 출원 제17/235,241호의 이익 및 우선권을 주장하며, 이로써 상기 출원은 그 전문이 인용에 의해 통합된다.
기술분야
[0002] 본 기술은 반도체 프로세싱을 위한 방법들 및 컴포넌트들에 관한 것이다. 더 구체적으로, 본 기술은 반도체 구조들을 위한 탄소-함유 막들을 생성하기 위한 시스템들 및 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능해진다. 기판 상에 패터닝된 재료를 생성하는 것은 재료를 형성 및 제거하기 위한 제어된 방법들을 요구한다. 디바이스 사이즈들이 계속 축소됨에 따라, 피처들 사이의 임계 치수들이 감소될 수 있으며, 재료 거칠기 및 다른 특성들로 인해, 프로세싱 동작들 동안 이들 구조들의 치수들을 유지하는 것이 난제가 될 수 있다. 피처들에 걸쳐 충분한 등각성 및 응력 특성들을 가질 수 있는 재료들을 개발하는 것은 난제일 수 있다. 추가적으로, 프로세싱 동안 패터닝되는 재료 층들의 수가 확장됨에 따라, 재료 특성들을 유지하는 것과 함께, 다른 노출된 재료들에 대해 개선된 제거 선택성을 가질 수 있는 재료들을 생성하는 것이 더 큰 난제가 되고 있다.
[0004] 따라서, 고품질 디바이스들 및 구조들을 생산하는 데 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이들 및 다른 요구들은 본 기술에 의해 해결된다.
[0005] 예시적인 반도체 프로세싱 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체 및 탄소-함유 전구체를 제공하는 단계를 포함할 수 있다. 탄소-함유 전구체는 탄소-탄소 이중 결합 또는 탄소-탄소 삼중 결합을 특징으로 할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치될 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 붕소-함유 전구체를 제공하는 단계를 포함할 수 있다. 방법들은 약 250℃ 초과의 온도에서 실리콘-함유 전구체, 탄소-함유 전구체, 및 붕소-함유 전구체를 열적으로 반응시키는 단계를 포함할 수 있다. 방법들은 기판 상에 실리콘-및-탄소-함유 층을 형성하는 단계를 포함할 수 있다.
[0006] 일부 실시예들에서, 반도체 프로세싱 챔버의 프로세싱 구역은 기판 상에 실리콘-및-탄소-함유 층을 형성하는 동안 플라즈마 부재(plasma-free) 상태로 유지될 수 있다. 막 내의 붕소 농도는 약 20 원자% 이하에서 유지될 수 있다. 기판은 하나 이상의 피처들을 특징으로 할 수 있으며, 실리콘-및-탄소-함유 층은 약 90% 이상의 등각성으로 하나 이상의 피처들 주위에 형성될 수 있다. 실리콘-함유 전구체, 탄소-함유 전구체, 및 붕소-함유 전구체를 열적으로 반응시키는 단계는 약 400℃ 이상의 온도에서 수행될 수 있다. 실리콘-및-탄소-함유 층은 약 30 원자% 이상의 탄소 농도를 특징으로 할 수 있다. 실리콘-및-탄소-함유 층은 약 50 원자% 이하의 실리콘 농도를 특징으로 할 수 있다. 탄소 혼입 대 실리콘 혼입의 비는 약 3:1 이상에서 유지될 수 있다. 방법들은 실리콘-함유 전구체의 전달을 중단시키는 단계를 포함할 수 있다. 방법들은 반도체 프로세싱 챔버 내의 압력을 감소시키는 단계를 포함할 수 있다. 방법들은 반도체 프로세싱 챔버 내의 압력을 감소시키는 동안 탄소-함유 전구체의 전달을 유지하는 단계를 포함할 수 있다. 탄소-함유 전구체는 약 10:1 이상의 실리콘-함유 전구체에 대한 유량비로 제공될 수 있다. 방법들은 실리콘-및-탄소-함유 층을 산소-함유 플라즈마에 노출시키는 단계를 포함할 수 있다. 방법들은 실리콘-및-탄소-함유 층을 적어도 부분적으로 에칭하는 단계를 포함할 수 있다.
[0007] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체 및 탄소-함유 전구체를 제공하는 단계를 포함할 수 있다. 탄소-함유 전구체는 약 10:1 이상의 실리콘-함유 전구체에 대한 유량비로 제공될 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치될 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 붕소-함유 전구체를 제공하는 단계를 포함할 수 있다. 방법들은 약 400℃ 이상의 온도에서 실리콘-함유 전구체, 탄소-함유 전구체, 및 붕소-함유 전구체를 열적으로 반응시키는 단계를 포함할 수 있다. 방법들은 기판 상에 실리콘-및-탄소-함유 층을 형성하는 단계를 포함할 수 있다.
[0008] 일부 실시예들에서, 반도체 프로세싱 챔버의 프로세싱 구역은 반도체 프로세싱 방법 동안 플라즈마 부재 상태로 유지될 수 있다. 반도체 프로세싱 챔버 내의 압력은 실리콘-및-탄소-함유 층을 형성하는 동안 약 12 Torr 이상에서 유지될 수 있다. 실리콘-및-탄소-함유 층은 약 0.5 nm 이하의 평균 거칠기를 특징으로 할 수 있다. 실리콘-및-탄소-함유 층은 포지티브 응력을 특징으로 할 수 있다. 실리콘-및-탄소-함유 층은 약 50 원자% 이상의 탄소 농도를 특징으로 할 수 있다. 실리콘-및-탄소-함유 층은 약 20 원자% 이하의 실리콘 농도를 특징으로 할 수 있다. 실리콘-및-탄소-함유 층은 약 10 원자% 이하의 붕소 농도를 특징으로 할 수 있다. 방법들은 실리콘-함유 전구체의 전달을 중단시키는 단계를 포함할 수 있다. 방법들은 반도체 프로세싱 챔버 내의 압력을 감소시키는 단계를 포함할 수 있다. 방법들은 반도체 프로세싱 챔버 내의 압력을 감소시키는 동안 탄소-함유 전구체의 전달을 유지하는 단계를 포함할 수 있다.
[0009] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체, 제1 탄소-함유 전구체, 및 제2 탄소-함유 전구체를 제공하는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치될 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 촉매 전구체를 제공하는 단계를 포함할 수 있다. 방법들은 약 300℃ 이상의 온도에서 실리콘-함유 전구체, 제1 탄소-함유 전구체, 제2 탄소-함유 전구체, 및 촉매 전구체를 열적으로 반응시키는 단계를 포함할 수 있다. 방법들은 기판 상에 실리콘-및-탄소-함유 층을 형성하는 단계를 포함할 수 있다.
[0010] 일부 실시예들에서, 반도체 프로세싱 챔버의 프로세싱 구역은 기판 상에 실리콘-및-탄소-함유 층을 형성하는 동안 플라즈마 부재 상태로 유지될 수 있다. 방법들은 실리콘-함유 전구체의 전달을 중단시키는 단계를 포함할 수 있다. 방법들은 반도체 프로세싱 챔버 내의 압력을 감소시키는 단계를 포함할 수 있다. 방법들은 반도체 프로세싱 챔버 내의 압력을 감소시키는 동안 탄소-함유 전구체의 전달을 유지하는 단계를 포함할 수 있다.
[0011] 그러한 기술은 종래의 시스템들 및 기술들에 비해 다수의 이점들을 제공할 수 있다. 예컨대, 본 기술의 실시예들은 종래의 기술들과 비교하여 증가된 탄소 농도를 특징으로 하는 탄소-함유 재료들을 생성할 수 있다. 추가적으로, 본 기술은 튜닝가능한 막 특성들을 갖는 탄소-함유 막들을 생성할 수 있다. 이들 및 다른 실시예들은, 이들의 장점들 및 특징들 중 다수와 함께, 하기의 설명 및 첨부된 도면들과 함께 더 상세히 기재된다.
[0012] 개시된 기술의 성질 및 이점들의 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 플라즈마 시스템의 개략적인 단면도를 도시한다.
[0014] 도 2는 본 기술의 일부 실시예들에 따른 반도체 프로세싱 방법의 동작들을 도시한다.
[0015] 도 3은 본 기술의 일부 실시예들에 따라 생성된 예시적인 재료 층을 도시한다.
[0016] 도면들 중 여러 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이고, 실척인 것으로 구체적으로 언급되지 않는 한, 실척인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되고, 현실적인 표현들과 비교하여 모든 양태들 또는 정보를 포함하는 것은 아닐 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0017] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 특징들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 참조 라벨 이후에 유사한 컴포넌트들 사이를 구별하는 문자에 의해 구별될 수 있다. 제1 참조 라벨만이 본 명세서에서 사용되는 경우, 설명은 문자에 관계 없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 적용가능하다.
[0018] 디바이스 사이즈들이 계속 축소됨에 따라, 디바이스들을 스케일링하기 위해, 많은 재료 층들의 두께 및 사이즈가 감소될 수 있다. 디바이스 내에서 구조들이 더 근접해짐에 따라, 구조들에 걸쳐 균일성을 유지하는 것이 더 어려울 수 있다. 현재의 프로세싱은 충분한 균일성 또는 다른 재료 특성들을 갖는 구조들의 감소된 임계 치수들에 걸쳐 막들을 생성하는 것이 불가능할 수 있다. 예컨대, 형성으로 인한 더 높은 라인 에지 거칠기 및 라인 폭 거칠기를 특징으로 할 수 있는 막들은 감소된 라인 간격을 활용하는 후속 동작들에 영향을 미칠 수 있다. 일부 종래의 기술들이 막들 내의 재료들 및 농도들을 튜닝할 수 있지만, 이러한 조정들은 또한 막 특성들을 변경할 수 있으며, 이는 후속 프로세싱 동안 응력 변형들 또는 다른 유해한 영향들을 야기할 수 있다.
[0019] 본 기술은 증착 프로세스 동안 플라즈마 발생을 활용하지 않을 수 있는 열-기반 재료 증착을 수행함으로써 이러한 문제들을 극복한다. 추가적으로, 본 기술은 형성 동안 하나 이상의 촉매 전구체들을 활용할 수 있으며, 이는 생성되는 재료들의 막 특성들을 개선할 수 있다. 특정 탄소-함유 전구체들과 실리콘-함유 전구체들 사이의 열 반응을 수행함으로써, 본 기술은 저온 화학 기상 증착이 수행될 수 있게 할 수 있으며, 이는 임의의 수의 반도체 구조들 상에 등각적 성장(conformal growth)을 제공할 수 있다. 수행되는 프로세스는 생성되는 막들의 증가된 튜닝을 가능하게 하여, 상이한 애플리케이션들에 대한 다양한 재료 특성들을 특징으로 하는 막들을 제공할 수 있다.
[0020] 나머지 개시내용은 개시된 기술을 활용하는 특정 증착 프로세스들을 일상적으로 식별하고 반도체 프로세싱 챔버의 하나의 타입을 기재할 것이지만, 기재된 프로세스들은 임의의 수의 반도체 프로세싱 챔버들에서 뿐만 아니라 기재된 바와 같은 막들이 통합될 수 있는 임의의 수의 프로세싱 작동들을 위해 수행될 수 있다는 것이 용이하게 이해될 것이다. 따라서, 이러한 기술은 이러한 특정 증착 프로세스들 또는 챔버들에만 사용하기는 것으로 너무 제한적으로 간주되지 않아야 한다. 본 개시내용은 본 기술에 따른 반도체 프로세싱의 방법들이 기재되기 전에, 본 기술의 실시예들에 따른 프로세스들을 수행하기 위해 사용될 수 있는 하나의 가능한 챔버를 논의할 것이다.
[0021] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버(100)의 단면도를 도시한다. 도면은 본 기술의 하나 이상의 양태들을 통합하고 그리고/또는 본 기술의 실시예들에 따른 하나 이상의 동작들을 수행하도록 구체적으로 구성될 수 있는, 시스템의 개요를 예시할 수 있다. 챔버(100) 또는 수행되는 방법들의 추가적인 세부사항들은 하기에서 추가로 기재될 수 있다. 챔버(100)는 본 기술의 일부 실시예들에 따라 막 층들을 형성하는 데 활용될 수 있지만, 방법들은 막 형성이 일어날 수 있는 임의의 챔버에서 유사하게 수행될 수 있다는 것이 이해되어야 한다. 프로세싱 챔버(100)는 챔버 바디(102), 챔버 바디(102) 내부에 배치된 기판 지지부(104), 및 챔버 바디(102)와 커플링되고 프로세싱 볼륨(120) 내에 기판 지지부(104)를 둘러싸는 덮개 조립체(106)를 포함할 수 있다. 기판(103)은 개구(126)를 통해 프로세싱 볼륨(120)에 제공될 수 있으며, 개구(126)는 슬릿 밸브 또는 도어(door)를 사용하여 프로세싱을 위해 통상적으로 밀봉될 수 있다. 기판(103)은 프로세싱 동안 기판 지지부의 표면(105) 상에 안착될 수 있다. 기판 지지부(104)는, 화살표(145)로 표시된 바와 같이, 기판 지지부(104)의 샤프트(144)가 위치될 수 있는 축(147)을 따라 회전가능할 수 있다. 대안적으로, 기판 지지부(104)는 증착 프로세스 동안 필요에 따라 회전하도록 리프트 업(lift up)될 수 있다.
[0022] 기판 지지부(104) 상에 배치된 기판(103)에 걸친 플라즈마 분포를 제어하기 위해, 플라즈마 프로파일 변조기(111)가 프로세싱 챔버(100)에 배치될 수 있다. 플라즈마 프로파일 변조기(111)는 챔버 바디(102)에 인접하게 배치될 수 있는 제1 전극(108)을 포함할 수 있고, 챔버 바디(102)를 덮개 조립체(106)의 다른 컴포넌트들로부터 분리시킬 수 있다. 제1 전극(108)은 덮개 조립체(106)의 일부일 수 있거나, 또는 별개의 측벽 전극일 수 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있고, 링 전극일 수 있다. 제1 전극(108)은 프로세싱 볼륨(120)을 둘러싸는 프로세싱 챔버(100)의 원주 둘레의 연속적인 루프일 수 있거나, 또는 원하는 경우, 선택된 위치들에서 불연속적일 수 있다. 제1 전극(108)은 또한, 천공된 전극, 이를테면, 천공된 링 또는 메시 전극일 수 있거나, 또는 플레이트 전극, 이를테면, 예컨대, 2차 가스 분배기일 수 있다.
[0023] 유전체 재료, 이를테면 세라믹 또는 금속 산화물, 예컨대 알루미늄 산화물 및/또는 알루미늄 질화물일 수 있는 하나 이상의 아이솔레이터들(110a, 110b)은 제1 전극(108)과 접촉하고, 제1 전극(108)을 가스 분배기(112)로부터 그리고 챔버 바디(102)로부터 전기적으로 그리고 열적으로 분리할 수 있다. 가스 분배기(112)는 프로세싱 볼륨(120) 내로 프로세스 전구체들을 분배하기 위한 애퍼처들(118)을 정의할 수 있다. 가스 분배기(112)는 제1 전력 소스(142), 이를테면, RF 발생기, RF 전력 소스, DC 전력 소스, 펄스 DC 전력 소스, 펄스 RF 전력 소스, 또는 프로세싱 챔버와 함께 커플링될 수 있는 임의의 다른 전력 소스와 커플링될 수 있는 임의의 다른 전력 소스와 커플링될 수 있다. 일부 실시예들에서, 제1 전력 소스(142)는 RF 전력 소스일 수 있다.
[0024] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한, 전도성 및 비-전도성 컴포넌트들로 형성될 수 있다. 예컨대, 가스 분배기(112)의 바디는 전도성일 수 있는 반면, 가스 분배기(112)의 페이스 플레이트(face plate)는 비-전도성일 수 있다. 가스 분배기(112)는 이를테면, 도 1에 도시된 바와 같은 제1 전력 소스(142)에 의해 전력이 공급될 수 있거나, 또는 일부 실시예들에서, 가스 분배기(112)는 접지와 커플링될 수 있다.
[0025] 제1 전극(108)은 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(tuning circuit)(128)와 커플링될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터 또는 다른 회로 엘리먼트들일 수 있거나 이를 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터들(132)일 수 있거나 또는 이를 포함할 수 있다. 제1 튜닝 회로(128)는 프로세싱 동안 프로세싱 볼륨(120) 내에 존재하는 플라즈마 조건들 하에서 가변적인 또는 제어가능한 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는 접지와 제1 전자 센서(130) 사이에 병렬로 커플링된 제1 회로 레그 및 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는 제1 전자 제어기(134)와 직렬로 커플링된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는 제1 회로 레그 및 제2 회로 레그 둘 모두를 제1 전자 센서(130)에 연결하는 노드와 제1 전자 제어기(134) 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고, 제1 전자 제어기(134)와 커플링될 수 있으며, 이는 프로세싱 볼륨(120) 내부의 플라즈마 조건들의 어느 정도의 폐쇄-루프 제어를 제공할 수 있다.
[0026] 제2 전극(122)이 기판 지지부(104)와 커플링될 수 있다. 제2 전극(122)은 기판 지지부(104) 내에 임베딩될 수 있거나 또는 기판 지지부(104)의 표면과 커플링될 수 있다. 제2 전극(122)은 플레이트, 천공 플레이트, 메시, 와이어 스크린, 또는 전도성 엘리먼트들의 임의의 다른 분산형 어레인지먼트일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 예컨대, 기판 지지부(104)의 샤프트(144)에 배치된, 도관(conduit)(146), 예컨대, 50 옴과 같은 선택된 저항을 갖는 케이블에 의해 제2 튜닝 회로(136)와 커플링될 수 있다. 제2 튜닝 회로(136)는 제2 전자 센서(138) 및 제2 전자 제어기(140)를 가질 수 있으며, 이는 제2 가변 커패시터일 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 제2 전자 제어기(140)와 커플링되어, 프로세싱 볼륨(120) 내의 플라즈마 조건들에 대한 추가의 제어를 제공할 수 있다.
[0027] 바이어스 전극 및/또는 정전 척킹 전극일 수 있는 제3 전극(124)은 기판 지지부(104)와 커플링될 수 있다. 제3 전극은 임피던스 정합 회로일 수 있는 필터(148)를 통해 제2 전력 소스(150)와 커플링될 수 있다. 제2 전력 소스(150)는 DC 전력, 펄스 DC 전력, RF 바이어스 전력, 펄스 RF 소스 또는 바이어스 전력, 또는 이들 또는 다른 전력 소스들의 조합일 수 있다. 일부 실시예들에서, 제2 전력 소스(150)는 RF 바이어스 전력일 수 있다. 기판 지지부(104)는 또한, 약 25℃ 내지 약 800℃ 또는 그 초과일 수 있는 프로세싱 온도로 기판을 가열하도록 구성된 하나 이상의 가열 엘리먼트들을 포함할 수 있다.
[0028] 도 1의 덮개 조립체(106) 및 기판 지지부(104)는 플라즈마 또는 열적 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 동작 시에, 프로세싱 챔버(100)는 프로세싱 볼륨(120) 내의 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지부(104) 상에 배치될 수 있으며, 프로세스 가스들은 임의의 원하는 유동 계획에 따라 유입구(114)를 사용하여 덮개 조립체(106)를 통해 유동될 수 있다. 가스들은 유출구(152)를 통해 프로세싱 챔버(100)에서 빠져나갈 수 있다. 프로세싱 볼륨(120) 내에 플라즈마를 확립하기 위해, 전력이 가스 분배기(112)와 커플링될 수 있다. 일부 실시예들에서, 기판에는 제3 전극(124)을 사용하여 전기 바이어스가 제공될 수 있다.
[0029] 프로세싱 볼륨(120)에서 플라즈마를 에너자이징할 시에, 플라즈마와 제1 전극(108) 사이에 전위차가 설정될 수 있다. 플라즈마와 제2 전극(122) 사이에 전위차가 또한 설정될 수 있다. 이어서, 전자 제어기들(134, 140)은 2개의 튜닝 회로들(128 및 136)에 의해 표현되는 접지 경로들의 유동 특성들을 조정하는 데 사용될 수 있다. 중심으로부터 에지까지의 플라즈마 밀도 균일성 및 증착 레이트의 독립적인 제어를 제공하기 위해, 세트 포인트(set point)가 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 전달될 수 있다. 전자 제어기들 둘 모두가 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은 독립적으로, 증착 레이트를 최대화하고 두께 불균일성을 최소화하기 위해 가변 커패시터들을 조정할 수 있다.
[0030] 튜닝 회로들(128, 136) 각각은 개개의 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위, 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은 임피던스 범위를 제공하도록 선택될 수 있다. 이 범위는 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 가질 수 있는 플라즈마의 주파수 및 전압 특성들에 의존할 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소치 또는 최대치일 때, 제1 튜닝 회로(128)의 임피던스가 높아서, 기판 지지부에 걸쳐 최소 공중 또는 측방향 커버리지를 갖는 플라즈마 형상을 초래할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근할 때, 플라즈마의 공중 커버리지가 최대로 증가하여, 기판 지지부(104)의 전체 작업 영역을 효과적으로 커버할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 설정으로부터 벗어남에 따라, 플라즈마 형상이 챔버 벽들로부터 수축될 수 있으며, 기판 지지부의 공중 커버리지가 감소될 수 있다. 제2 전자 제어기(140)는, 제2 전자 제어기(140)의 커패시턴스가 변경될 수 있음에 따라, 기판 지지부 위의 플라즈마의 공중 커버리지를 증가 및 감소시키는 유사한 효과를 가질 수 있다.
[0031] 전자 센서들(130, 138)은 폐쇄-루프에서 개개의 회로들(128, 136)을 튜닝하기 위해 사용될 수 있다. 사용되는 센서의 타입에 따라, 전류 또는 전압에 대한 세트 포인트가 각각의 센서에 설치될 수 있으며, 센서에는 세트 포인트로부터의 편차를 최소화하기 위해 각각의 개개 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어가 제공될 수 있다. 결과적으로, 플라즈마 형상은 프로세싱 동안 선택되어 동적으로 제어될 수 있다. 전술한 논의가 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기반하지만, 조정 가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하기 위해 조정 가능한 특성을 갖는 임의의 전자 컴포넌트가 사용될 수 있다는 것이 이해되어야 한다.
[0032] 이전에 논의된 바와 같이, 플라즈마-프로세싱 챔버가 본 기술에 따른 막 프로세싱의 하나 이상의 양태들에 사용될 수 있지만, 일부 실시예들에서, 실리콘 및 탄소 막들을 형성하는 것은 플라즈마-강화 프로세스를 활용하지 않을 수 있다. 플라즈마를 활용하는 것은 전구체들로부터 탄소를 추가로 방출함으로써 생성되는 막의 등각성을 제한할 수 있으며, 이는, 탄소가 다른 라디칼 종과 재결합하고 챔버로부터의 유동을 가능하게 함으로써 생성되는 막들에서의 탄소 혼입을 제한할 수 있다. 본 기술은 일부 실시예들에서, 적어도 플라즈마 발생 없이 막을 형성할 수 있다. 도 2는 본 기술의 일부 실시예들에 따른 프로세싱 방법(200)의 예시적인 동작들을 도시한다. 방법은 상기에 기재된 프로세싱 챔버(100)를 포함하는 다양한 프로세싱 챔버들뿐만 아니라, 동작들이 수행될 수 있는 비-플라즈마 챔버들을 포함하는 임의의 다른 챔버들에서 수행될 수 있다. 방법(200)은 다수의 선택적인 동작들을 포함할 수 있으며, 이는 본 기술에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수 있거나 연관되지 않을 수 있다. 예컨대, 동작들 중 다수는 더 넓은 범위의 구조적 형성을 제공하기 위해 기재되지만, 기술에 대해 중요하지 않거나, 또는 용이하게 인식되는 바와 같이 대안적인 방법론에 의해 수행될 수 있다. 방법(200)은, 막 내에 튜닝가능한 탄소의 비를 포함할 수 있는, 실리콘-및-탄소-함유 막을 개발하기 위한 다수의 동작들을 포함할 수 있는 프로세싱 방법을 포함할 수 있다. 하기에서 추가로 설명되는 바와 같이, 실리콘, 촉매 전구체, 및 탄소의 비율들뿐만 아니라 재료들이 막 내에 통합되는 방식을 변경하는 것은 다수의 구조들에 대한 디바이스 프로세싱을 가능하게 하기 위해 다수의 특성들을 제공할 수 있다.
[0033] 동작(205)에서, 방법은 기판이 하우징될 수 있는 반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체 및 탄소-함유 전구체를 제공하는 단계를 포함할 수 있다. 동작(205)과 동시에 발생할 뿐만 아니라 후속 동작(205) 전에 또는 이에 후속하여 발생할 수 있는 동작(210)에서, 붕소-함유 전구체 또는 촉매 전구체가 반도체 프로세싱 챔버의 프로세싱 구역에 제공될 수 있다. 동작(215)에서, 실리콘-함유 전구체, 촉매 전구체, 및 탄소-함유 전구체는 반도체 프로세싱 챔버의 프로세싱 구역 내에서 열적으로 반응될 수 있으며, 그 프로세싱 구역은 동작(220)에서 기판 상에 실리콘-및-탄소-함유 층을 형성할 수 있다. 일부 실시예들에서 수행되는 반응으로 인해, 반도체 프로세싱 챔버, 페데스탈, 또는 기판은 약 250℃ 이상의 온도에서 유지될 수 있고, 일부 실시예들에서 약 300℃ 이상, 약 320℃ 이상, 약 340℃ 이상, 약 360℃ 이상, 약 380℃ 이상, 약 400℃ 이상, 약 420℃ 이상, 약 440℃ 이상, 약 460℃ 이상, 약 480℃ 이상, 약 500℃ 이상, 약 520℃ 이상, 약 540℃ 이상, 약 560℃ 이상, 약 580℃ 이상, 약 600℃ 이상, 또는 그 초과인 온도에서 유지될 수 있다.
[0034] 이전에 논의된 바와 같이, 형성 동작들 중 일부 또는 전부는, 기판 프로세싱 구역이 플라즈마 부재 상태로 유지되는 동안 수행될 수 있다. 열 화학 기상 증착을 수행함으로써, 더 등각성 재료 형성뿐만 아니라, 증가된 탄소 혼입을 특징으로 하는 재료가 생성될 수 있다. 본 기술의 일부 실시예들에 따른 프로세싱 동안 사용될 수 있는 실리콘-함유 전구체들의 비-제한적인 예들은 실란, 디실란, 실리콘 사불화물, 실리콘 사염화물, 디클로로실란, 테트라에틸 오르토실리케이트뿐만 아니라, 실리콘 함유 막 형성에 사용될 수 있는 임의의 다른 실리콘-함유 전구체들을 포함할 수 있다. 많은 탄화수소 전구체들은 탄소-함유 재료들의 열 증착에 대한 난제들을 야기하는 높은 열분해 온도들을 특징으로 한다. 본 기술은 붕소 전구체 또는 다른 촉매 전구체와 탄소 전구체 사이의 촉매 반응을 가능하게 하는 전구체들을 활용하여, 더 낮은 온도들에서 수행되는 증착 동작들을 제공할 수 있다. 임의의 수의 붕소-함유 전구체들 및 탄소-함유 전구체들이 사용될 수 있지만, 일부 실시예들에서, 전구체들은 촉매 반응을 가능하게 하도록 선택될 수 있다. 예컨대, 일부 실시예들에서, 붕소-함유 전구체는 붕소-및-수소-함유 전구체, 이를테면, 붕소 및 수소를 포함하거나 또는 그로 구성될 수 있는 붕소의 수소화물들일 수 있고, 화학식 BxHy를 특징으로 할 수 있으며, 여기서, y는 임의의 수일 수 있다. 예시적인 붕소-함유 전구체들은 보란, 디보란, 테트라보란, 펜타보란, 헥사보란, 데카보란, 또는 임의의 다른 붕소-함유 전구체들을 포함할 수 있다.
[0035] 탄소-함유 전구체는 임의의 수의 탄소-함유 전구체들일 수 있거나 또는 이들을 포함할 수 있다. 예컨대, 탄소-함유 전구체는 임의의 탄화수소, 또는 탄소와 수소를 포함하거나 이로 구성된 임의의 재료일 수 있거나, 이를 포함할 수 있다. 일부 실시예들에서, 탄소 전구체와 실리콘 또는 산소 전구체 사이의 반응을 가능하게 하기 위해, 탄소-함유 전구체는 하나 이상의 탄소-탄소 이중 결합들 및/또는 하나 이상의 탄소-탄소 삼중 결합들을 특징으로 할 수 있다. 따라서, 일부 실시예들에서, 탄소-함유 전구체는 알켄 또는 알킨, 이를테면 아세틸렌, 에틸렌, 프로펜, 또는 임의의 다른 탄소-함유 재료이거나 또는 이를 포함할 수 있다. 전구체는 임의의 다른 원소 결합과 함께 임의의 양의 탄소 및 수소 결합을 포함할 수 있는 탄소-및-수소-함유 전구체들을 포함할 수 있지만, 일부 실시예들에서 탄소-함유 전구체는 탄소-대-탄소 및 탄소-대-수소 결합으로 구성될 수 있다.
[0036] 다수의 인자들이 막들 내의 실리콘, 붕소 및 탄소 농도에 영향을 미칠 수 있다. 예컨대, 일부 실시예들에서, 생성된 막은, 예컨대 오염물들을 고려할 수 있는 임의의 미량의 재료들과 함께, 실리콘, 산소, 탄소 및 수소로 제한되거나 또는 실리콘, 산소, 탄소 및 수소를 필수적 요소로 하여 구성될 수 있다. 일부 실시예들에서, 막 내의 실리콘 농도는 약 40% 이하에서 유지될 수 있으며, 이는 막 내의 증가된 압축 응력을 제한하는 것을 도울 수 있다. 통상적으로, 실리콘-함유 전구체 유량이 증가함에 따라, 실리콘-함유 막의 증착 레이트가 증가할 수 있다. 이는 종종, 재료들 사이의 더 느슨한 연관성을 특징으로 하는 더 인장력이 있는 막을 형성할 수 있다. 그러나, 응력은, 이를테면, 이용가능한 3개의 결합 부위들로 인해 증가된 인장 성질을 가질 수 있는 붕소-함유 막과 비교하여 상대 인장 성질을 가질 수 있다. 따라서, 본 기술에 따른 재료들의 경우, 실리콘 혼입 또는 유량이 증가함에 따라, 생성되는 재료는 실제로, 더 낮은 실리콘 혼입에서보다 더 압축성이 될 수 있다. 이는 생성되는 특정 구조들에 영향을 미칠 수 있다. 예컨대, 일부 실시예들에서, 본 기술은 맨드렐 구조 위의 형성 및 에칭 후에 라인들을 배가시킴으로써 스페이서 구조를 생성하는 데 활용될 수 있다. 일단 맨드렐 구조가 제거되면, 압축성 스페이서 막은 증가된 거칠기에 의해 변형되거나 이를 특징으로 할 수 있다. 그러나, 나머지 층들이 맨드렐로부터 멀어지는 응력을 특징으로 할 수 있는 경우와 같이, 막 응력이 더 인장력인 경우, 맨드렐 제거가 더 용이하게 일어날 수 있고, 개선된 스페이서 구조들 및 더 낮은 거칠기가 생성될 수 있다.
[0037] 따라서, 일부 실시예들에서, 어닐링 전 또는 후에 생성된 재료는 약 38% 이하의 실리콘 농도를 특징으로 할 수 있고, 약 36% 이하, 약 34% 이하, 약 32% 이하, 약 30% 이하, 약 28% 이하, 약 26% 이하, 약 24% 이하, 약 22% 이하, 약 20% 이하, 약 18% 이하, 약 16% 이하, 약 15% 이하, 약 14% 이하, 약 13% 이하, 약 12% 이하, 약 11% 이하, 약 10% 이하, 약 9% 이하, 약 8% 이하, 또는 그 미만에서 유지될 수 있다. 막 내의 붕소 농도는 약 20% 이하에서 유지될 수 있으며, 이는 막에 남아 있는 탄소 및 실리콘의 양을 나타낼 수 있으며, 여기서, 더 낮은 붕소 함량은 더 많은 탄소 농도가 보유될 수 있음을 나타낼 수 있다. 따라서, 일부 실시예들에서, 어닐링 전 또는 후에 생성된 재료는 약 15% 이하의 붕소 농도를 특징으로 할 수 있고, 약 12% 이하, 약 10% 이하, 약 9% 이하, 약 8% 이하, 약 7% 이하, 약 6% 이하, 약 5% 이하, 약 4% 이하, 약 3% 이하, 약 2% 이하, 약 1% 이하 또는 그 미만에서 유지될 수 있다.
[0038] 다수의 인자들이 막들 내의 탄소 및 붕소 농도에 영향을 미칠 수 있다. 탄소 농도는 약 5% 이상일 수 있고, 약 10% 이상, 약 15% 이상, 약 20% 이상, 약 25% 이상, 약 30% 이상, 약 35% 이상, 약 40% 이상, 약 45% 이상, 약 50% 이상, 약 55% 이상, 약 60% 이상, 약 65% 이상, 약 70% 이상, 약 75% 이상, 약 80% 이상, 약 85% 이상, 약 90% 이상, 또는 그 초과일 수 있다. 일부 실시예들에서, 탄소의 유량은, 임계치까지, 이를테면, 약 50% 이하의 탄소 농도를 제공할 수 있다. 예컨대, 열 반응은 실리콘-함유 전구체의 해리(dissociation)에 기반하여 진행될 수 있으며, 실리콘-함유 전구체의 라디칼 배출물들은 탄소-함유 재료들의 해리를 가능하게 할 수 있다. 그러나, 실리콘-실리콘 결합들의 형성은 실리콘-탄소 결합들의 형성과 경쟁할 수 있으며, 따라서 탄소 혼입의 양은 탄소-함유 전구체에 따라 약 50% 이하의 임계치로 제한될 수 있다. 추가적으로, 탄소-탄소 삼중 결합을 포함하는 탄소-함유 전구체들은 하나 이상의 탄소-탄소 이중 결합들만을 포함하는 탄소-함유 전구체들보다 더 쉽게 해리될 수 있다. 따라서, 하나 이상의 이중 결합들을 포함하는 탄소-함유 전구체의 유량을 증가시키는 것은 약 35% 이하의 탄소 혼입을 생성하는 것으로 제한될 수 있는 반면, 하나 이상의 삼중 결합들을 포함하는 탄소-함유 전구체의 유량을 증가시키는 것은 약 50% 이하의 임계치까지 탄소 혼입을 제공할 수 있다.
[0039] 그러나, 본 기술은, 실리콘-함유 전구체 및 탄소-함유 전구체와 함께 촉매 전구체를 활용함으로써, 생성된 막들에서 탄소 농도를 추가로 증가시킬 수 있다. 임의의 수의 촉매 전구체들이 사용될 수 있지만, 일부 실시예들에서, 촉매 전구체는 붕소-함유 전구체이거나 또는 이를 포함할 수 있다. 임의의 특정 이론 또는 반응 메커니즘에 구속되도록 의도하는 것은 아니지만, 붕소-함유 전구체를 포함하는 것은 반응 온도를 낮추는 것을 가능하게 할 수 있고, 탄소-함유 전구체들을 해리시키는 것을 추가로 도울 수 있다. 이는 증착을 위해 이용가능한 탄소 라디칼 종의 양을 증가시킬 수 있고, 이는 종래의 기술들과 비교하여 탄소 농도가 더 높게 되는 것을 가능하게 할 수 있고, 일부 실시예들에서, 최대 90% 이상의 탄소 농도를 가능하게 할 수 있다. 따라서, 일부 실시예들에서, 탄소 원자 혼입 대 실리콘 원자 혼입의 비는 약 1:1 이상일 수 있고, 약 1.5:1 이상, 약 2.0:1 이상, 약 2.5:1 이상, 약 3.0:1 이상, 약 3.5:1 이상, 약 4.0:1 이상, 약 5.0:1 이상, 약 6.0:1 이상, 약 7.0:1 이상, 약 8.0:1 이상, 약 9.0:1 이상, 약 10.0:1 이상, 또는 그 초과일 수 있다.
[0040] 추가적으로, 사용되는 탄소 전구체는 생성되는 막의 응력 특성들에 영향을 미칠 수 있다. 탄소-탄소 삼중 결합을 특징으로 하는 전구체가 증가된 탄소 혼입을 가능하게 할 수 있지만, 전구체는 또한, 생성된 막의 인장 응력을 감소시킬 수 있으며, 이는 이전에 언급된 바와 같이 특정 구조들에서의 유용성에 영향을 미칠 수 있다. 따라서, 일부 실시예들에서, 탄소-탄소 삼중 결합들 및/또는 탄소-탄소 이중 결합들을 갖는 전구체들의 임의의 조합을 포함할 수 있는 다수의 탄소 전구체들이 사용될 수 있다. 이는 증가된 막 튜닝을 허용할 수 있으며, 여기서 탄소-탄소 삼중 결합들을 갖는 전구체들은 생성되는 막의 탄소 농도를 증가시키는 것을 허용할 수 있는 반면, 탄소-탄소 이중 결합들을 갖는 전구체들은 생성되는 막의 인장 응력을 증가시키는 것을 허용할 수 있다. 따라서, 생성된 막들은 약 50 MPa 이상의 인장 막 응력을 특징으로 할 수 있고, 약 100 MPa 이상, 약 150 MPa 이상, 약 200 MPa 이상, 약 250 MPa 이상, 약 300 MPa 이상, 약 350 MPa 이상, 또는 그 초과의 인장 막 응력을 특징으로 할 수 있다.
[0041] 막 내의 수소 혼입은 하나 이상의 재료 특성들뿐만 아니라 생성된 막의 품질에 영향을 미칠 수 있다. 탄소-함유 전구체 및/또는 실리콘-함유 전구체가 수소를 포함할 수 있지만, 일부 실시예들에서, 어떠한 추가적인 수소 소스도 제공되지 않을 수 있다. 비활성 전구체들 또는 캐리어 가스들에 실리콘-함유 전구체 및 탄소-함유 전구체가 제공될 수 있지만, 일부 실시예들에서, 전구체들과 함께 어떤 다른 화학적 반응성 전구체들도 전달되지 않을 수 있다. 챔버에 제공되는 수소를 탄소-함유 전구체 및 실리콘-함유 전구체에 포함된 수소로 제한함으로써, 생성된 막 내의 수소의 원자 비율은 수소 가스가 추가적으로 제공된 경우보다 더 낮을 수 있다.
[0042] 막 거칠기는 또한 막의 조성에 의해 영향을 받을 수 있으며, 여기서 탄소-함유 전구체는 거칠기를 증가시킬 수 있다. 예컨대, 일부 실시예들에서, 더 긴 사슬 탄화수소들이 증가된 막 거칠기에 기여할 수 있다. 거칠기는 생성된 막 두께에 의해 영향을 받을 수 있고, 그리고 일부 실시예들에서, 하기에 언급되는 거칠기 특징들은 약 50 nm 이하, 약 20 nm 이하, 약 10 nm 이하, 약 5 nm 이하 또는 그 미만의 증착된 두께를 포함하는 임의의 막 두께에 기인할 수 있다. 예컨대, 증착된 막들의 제곱 평균 제곱근 거칠기(root-mean-square roughness)는 약 1.000 nm 이하일 수 있고, 약 0.750 nm 이하, 약 0.600 nm 이하, 약 0.500 nm 이하, 약 0.450 ㎚ 이하, 약 0.400 ㎚ 이하, 약 0.350 ㎚ 이하, 약 0.300 ㎚ 이하, 약 0.250 ㎚ 이하, 약 0.200 ㎚ 이하, 또는 그 미만일 수 있다.
[0043] 막 내의 붕소 농도를 제어하면서, 증가된 탄소 혼입을 특징으로 하는 막들을 생성하기 위해, 본 기술은 전구체들을 전달하여 원자 혼입을 제어하고, 실리콘과 탄소 사이의 결합을 가능하게 할 수 있다. 예컨대, 붕소 및 탄소는 다수의 프로세싱 동작들 동안 막 내에 쉽게 결합 및 형성된다. 따라서, 탄소 및 붕소 막들에서의 붕소 혼입은 일반적으로, 그 미만의 최소 유량들에서도 50% 이상을 초과할 수 있다. 그러나, 본 기술의 실시예들에서, 붕소가 막 내의 탄소 및 실리콘 혼입을 위한 촉매로서 작용할 때, 그리고 붕소는 감소된 혼입을 특징으로 하는 경우에, 붕소 농도가 최소화될 수 있다. 추가적으로, 탄소 재료들의 증가된 혼입을 보장하기 위해, 실리콘-함유 전구체 및 붕소-함유 전구체의 유량들이 낮게 유지될 수 있다. 예컨대, 일부 실시예들에서, 실리콘-함유 전구체의 유량은 약 250 sccm 이하에서 유지될 수 있고, 약 200 sccm 이하, 약 150 sccm 이하, 약 100 sccm 이하, 약 90 sccm 이하, 약 80 sccm 이하, 약 70 sccm 이하, 약 60 sccm 이하, 약 50 sccm 이하, 약 40 sccm 이하, 약 30 sccm 이하 sccm, 약 20 sccm 이하, 약 10 sccm 이하 또는 그 미만에서 유지될 수 있다. 실리콘-함유 전구체 유량을 충분히 낮게 유지함으로써, 실리콘 라디칼들이 탄소 재료 해리를 가능하게 할 수 있게 하면서, 실리콘 혼입이 제어될 수 있다.
[0044] 유사하게, 더 낮은 붕소-함유 전구체 유량을 유지하는 것은 붕소 혼입을 제어할 수 있으며, 이는 촉매 상호작용을 가능하게 할 수 있고, 낮은 유량들에서도 종래의 기술들과 유사한 높은 퍼센트로 붕소를 혼입하는 대신에, 붕소 혼입은 상기에서 논의된 바와 같은 퍼센트들로 제한될 수 있다. 따라서, 본 기술의 일부 실시예들에서, 붕소-함유 전구체의 유량은 약 50 sccm 이하으로 유지될 수 있고, 약 40 sccm 이하, 약 30 sccm 이하, 약 20 sccm 이하, 약 10 sccm 이하, 약 5 sccm 이하, 약 4 sccm 이하, 약 3 sccm 이하, 약 2 sccm 이하, 약 1 sccm 이하 또는 그 미만에서 유지될 수 있다. 탄소-함유 전구체는 더 높은 유량들로 유동될 수 있고, 이는, 충분한 탄소가 실리콘 라디칼 종과의 상호작용에 이용가능하다는 것을 보장할 수 있고, 그리고 실리콘-실리콘 결합을 감소시키면서 실리콘-탄소 결합을 증가시킬 수 있다. 따라서, 일부 실시예들에서, 탄소-함유 전구체의 유량은 약 500 sccm 이상에서 유지될 수 있고, 약 750 sccm 이상, 약 1000 sccm 이상, 약 1250 sccm 이상, 약 1500 sccm 이상, 약 1750 sccm 이상, 약 2000 sccm 이상, 약 2250 sccm 이상, 약 2500 sccm 이상, 또는 그 초과에서 유지될 수 있다.
[0045] 전구체들을 서로에 대한 특정 비율들로 제공하는 것은 또한, 이전에 기재된 특성들 및 특징들을 생성하기 위한 막 형성의 제어를 가능하게 할 수 있다. 예컨대, 일부 실시예들에서, 탄소-함유 전구체의 유량은 실리콘-함유 전구체보다 더 높게 유지될 수 있으며, 이는 막 내의 탄소 혼입을 증가시키는 것을 도울 수 있다. 따라서, 일부 실시예들에서, 탄소-함유 전구체 대 실리콘-함유 전구체의 유량비는 약 1:1 이상에서 유지될 수 있고, 약 2:1 이상, 약 4:1 이상, 약 6:1 이상, 약 8:1 이상, 약 10:1 이상, 약 12:1 이상, 약 14:1 이상, 약 16:1 이상, 약 18:1 이상, 약 20:1 이상, 약 25:1 이상, 약 30:1 이상, 약 35:1 이상, 약 40:1 이상, 약 45:1 이상, 약 50:1 이상, 또는 그 초과에서 유지될 수 있다. 추가적으로, 붕소-함유 전구체의 유량은 실리콘-함유 전구체 또는 탄소-함유 전구체 중 어느 하나보다 낮게 유지될 수 있으며, 이는 막 내에서의 혼입을 제한하면서, 촉매로서의 동작을 가능하게 할 수 있다. 일부 구체예들에서, 붕소-함유 전구체와 비교하여 다른 전구체들 중 어느 하나의 유량비는 약 10:1 이상에서 유지될 수 있고, 약 25:1 이상, 약 50:1 이상, 약 75:1 이상, 약 100:1 이상, 약 125:1 이상, 약 150:1 이상, 약 175:1 이상, 약 200:1 이상, 약 300:1 이상, 약 400:1 이상, 약 500:1 이상, 약 600:1 이상, 약 700:1 이상, 약 800:1 이상, 약 900:1 이상, 약 1000:1 이상, 또는 그 초과에서 유지될 수 있다.
[0046] 실리콘-및-탄소 함유 구조들의 개발은 임의의 수의 압력 체제(regime)들, 이를테면, 약 10 Torr 이상, 약 12 Torr 이상, 약 15 Torr 이상, 약 20 Torr 이상, 약 50 Torr 이상, 약 100 Torr 이상, 약 150 Torr 이상, 약 200 Torr 이상, 약 250 Torr 이상, 약 300 Torr 이상 또는 그 초과의 압력 체제들에서 수행될 수 있다. 충분한 막 두께가 생성된 후에, 그리고 기판이 반도체 프로세싱 챔버의 프로세싱 구역에 여전히 상주하는 동안, 챔버가 배기할 수 있게 하고 압력을 증가된 진공 조건들로 감소시킴으로써, 퍼지 동작이 수행될 수 있다. 통상적으로, 프로세싱은 모든 증착 전구체들의 전달을 중단시킨 후에 압력을 감소시키는 것을 수반할 것이다. 본 기술의 실시예들은 언급된 바와 같이 비교적 더 높은 압력들에서 수행될 수 있기 때문에, 수 Torr 미만의 압력으로 압력을 배기시키는 것은 상당한 시간이 걸릴 수 있다. 탄소가 프로세싱 구역으로부터 용이하게 배기될 수 있지만, 실리콘 플라즈마 배출물들은 프로세싱 구역에 남아있을 수 있으며, 이는 종종 프로세싱 온도들로 유지된다. 결과적으로, 이는 생성된 막 상에 실리콘-풍부 캡이 형성되게 할 수 있다. 따라서, 본 기술의 일부 실시예들에서, 방법(200)은 막 전체에 걸쳐 더 균일한 분포를 보장하기 위한 프로세스들을 포함할 수 있다.
[0047] 예컨대, 일부 실시예들에서, 일단 충분한 막 두께가 증착 또는 형성되면, 실리콘-함유 전구체의 전달은 선택적 동작(225)에서 중단될 수 있다. 이어서, 챔버 내의 압력은, 이를테면, 예컨대 배기 포어라인(exhaust foreline) 구조에서 스로틀 밸브를 개방함으로써, 선택적인 동작(230)에서 감소될 수 있다. 추가적으로, 일부 실시예들에서, 선택적인 동작(235)에서, 챔버가 펌핑 다운되거나 또는 배기되고 있는 동안, 하나 이상의 탄소-함유 전구체들의 유동이 적어도 부분적으로 유지될 수 있다. 예컨대, 탄소-함유 전구체의 유량은 완전히 유지될 수 있거나, 또는 유량의 프랙션(fraction), 이를테면 약 75% 이하, 약 50% 이하, 약 25% 이하 또는 그 미만에서 유지될 수 있다. 따라서, 나머지 실리콘 라디칼 배출물들은 탄소 재료들과 상호작용할 가능성이 더 높을 수 있고, 생성된 막의 최종 두께, 이를테면, 약 5% 이하, 약 3% 이하, 약 1% 이하, 또는 그 미만은 막 벌크와 유사한 또는 동일한 원자 구조를 특징으로 할 수 있다.
[0048] 본 기술에 의해 생성되는 실리콘-및-탄소 재료들은 다수의 구조들에서 사용될 수 있고, 예컨대, 후속 프로세싱이 수행된 후에 제거될 수 있는 마스크, 라이너, 또는 스페이서(spacer)일 수 있다. 생성된 재료들의 구성에 기반하여, 일부 실시예들에서, 막은 하부의 재료들에 대한 에칭 선택도에 영향을 미칠 수 있는 할로겐-함유 플라즈마들에 대한 필요성 없이 제거될 수 있으며, 일부 실시예들에서, 플라즈마 제거가 전혀 필요하지 않을 수 있다. 예컨대, 일부 실시예들에서, 실리콘-및-탄소 재료의 형성 및 후속하는 재료 프로세싱 후에, 선택적인 동작(240)에서, 실리콘-및-탄소 재료는 하나 이상의 에천트들에 노출될 수 있다. 일부 실시예들에서, 인-시튜 플라즈마는, 이를테면, 산소, 물, 또는 임의의 다른 산소-함유 재료를 활용하여, 챔버의 프로세싱 구역 내에서 수소-함유 또는 산소-함유 전구체로 형성될 수 있으며, 이는 하부 재료들을 유지하거나 또는 실질적으로 유지하는 동안 실리콘-및-탄소 재료들의 애싱(ashing)을 제공할 수 있다.
[0049] 추가적으로, 예컨대 비정질 탄소 막과 같은 막이 별개의 재료의 선택적 제거가 수행될 수 있는 구조에 포함될 때, 막은 적어도 부분적으로 유지될 수 있다. 예컨대, 이를테면 붕소 및 탄소로 제한된 재료와 비교하여, 막에서의 실리콘 혼입으로 인해, 산소에 대한 노출은 산소 플라즈마로부터의 추가의 제거에 저항할 수 있는 실리콘 산화물의 층을 생성할 수 있다. 따라서, 일부 실시예들에서, 실리콘-및-탄소-함유 층이 적어도 부분적으로 에칭될 수 있지만, 실리콘 산화물의 형성으로 인해 재료가 완전히 제거되지 않을 수 있다. 추가적으로, 일부 실시예들에서, 잔류 실리콘 산화물 층을 포함하는 막의 일부 또는 모든 양태들을 제거하기 위해, 습식 에칭이 수행될 수 있다. 예컨대, 산화 재료가 실리콘-및-탄소 재료에 적용될 수 있고, 이는 일부 실시예들에서, 재료들을 제거할 수 있고, 남아 있을 수 있는 실리콘 산화물을 제거하기 위해 후속적인 산 에칭 또는 건식 선택적 에칭이 수행될 수 있다. 탄소 혼입이 임계치를 초과하는 경우, 이를테면 약 30% 이상, 약 35% 이상, 약 40% 이상, 또는 그 초과인 경우, 이를테면, 수산화물 용액은 산, 이를테면 황산과 혼합될 수 있고, 기판에 적용될 수 있으며, 이는 일부 실시예들에서 실리콘-및-탄소 재료들을 적어도 부분적으로 제거할 수 있다.
[0050] 상기에서 설명된 바와 같이, 일부 실시예들에서, 열 기반 재료 형성은 더 등각성 막들을 제공할 수 있으며, 이는 반도체 프로세싱 동안 사용되는 라이너, 스페이서, 또는 다른 재료로서 동작할 수 있다. 도 3은 본 기술의 일부 실시예들에 따라 생성된 예시적인 증착을 도시한다. 예컨대, 기판(305)은 형성된 재료(310)를 가질 수 있거나, 또는 기판을 통해 형성된 다수의 피처들을 가질 수 있으며, 이는 일부 실시예들에서 라인 구조와 같은 구조를 생성할 수 있다. 본 기술의 일부 실시예들에서, 예시된 바와 같이 구조 위에 실리콘-및-탄소 막(315)이 형성될 수 있다. 본 기술이 임의의 수의 프로세싱 동작들에서 활용될 수 있기 때문에, 이러한 예가 제한적인 것으로 의도되지 않는다는 것이 이해되어야 한다. 막의 형성은 이전에 기재된 방법들 또는 동작들에 기반하여 일어날 수 있다.
[0051] 일부 실시예들에서, 피처들의 종횡비 또는 형성된 피처들 사이의 폭이 제한될 수 있다. 플라즈마-증착된 층은 트렌치 내에서 더 깊게 접근할 수 없을 수 있으며, 핀치 오프(pinch off)가 피처의 최상부에서 발생할 수 있다. 그러나, 본 기술에 의해 생성된 실리콘-및-탄소 막들은 예시된 바와 같이 구조를 완전히 관통하는 커버리지를 특징으로 할 수 있다. 예컨대, 구조의 최상부에 더 가까운 측벽들을 따르는 막의 두께와 구조의 최하부에 더 가까운 측벽들을 따르는 막의 두께는 실질적으로 동일할 수 있으며, 여기서, 생성된 막은 실질적으로 등각성이다. 따라서, 일부 실시예들에서, 증착되는 막은, 피처의 최상부에 걸친 구역을 포함하는 임의의 2개의 구역들 사이에, 측벽을 따라, 그리고/또는 피처들 사이의 베이스에 뿐만 아니라 약 80% 이상의, 형성된 막을 따르는 임의의 위치에 형성된 두께의 등각성 또는 유사성을 특징으로 할 수 있다. 일부 실시예들에서, 등각성은 약 85% 이상, 약 90% 이상, 약 92% 이상, 약 94% 이상, 약 96% 이상, 약 98% 이상 또는 그 초과일 수 있다. 따라서, 본 기술은, 종래에 개발된 막들과 비교하여, 제어된 응력 및 증가된 탄소 혼입을 특징으로 하는 실리콘-및-탄소 함유 막들을 생성할 수 있다.
[0052] 이전의 설명에서, 설명의 목적들을 위해, 본 기술의 다양한 실시예들의 이해를 제공하기 위해서 많은 세부사항들이 제시되었다. 그러나, 특정 실시예들이 이들 세부사항들 중 일부 없이 또는 추가적인 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0053] 여러 실시예들을 개시하였지만, 실시예들의 사상을 벗어나지 않으면서 다양한 수정들, 대안적인 구성들 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 회피하기 위해서, 다수의 잘 알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 따라서, 위의 설명은 기술의 범위를 제한하는 것으로 간주되지 않아야 한다.
[0054] 값들의 범위가 주어진 경우, 그러한 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 각각의 소범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그러한 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0055] 본원에서 그리고 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들은, 문맥이 명확하게 달리 지시하지 않는 한, 복수의 언급들을 포함한다. 따라서, 예컨대, "전구체"에 대한 언급은 복수의 그러한 전구체들을 포함하고, "층"에 대한 언급은 당업자들에게 알려진 하나 이상의 층들 및 이들의 등가물들에 대한 언급을 포함하는 식이다.
[0056] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise)", "포함하는(comprising)", "함유한다(contain)", "함유하는(containing)", "포함한다(include)", 그리고 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체 및 탄소-함유 전구체를 제공하는 단계 ― 상기 탄소-함유 전구체는 탄소-탄소 이중 결합 또는 탄소-탄소 삼중 결합을 특징으로 하며, 기판은 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역 내에 배치됨 ―;
    상기 반도체 프로세싱 챔버의 상기 프로세싱 구역에 붕소-함유 전구체를 제공하는 단계;
    약 250℃ 초과의 온도에서 상기 실리콘-함유 전구체, 상기 탄소-함유 전구체, 및 상기 붕소-함유 전구체를 열적으로 반응시키는 단계; 및
    상기 기판 상에 실리콘-및-탄소-함유 층을 형성하는 단계를 포함하는, 반도체 프로세싱 방법.
  2. 제1항에 있어서, 상기 기판 상에 상기 실리콘-및-탄소-함유 층을 형성하는 동안, 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역이 플라즈마 부재(plasma-free) 상태로 유지되는, 반도체 프로세싱 방법.
  3. 제1항에 있어서, 상기 막 내의 붕소 농도가 약 20 원자% 이하에서 유지되는, 반도체 프로세싱 방법.
  4. 제1항에 있어서, 상기 기판이 하나 이상의 피처들을 특징으로 하며, 상기 실리콘-및-탄소-함유 층이 약 90% 이상의 등각성(conformality)으로 상기 하나 이상의 피처들 주위에 형성되는, 반도체 프로세싱 방법.
  5. 제1항에 있어서, 상기 실리콘-함유 전구체, 상기 탄소-함유 전구체, 및 상기 붕소-함유 전구체를 열적으로 반응시키는 단계가 약 400℃ 이상의 온도에서 수행되는, 반도체 프로세싱 방법.
  6. 제1항에 있어서, 상기 실리콘-및-탄소-함유 층이 약 30 원자% 이상의 탄소 농도를 특징으로 하며, 상기 실리콘-및-탄소-함유 층이 약 50 원자% 이하의 실리콘 농도를 특징으로 하는, 반도체 프로세싱 방법.
  7. 제6항에 있어서, 탄소 혼입 대 실리콘 혼입의 비가 약 3:1 이상에서 유지되는, 반도체 프로세싱 방법.
  8. 제1항에 있어서,
    상기 실리콘-함유 전구체의 전달을 중단시키는 단계; 및
    상기 반도체 프로세싱 챔버 내의 압력을 감소시키는 단계를 더 포함하는, 반도체 프로세싱 방법.
  9. 제8항에 있어서,
    상기 반도체 프로세싱 챔버 내의 압력을 감소시키는 동안 상기 탄소-함유 전구체의 전달을 유지하는 단계를 더 포함하는, 반도체 프로세싱 방법.
  10. 제1항에 있어서, 상기 탄소-함유 전구체가 약 10:1 이상의 상기 실리콘-함유 전구체에 대한 유량비로 제공되는, 반도체 프로세싱 방법.
  11. 제1항에 있어서,
    산소-함유 플라즈마에 상기 실리콘-및-탄소-함유 층을 노출시키는 단계; 및
    상기 실리콘-및-탄소-함유 층을 적어도 부분적으로 에칭하는 단계를 더 포함하는, 반도체 프로세싱 방법.
  12. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체 및 탄소-함유 전구체를 제공하는 단계 ― 상기 탄소-함유 전구체는 약 10:1 이상의 실리콘-함유 전구체에 대한 유량비로 제공되며, 기판은 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역 내에 배치됨 ―;
    상기 반도체 프로세싱 챔버의 상기 프로세싱 구역에 붕소-함유 전구체를 제공하는 단계;
    약 400℃ 이상의 온도에서 상기 실리콘-함유 전구체, 상기 탄소-함유 전구체, 및 상기 붕소-함유 전구체를 열적으로 반응시키는 단계; 및
    상기 기판 상에 실리콘-및-탄소-함유 층을 형성하는 단계를 포함하는, 반도체 프로세싱 방법.
  13. 제12항에 있어서, 상기 반도체 프로세싱 방법 동안, 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역이 플라즈마 부재 상태로 유지되는, 반도체 프로세싱 방법.
  14. 제12항에 있어서, 상기 실리콘-및-탄소-함유 층을 형성하는 동안, 상기 반도체 프로세싱 챔버 내의 압력이 약 12 Torr 이상에서 유지되는, 반도체 프로세싱 방법.
  15. 제12항에 있어서, 상기 실리콘-및-탄소-함유 층이 약 0.5 nm 이하의 평균 거칠기를 특징으로 하며, 상기 실리콘-및-탄소-함유 층이 포지티브 응력(positive stress)을 특징으로 하는, 반도체 프로세싱 방법.
  16. 제12항에 있어서, 상기 실리콘-및-탄소-함유 층이 약 50 원자% 이상의 탄소 농도를 특징으로 하며, 상기 실리콘-및-탄소-함유 층이 약 20 원자% 이하의 실리콘 농도를 특징으로 하며, 상기 실리콘-및-탄소-함유 층이 약 10 원자% 이하의 붕소 농도를 특징으로 하는, 반도체 프로세싱 방법.
  17. 제12항에 있어서,
    상기 실리콘-함유 전구체의 전달을 중단시키는 단계;
    상기 반도체 프로세싱 챔버 내의 압력을 감소시키는 단계; 및
    상기 반도체 프로세싱 챔버 내의 압력을 감소시키는 동안 상기 탄소-함유 전구체의 전달을 유지하는 단계를 더 포함하는, 반도체 프로세싱 방법.
  18. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체, 제1 탄소-함유 전구체, 및 제2 탄소-함유 전구체를 제공하는 단계 ― 기판은 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역 내에 배치됨 ―;
    상기 반도체 프로세싱 챔버의 상기 프로세싱 구역에 촉매 전구체를 제공하는 단계;
    약 300℃ 이상의 온도에서 상기 실리콘-함유 전구체, 상기 제1 탄소-함유 전구체, 상기 제2 탄소-함유 전구체, 및 상기 촉매 전구체를 열적으로 반응시키는 단계; 및
    상기 기판 상에 실리콘-및-탄소-함유 층을 형성하는 단계를 포함하는, 반도체 프로세싱 방법.
  19. 제18항에 있어서, 상기 기판 상에 상기 실리콘-및-탄소-함유 층을 형성하는 동안, 상기 반도체 프로세싱 챔버의 상기 프로세싱 구역이 플라즈마 부재 상태로 유지되는, 반도체 프로세싱 방법.
  20. 제18항에 있어서,
    상기 실리콘-함유 전구체의 전달을 중단시키는 단계;
    상기 반도체 프로세싱 챔버 내의 압력을 감소시키는 단계; 및
    상기 반도체 프로세싱 챔버 내의 압력을 감소시키는 동안 상기 탄소-함유 전구체의 전달을 유지하는 단계를 더 포함하는, 반도체 프로세싱 방법.
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