KR20230158142A - 표시 장치와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 표시 장치와 그의 구동 방법에 관한 것이다. 일 실시예에 따른 표시 장치는 제1 방향으로 연장하는 스캔 라인, 상기 제1 방향으로 연장하며, 상기 스캔 라인과 떨어져 배치되는 감지 스캔 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 데이터 라인, 상기 제2 방향으로 연장하며, 상기 데이터 라인과 떨어져 배치되는 감지 라인, 상기 제2 방향으로 연장하며, 상기 데이터 라인 및 상기 감지 라인과 떨어져 배치되는 감지 인에이블 신호 라인, 및 상기 스캔 라인, 상기 감지 스캔 라인, 상기 데이터 라인, 상기 감지 라인, 및 감지 인에이블 신호 라인에 연결되는 서브 화소를 구비한다. 상기 서브 화소는 제1 노드와 제2 노드 사이에 배치되는 복수의 발광 소자들, 게이트 전극의 전압에 따라 상기 제1 노드에 구동 전류를 공급하는 제1 트랜지스터, 및 상기 감지 인에이블 신호 라인의 감지 인에이블 신호에 따라 상기 제1 노드와 상기 제2 노드의 연결을 제어하는 제2 트랜지스터를 포함한다.

Description

표시 장치와 그의 구동 방법{DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 표시 장치와 그의 구동 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 또는 발광 소자로서 LED(Light Emitting Diode)와 같은 무기 발광 다이오드 소자를 포함하는 무기 발광 표시 장치를 포함할 수 있다.
발광 표시 장치는 구동 트랜지스터의 소스 전극의 전압을 감지함으로써, 화소들 사이의 구동 트랜지스터의 문턱 전압의 편차를 보상한다. 하지만, 화소들 각각의 발광 소자들의 정렬 정확도가 낮은 경우, 역방향으로 배치된 발광 소자들이 존재할 수 있다. 역방향으로 배치된 발광 소자들로 인한 누설 전류로 인해 감지 라인을 통해 감지되는 감지 전압에 오차가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 역방향으로 배치된 발광 소자들로 인한 누설 전류로 인해 감지 라인의 감지 전압에 오차가 발생하는 것을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제는 역방향으로 배치된 발광 소자들로 인한 누설 전류로 인해 감지 라인의 감지 전압에 오차가 발생하는 것을 방지할 수 있는 표시 장치의 구동 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장하는 스캔 라인, 상기 제1 방향으로 연장하며, 상기 스캔 라인과 떨어져 배치되는 감지 스캔 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 데이터 라인, 상기 제2 방향으로 연장하며, 상기 데이터 라인과 떨어져 배치되는 감지 라인, 상기 제2 방향으로 연장하며, 상기 데이터 라인 및 상기 감지 라인과 떨어져 배치되는 감지 인에이블 신호 라인, 및 상기 스캔 라인, 상기 감지 스캔 라인, 상기 데이터 라인, 상기 감지 라인, 및 감지 인에이블 신호 라인에 연결되는 서브 화소를 구비한다. 상기 서브 화소는 제1 노드와 제2 노드 사이에 배치되는 복수의 발광 소자들, 게이트 전극의 전압에 따라 상기 제1 노드에 구동 전류를 공급하는 제1 트랜지스터, 및 상기 감지 인에이블 신호 라인의 감지 인에이블 신호에 따라 상기 제1 노드와 상기 제2 노드의 연결을 제어하는 제2 트랜지스터를 포함한다.
상기 복수의 발광 소자들은 상기 제1 노드에 연결되는 제1 전극과 상기 제2 노드에 연결되는 제2 전극을 포함하는 제1 발광 소자, 및 상기 제2 노드에 연결되는 제1 전극과 상기 제1 노드에 연결되는 제2 전극을 포함하는 제2 발광 소자를 포함할 수 있다.
상기 복수의 발광 소자들은 상기 제1 노드에 연결되는 제1 전극과 제3 노드에 연결되는 제2 전극을 포함하는 제1 발광 소자, 상기 제3 노드에 연결되는 제1 전극과 상기 제1 노드에 연결되는 제2 전극을 포함하는 제2 발광 소자, 상기 제3 노드에 연결되는 제1 전극과 제2 노드에 연결되는 제2 전극을 포함하는 제3 발광 소자, 및 상기 제2 노드에 연결되는 제1 전극과 상기 제3 노드에 연결되는 제2 전극을 포함하는 제4 발광 소자를 포함할 수 있다.
제1 스위치 제어 신호에 따라 제1 전원 전압과 상기 제2 노드의 연결을 제어하는 제1 스위치를 더 구비할 수 있다.
상기 제1 스위치 제어 신호는 상기 감지 인에이블 신호의 반전 신호일 수 있다.
제2 스위치 제어 신호에 따라 감지 전원 전압과 상기 제2 노드의 연결을 제어하는 제2 스위치를 더 구비할 수 있다.
상기 제2 스위치 제어 신호는 상기 감지 인에이블 신호와 동일할 수 있다.
상기 서브 화소는 상기 스캔 라인의 스캔 신호에 따라 상기 데이터 라인의 데이터 전압을 상기 제1 트랜지스터의 상기 게이트 전극에 공급하는 제3 트랜지스터, 상기 감지 스캔 라인의 감지 스캔 신호에 따라 상기 감지 라인의 초기화 전압을 상기 제1 노드에 공급하는 제4 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극과 상기 제1 노드 사이에 배치되는 커패시터를 더 포함할 수 있다.
표시 모드에서 1 프레임 기간은 제1 기간과 제2 기간을 포함하고, 상기 스캔 신호와 상기 감지 스캔 신호는 상기 제1 기간 동안 제1 레벨 전압으로 발생하고, 상기 제2 기간 동안 제2 레벨 전압으로 발생하며, 상기 감지 인에이블 신호와 상기 제2 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제2 레벨 전압으로 발생하고, 상기 제1 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제1 레벨 전압으로 발생할 수 있다.
감지 모드는 제1 기간, 제2 기간, 및 제3 기간을 포함하고, 상기 스캔 신호와 상기 감지 스캔 신호는 상기 제2 기간 동안 제1 레벨 전압으로 발생하고, 상기 제1 기간과 상기 제3 기간 동안 제2 레벨 전압으로 발생하며, 상기 감지 인에이블 신호와 상기 제2 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제1 레벨 전압으로 발생하고, 상기 제1 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제2 레벨 전압으로 발생할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 감지 인에이블 신호 라인과 상기 감지 인에이블 신호 라인에 연결되는 서브 화소를 포함하는 표시 패널, 및 상기 표시 패널에 연결되는 회로 보드를 구비한다. 상기 서브 화소는 제1 노드와 제2 노드 사이에 배치되는 복수의 발광 소자들, 게이트 전극의 전압에 따라 상기 제1 노드에 구동 전류를 공급하는 제1 트랜지스터, 및 상기 감지 인에이블 신호 라인의 감지 인에이블 신호에 따라 상기 제1 노드와 상기 제2 노드의 연결을 제어하는 제2 트랜지스터를 포함한다. 상기 회로 보드는 제1 스위치 제어 신호에 따라 제1 전원 전압과 상기 제2 노드의 연결을 제어하는 제1 스위치를 포함한다.
상기 제1 스위치 제어 신호는 상기 감지 인에이블 신호의 반전 신호일 수 있다.
상기 회로 보드는 제2 스위치 제어 신호에 따라 감지 전원 전압과 상기 제2 노드의 연결을 제어하는 제2 스위치를 더 구비할 수 있다.
상기 제2 스위치 제어 신호는 상기 감지 인에이블 신호와 동일할 수 있다.
상기 서브 화소는 상기 스캔 라인의 스캔 신호에 따라 상기 데이터 라인의 데이터 전압을 상기 제1 트랜지스터의 상기 게이트 전극에 공급하는 제3 트랜지스터, 상기 감지 스캔 라인의 감지 스캔 신호에 따라 상기 감지 라인의 초기화 전압을 상기 제1 노드에 공급하는 제4 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극과 상기 제1 노드 사이에 배치되는 커패시터를 더 포함할 수 있다.
표시 모드에서 1 프레임 기간은 제1 기간과 제2 기간을 포함하고, 상기 스캔 신호와 상기 감지 스캔 신호는 상기 제1 기간 동안 제1 레벨 전압으로 발생하고, 상기 제2 기간 동안 제2 레벨 전압으로 발생하며, 상기 감지 인에이블 신호와 상기 제2 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제2 레벨 전압으로 발생하고, 상기 제1 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제1 레벨 전압으로 발생할 수 있다.
감지 모드는 제1 기간, 제2 기간, 및 제3 기간을 포함하고, 상기 스캔 신호와 상기 감지 스캔 신호는 상기 제2 기간 동안 제1 레벨 전압으로 발생하고, 상기 제1 기간과 상기 제3 기간 동안 제2 레벨 전압으로 발생하며, 상기 감지 인에이블 신호와 상기 제2 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제1 레벨 전압으로 발생하고, 상기 제1 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제2 레벨 전압으로 발생할 수 있다.
스캔 라인, 감지 스캔 라인, 데이터 라인, 감지 라인, 및 감지 인에이블 신호 라인에 연결되며, 제1 노드와 제2 노드 사이에 배치되는 복수의 발광 소자들, 및 게이트 전극의 전압에 따라 상기 제1 노드에 구동 전류를 공급하는 제1 트랜지스터를 포함하는 서브 화소를 구비하는 표시 장치의 구동 방법에 있어서, 상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 구동 방법은 감지 모드에서 상기 제1 노드와 제2 노드를 연결하는 단계, 및 상기 감지 모드에서 상기 제1 트랜지스터의 게이트 전극에 상기 데이터 라인의 기준 전압을 인가하고, 상기 기준 전압에 따라 상기 제1 트랜지스터의 구동 전류를 상기 감지 라인으로 공급하는 단계를 포함한다.
상기 감지 모드에서 상기 제1 노드에 감지 전원 전압을 인가하는 단계를 더 포함할 수 있다.
상기 복수의 발광 소자들은 상기 제1 노드에 연결되는 제1 전극과 상기 제2 노드에 연결되는 제2 전극을 포함하는 제1 발광 소자, 및 상기 제2 노드에 연결되는 제1 전극과 상기 제1 노드에 연결되는 제2 전극을 포함하는 제2 발광 소자를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그의 구동 방법에 의하면, 제1 노드와 제2 노드를 연결하는 제2 트랜지스터를 이용하여 감지 모드에서 제1 노드와 제2 노드가 실질적으로 동일한 전위를 가지므로, 구동 트랜지스터인 제1 트랜지스터의 구동 전류가 발광 소자들을 통해 제2 노드로 누설되지 않을 수 있다. 또한, 제1 트랜지스터의 구동 전류는 제2 트랜지스터를 통해 제2 노드로 흐를 수 있지만, 제2 트랜지스터를 통해 제2 노드로 흐르는 제1 트랜지스터의 구동 전류는 예측될 수 있다. 따라서, 역방향으로 배치된 발광 소자들로 인한 누설 전류로 인해 감지 라인의 감지 전압에 오차가 발생하는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 3과 도 4는 일 실시예에 따른 서브 화소를 보여주는 회로도들이다.
도 5는 감지 모드에서 서브 화소에 연결된 감지 라인의 감지 전압을 보여주는 파형도이다.
도 6은 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 7은 표시 모드에서 서브 화소에 인가되는 스캔 신호, 감지 신호, 감지 인에이블 신호, 제1 스위칭 제어 신호, 및 제2 스위치 제어 신호를 보여주는 파형도이다.
도 8은 감지 모드에서 서브 화소에 인가되는 스캔 신호, 감지 신호, 감지 인에이블 신호, 제1 스위칭 제어 신호, 제2 스위치 제어 신호, 및 감지 전압을 보여주는 파형도이다.
도 9와 도 10은 감지 모드에서 제1 기간과 제2 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 11은 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 12는 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 13은 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 14는 일 실시예에 따른 서브 화소를 보여주는 레이아웃 도이다.
도 15는 도 14의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 16은 일 실시예에 따른 발광 소자를 보여주는 예시 도면이다.
도 17은 일 실시예에 따른 서브 화소를 보여주는 레이아웃 도이다.
도 18은 도 17의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100), 스캔 구동부(110), 데이터 구동부(120), 연성 필름(122)들, 소스 회로 보드(140), 제1 연성 케이블(150), 제어 회로 보드(160), 타이밍 제어부(170), 메모리(180), 및 전압 공급부(190)를 포함한다.
표시 패널(100)은 표시 패널(100)은 표시 영역(AA)과 표시 영역(AA)의 주변에 마련된 비표시 영역(NDA)을 포함한다. 표시 영역(AA)은 서브 화소(SP)들이 형성되어 화상을 표시하는 영역이다.
표시 패널(100)은 데이터 라인(DL)들, 감지 라인(SEL)들, 감지 인에이블 라인(SENL)들, 스캔 라인(SL)들, 감지 스캔 라인(SSL)들, 및 서브 화소(SP)들을 포함한다. 스캔 라인(SL)들과 감지 스캔 라인(SSL)들은 제1 방향(DR1)으로 연장할 수 있다. 스캔 라인(SL)들과 감지 스캔 라인(SSL)들은 제2 방향(DR2)으로 배치될 수 있다. 데이터 라인(DL)들, 감지 라인(SEL)들, 및 감지 인에이블 라인(SENL)들은 제2 방향(DR2)으로 연장할 수 있다. 데이터 라인(DL)들, 감지 라인(SEL)들, 및 감지 인에이블 라인(SENL)들은 제1 방향(DR1)으로 배치될 수 있다.
서브 화소(SP)들 각각은 데이터 라인(DL)들 중 어느 하나, 감지 라인(SEL)들 중 어느 하나, 스캔 라인(SL)들 중 어느 하나, 감지 스캔 라인(SSL)들 중 어느 하나, 및 감지 인에이블 라인(SENL)들 중 어느 하나에 연결될 수 있다. 서브 소(SP)들 각각은 도 6과 같이 복수의 발광 소자(light emitting element)들과 복수의 발광 소자들에 구동 전류를 공급하기 위한 복수의 트랜지스터들(T1, T2, T3, T4)을 포함할 수 있다. 서브 화소(SP)들에 대한 자세한 설명은 도 6을 결부하여 후술한다.
스캔 구동부(110)와 데이터 구동부(120)는 표시 패널 구동부로 칭해질 수 있다.
스캔 구동부(110)는 스캔 신호 출력부(111)와 감지 스캔 신호 출력부(112)를 포함한다. 스캔 신호 출력부(111)는 스캔 라인(SL)들에 연결되어 스캔 신호들을 인가한다. 스캔 신호 출력부(111)는 타이밍 제어부(170)로부터 입력되는 스캔 타이밍 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 스캔 라인(SL)들에 인가한다.
감지 스캔 신호 출력부(112)는 감지 스캔 라인(SSL)들에 연결되어 센싱신호들을 인가한다. 감지 스캔 신호 출력부(112)는 타이밍 제어부(170)로부터 입력되는 스캔 타이밍 제어 신호(SCS)에 따라 감지 스캔 신호들을 생성하여 감지 스캔 라인(SSL)들에 인가한다.
스캔 신호 출력부(111)와 감지 스캔 신호 출력부(112)는 복수의 트랜지스터들을 포함할 수 있다. 이 경우, 스캔 신호 출력부(111)와 감지 스캔 신호 출력부(112)는 표시 패널(100)의 비표시 영역(NDA)에 배치될 수 있다.
데이터 구동부(120)는 도 2와 같이 적어도 하나의 소스 구동 회로 (121)들을 포함할 수 있다. 소스 구동 회로(121)들 각각은 집적 회로(integrated circuit)일 수 있다. 도 2에서는 데이터 구동부(120)가 8 개의 소스 구동 회로(121)들을 포함하는 것을 예시하였으나, 소스 구동 회로(121)의 개수는 이에 한정되지 않는다.
각 소스 구동 회로(121)는 각 연성 필름(122) 상에 실장될 수 있다. 각 연성 필름(122)은 테이프 캐리어 패키지(tape carrier package) 또는 칩온 필름(chip on film)일 수 있다. 각 연성 필름(122)은 휘어지거나 구부러질 수 있다. 각 연성 필름(122)은 표시 패널(100)과 소스 회로 보드(140)에 부착될 수 있다. 각 연성 필름(122)은 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 패널(100)의 일면 상에 부착될 수 있으며, 이로 인해 각 소스 구동 회로(121)는 데이터 라인(DL)들에 연결될 수 있다.
데이터 구동부(120)는 데이터 라인들에 연결되어 데이터 전압들을 공급한다. 데이터 구동부(120)는 타이밍 제어부(170)로부터 디지털 데이터와 데이터 타이밍 제어신호(DCS)를 입력받는다. 디지털 데이터는 보상 비디오 데이터(CDATA) 또는 감지용 디지털 데이터(SDATA)일 수 있다.
데이터 구동부(120)는 표시 모드에서 보상 비디오 데이터(CDATA)를 입력받고, 데이터 타이밍 제어신호(DCS)에 따라 보상 비디오 데이터(CDATA)를 데이터 전압들로 변환하여 데이터 라인들에 공급한다. 표시 모드는 서브 화소(SP)들이 발광하여 화상을 표시하는 모드이다.
데이터 구동부(120)는 감지 모드에서 감지용 디지털 데이터(SDATA)를 입력받고, 데이터 타이밍 제어신호(DCS)에 따라 감지용 디지털 데이터(SDATA)를 데이터 전압으로 변환하여 데이터 라인들에 공급한다. 감지 모드는 서브 화소(SP)들 각각의 구동 트랜지스터에 해당하는 제1 트랜지스터의 문턱전압(threshold voltage)을 보상하기 위해 제1 트랜지스터의 제1 전극의 전압을 감지하는 모드이다.
또한, 데이터 구동부(120)는 감지 라인(SEL)들과 감지 인에이블 라인(SENL)들에 연결될 수 있다. 데이터 구동부(120)는 표시 모드에서 감지 라인(SEL)들에 초기화 전압을 공급할 수 있다. 데이터 구동부(120)는 감지 모드에서 감지 라인(SEL)들로부터 감지 전압들을 감지할 수 있다. 데이터 구동부(120)는 감지 모드에서 감지 라인(SEL)들의 감지 전압들을 감지 데이터(SD)로 변환하여 타이밍 제어부(170)로 공급할 수 있다.
데이터 구동부(120)는 표시 모드와 감지 모드에서 감지 인에이블 라인(SENL)들 각각에 감지 인에이블 신호를 인가할 있다. 감지 인에이블 신호는 감지 인에이블 라인(SENL)들에 공통적으로 인가되는 신호일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
소스 회로 보드(140)는 제1 연성 케이블(150)들에 연결되기 위한 제1 커넥터(151)들을 포함할 수 있다. 소스 회로 보드(140)는 제1 커넥터(151)들을 통해 제1 연성 케이블(150)들에 연결될 수 있다. 소스 회로 보드(50)는 연성 인쇄회로 보드(flexible printed circuit board) 또는 인쇄회로 보드(printed circuit board)일 수 있다.
제어 회로 보드(160)는 제1 연성 케이블(150)들에 연결되기 위한 제2 커넥터(152)들을 포함할 수 있다. 제어 회로 보드(160)는 제2 커넥터(152)들을 통해 제1 연성 케이블(150)들에 연결될 수 있다.
도 1에서는 소스 회로 보드(140)와 제어 회로 보드(160)가 복수의 제1 커넥터(151)들과 복수의 제2 커넥터(152)들을 통해 복수의 제1 연성 케이블(150)들에 연결된 것을 예시하였으나, 이에 한정되지 않는다. 즉, 소스 회로 보드(140)와 제어 회로 보드(160) 각각은 하나의 제1 커넥터(151)와 하나의 제2 커넥터(152)를 통해 하나의 제1 연성 케이블(150)에 연결될 수 있다.
타이밍 제어부(170)는 시스템 온 칩으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직 동기 신호(vertical sync signal), 수평 동기 신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 도트 클럭(dot clock)과 같은 클럭 신호 등을 포함할 수 있다.
타이밍 제어부(170)는 데이터 구동부(120)의 소스 구동 회로(121)들, 스캔 구동부(110)의 스캔 신호 출력부(111)와 감지 스캔 신호 출력부(112)의 동작 타이밍을 제어하기 위한 제어 신호들을 생성한다. 즉, 제어 신호들은 소스 구동 회로(121)들의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DCS), 스캔 신호 출력부(111)와 감지 스캔 신호 출력부(112)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호(SCS)를 포함할 수 있다.
타이밍 제어부(170)는 표시 장치(10)를 표시 모드와 감지 모드 중 어느 하나로 제어할 수 있다. 표시 모드는 서브 화소(SP)들에 보상 비디오 데이터(CDATA)에 따른 데이터 전압들을 공급함으로써 서브 화소(SP)들을 발광하여 화상을 표시하는 모드이다. 감지 모드는 서브 화소(SP)들에 감지용 디지털 데이터(SDATA)에 따른 데이터 전압을 공급하고, 감지 라인(SEL)들을 통해 서브 화소(SP)들의 소정의 전압들을 센싱하는 모드이다. 구체적으로, 감지 모드는 서브 화소(SP)들 각각의 제1 트랜지스터(T1)의 문턱전압을 보상하기 위해 감지용 디지털 데이터(SDATA)에 따라 제1 트랜지스터(T1)의 제1 전극의 전압을 감지하는 모드이다.
타이밍 제어부(170)는 표시 모드에서 메모리(180)에 저장된 보상 데이터(CD)를 이용하여 디지털 비디오 데이터(DATA)를 보상 비디오 데이터(CDATA)로 변환한다. 타이밍 제어부(170)는 표시 모드에서 보상 비디오 데이터(CVDATA)와 데이터 타이밍 제어신호(DCS)를 데이터 구동부(120)로 출력하고, 스캔 타이밍 제어 신호(SCS)를 스캔 구동부(110)로 출력한다.
타이밍 제어부(170)는 감지 모드에서 메모리(180)에 저장된 감지용 디지털 데이터(SDATA)와 데이터 타이밍 제어신호(DCS)를 데이터 구동부(120)로 출력하고, 스캔 타이밍 제어 신호(SCS)를 스캔 구동부(110)로 출력한다. 타이밍 제어부(170)는 감지 모드에서 데이터 구동부(120)로부터 감지 데이터(SD)를 입력 받으며, 감지 데이터(SD)에 따라 새로운 보상 데이터(CD)를 생성하여 메모리(180)에 저장한다. 즉, 타이밍 제어부(170)는 감지 모드에서 감지되는 감지 데이터(SD)를 반영하여 메모리(180)에 저장된 보상 데이터(CD)를 업데이트 한다. 감지 데이터(SD)는 감지 모드에서 감지 라인(SEL)들을 통해 감지되는 서브 화소(SP)들 각각의 제1 트랜지스터의 제1 전극의 전압을 디지털 데이터로 변환한 데이터이다.
메모리(180)는 감지용 디지털 데이터(SDATA)와 보상 데이터(CD)를 저장한다. 타이밍 제어부(170)는 메모리(180)로부터 감지용 디지털 데이터(SDATA)와 보상 데이터(CD)를 읽고(read), 감지 데이터(SD)를 연산하여 산출된 새로운 보상 데이터(CD)를 메모리(180)에 쓰기(write)할 수 있다. 메모리(180)는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DDR 메모리이고, 비휘발성 메모리는 NAND 플래쉬 메모리일 수 있다.
전원 공급부(190)는 외부로부터 인각되는 메인 전원으로부터 초기화 전압, 저전위 전압에 해당하는 제1 전원 전압(VSS), 및 고전위 전압에 해당하는 제2 전원 전압(VDD)을 생성할 수 있다. 전원 공급부(190)는 구동 전압들을 소스 드라이브 IC들(121A), 스캔 신호 출력부(111), 감지 스캔 신호 출력부(112), 타이밍 제어부(170), 및 메모리(180)에 공급할 수 있다.
타이밍 제어부(170), 메모리(180), 및 전압 공급부(190)는 제어 회로 보드(160) 상에 실장될 수 있다. 이 경우, 타이밍 제어부(170)와 전압 공급부(190)는 집적회로와 같이 칩 형태로 형성될 수 있다. 제어 회로 보드(160)는 연성 인쇄 회로 보드 또는 인쇄 회로 보드일 수 있다.
도 3과 도 4는 일 실시예에 따른 서브 화소를 보여주는 회로도들이다. 도 5는 감지 모드에서 서브 화소의 감지 배선의 감지 전압을 보여주는 파형도이다.
도 3과 도 4를 참조하면, 일 실시예에 따른 서브 화소(SP)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 커패시터(Cst), 및 복수의 발광 소자들(LE1, LE2, LE3, LE4)을 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극의 전압에 따라 제2 전원 라인(VDL)으로부터 제1 노드(N1)로 흐르는 구동 전류를 제어하는 구동 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 스캔 라인(SL)의 스캔 신호에 따라 데이터 라인(DL)의 데이터 전압을 게이트 전극에 공급한다. 제3 트랜지스터(T3)는 감지 스캔 라인(SSL)의 감지 스캔 신호에 따라 감지 라인(SEL)과 제1 노드(N1)의 연결을 제어한다. 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 제1 노드(N1) 사이에 배치된다.
복수의 발광 소자들(LE1, LE2, LE3, LE4)은 제1 노드(N1)와 제2 노드(N2) 사이에 배치될 수 있다. 복수의 발광 소자들(LE1, LE2, LE3, LE4)은 제1 발광 소자(LE1)들과 제2 발광 소자(LE2)들을 포함하는 제1 발광 소자 그룹(EG1)과 제3 발광 소자(LE3)들과 제4 발광 소자(LE4)들을 포함하는 제2 발광 소자 그룹(EG2)을 포함한다. 제1 발광 소자(LE1)들 각각은 제1 노드(N1)에 연결되는 제1 전극과 제3 노드(N3)에 연결되는 제2 전극을 포함한다. 제2 발광 소자(LE2)들 각각은 제3 노드(N3)에 연결되는 제1 전극과 제1 노드(N1)에 연결되는 제2 전극을 포함한다. 제3 발광 소자(LE3)들 각각은 제3 노드(N3)에 연결되는 제1 전극과 제2 노드(N2)에 연결되는 제2 전극을 포함한다. 제4 발광 소자(LE4)들 각각은 제2 노드(N2)에 연결되는 제1 전극과 제3 노드(N3)에 연결되는 제2 전극을 포함한다. 복수의 발광 소자들(LE1, LE2, LE3, LE4) 각각의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 제2 노드(N2)는 제1 전원 라인(VSL)에 연결될 수 있다.
즉, 제1 발광 소자(LE1)들은 제1 노드(N1)와 제3 노드(N3) 사이에서 정방향으로 연결되고, 제2 발광 소자(LE2)들은 제1 노드(N1)와 제3 노드(N3) 사이에서 역방향으로 연결될 수 있다. 제3 발광 소자(LE3)들은 제3 노드(N3)와 제2 노드(N2) 사이에서 정방향으로 연결되고, 제4 발광 소자(LE4)들은 제3 노드(N3)와 제2 노드(N2) 사이에서 역방향으로 연결될 수 있다. 제1 발광 소자(LE1)들과 제3 발광 소자(LE3)들은 서로 직렬로 연결된 2-직렬 구조를 가지며, 제2 발광 소자(LE2)들과 제4 발광 소자(LE4)들은 서로 직렬로 연결된 2-직렬 구조를 가질 수 있다.
감지 모드에서 제1 트랜지스터(T1)의 게이트 전극에 인가되는 감지 데이터 전압(VREF)에 따른 제1 트랜지스터(T1)의 구동 전류(Ids)는 감지 라인(SEL)으로 흐른다. 또한, 제1 전원 라인(VSL)에 인가되는 제1 전원 전압이 제2 전원 라인(VDL)에 인가되는 제2 전원 전압보다 낮은 경우, 제1 트랜지스터(T1)의 구동 전류(Ids)는 제1 노드(N1), 제1 발광 소자(LE1)들, 제3 노드(N3), 제3 발광 소자(LE3)들, 제2 노드(N2), 및 제1 전원 라인(VSL)으로 형성되는 경로를 통해 누설될 수 있다. 이 경우, 감지 전압(Vsen)은 도 5와 같이 제1 트랜지스터(T1)의 게이트 전극의 감지 데이터 전압(VREF)과 문턱 전압(Vth) 간의 차전압(VREF-Vth)보다 낮은 전압(VREF-Vth-α)를 가질 수 있다.
또는, 감지 모드에서 제1 전원 라인(VSL)에 인가되는 제1 전원 전압이 제2 전원 라인(VDL)에 인가되는 제2 전원 전압보다 높은 경우, 제1 전원 라인(VSL), 제2 노드(N2), 제3 발광 소자(LE3)들, 제3 노드(N3), 및 제1 발광 소자(LE1)들을 통해 제1 노드(N1)로 누설 전류가 흐를 수 있다. 그러므로, 감지 전압(Vsen)은 도 5와 같이 제1 트랜지스터(T1)의 게이트 전극의 감지 데이터 전압(VREF)과 문턱 전압(Vth) 간의 차전압(VREF-Vth)보다 높은 전압(VREF-Vth+β)를 가질 수 있다.
정리하면, 복수의 발광 소자들(LE1, LE2, LE3, LE4) 중에서 일부, 즉 제1 발광 소자(LE1)들과 제3 발광 소자(LE3)들은 정방향 정렬되고, 나머지, 즉 제2 발광 소자(LE2)들과 제4 발광 소자(LE4)들은 역방향으로 정렬된다. 이때, 복수의 발광 소자들(LE1, LE2, LE3, LE4) 중에서 정방향으로 정렬되는 제1 발광 소자(LE1)들의 개수와 제3 발광 소자(LE3)들의 개수, 및 역방향으로 정렬되는 제2 발광 소자(LE2)들의 개수와 제4 발광 소자(LE4)들의 개수는 서브 화소마다 상이할 수 있다. 그러므로, 감지 라인(SEL)의 감지 전압(Vsen)은 복수의 발광 소자들(LE1, LE2, LE3, LE4)로 인한 누설 전류에 의해 제1 트랜지스터(T1)의 게이트 전극의 감지 데이터 전압(VREF)과 문턱 전압(Vth) 간의 차전압(VREF-Vth)과 상이한 전압을 갖게 된다. 따라서, 감지 전압(Vsen)에 의해 산출되는 제1 트랜지스터(T1)의 문턱 전압(Vth)에 오차가 발생할 수 있으며, 서브 화소마다 누설 전류의 크기가 상이하므로, 상기 오차를 예측하기 어렵다. 따라서, 정확한 제1 트랜지스터(T1)의 문턱 전압(Vth)의 보상이 어려울 수 있다.
도 6은 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 6을 참조하면, 일 실시예에 따른 서브 화소(SP)는 복수의 발광 소자들(EL1, EL2, EL3, EL4), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 커패시터(Cst)를 포함할 수 있다.
복수의 발광 소자들(EL1, EL2, EL3, EL4) 각각은 무기물로 이루어진 무기 발광 다이오드일 수 있다. 복수의 발광 소자들(LE1, LE2, LE3, LE4)은 제1 발광 소자(LE1)들과 제2 발광 소자(LE2)들을 포함하는 제1 발광 소자 그룹(EG1)과 제3 발광 소자(LE3)들과 제4 발광 소자(LE4)들을 포함하는 제2 발광 소자 그룹(EG2)을 포함한다. 제1 발광 소자(LE1)들 각각은 제1 노드(N1)에 연결되는 제1 전극과 제3 노드(N3)에 연결되는 제2 전극을 포함한다. 제2 발광 소자(LE2)들 각각은 제3 노드(N3)에 연결되는 제1 전극과 제1 노드(N1)에 연결되는 제2 전극을 포함한다. 제3 발광 소자(LE3)들 각각은 제3 노드(N3)에 연결되는 제1 전극과 제2 노드(N2)에 연결되는 제2 전극을 포함한다. 제4 발광 소자(LE4)들 각각은 제2 노드(N2)에 연결되는 제1 전극과 제3 노드(N3)에 연결되는 제2 전극을 포함한다. 복수의 발광 소자들(LE1, LE2, LE3, LE4) 각각의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제2 전원 전압이 인가되는 제2 전원 라인(VDL)으로부터 제1 노드(N1)로 흐르는 구동 전류를 조정한다. 제1 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(ST3)의 제1 전극에 연결되고, 제1 전극은 제1 노드(N1)에 연결되며, 제2 전극은 제2 전원 라인(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 감지 인에이블 라인(SENL)의 감지 인에이블 신호에 따라 제1 노드(N1)와 제2 노드(N2)의 연결을 제어한다. 제2 트랜지스터(T2)의 게이트 전극은 감지 인에이블 라인(SENL)에 연결되고, 제1 전극은 제1 노드(N1)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 라인(SL)의 스캔 신호에 따라 데이터 라인(DL)의 데이터 전압을 제1 트랜지스터(T1)의 게이트 전극에 공급한다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 데이터 라인(DL)에 연결될 수 있다.
제4 트랜지스터(T4)는 감지 스캔 라인(SSL)의 감지 스캔 신호에 따라 감지 라인(SEL)와 제1 노드(N1)의 연결을 제어한다. 제4 트랜지스터(T4)의 게이트 전극은 감지 스캔 라인(SSL)에 연결되고, 제1 전극은 제1 노드(N1)에 연결되며, 제2 전극은 감지 라인(SEL)에 연결될 수 있다.
제1 내지 제4 트랜지스터들(T1, T2, T3, T4) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 제1 내지 제4 트랜지스터들(T1, T2, T3, T4) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 제1 노드(N1) 사이에 배치된다. 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 제1 노드(N1)의 차전압을 저장한다.
제1 내지 제4 트랜지스터들(T1, T2, T3, T4)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 6에서는 제1 내지 제4 트랜지스터들(T1, T2, T3, T4)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 제1 내지 제4 트랜지스터들(T1, T2, T3, T4)은 P 타입 MOSFET으로 형성될 수도 있다. 이 경우 도 7과 도 8의 타이밍 도는 P 타입 MOSFET의 특성에 맞게 적절하게 수정될 수 있다.
제1 스위치(SW1)는 제1 스위치 제어 신호(SCS1)에 따라 제어될 수 있다. 제1 스위치(SW1)가 턴-온되는 경우, 제2 노드(N2)는 제1 전원 라인(VSL)에 연결될 수 있다. 이 경우, 제2 노드(N2)에는 제1 전원 전압이 인가될 수 있다.
제2 스위치(SW2)는 제2 스위치 제어 신호(SCS2)에 따라 제어될 수 있다. 제2 스위치(SW2)가 턴-온되는 경우, 제2 노드(N2)는 제3 전원 라인(SVSL)에 연결될 수 있다. 이 경우, 제2 노드(N2)에는 제3 전원 전압이 인가될 수 있다. 제3 전원 전압은 제1 전원 전압과 상이한 전압일 수 있다. 또는, 제3 전원 전압은 제1 전원 전압과 실질적으로 동일한 전압일 수 있다. 이 경우, 제1 전원 라인(VSL)과 제3 전원 라인(SVSL)은 동일한 전압이 인가되나, 전기적으로 분리된 구조일 수 있다.
제1 스위치(SW1)와 제2 스위치(SW2)는 연성 필름(122) 또는 소스 회로 보드(140)에 배치될 수 있다. 타이밍 제어부(170)는 서브 화소(SP)들 각각의 제2 트랜지스터(T2)감지 인에이블 신호(SEN), 제1 스위치(SW1)를 제어하기 위한 제1 스위치 제어 신호(SCS1)와 제2 스위치(SW2)들을 제어하기 위한 제2 스위치 제어신호(SCS2)를 생성하여 출력할 수 있다.
도 7은 표시 모드에서 서브 화소에 인가되는 스캔 신호, 감지 신호, 감지 인에이블 신호, 제1 스위칭 제어 신호, 및 제2 스위치 제어 신호를 보여주는 파형도이다.
도 7을 참조하면, 표시 모드에서 제N(N은 2 이상의 정수) 프레임 기간은 제1 기간(t1)과 제2 기간(t2)을 포함할 수 있다. 제1 기간(t1)은 제1 트랜지스터(T1)의 게이트 전극에 데이터 전압을 공급하고, 제1 트랜지스터(T1)의 제1 전극을 초기화 전압으로 초기화하는 기간이다. 제2 기간(t2)은 제1 트랜지스터(T1)의 구동 전류(Ids)에 따라 복수의 발광 소자들(EL1, EL2, EL3, EL4) 중에서 정방향으로 배열된 제1 발광 소자(EL1)들과 제3 발광 소자(EL3)들이 발광하는 기간이다.
스캔 라인(SL)의 스캔 신호(SC)와 감지 스캔 라인(SSL)의 감지 스캔 신호(SS)는 표시 모드에서 제1 기간(t1) 동안 게이트 온 전압(Von)을 가지며, 제2 기간(t2) 동안 게이트 오프 전압(Voff)을 가질 수 있다. 감지 인에이블 라인(SENL)의 감지 인에이블 신호(SEN)은 표시 모드에서 제1 기간(t1)과 제2 기간(t2) 동안 게이트 오프 전압(Voff)을 가질 수 있다.
서브 화소(SP)의 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 게이트 온 전압(Von)에 의해 턴-온되고, 게이트 오프 전압(Voff)에 의해 턴-오프될 수 있다. 그러므로, 표시 모드에서 제2 트랜지스터(T2)는 제N 프레임 기간의 제1 기간(t1)과 제2 기간(t2) 동안 턴-오프될 수 있다. 또한, 표시 모드에서 제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 제N 프레임 기간의 제1 기간(t1) 동안 턴-온되고, 제2 기간(t2) 동안 턴-오프될 수 있다.
제1 스위치 제어 신호(SCS1)는 표시 모드에서 제1 기간(t1)과 제2 기간(t2) 동안 게이트 온 전압(Von)을 가질 수 있다. 제2 스위치 제어 신호(SCS2)는 표시 모드에서 제1 기간(t1)과 제2 기간(t2) 동안 게이트 오프 전압(Voff)을 가질 수 있다. 표시 모드에서 제1 스위치 제어 신호(SCS1)는 감지 인에이블 신호(SEN)의 반전 신호이고, 제2 스위치 제어 신호(SCS2)는 감지 인에이블 신호(SEN)와 실질적으로 동일한 신호일 수 있다.
제1 스위치(SW1)와 제2 스위치(SW2) 각각은 게이트 온 전압(Von)에 의해 턴-온되고, 게이트 오프 전압(Voff)에 의해 턴-오프될 수 있다. 그러므로, 제1 스위치(SW1)는 표시 모드에서 제N 프레임 기간의 제1 기간(t1)과 제2 기간(t2) 동안 턴-온되고, 제2 스위치(SW2)는 턴-오프될 수 있다. 표시 모드에서 제2 노드(N2)에는 제1 전원 라인(VSL)의 제1 전원 전압이 공급될 수 있다.
이하에서는, 도 6과 도 7을 결부하여 표시 모드에서 제N 프레임 기간의 제1 기간(t1)과 제2 기간(t2) 동안 서브 화소(SP)의 동작을 상세히 살펴본다.
첫 번째로, 제1 기간(t1) 동안 제3 트랜지스터(T3)는 스캔 라인(SL)에 공급되는 게이트 온 전압(Von)의 스캔 신호(SC)에 의해 턴-온된다. 제1 기간(t1) 동안 제4 트랜지스터(ST4)는 감지 스캔 라인(SSL)에 공급되는 게이트 온 전압(Von)의 감지 스캔 신호(SS)에 의해 턴-온된다. 제1 기간(t1) 동안 제3 트랜지스터(T3)의 턴-온으로 인해 제1 트랜지스터(T1)의 게이트 전극에는 데이터 라인(DL)의 데이터 전압이 공급된다. 제1 기간(t1) 동안 제4 트랜지스터(T4)의 턴-온으로 인해 제1 노드(N1)에는 감지 라인(SEL)의 초기화 전압이 공급된다.
두 번째로, 제2 기간(t2) 동안 제3 트랜지스터(T3)는 스캔 라인(SL)에 공급되는 게이트 오프 전압(Voff)의 스캔 신호(SC)에 의해 턴-오프된다. 제1 기간(t1) 동안 제4 트랜지스터(ST4)는 감지 스캔 라인(SSL)에 공급되는 게이트 오프 전압(Voff)의 감지 스캔 신호(SS)에 의해 턴-오프된다.
제2 기간(t2) 동안 제1 트랜지스터(T1)의 게이트 전압과 소스 전압 간의 전압 차에 따른 구동 전류(Ids)가 제2 전원 라인(VDL)으로부터 제1 노드(N1)를 거쳐 정방향으로 배열된 제1 발광 소자(LE1)들과 제3 발광 소자(EL3)들로 흐른다. 이로 인해, 제1 발광 소자(LE1)들과 제3 발광 소자(EL3)들은 소정의 휘도로 발광할 수 있다.
이상에서 살펴본 바와 같이, 표시 모드에서 보상 데이터(CDATA)를 이용하여 디지털 비디오 데이터(DATA)를 보상한 보상 비디오 데이터(CVDATA)에 따라 생성된 데이터 전압에 따라 생성된 구동 전류(Ids)를 제1 발광 소자(LE1)들과 제3 발광 소자(EL3)들에 인가한다. 그러므로, 제1 발광 소자(LE1)들과 제3 발광 소자(EL3)들은 제1 트랜지스터(T1)의 문턱전압에 의존하지 않는 제1 트랜지스터(T1)의 구동 전류(Ids)에 따라 발광할 수 있다.
도 8은 감지 모드에서 서브 화소에 인가되는 스캔 신호, 감지 신호, 감지 인에이블 신호, 제1 스위칭 제어 신호, 제2 스위치 제어 신호, 및 감지 전압을 보여주는 파형도이다.
도 8을 참조하면, 감지 모드는 제1 내지 제3 기간들(t1'~t3')을 포함할 수 있다. 제1 기간(t1')은 제1 노드(N1)와 제2 노드(N2)를 연결하는 기간이다. 제2 기간(t2')은 제1 트랜지스터(T1)의 게이트 전극에 감지 데이터 전압(VREF)을 공급하고, 제1 트랜지스터(T1)의 소스 전압, 즉 제1 노드(N1)의 전압을 감지하는 기간이다. 제3 기간(t3')은 휴지 기간이다.
스캔 라인(SL)의 스캔 신호(SC)와 감지 스캔 라인(SSL)의 감지 스캔 신호(SS)는 감지 모드에서 제2 기간(t2') 동안 게이트 온 전압(Von)을 가지며, 제1 기간(t1')과 제3 기간(t3') 동안 게이트 오프 전압(Voff)을 가질 수 있다. 감지 인에이블 라인(SENL)의 감지 인에이블 신호(SEN)는 감지 모드에서 제1 기간(t1)과 제2 기간(t2) 동안 게이트 온 전압(Von)을 가지고, 제3 기간(t3) 동안 게이트 오프 전압(Voff)을 가질 수 있다.
제2 트랜지스터(T2)는 감지 모드에서 제1 기간(t1')과 제2 기간(t2') 동안 턴-온되고, 제3 기간(t3') 동안 턴-오프될 수 있다. 또한, 감지 모드에서 제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 감지 모드에서 제2 기간(t2') 동안 턴-온되고, 제1 기간(t1')과 제3 기간(t3') 동안 턴-오프될 수 있다.
제1 스위치 제어 신호(SCS1)는 감지 모드에서 제1 기간(t1')과 제2 기간(t2') 동안 게이트 오프 전압(Voff)을 가지며, 제3 기간(t3') 동안 게이트 온 전압(Von)을 가질 수 있다. 제2 스위치 제어 신호(SCS2)는 감지 모드에서 제1 기간(t1')과 제2 기간(t2') 동안 게이트 온 전압(Von)을 가지며, 제3 기간(t3') 동안 게이트 오프 전압(Voff)을 가질 수 있다. 감지 모드에서 제1 스위치 제어 신호(SCS1)는 감지 인에이블 신호(SEN)의 반전 신호이고, 제2 스위치 제어 신호(SCS2)는 감지 인에이블 신호(SEN)와 실질적으로 동일한 신호일 수 있다.
제1 스위치(SW1)는 감지 모드에서 제3 기간(t3') 동안 턴-온되고, 제1 기간(t1')과 제2 기간(t2') 동안 턴-오프될 수 있다. 제2 스위치(SW2)는 감지 모드에서 제1 기간(t1')과 제2 기간(t2') 동안 턴-온되고, 제3 기간(t3') 동안 턴-오프될 수 있다. 감지 모드에서 제2 노드(N2)에는 제3 전원 라인(SVSL)의 제3 전원 전압이 공급될 수 있다.
도 9와 도 10은 감지 모드에서 제1 기간과 제2 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 8과 도 10을 결부하여 감지 모드에서 서브 화소(SP)의 동작을 상세히 살펴본다.
첫 번째로, 도 9를 참조하면, 제1 기간(t1') 동안 제2 트랜지스터(T2)는 감지 인에이블 라인(SENL)에 공급되는 게이트 온 전압(Von)의 감지 인에이블 신호(SEN)에 의해 턴-온된다. 제3 트랜지스터(T3)는 스캔 라인(SL)에 공급되는 게이트 오프 전압(Voff)의 스캔 신호(SC)에 의해 턴-오프되고, 제4 트랜지스터(T4)는 감지 스캔 라인(SSL)에 공급되는 게이트 오프 전압(Voff)의 감지 스캔 신호(SS)에 의해 턴-오프된다. 제1 기간(t1') 동안 제1 스위치(SW1)는 게이트 오프 전압(Voff)의 제1 스위치 제어신호(SCS1)에 의해 턴-오프되며, 제2 스위치(SW2)는 게이트 온 전압(Von)의 제2 스위치 제어신호(SCS2)에 의해 턴-온된다.
제1 기간(t1') 동안 제2 스위치(SW2)의 턴-온으로 인해 제2 노드(N2)에는 제3 전원 라인(SVSL)의 제3 전원 전압(SVS)이 공급된다. 또한, 제1 기간(t1') 동안 제2 트랜지스터(T2)의 턴-온으로 인해 제1 노드(N1)와 제2 노드(N2)는 서로 연결된다. 그러므로, 제1 노드(N1)와 제2 노드(N2)는 실질적으로 동일한 전위를 가질 수 있다.
두 번째로, 도 10을 참조하면, 제2 기간(t2') 동안 제2 트랜지스터(T2)는 감지 인에이블 라인(SENL)에 공급되는 게이트 온 전압(Von)의 감지 인에이블 신호(SEN)에 의해 턴-온된다. 제3 트랜지스터(T3)는 스캔 라인(SL)에 공급되는 게이트 온 전압(Von)의 스캔 신호(SC)에 의해 턴-온되고, 제4 트랜지스터(T4)는 감지 스캔 라인(SSL)에 공급되는 게이트 온 전압(Von)의 감지 스캔 신호(SS)에 의해 턴-온된다. 제2 기간(t2') 동안 제1 스위치(SW1)는 게이트 오프 전압(Voff)의 제1 스위치 제어신호(SCS1)에 의해 턴-오프되며, 제2 스위치(SW2)는 게이트 온 전압(Von)의 제2 스위치 제어신호(SCS2)에 의해 턴-온된다.
제2 기간(t2') 동안 제3 트랜지스터(T3)가 턴-온되므로, 제1 트랜지스터(T1)의 게이트 전극에는 감지 데이터 전압(VREF)이 공급된다. 제2 기간(t2') 동안 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 간의 전압 차(Vgs)가 제1 트랜지스터(T1)의 문턱전압보다 크기 때문에, 제1 트랜지스터(T1)는 게이트 전극과 소스 전극 간의 전압 차(Vgs)가 문턱전압(Vth)에 도달할 때까지 전류를 흘리게 된다. 제1 트랜지스터(T1)의 구동 전류(Ids)는 제4 트랜지스터(T4)를 통해 감지 라인(SEL)으로 흐를 수 있다.
이때, 제2 기간(t2') 동안 제2 스위치(SW2)의 턴-온으로 인해 제2 노드(N2)에는 제3 전원 라인(SVSL)의 제3 전원 전압(SVS)이 공급된다. 또한, 제2 기간(t2') 동안 제2 트랜지스터(T2)의 턴-온으로 인해 제1 노드(N1)와 제2 노드(N2)는 서로 연결된다. 그러므로, 제2 기간(t2') 동안 제1 노드(N1)와 제2 노드(N2)는 실질적으로 동일한 전위를 가질 수 있다.
제1 노드(N1)와 제2 노드(N2)가 실질적으로 동일한 전위를 가지므로, 제1 트랜지스터(T1)의 구동 전류(Ids)는 제1 발광 소자(LE1)들과 제3 발광 소자(LE3)들을 통해 제2 노드(N2)로 누설되지 않을 수 있다. 제1 트랜지스터(T1)의 구동 전류(Ids)는 제2 트랜지스터(T2)를 통해 제2 노드(N2)로 흐를 수 있지만, 제2 노드(N2)로 흐르는 제1 트랜지스터(T1)의 구동 전류(Ids)는 예측될 수 있다. 즉, 복수의 발광 소자들(LE1, LE2, LE3, LE4) 중에서 정방향으로 정렬되는 제1 발광 소자(LE1)들의 개수와 제3 발광 소자(LE3)들의 개수, 및 역방향으로 정렬되는 제2 발광 소자(LE2)들의 개수와 제4 발광 소자(LE4)들의 개수는 서브 화소마다 상이하나, 제2 트랜지스터(T2)를 통해 제2 노드(N2)로 흐르는 제1 트랜지스터(T1)의 구동 전류(Ids)는 서브 화소마다 균일할 수 있다.
그러므로, 감지 라인(SEL)의 감지 전압(Vsen)은 제2 트랜지스터(T2)로 인한 누설 전류에 의해 제1 트랜지스터(T1)의 게이트 전극의 감지 데이터 전압(VREF)과 문턱 전압(Vth) 간의 차전압(VREF-Vth)과 상이한 전압(VREF-Vth±γ)를 가질 수 있으나, 제2 트랜지스터(T2)로 인한 오차는 예측할 수 있다. 따라서, 역방향으로 배치된 발광 소자들(LE2, LE4)로 인한 누설 전류로 인해 감지 라인(SEL)의 감지 전압에 오차가 발생하는 것을 방지할 수 있다.
세 번째로, 제3 기간(t3') 동안 제1 스위치(SW1)는 턴-온되고, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제2 스위치(SW2)는 턴-오프될 수 있다.
도 11은 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 11의 실시예는 제2 스위치(SW2)가 삭제된 것에서 도 6의 실시예와 차이가 있다.
도 11을 참조하면, 제2 스위치(SW2)가 삭제되므로, 감지 모드의 제1 기간(t1')과 제2 기간(t2') 동안 제3 전원 전압이 제2 노드(N2)에 인가되지 않을 수 있다. 하지만, 제2 스위치(SW2)의 삭제에 상관없이, 제2 트랜지스터(T2)의 턴-온으로 인해 제1 노드(N1)와 제2 노드(N2)는 실질적으로 동일한 전위를 가질 수 있으므로, 제1 트랜지스터(T1)의 구동 전류(Ids)는 제1 발광 소자(LE1)들과 제3 발광 소자(LE3)들을 통해 제2 노드(N2)로 누설되지 않을 수 있다.
또한, 제2 트랜지스터(T2)를 통해 제2 노드(N2)로 흐르는 제1 트랜지스터(T1)의 구동 전류(Ids)는 서브 화소마다 균일할 수 있으므로, 감지 라인(SEL)의 감지 전압(Vsen)은 제2 트랜지스터(T2)로 인한 누설 전류에 의해 제1 트랜지스터(T1)의 게이트 전극의 감지 데이터 전압(VREF)과 문턱 전압(Vth) 간의 차전압(VREF-Vth)과 상이한 전압(VREF-Vth±γ)를 가질 수 있으나, 제2 트랜지스터(T2)로 인한 오차는 예측할 수 있다. 따라서, 역방향으로 배치된 발광 소자들(LE2, LE4)로 인한 누설 전류로 인해 감지 라인(SEL)의 감지 전압에 오차가 발생하는 것을 방지할 수 있다.
도 12는 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 12의 실시예는 제2 발광 소자 그룹(EG2)이 삭제된 것에서 도 6의 실시예와 차이가 있다.
도 12를 참조하면, 복수의 발광 소자들(LE1, LE2)은 제1 발광 소자(LE1)들과 제2 발광 소자(LE2)들을 포함하는 제1 발광 소자 그룹(EG1)을 포함하고, 제3 발광 소자(LE3)들과 제4 발광 소자(LE4)들을 포함하는 제2 발광 소자 그룹(EG2)을 포함하지 않을 수 있다.
제1 발광 소자(LE1)들은 제1 노드(N1)와 제2 노드(N2) 사이에서 정방향으로 연결되고, 제2 발광 소자(LE2)들은 제1 노드(N1)와 제2 노드(N2) 사이에서 역방향으로 연결될 수 있다.
즉, 도 6에서는 복수의 발광 소자들(LE1, LE2, LE, LE4) 중에서 제1 발광 소자(LE1)들과 제3 발광 소자(LE3)들은 서로 직렬로 연결된 2-직렬 구조를 가지며, 제2 발광 소자(LE2)들과 제4 발광 소자(LE4)들은 서로 직렬로 연결된 2-직렬 구조를 갖는 반면에, 도 12에서는 복수의 발광 소자들(LE1, LE2)은 직렬 연결 구조를 갖지 않을 수 있다.
도 13은 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 13의 실시예는 제2 스위치(SW2)가 삭제된 것에서 도 12의 실시예와 차이가 있다.
도 13을 참조하면, 제2 스위치(SW2)가 삭제되므로, 감지 모드의 제1 기간(t1')과 제2 기간(t2') 동안 제3 전원 전압이 제2 노드(N2)에 인가되지 않을 수 있다. 하지만, 제2 스위치(SW2)의 삭제에 상관없이, 제2 트랜지스터(T2)의 턴-온으로 인해 제1 노드(N1)와 제2 노드(N2)는 실질적으로 동일한 전위를 가질 수 있으므로, 제1 트랜지스터(T1)의 구동 전류(Ids)는 제1 발광 소자(LE1)들을 통해 제2 노드(N2)로 누설되지 않을 수 있다.
또한, 제2 트랜지스터(T2)를 통해 제2 노드(N2)로 흐르는 제1 트랜지스터(T1)의 구동 전류(Ids)는 서브 화소마다 균일할 수 있으므로, 감지 라인(SEL)의 감지 전압(Vsen)은 제2 트랜지스터(T2)로 인한 누설 전류에 의해 제1 트랜지스터(T1)의 게이트 전극의 감지 데이터 전압(VREF)과 문턱 전압(Vth) 간의 차전압(VREF-Vth)과 상이한 전압(VREF-Vth±γ)를 가질 수 있으나, 제2 트랜지스터(T2)로 인한 오차는 예측할 수 있다. 따라서, 역방향으로 배치된 발광 소자들(LE2, LE4)로 인한 누설 전류로 인해 감지 라인(SEL)의 감지 전압에 오차가 발생하는 것을 방지할 수 있다.
도 14는 일 실시예에 따른 서브 화소를 보여주는 레이아웃 도이다. 도 15는 도 14의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 14 내지 도 16을 참조하면, 기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 기판(SUB)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML), 제1 전원 라인(VDL), 및 제2 전원 라인(VSL)을 포함할 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 제1 도전층 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1), 제2 트랜지스터(T2)의 제2 액티브층(ACT2), 제3 트랜지스터(T3)의 제3 액티브층(ACT3), 및 제4 트랜지스터(T4)의 제4 액티브층(ACT4)을 포함할 수 있다. 제1 액티브층(ACT1), 제2 액티브층(ACT2), 제3 액티브층(ACT3), 및 제4 액티브층(ACT4)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 및 제4 게이트 전극(G4)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
제1 게이트 절연막(GI)은 반도체층 상에 배치된다. 도 15에서는 제1 게이트 절연막(GI)이 후술하는 제2 도전층의 게이트 전극들(G1, G2, G3, G4)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연막(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연막(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1), 제2 트랜지스터(T2)의 제2 게이트 전극(G2), 제3 트랜지스터(T3)의 제3 게이트 전극(G3), 및 제4 트랜지스터(T4)의 제4 게이트 전극(G4)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제3 게이트 전극(G3)은 제3 액티브층(ACT3)의 채널 영역과 제3 방향(DR3)으로 중첩하도록 배치되고, 제4 게이트 전극(G4)은 제4 액티브층(ACT4)의 채널 영역과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제2 도전층은 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연막(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연막(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연막(IL1) 상에 배치된다. 제3 도전층은 복수의 도전 패턴(CDP1, CDP2, CDP3)들과 각 트랜지스터들(T1, T2, T3, T4)의 소스 전극들(S1, S2, S3, S4) 및 드레인 전극들(D1, D2, D3, D4)을 포함할 수 있다. 도전 패턴(CDP1, CDP2, CDP3)들 중 일부는 서로 다른 층의 도전층들 또는 반도체층들을 서로 전기적으로 연결하며 트랜지스터들(T1, T2, T3, T4) 각각의 소스/드레인 전극을 역할을 할 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연막(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연막(IL1)과 버퍼층(BL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제1 도전 패턴(CDP1)은 제1 정렬 전극(RME1)에 연결될 수 있다.
제2 도전 패턴(CDP2)은 제1 층간 절연막(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제1 전원 라인(VSL)과 접촉할 수 있다. 제2 도전 패턴(CDP2)은 제3 정렬 전극(RME3)에 연결될 수 있다.
제3 도전 패턴(CDP3)은 제1 층간 절연막(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제2 전원 라인(VDL)과 접촉할 수 있다. 또한, 제3 도전 패턴(CDP3)은 제1 층간 절연막(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제3 도전 패턴(CDP3)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연막(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제3 소스 전극(S3)과 제3 드레인 전극(D3)은 각각 제1 층간 절연막(IL1)을 관통하는 컨택홀을 통해 제3 트랜지스터(T3)의 제3 액티브층(ACT3)과 접촉할 수 있다. 제4 소스 전극(S4)과 제4 드레인 전극(D4)은 각각 제1 층간 절연막(IL1)을 관통하는 컨택홀을 통해 제4 트랜지스터(T4)의 제4 액티브층(ACT4)과 접촉할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연막(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중앙에 배치되고, 제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 좌측에 배치되며, 제3 뱅크 패턴(BP3)은 발광 영역(EMA)의 우측에 배치될 수 있다. 복수의 발광 소자(EL)들은 제1 및 제2 뱅크 패턴들(BP1, BP2) 사이와 제2 및 제3 뱅크 패턴들(BP2, BP3) 사이에 배치될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3)은 제2 방향(Y축 방향)의 길이가 동일하고, 제1 방향(X축 방향)의 길이가 서로 다를 수 있으나, 이에 한정되지 않는다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3)은 발광 영역(EMA)에서 섬형 패턴으로 배치될 수 있다.
제1 내지 제3 뱅크 패턴(BP1, BP2, BP3)은 비아층(VIA) 상에 배치될 수 있다. 제1 내지 제3 뱅크 패턴들(BP1, BP2, BP3) 각각은 비아층(VIA) 상에서 상부 방향(Z축 방향)으로 돌출될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 각각은 경사진 측면을 가질 수 있다.
제1 정렬 전극(RME1)은 발광 영역(EMA)의 중앙에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 정렬 전극(RME1)은 제1 뱅크 패턴(BP1)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제1 정렬 전극(RME1)은 복수의 발광 소자(EL)들에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제2 정렬 전극(RME2)은 발광 영역(EMA)의 좌측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 정렬 전극(RME2)은 제2 뱅크 패턴(BP2)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제2 정렬 전극(RME1)은 제1 및 제2 뱅크 패턴들(BP1, BP2) 사이에 배치된 복수의 발광 소자(EL)들에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제3 정렬 전극(RME3)은 발광 영역(EMA)의 우측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 정렬 전극(RME3)은 제3 뱅크 패턴(BP3)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제3 정렬 전극(RME3)은 제2 및 제3 뱅크 패턴들(BP2, BP3) 사이에 배치된 복수의 발광 소자(EL)들에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제1 내지 제3 정렬 전극들(RME1, RME2, RME3)의 일단은 분리부(ROP)에 의해 분리될 수 있다. 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)은 표시 장치(10)의 제조 과정에서 복수의 발광 소자(EL)들을 정렬하는 정렬 전극일 수 있다. 표시 장치(10)의 제조 과정에서, 제1 정렬 전극(RME1)은 제3 콘택홀(CT3)을 통해 제2 전원 라인(VDL)에 연결되어 제2 전원 전압을 공급받을 수 있다. 따라서, 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)은 복수의 발광 소자(EL)들의 정렬이 완료된 후, 분리부(ROP)에 의해 분리될 수 있다.
제1 내지 제3 정렬 전극들(RME1, RME2, RME3)은 비아층(VIA)과 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 상에 배치될 수 있다.
제1 정렬 전극(RME1)은 제1 전극 콘택홀(CTS)을 통해 제1 도전 패턴(CDP1)에 연결되며, 이로 인해 제1 트랜지스터(T1)의 제1 전극(S1)에 전기적으로 연결될 수 있다.
제3 정렬 전극(RME3)은 제2 전극 콘택홀(CTD)을 통해 제2 도전 패턴(CDP2)에 연결되며, 이로 인해 제1 전원 라인(VSL)에 전기적으로 연결될 수 있다. 그러므로, 제3 정렬 전극(RME3)은 제1 전원 라인(VSL)의 제2 전원 전압을 공급받을 수 있다.
제1 내지 제3 정렬 전극들(RME1, RME2, RME3)은 발광 소자(EL)와 전기적으로 연결되면서, 복수의 발광 소자(EL)들에서 방출된 광을 기판(SUB)의 상부 방향으로 반사할 수 있다. 이를 위해, 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
또는, 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
복수의 발광 소자(EL)들은 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이 또는 제2 정렬 전극(RME2)과 제3 정렬 전극(RME3) 사이에 정렬될 수 있다. 제1 절연막(PAS1)은 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)을 덮을 수 있다. 복수의 발광 소자(EL)들은 제1 절연막(PAS1)에 의해 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)으로부터 절연될 수 있다. 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)이 분리부(ROP)에 의해 분리되기 전에, 제1 내지 제3 정렬 전극들(RME1, RME2, RME3) 각각은 정렬 신호를 수신할 수 있고, 이로 인해 제1 내지 제3 정렬 전극들(RME1, RME2, RME3) 사이에 전계가 형성될 수 있다. 예를 들어, 복수의 발광 소자(EL)들은 잉크젯 프린팅 공정을 통해 제1 내지 제3 정렬 전극들(RME1, RME2, RME3) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 발광 소자(EL)들은 제1 내지 제3 정렬 전극들(RME1, RME2, RME3) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다. 따라서, 복수의 발광 소자(EL)들은 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이 및 제2 정렬 전극(RME2)과 제3 정렬 전극(RME3) 사이에서 제2 방향(Y축 방향)을 따라 정렬될 수 있다.
구체적으로, 복수의 발광 소자(LE)들 중에서 제1 발광 소자(LE1)들은 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이에서 정방향으로 정렬되고, 제2 발광 소자(LE2)들은 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이에서 역방향으로 정렬될 수 있다. 예를 들어, 제1 발광 소자(LE1)들 각각의 제1 전극은 제1 정렬 전극(RME1)에 연결되고, 제2 전극은 제2 정렬 전극(RME2)에 연결될 수 있다. 또한, 제2 발광 소자(LE2)들 각각의 제1 전극은 제2 정렬 전극(RME2)에 연결되고, 제2 전극은 제1 정렬 전극(RME1)에 연결될 수 있다. 즉, 제1 정렬 전극(RME1)은 도 6의 제1 노드(N1)에 대응되고, 제2 정렬 전극(RME2)은 도 6의 제3 노드(N3)에 대응될 수 있다.
또한, 제3 발광 소자(LE3)들은 제2 정렬 전극(RME2)와 제3 정렬 전극(RME3) 사이에서 정방향으로 정렬되고, 제4 발광 소자(LE4)들은 제2 정렬 전극(RME2)와 제3 정렬 전극(RME3) 사이에서 역방향으로 정렬될 수 있다. 예를 들어, 제3 발광 소자(LE3)들 각각의 제1 전극은 제2 정렬 전극(RME2)에 연결되고, 제2 전극은 제3 정렬 전극(RME3)에 연결될 수 있다. 또한, 제4 발광 소자(LE4)들 각각의 제1 전극은 제3 정렬 전극(RME3)에 연결되고, 제2 전극은 제2 정렬 전극(RME2)에 연결될 수 있다. 즉, 제3 정렬 전극(RME2)은 도 6의 제2 노드(N2)에 대응될 수 있다.
제1 절연막(PAS1)은 비아층(VIA) 및 제1 내지 제3 정렬 전극들(RME1, RME2, RME3) 상에 배치될 수 있다. 제1 절연막(PAS1)은 절연성 물질을 포함하여 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)을 보호할 수 있다. 제1 절연막(PAS1)은 뱅크층(BNL)이 형성되기 전, 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)을 덮도록 배치됨에 따라 뱅크층(BNL)을 형성하는 공정에서 제1 내지 제3 정렬 전극들(RME1, RME2, RME3)이 손상되는 것을 방지할 수 있다. 또한, 제1 절연막(PAS1)은 복수의 발광 소자(EL)들이 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제1 내지 제3 접촉 전극들(CNE1, CTE2, CTE3)은 제1 내지 제3 정렬 전극(RME1, RME2, RME3) 상에 배치될 수 있다. 제2 절연막(PAS2)은 뱅크층(BNL), 제1 절연막(PAS1), 및 복수의 발광 소자(EL)들 각각의 중앙부의 상부에 배치될 수 있다. 제3 절연막(PAS3)은 제2 절연막(PAS2), 제1 내지 제3 연결 전극(CNE1, CTE2, CTE3)을 덮을 수 있다. 제2 및 제3 절연막(PAS2, PAS3)은 제1 내지 제3 연결 전극(CNE1, CTE2, CTE3) 각각을 절연시킬 수 있다.
제1 연결 전극(CNE1)은 제1 정렬 전극(RME1) 상에 배치되고, 제1 절연막(PAS1)을 관통하는 제1 콘택홀(CT1)을 통해 제1 정렬 전극(RME1)에 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 발광 소자(LE)들의 일 단과 제1 정렬 전극(RME1)을 연결될 수 있다.
제2 연결 전극(CNE2)은 제1 및 제2 정렬 전극(RME1, RME2) 상에 배치되고, 제1 및 제2 정렬 전극(RME1, RME2)과 절연될 수 있다. 제2 연결 전극(CNE2)의 제1 부분은 제2 정렬 전극(RME2) 상에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 연결 전극(CNE2)의 제2 부분은 제1 부분의 하측으로부터 절곡되어 제1 방향(X축 방향)으로 연장될 수 있다. 제2 연결 전극(CNE2)의 제3 부분은 제2 부분의 우측으로부터 절곡되어 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 정렬 전극(RME1) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 발광 소자(LE)들의 타 단과 제2 뱅크 패턴(BP2)과 제3 뱅크 패턴(BP3) 사이에 배치된 발광 소자(LE)들의 일 단을 연결할 수 있다.
제3 연결 전극(CNE3)은 제3 정렬 전극(RME3) 상에 배치되고, 제1 절연막(PAS1)을 관통하는 제2 콘택홀(CT2)을 통해 제3 정렬 전극(RME3)에 연결될 수 있다. 제3 연결 전극(CNE3)은 제2 뱅크 패턴(BP2)과 제3 뱅크 패턴(BP3) 사이에 배치된 발광 소자(LE)들의 타 단과 제3 정렬 전극(RME3)을 연결할 수 있다.
도 16은 일 실시예에 따른 발광 소자를 보여주는 예시 도면이다.
도 16을 참조하면, 발광 소자(EL)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(EL)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(EL)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(EL)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(EL)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(EL)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(EL)는 다양한 형태를 가질 수 있다.
발광 소자(EL)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(EL)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(EL)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(EL)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(EL)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(EL)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(EL)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(EL)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(EL)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(EL)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(EL)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(EL)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(EL)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(EL)가 잉크 내에서 인접한 다른 발광 소자(EL)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
도 17은 일 실시예에 따른 서브 화소를 보여주는 레이아웃 도이다. 도 18은 도 17의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 17과 도 18의 실시예는 제3 뱅크 패턴(BP3), 제3 정렬 전극(RME3), 및 제3 접촉 전극(CTE3)이 삭제된 것에서 도 14 및 도 15의 실시예와 차이가 있다. 도 17과 도 18에서는 도 14 및 도 15의 실시예와 중복된 설명은 생략한다.
도 17과 도 18을 참조하면, 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2)은 발광 영역(EMA)의 중앙에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 정렬 전극(RME1)은 제1 뱅크 패턴(BP1)의 상면 및 경사진 측면을 덮을 수 있다. 제2 정렬 전극(RME2)은 제2 뱅크 패턴(BP2)의 상면 및 경사진 측면을 덮을 수 있다.
제1 정렬 전극(RME1)은 제1 전극 콘택홀(CTS)을 통해 제1 도전 패턴(CDP1)에 연결되며, 이로 인해 제1 트랜지스터(T1)의 제1 전극(S1)에 전기적으로 연결될 수 있다.
제2 정렬 전극(RME2)은 제2 전극 콘택홀(CTD)을 통해 제2 도전 패턴(CDP2)에 연결되며, 이로 인해 제1 전원 라인(VSL)에 전기적으로 연결될 수 있다. 그러므로, 제2 정렬 전극(RME2)은 제1 전원 라인(VSL)의 제2 전원 전압을 공급받을 수 있다.
복수의 발광 소자(LE)들 중에서 제1 발광 소자(LE1)들은 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이에서 정방향으로 정렬되고, 제2 발광 소자(LE2)들은 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이에서 역방향으로 정렬될 수 있다. 예를 들어, 제1 발광 소자(LE1)들 각각의 제1 전극은 제1 정렬 전극(RME1)에 연결되고, 제2 전극은 제2 정렬 전극(RME2)에 연결될 수 있다. 또한, 제2 발광 소자(LE2)들 각각의 제1 전극은 제2 정렬 전극(RME2)에 연결되고, 제2 전극은 제1 정렬 전극(RME1)에 연결될 수 있다. 즉, 제1 정렬 전극(RME1)은 도 6의 제1 노드(N1)에 대응되고, 제2 정렬 전극(RME2)은 도 12의 제2 노드(N2)에 대응될 수 있다.
제1 연결 전극(CNE1)은 제2 방향(DR2)으로 연장할 수 있다. 제1 연결 전극(CNE1)은 제1 정렬 전극(RME1) 상에 배치되고, 제1 절연막(PAS1)을 관통하는 제1 콘택홀(CT1)을 통해 제1 정렬 전극(RME1)에 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 발광 소자(LE)들의 일 단과 제1 정렬 전극(RME1)을 연결될 수 있다. 제1 연결 전극(CNE1)은 복수의 제1 발광 소자(ED1)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.
제2 연결 전극(CNE2)은 제2 방향(DR2)으로 연장할 수 있다. 제2 연결 전극(CNE2)은 제2 정렬 전극(RME2) 상에 배치되고, 제1 절연막(PAS1)을 관통하는 제2 콘택홀(CT2)을 통해 제2 정렬 전극(RME2)에 연결될 수 있다. 제2 연결 전극(CNE2)은 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 발광 소자(LE)들의 타 단과 제2 정렬 전극(RME2)을 연결할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
110: 스캔 구동부 120: 데이터 구동부
121: 소스 구동 회로

Claims (20)

  1. 제1 방향으로 연장하는 스캔 라인;
    상기 제1 방향으로 연장하며, 상기 스캔 라인과 떨어져 배치되는 감지 스캔 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 데이터 라인;
    상기 제2 방향으로 연장하며, 상기 데이터 라인과 떨어져 배치되는 감지 라인;
    상기 제2 방향으로 연장하며, 상기 데이터 라인 및 상기 감지 라인과 떨어져 배치되는 감지 인에이블 신호 라인; 및
    상기 스캔 라인, 상기 감지 스캔 라인, 상기 데이터 라인, 상기 감지 라인, 및 감지 인에이블 신호 라인에 연결되는 서브 화소를 구비하고,
    상기 서브 화소는,
    제1 노드와 제2 노드 사이에 배치되는 복수의 발광 소자들;
    게이트 전극의 전압에 따라 상기 제1 노드에 구동 전류를 공급하는 제1 트랜지스터; 및
    상기 감지 인에이블 신호 라인의 감지 인에이블 신호에 따라 상기 제1 노드와 상기 제2 노드의 연결을 제어하는 제2 트랜지스터를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 발광 소자들은,
    상기 제1 노드에 연결되는 제1 전극과 상기 제2 노드에 연결되는 제2 전극을 포함하는 제1 발광 소자; 및
    상기 제2 노드에 연결되는 제1 전극과 상기 제1 노드에 연결되는 제2 전극을 포함하는 제2 발광 소자를 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 발광 소자들은,
    상기 제1 노드에 연결되는 제1 전극과 제3 노드에 연결되는 제2 전극을 포함하는 제1 발광 소자;
    상기 제3 노드에 연결되는 제1 전극과 상기 제1 노드에 연결되는 제2 전극을 포함하는 제2 발광 소자;
    상기 제3 노드에 연결되는 제1 전극과 제2 노드에 연결되는 제2 전극을 포함하는 제3 발광 소자; 및
    상기 제2 노드에 연결되는 제1 전극과 상기 제3 노드에 연결되는 제2 전극을 포함하는 제4 발광 소자를 포함하는 표시 장치.
  4. 제1 항에 있어서,
    제1 스위치 제어 신호에 따라 제1 전원 전압과 상기 제2 노드의 연결을 제어하는 제1 스위치를 더 구비하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 스위치 제어 신호는 상기 감지 인에이블 신호의 반전 신호인 표시 장치.
  6. 제4 항에 있어서,
    제2 스위치 제어 신호에 따라 감지 전원 전압과 상기 제2 노드의 연결을 제어하는 제2 스위치를 더 구비하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 스위치 제어 신호는 상기 감지 인에이블 신호와 동일한 표시 장치.
  8. 제6 항에 있어서,
    상기 서브 화소는,
    상기 스캔 라인의 스캔 신호에 따라 상기 데이터 라인의 데이터 전압을 상기 제1 트랜지스터의 상기 게이트 전극에 공급하는 제3 트랜지스터;
    상기 감지 스캔 라인의 감지 스캔 신호에 따라 상기 감지 라인의 초기화 전압을 상기 제1 노드에 공급하는 제4 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극과 상기 제1 노드 사이에 배치되는 커패시터를 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    표시 모드에서 1 프레임 기간은 제1 기간과 제2 기간을 포함하고,
    상기 스캔 신호와 상기 감지 스캔 신호는 상기 제1 기간 동안 제1 레벨 전압으로 발생하고, 상기 제2 기간 동안 제2 레벨 전압으로 발생하며,
    상기 감지 인에이블 신호와 상기 제2 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제2 레벨 전압으로 발생하고,
    상기 제1 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제1 레벨 전압으로 발생하는 표시 장치.
  10. 제8 항에 있어서,
    감지 모드는 제1 기간, 제2 기간, 및 제3 기간을 포함하고,
    상기 스캔 신호와 상기 감지 스캔 신호는 상기 제2 기간 동안 제1 레벨 전압으로 발생하고, 상기 제1 기간과 상기 제3 기간 동안 제2 레벨 전압으로 발생하며,
    상기 감지 인에이블 신호와 상기 제2 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제1 레벨 전압으로 발생하고,
    상기 제1 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제2 레벨 전압으로 발생하는 표시 장치.
  11. 감지 인에이블 신호 라인과 상기 감지 인에이블 신호 라인에 연결되는 서브 화소를 포함하는 표시 패널; 및
    상기 표시 패널에 연결되는 회로 보드를 구비하고,
    상기 서브 화소는,
    제1 노드와 제2 노드 사이에 배치되는 복수의 발광 소자들;
    게이트 전극의 전압에 따라 상기 제1 노드에 구동 전류를 공급하는 제1 트랜지스터; 및
    상기 감지 인에이블 신호 라인의 감지 인에이블 신호에 따라 상기 제1 노드와 상기 제2 노드의 연결을 제어하는 제2 트랜지스터를 포함하며,
    상기 회로 보드는 제1 스위치 제어 신호에 따라 제1 전원 전압과 상기 제2 노드의 연결을 제어하는 제1 스위치를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 스위치 제어 신호는 상기 감지 인에이블 신호의 반전 신호인 표시 장치.
  13. 제11 항에 있어서,
    상기 회로 보드는 제2 스위치 제어 신호에 따라 감지 전원 전압과 상기 제2 노드의 연결을 제어하는 제2 스위치를 더 구비하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 스위치 제어 신호는 상기 감지 인에이블 신호와 동일한 표시 장치.
  15. 제13 항에 있어서,
    상기 서브 화소는,
    상기 스캔 라인의 스캔 신호에 따라 상기 데이터 라인의 데이터 전압을 상기 제1 트랜지스터의 상기 게이트 전극에 공급하는 제3 트랜지스터;
    상기 감지 스캔 라인의 감지 스캔 신호에 따라 상기 감지 라인의 초기화 전압을 상기 제1 노드에 공급하는 제4 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극과 상기 제1 노드 사이에 배치되는 커패시터를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    표시 모드에서 1 프레임 기간은 제1 기간과 제2 기간을 포함하고,
    상기 스캔 신호와 상기 감지 스캔 신호는 상기 제1 기간 동안 제1 레벨 전압으로 발생하고, 상기 제2 기간 동안 제2 레벨 전압으로 발생하며,
    상기 감지 인에이블 신호와 상기 제2 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제2 레벨 전압으로 발생하고,
    상기 제1 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제1 레벨 전압으로 발생하는 표시 장치.
  17. 제15 항에 있어서,
    감지 모드는 제1 기간, 제2 기간, 및 제3 기간을 포함하고,
    상기 스캔 신호와 상기 감지 스캔 신호는 상기 제2 기간 동안 제1 레벨 전압으로 발생하고, 상기 제1 기간과 상기 제3 기간 동안 제2 레벨 전압으로 발생하며,
    상기 감지 인에이블 신호와 상기 제2 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제1 레벨 전압으로 발생하고,
    상기 제1 스위치 제어 신호는 상기 제1 기간과 상기 제2 기간 동안 상기 제2 레벨 전압으로 발생하는 표시 장치.
  18. 스캔 라인, 감지 스캔 라인, 데이터 라인, 감지 라인, 및 감지 인에이블 신호 라인에 연결되며, 제1 노드와 제2 노드 사이에 배치되는 복수의 발광 소자들, 및 게이트 전극의 전압에 따라 상기 제1 노드에 구동 전류를 공급하는 제1 트랜지스터를 포함하는 서브 화소를 구비하는 표시 장치의 구동 방법에 있어서,
    감지 모드에서 상기 제1 노드와 제2 노드를 연결하는 단계; 및
    상기 감지 모드에서 상기 제1 트랜지스터의 게이트 전극에 상기 데이터 라인의 기준 전압을 인가하고, 상기 기준 전압에 따라 상기 제1 트랜지스터의 구동 전류를 상기 감지 라인으로 공급하는 단계를 포함하는 표시 장치의 구동 방법.
  19. 제18 항에 있어서,
    상기 감지 모드에서 상기 제1 노드에 감지 전원 전압을 인가하는 단계를 더 포함하는 표시 장치의 구동 방법.
  20. 제18 항에 있어서,
    상기 복수의 발광 소자들은,
    상기 제1 노드에 연결되는 제1 전극과 상기 제2 노드에 연결되는 제2 전극을 포함하는 제1 발광 소자; 및
    상기 제2 노드에 연결되는 제1 전극과 상기 제1 노드에 연결되는 제2 전극을 포함하는 제2 발광 소자를 포함하는 표시 장치의 구동 방법.
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