KR20230154353A - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR20230154353A
KR20230154353A KR1020220053541A KR20220053541A KR20230154353A KR 20230154353 A KR20230154353 A KR 20230154353A KR 1020220053541 A KR1020220053541 A KR 1020220053541A KR 20220053541 A KR20220053541 A KR 20220053541A KR 20230154353 A KR20230154353 A KR 20230154353A
Authority
KR
South Korea
Prior art keywords
layer
disposed
inorganic
pattern
transistor
Prior art date
Application number
KR1020220053541A
Other languages
English (en)
Inventor
조영제
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220053541A priority Critical patent/KR20230154353A/ko
Priority to US18/114,504 priority patent/US20230354689A1/en
Priority to CN202310426427.7A priority patent/CN116981290A/zh
Publication of KR20230154353A publication Critical patent/KR20230154353A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H10K50/8445—Encapsulations multilayered coatings having a repetitive structure, e.g. having multiple organic-inorganic bilayers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1615—Constructional details or arrangements for portable computers with several enclosures having relative motions, each enclosure supporting at least one I/O or computing function
    • G06F1/1624—Constructional details or arrangements for portable computers with several enclosures having relative motions, each enclosure supporting at least one I/O or computing function with sliding enclosures, e.g. sliding keyboard or display
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • G06F1/1652—Details related to the display arrangement, including those related to the mounting of the display in the housing the display being flexible, e.g. mimicking a sheet of paper, or rollable
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/301—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements flexible foldable or roll-able electronic displays, e.g. thin LCD, OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/841—Self-supporting sealing arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/311—Flexible OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Mathematical Physics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시장치를 제공한다. 표시장치는 복수 개의 화소영역들 및 경계영역을 포함하는 표시모듈을 포함한다. 상기 표시모듈은 경계영역에 대응하는 개구가 정의된 복수 개의 무기층들, 상기 개구 내에 배치되고, 상기 개구에 의해 노출된 영역을 커버하는 무기패턴, 및 상기 개구 내에 배치되어 상기 무기패턴에 접촉하고, 상기 복수 개의 무기층들 중 최상측의 무기층에 접촉하는 유기층을 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로 좀더 상세히 플렉서블 표시장치에 관한 것이다.
스마트 폰, 태블릿, 노트북 컴퓨터, 자동차용 내비게이션 및 스마트 텔레비전 등과 같은 전자장치들이 개발되고 있다. 이러한 전자장치들은 정보제공을 위해 표시장치를 구비한다.
사용자의 UX/UI를 만족시키기 위해 다양한 형태의 표시장치가 개발되고 있다. 그 중 플렉서블 표시장치의 개발이 활성화되었다.
본 발명은 내충격성이 향상되고, 내습성이 향상된 표시패널을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 복수 개의 화소영역들 및 경계영역을 포함하는 표시모듈을 포함한다. 상기 표시모듈은, 상기 복수 개의 화소영역들 및 상기 경계영역에 중첩하는 베이스층, 상기 경계영역에 대응하는 개구가 정의되고, 상기 베이스층 상에 배치된 복수 개의 무기층들, 상기 개구 내에 배치되고, 상기 개구에 의해 노출된 상기 베이스층의 일부영역을 커버하는 무기패턴, 상기 복수 개의 무기층들 상에 배치된 유기층, 상기 유기층 상에 배치되고, 상기 복수 개의 화소영역들 각각에 배치된 발광소자, 및 상기 베이스층과 상기 유기층 사이에 배치되고, 상기 발광소자에 전기적으로 연결된 트랜지스터를 포함할 수 있다. 상기 유기층은 상기 개구 내에 배치되어 상기 무기패턴에 접촉하고, 상기 복수 개의 무기층들 중 최상측의 무기층에 접촉할 수 있다.
본 발명의 일 실시예에 따르면, 상기 베이스층에는 상기 경계영역에 대응하며 상기 개구로부터 연장된 그루브가 정의될 수 있다.
본 발명의 일 실시예에 따르면, 상기 무기패턴은 상기 그루브에 더 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 베이스층은 제1 합성수지층, 상기 제1 합성수지층 상에 배치된 배리어 무기층, 및 상기 배리어 무기층 상에 배치된 제2 합성수지층을 포함하고, 상기 그루브는 상기 제2 합성수지층에 정의될 수 있다.
본 발명의 일 실시예에 따르면, 상기 무기패턴은 상기 개구를 정의하는 상기 복수 개의 무기층들의 측면에 접촉할 수 있다.
본 발명의 일 실시예에 따르면, 상기 무기패턴은 상기 복수 개의 무기층들 중 상기 최상측의 무기층의 상면의 일부 영역에 더 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 무기층들 중 최상측의 무기층의 상면에 배치되고 상기 무기패턴과 이격된 서브 무기패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 서브 무기패턴은 상기 유기층에 의해 커버될 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시모듈의 하측에 배치된 지지부재를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 지지부재는 매트릭스층 및 상기 매트릭스층에 결합되고, 각각이 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 나열된 복수개의 지지스틱들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시모듈의 상측에 배치된 윈도우 및 상기 윈도우 상측에 배치된 윈도우 보호층을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시모듈은, 상기 발광소자를 커버하는 박막 봉지층, 상기 박막 봉지층 상에 배치된 입력센서, 및 상기 입력센서 상에 배치되고 상기 발광소자에 중첩하는 컬러필터를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 트랜지스터는 실리콘 반도체 패턴을 포함하는 실리콘 트랜지스터 및 산화물 반도체 패턴을 포함하는 산화물 트랜지스터를 포함할 수 있다. 상기 실리콘 반도체 패턴과 상기 산화물 반도체 패턴은 상기 복수 개의 무기층들 중 서로 다른 무기층 상에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시모듈은 롤러에 롤링될 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 화소영역들 각각은 상기 경계영역에 의해 에워싸일 수 있다.
본 발명의 일 실시예에 따른 표시장치는 복수 개의 화소영역들 및 경계영역을 포함하는 표시모듈을 포함할 수 있다. 상기 표시모듈은, 상기 복수 개의 화소영역들 및 상기 경계영역에 중첩하는 베이스층, 상기 경계영역에 대응하는 개구가 정의되고, 상기 베이스층 상에 배치된 복수 개의 무기층들, 상기 개구 내에 배치되고, 상기 개구에 의해 노출된 상기 베이스층의 일부영역을 커버하는 무기패턴, 상기 개구 내에서 상기 무기패턴에 접촉하고, 상기 무기패턴 상에 배치된 유기패턴, 상기 복수 개의 무기층들 상에 배치되고, 상기 복수 개의 무기층들 중 최상측의 무기층과 접촉하는 유기층, 상기 유기층 상에 배치되고, 상기 복수 개의 화소영역들 각각에 배치된 발광소자, 및 상기 베이스층과 상기 유기층 사이에 배치되고, 상기 발광소자에 전기적으로 연결된 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 복수 개의 화소영역들 및 경계영역을 포함하는 표시모듈을 포함할 수 있다. 상기 표시모듈은, 상기 복수 개의 화소영역들 및 상기 경계영역에 중첩하는 베이스층, 상기 경계영역에 대응하는 개구가 정의되고, 상기 베이스층 상에 배치된 복수 개의 무기층들, 상기 개구 내에 배치된 유기패턴, 상기 유기패턴 상에 배치되고, 상기 복수 개의 무기층들 중 최상측의 무기층에 접촉하여 상기 유기패턴을 밀봉하는 무기패턴, 상기 복수 개의 무기층들 상에 배치되고, 상기 무기패턴 및 상기 최상측의 무기층과 접촉하는 유기층, 상기 유기층 상에 배치되고, 상기 복수 개의 화소영역들 각각에 배치된 발광소자, 및 상기 베이스층과 상기 유기층 사이에 배치되고, 상기 발광소자에 전기적으로 연결된 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 베이스층에는 상기 경계영역에 대응하며 상기 개구로부터 연장된 그루브가 정의될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유기패턴은 상기 그루브에 더 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 베이스층은 제1 유기층, 상기 제1 유기층 상에 배치된 배리어 무기층, 및 상기 배리어 무기층 상에 배치된 제2 유기층을 포함할 수 있다. 상기 그루브는 상기 제2 유기층에 정의될 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시모듈의 하측에 배치된 지지부재를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 지지부재는 매트릭스층 및 상기 매트릭스층에 결합되고, 각각이 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 나열된 복수개의 지지스틱들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시모듈은 롤러에 롤링될 수 있다.
상술한 바에 따르면, 무기층들의 적층 구조물에 정의된 개구는 표시패널에 밸리를 형성하여 무기층들의 적층 구조물을 아일랜드 구조물들로 분할할 수 있다. 밸리는 표시패널의 유연성을 향상시키고 내충격성을 향상시킬 수 있다.
무기패턴은 개구 또는 밸리에 의해 형성된 수분의 침투경로를 차단할 수 있다. 따라서, 수분에 의해 발생하는 발광소자의 열화를 방지할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자장치의 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4b 내지 도 4d는 본 발명의 일 실시예에 따른 표시패널의 표시영역의 평면도이다.
도 4e는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5b는 도 5a의 일부 영역을 확대한 도면이다.
도 5c는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 6b는 도 6a의 일부 영역을 확대한 도면이다.
도 7은 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자장치(ED)의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자장치(ED)의 단면도이다.
도 1a 및 도 1b를 참조하면, 롤러블 핸드폰을 예시적으로 도시하였다. 본 발명은 롤러블이 아닌 다른 종류의 플렉서블 표시장치에도 적용될 수 있으며, 핸드폰과 같은 소형 표시장치가 아닌 중, 대형 표시장치에도 적용될 수 있다.
도 1a 및 도 1b를 참고하면, 본 발명의 일 실시예에 따른 전자장치(ED)는 표시장치(DD), 롤러(ROL), 홀더(HD), 및 하우징(HS)을 포함할 수 있다. 전자장치(ED)는 전자모듈 및 전원모듈을 더 포함할 수 있으나, 도 1a 및 도 1b에 미-도시되었다.
도 1a 및 도 1b는 표시장치(DD)가 하우징(HS)에 수용된 상태(이하, 제1 상태)를 도시하였다. 제1 상태에서 표시장치(DD)의 일부분이 하우징(HS)으로부터 노출된 전자장치를 예시적으로 도시하였으나, 이에 제한되지 않는다. 제1 상태에서 표시장치(DD)는 하우징(HS)에 완전히 삽입될 수도 있다.
하우징(HS)으로부터 노출된 표시장치(DD)의 일부분은 평면의 표시면(DD-IS)을 제공할 수 있다. 표시면(DD-IS)은 제1 방향축(DR1, 또는 제1 방향) 및 제2 방향축(DR2, 또는 제2 방향)이 정의하는 면과 평행할 수 있다. 표시면(DD-IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3, 또는 제3 방향)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)을 기준으로 구분된다.
표시장치(DD)가 완전히 펼쳐진 상태(이하, 제2 상태)에서 표시장치(DD)는 제1 상태보다 더 넓은 표시면(DD-IS)을 제공할 수 있다. 사용자가 홀더(HD)를 당김에 따라 표시장치(DD)는 롤러(ROL)로부터 풀리고, 표시면(DD-IS)이 확장된다. 전자장치(ED)는 홀더(HD)를 이동시키는 기계적 구성을 더 포함할 수도 있다.
롤러(ROL)는 전자장치(ED)의 상태 변화에 있어서, 표시장치(DD)를 가이드한다. 롤러(ROL)는 제1 상태에서 표시장치(DD)를 롤링하는 것 이외에 표시장치(DD)를 슬라이딩시킬 수 있다. 미-도시되었으나, 롤러(ROL)에 의해 슬라이딩된 표시장치(DD)의 일부분은 하우징(HS)의 저장 공간(예컨대 하우징(HS)의 바닥 부분)으로 이동될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 2b는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 표시장치(DD)는 제1 기능층(FL1), 윈도우 보호층(PF), 제2 기능층(FL2), 윈도우(WD), 표시모듈(DM), 패널 보호층(BPL), 하부층(SB), 지지부재(SP), 및 접착층들(AL1 내지 AL6)을 포함할 수 있다. 이하, 설명될 접착층들(AL1 내지 AL6)은 감압접착필름(PSA, Pressure Sensitive Adhesive film) 또는 광학 투명 접착부재(OCA, Optically Clear Adhesive) 중 어느 하나를 포함할 수 있으며, 중복된 설명은 생략한다.
윈도우 보호층(PF)은 윈도우(WD) 상에 배치될 수 있다. 윈도우 보호층(PF)은 윈도우(WD)를 보호할 수 있다. 윈도우 보호층(PF)은 합성수지 필름을 포함할 수 있다. 윈도우 보호층(PF)의 합성수지 필름은 폴리이미드(Polyimide), 폴리 카보네이트(Polycarbonate), 폴리아미드(Polyamide), 트리아세틸셀루로오스(Triacetylcellulose), 폴리 메틸메타크릴레이트(Polymethylmethacrylate), 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)를 포함할 수 있다.
윈도우(WD)는 박막 유리 기판을 포함할 수 있다. 박막 유리 기판은 화학 강화 처리된 유리 기판일 수 있다. 박막 유리 기판은 롤링이 가능하며, 롤링과 펼침이 반복되더라도 주름이 적게 발생할 수 있다.
제1 및 제2 기능층들(FL1, FL2) 각각은 하드코팅층, 지문 방지 코팅층, 및 반사방지 코팅층 중 적어도 하나를 포함할 수 있다. 제1 기능층(FL1)은 윈도우 보호층(PF) 상에 배치되고, 제2 기능층(FL2)은 윈도우(WD) 상에 배치될 수 있다. 제2 기능층(FL2)은 제1 접착층(AL1)을 통해 윈도우 보호층(PF)과 결합될 수 있다.
미-도시되었으나, 베젤 패턴은 윈도우(WD)의 상면 또는 배면 상에 배치될 수 있다. 베젤 패턴은 유색의 차광막으로써 예컨대, 코팅 방식으로 형성될 수 있다. 베젤 패턴은 베이스 물질 및 베이스 물질에 혼합된 염료 또는 안료를 포함할 수 있다.
표시모듈(DM)은 윈도우(WD)의 하측에 배치될 수 있다. 표시모듈(DM)은 제2 접착층(AL2)을 통해 윈도우(WD)와 결합될 수 있다.
패널 보호층(BPL)은 표시모듈(DM)의 하측에 배치되어 표시모듈(DM)을 보호할 수 있다. 패널 보호층(BPL)은 제3 접착층(AL3)을 통해 표시모듈(DM)과 결합될 수 있다.
패널 보호층(BPL)은 가요성 합성수지 필름을 포함할 수 있다. 예를 들어, 패널 보호층(BPL)은 폴리 이미드 또는 폴리에틸렌 테레프탈레이트와 같은 가요성 플라스틱 물질을 포함할 수 있다. 패널 보호층(BPL)은 패널 보호층(BPL)의 상면 및 배면 중 적어도 어느 하나에 배치된 대전 방지층 및 차광층을 더 포함할 수 있다.
하부층(SB)은 패널 보호층(BPL)의 하측에 배치될 수 있다. 하부층(SB)은 제4 접착층(AL4)을 통해 패널 보호층(BPL)과 결합될 수 있다. 하부층(SB)은 표시장치(DD)가 롤링될 때 표시모듈(DM)의 하측에 가해지는 스트레스를 감소시킬 수 있다. 하부층(SB)은 탄성모듈러스가 낮은 레진(resin)을 포함할 수 있다.
지지부재(SP)는 하부층(SB)의 하측에 배치될 수 있다. 지지부재(SP)는 제5 접착층(AL5)을 통해 하부층(SB)과 결합될 수 있다. 지지부재(SP)는 표시모듈(DM)의 하부에 배치되어 표시장치(DD)의 강성을 보완할 수 있다. 지지부재(SP)는 지지부재(SP)의 하면에 배치된 기능층을 더 포함할 수 있다. 기능층은 하드 코팅층, 지문방지 코팅층, 대전방지 코팅층, 및 반사방지 코팅층 중 적어도 어느 하나를 포함할 수 있다.
지지부재(SP)는 매트릭스층(MX) 및 복수 개의 지지스틱들(SM)을 포함할 수 있다. 매트릭스층(MX)은 탄성중합체(elastomer)를 포함할 수 있다. 복수 개의 지지스틱들(SM)은 매트릭스층(MX)에 결합될 수 있다. 복수 개의 지지스틱들(SM)은 매트릭스층(MX)에 의해 커버되도록 함침될 수 있다. 복수 개의 지지스틱들(SM)은 스테인리스스틸, 알루미늄, 및 탄소섬유강화플라스틱 중 어느 하나를 포함할 수 있다.
복수 개의 지지스틱들(SM)은 제1 방향(DR1)으로 이격되어 배치되고, 복수 개의 지지스틱들(SM)은 제2 방향(DR2)으로 연장될 수 있다. 복수 개의 지지스틱들(SM)은 플레이트와 다르게 롤링시 반발력이 적게 발생하고, 펼쳐진 상태에서 상측의 구성을 지지할 수 있다.
도 2b를 참조하면, 표시모듈(DM)은 표시패널(DP), 입력센서(ISP) 및 반사 방지층(ARL)을 포함할 수 있다. 표시패널(DP)은 베이스층(110), 회로층(120), 발광소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공할 수 있다. 베이스층(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 본 발명의 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다. 베이스층(110)은 단층 또는 다층 구조를 가질 수 있다.
회로층(120)은 베이스층(110) 상에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다.
발광소자층(130)은 회로층(120) 상에 배치될 수 있다. 발광소자층(130)은 발광소자를 포함할 수 있다. 예를 들어, 발광소자는 유기 발광 물질, 무기 발광 물질, 유기-무기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 봉지층(140)은 적어도 하나의 무기층을 포함할 수 있다. 봉지층(140)은 무기층/유기층/무기층의 적층 구조물을 포함할 수 있다.
입력센서(ISP)는 표시패널(DP) 상에 직접 배치될 수 있다. 입력센서(ISP)는 정전용량 방식 및/또는 전자기 유도방식으로 사용자의 입력을 감지할 수 있다. 표시패널(DP)과 입력센서(ISP)는 연속된 공정을 통해 형성될 수 있다. 여기서 “직접 배치된다는 것”은 입력센서(ISP)와 표시패널(DP) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 입력센서(ISP)와 표시패널(DP) 사이에는 별도의 접착층이 배치되지 않을 수 있다.
반사 방지층(ARL)은 입력센서(ISP) 상에 직접 배치될 수 있다. 반사 방지층(ARL)은 표시장치(DD)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(ARL)은 컬러 필터들을 포함할 수 있다. 상기 컬러 필터들은 소정의 배열을 가질 수 있다. 예를 들어, 상기 컬러 필터들은 표시패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 반사 방지층(ARL)은 상기 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다.
본 발명의 일 실시예에서, 입력센서(ISP)와 반사 방지층(ARL)의 위치는 서로 바뀔 수 있다. 본 발명의 일 실시예에서, 반사 방지층(ARL)은 편광필름으로 대체될 수 있다. 편광필름은 접착층을 통해 입력센서(ISP)에 결합될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 4a는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다. 도 4b 내지 도 4d는 본 발명의 일 실시예에 따른 표시패널(DP)의 표시영역(DP-A)의 평면도이다. 도 4e는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다.
도 3을 참조하면, 표시패널(DP)은 표시영역(DP-A) 및 비-표시영역(DP-NA)을 포함할 수 있다. 비-표시영역(DP-NA)은 표시영역(DP-A)과 인접하며 표시영역(DP-A)의 적어도 일부를 에워쌀 수 있다. 표시영역(DP-A)에 복수 개의 화소들(PX)이 배치되고, 비-표시영역(DP-NA)에 화소(PX)가 미-배치된다. 비-표시영역(DP-NA)의 일측에 데이터 구동회로(EDC)가 배치될 수 있다.
표시영역(DP-A)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 포함할 수 있다. 표시패널(DP)의 두께 방향은 표시영역(DP-A)의 법선 방향인 제3 방향(DR3)일 수 있다. 표시패널(DP)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
복수 개의 화소들(PX)은 서로 다른 컬러광을 생성하는 복수 개의 그룹을 포함할 수 있다. 예컨대, 레드 컬러광을 생성하는 레드 화소들, 그린 컬러광을 생성하는 그린 화소들, 및 블루 컬러광을 생성하는 블루 화소들을 포함할 수 있다. 레드 화소의 발광 다이오드, 그린 화소의 발광 다이오드, 및 블루 화소의 발광 다이오드는 서로 다른 물질의 발광층을 포함할 수 있다.
도 4a에는 제1 그룹의 주사 라인들 중 제1 그룹의 i번째 주사 라인(SLi)에 연결되고, 복수 개의 데이터 라인들 중 j번째 데이터 라인(DLj)에 연결된 화소(PXij)를 예시적으로 도시하였다. 화소(PXij)는 화소 구동회로(PC, 이하 화소회로)와 발광소자(LD)를 포함할 수 있다.
본 실시예에서 화소회로(PC)는 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 본 실시예에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제5 트랜지스터(T5) 내지 제7 트랜지스터(T7)은 P타입의 트랜지스터이고, 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 N타입 트랜지스터인 것으로 설명된다. 다만, 이에 제한되지 않고, 제1 내지 제7 트랜지스터들(T1 내지 T7)은 P타입의 트랜지스터 또는 N타입 트랜지스터 중 어느 하나로 구현할 수 있다. N타입 트랜지스터의 입력영역(또는 입력전극)은 드레인(또는 드레인 영역)으로 설명되고, P타입 트랜지스터의 입력영역은 소스(또는 소스 영역)로 설명되고, N타입 트랜지스터의 출력영역(또는 출력전극)은 소스(또는 소스 영역)로 설명되고, P타입 트랜지스터의 출력영역은 드레인(또는 드레인 영역)로 설명된다. 또한, 본 발명의 일 실시예에서 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 생략될 수 있다.
본 실시예에서 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 커패시터(Cst)는 제1 전원 전압(ELVDD)을 수신하는 제1 전압라인(PL)과 기준 노드(RN) 사이에 전기적으로 연결된다. 커패시터(Cst)는 기준 노드(RN)에 전기적으로 연결되는 제1 전극(CE10) 및 제1 전압라인(PL)에 전기적으로 연결되는 제2 전극(CE20)을 포함한다.
제1 트랜지스터(T1)는 제1 전압라인(PL)과 발광소자(LD)의 하나의 전극(예컨대 애노드) 사이에 전기적으로 연결된다. 제1 트랜지스터(T1)의 소스(S1)는 제1 전압라인(PL)과 전기적으로 연결된다. 본 명세서에서 "트랜지스터와 신호라인 또는 트랜지스터와 트랜지스터 사이에 전기적으로 연결된다"는 것은 "트랜지스터의 소스, 드레인, 게이트가 신호라인과 일체의 형상을 갖거나, 연결전극을 통해서 연결된 것"을 의미한다. 제1 트랜지스터(T1)의 소스(S1)와 제1 전압라인(PL) 사이에는 다른 트랜지스터가 배치되거나 생략될 수 있다.
제1 트랜지스터(T1)의 드레인(D1)은 발광소자(LD)의 애노드와 전기적으로 연결된다. 제1 트랜지스터(T1)의 드레인(D1)과 발광소자(LD)의 애노드 사이에는 다른 트랜지스터가 배치되거나 생략될 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 기준 노드(RN)에 전기적으로 연결된다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)과 제1 트랜지스터(T1)의 소스(S1) 사이에 전기적으로 연결된다. 제2 트랜지스터(T2)의 소스(S2)는 j번째 데이터 라인(DLj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 드레인(D2)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 본 실시예에서 제2 트랜지스터(T2)의 게이트(G2)는 제1 그룹의 i번째 주사 라인(SLi)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 기준 노드(RN)와 제1 트랜지스터(T1)의 드레인(D1) 사이에 전기적으로 연결된다. 제3 트랜지스터(T3)의 드레인(D3)은 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 소스(S3)는 기준 노드(RN)에 전기적으로 연결된다. 싱글 게이트의 제3 트랜지스터(T3)을 도시하였으나, 제3 트랜지스터(T3)는 복수 개의 게이트를 포함할 수 있다. 본 실시예에서 제3 트랜지스터(T3)의 게이트(G3)는 제2 그룹의 i번째 주사 라인(GLi)에 전기적으로 연결될 수 있다. 제4 트랜지스터(T4)는 기준 노드(RN)와 제2 전압라인(VL1) 사이에 전기적으로 연결된다. 제4 트랜지스터(T4)의 드레인(D4)은 기준 노드(RN)에 전기적으로 연결되고, 제4 트랜지스터(T4)의 소스(S4)는 제2 전압라인(VL1)에 전기적으로 연결된다. 싱글 게이트의 제4 트랜지스터(T4)를 도시하였으나, 제4 트랜지스터(T4)는 복수 개의 게이트들을 포함할 수 있다. 본 실시예에서 제4 트랜지스터(T4)의 게이트(G4)는 제3 그룹의 i번째 주사 라인(HLi)에 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)는 제1 전압라인(PL)와 제1 트랜지스터(T1)의 소스(S1) 사이에 전기적으로 연결된다. 제5 트랜지스터(T5)의 소스(S5)는 제1 전압라인(PL)에 전기적으로 연결되고, 제5 트랜지스터(T5)의 드레인(D5)은 제1 트랜지스터(T1)의 소스(S1)에 전기적으로 연결된다. 제5 트랜지스터(T5)의 게이트(G5)는 i번째 발광 라인(ELi)에 전기적으로 연결될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 드레인(D1)과 발광소자(LD) 사이에 전기적으로 연결된다. 제6 트랜지스터(T6)의 소스(S6)는 제1 트랜지스터(T1)의 드레인(D1)에 전기적으로 연결되고, 제6 트랜지스터(T6)의 드레인(D6)은 발광소자(LD)의 애노드에 전기적으로 연결된다. 제6 트랜지스터(T6)의 게이트(G6)는 i번째 발광 라인(ELi)에 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서 제6 트랜지스터(T6)의 게이트(G6)는 제5 트랜지스터(T5)의 게이트(G5)와 다른 신호라인에 연결될 수도 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 드레인(D6)과 제3 전압라인(VL2) 사이에 전기적으로 연결된다. 제7 트랜지스터(T7)의 소스(S7)는 제6 트랜지스터(T6)의 드레인(D6)에 전기적으로 연결되고, 제7 트랜지스터(T7)의 드레인(D7)은 제2 전압라인(VL1)에 전기적으로 연결된다. 제7 트랜지스터(T7)의 게이트(G7)는 제1 그룹의 i+1번째 주사 라인(SLi+1)에 전기적으로 연결될 수 있다.
발광제어신호(EMi)가 하이레벨을 가질 때, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-오프된다. 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴-오프되면 제1 전압라인(PL)과 발광소자(LD) 사이에 전류 패스가 형성되지 않는다. 따라서 해당 구간은 비발광 구간으로 정의될 수 있다.
제3 그룹의 i번째 주사 라인(HLi)에 인가된 스캔 신호(GIi)가 하이레벨을 가질 때, 제4 트랜지스터(T4)가 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면 제1 초기화 전압(Vint)에 의해 기준 노드(RN)가 초기화된다.
제1 그룹의 i번째 주사 라인(SLi)에 인가된 스캔 신호(GWi)가 로우레벨을 갖고, 제2 그룹의 i번째 주사 라인(GLi)에 인가된 스캔 신호(GCi)가 하이레벨을 가질 때, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온된다.
기준 노드(RN)가 초기화 전압(Vint)으로 초기화되었기 때문에 제1 트랜지스터(T1)가 턴-온된 상태이다. 제1 트랜지스터(T1)가 턴-온되면 데이터 신호(Dj)에 대응되는 전압이 기준 노드(RN)에 제공된다. 이때, 커패시터(Cst)는 데이터 신호(Dj)에 대응되는 전압을 저장한다. 데이터 신호(Dj)에 대응되는 전압은 데이터 신호(Dj)에서 제1 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 전압일 수 있다.
제1 그룹의 i+1번째 주사 라인(SLi+1)에 인가된 스캔 신호(GWi+1)가 로우레벨을 가질 때, 제7 트랜지스터(T7)가 턴-온된다. 제7 트랜지스터(T7)가 턴-온됨에 따라 발광소자(LD)의 애노드는 제2 초기화 전압(VAint)으로 초기화된다. 발광소자(LD)의 기생 커패시터가 방전될 수 있다.
발광제어신호(EMi)가 로우레벨를 가지면 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온된다. 제5 트랜지스터(T5)가 턴-온되면 제1 전원 전압(ELVDD)이 제1 트랜지스터(T1)에 제공된다. 제6 트랜지스터(T6)가 턴-온되면 제1 트랜지스터(T1)과 발광소자(LD)가 전기적으로 연결된다. 발광소자(LD)는 제공받는 전류량에 대응하여 휘도의 광을 생성한다.
도 4b에는 2개의 화소행(PXLi, PXLi+1)에 대응하는 표시영역(DP-A)의 일부분을 확대 도시하였다. i번째 화소행(PXLi)은 제1 방향(DR1)으로 나열된 제1 색 화소(PX1), 제2 색 화소(PX2), 제3 색 화소(PX3), 및 제2 색 화소(PX2)를 포함할 수 있다. i+1번째 화소행(PXLi+1)은 제1 방향(DR1)으로 나열된 제3 색 화소(PX3), 제2 색 화소(PX2), 제1 색 화소(PX1), 및 제2 색 화소(PX2)를 를 포함할 수 있다. 도 4b에 도시된 화소행들(PXLi, PXLi+1)의 4개의 색 화소들이 제1 방향(DR1)을 따라 반복적으로 배치될 수 있다. 도 4b에 도시된 화소행들(PXLi, PXLi+1)이 제2 방향(DR2)을 따라 반복적으로 배치될 수 있다. 도 4b에는 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)의 애노드가 점선으로 도시되었다.
표시영역(DP-A)은 복수 개의 화소영역들(PA)과 복수 개의 화소영역들(PA) 사이의 경계영역(BA)을 포함할 수 있다. 경계영역(BA)은 복수 개의 화소영역들(PA) 각각의 적어도 일부분에 인접하게 배치될 수 있다.
도 4b를 참조하면, 화소영역들(PA)마다 제1 색 화소(PX1), 제2 색 화소(PX2), 제3 색 화소(PX3) 중 어느 하나가 배치되고, 화소영역들(PA) 각각은 경계영역(BA)으로 에워싸일 수 있다. 경계영역(BA)은 제1 방향(DR1)으로 연장된 제1 영역(BA1)과 제2 방향(DR2)으로 연장된 제2 영역(BA2)을 포함할 수 있다.
복수 개의 화소영역들(PA)에는 제1 색 내지 제3 색 화소(PX1, PX2, PX3)의 화소회로들(PC1, PC2, PC3)이 각각 배치된다. 화소회로들(PC1, PC2, PC3) 각각은 도 4a를 참조하여 설명한 화소회로(PC)와 같다. 화소회로들(PC1, PC2, PC3) 각각이 화소영역(PA)과 실질적으로 일치하는 것으로 도시하였으나, 이에 제한되지 않는다.
화소영역(PA)은 표시영역(DP-A) 내에서 경계영역(BA)이 아닌 영역으로 정의되면 충분하다. 경계영역(BA)은 후술하는 개구(BA-OP, 도 4e 참조)에 의해 정의되는 영역이며, 개구(BA-OP)에 미-중첩하는 표시영역(DP-A)이 화소영역(PA)에 해당한다.
도 4c를 참조하면, 제1 색 화소(PX1), 제2 색 화소(PX2), 제3 색 화소(PX3), 및 제2 색 화소(PX2) 중 인접한 2개의 색 화소들은 경계영역(BA)에 의해 에워싸일 수 있다. 도 4d에 도시된 것과 같이, 하나의 화소영역(PA)에 하나의 제1 색 화소(PX1), 하나의 제3 색 화소(PX3) 및 두 개의 제2 색 화소들(PX2)이 배치될 수 있다.
도 4e는 도 4b의 I-I'에 대응하는 표시모듈(DM)의 단면을 도시하였다.
도 4e에는 제1 발광소자(LD1), 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 도시되었다. 표시패널(DP) 상에 입력센서(ISP)가 배치되고, 입력센서(ISP) 상에 반사 방지층(ARL)이 배치된다.
도 4a에 도시된 등가회로에 있어서, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 트랜지스터(O-TFT)일 수 있고, 나머지 트랜지스터들은 실리콘 트랜지스터(S-TFT) 일 수 있다. 본 발명의 일 실시예에서 화소회로는 실리콘 트랜지스터(S-TFT)와 산화물 트랜지스터(O-TFT) 중 1종의 트랜지스터만을 포함할 수도 있다. 화소회로가 1종의 트랜지스터만을 포함하는 경우 후술하는 무기층의 적층 구조물의 적층 구조가 달라질 수 있다.
도 4e에 도시된 실리콘 트랜지스터(S-TFT)는 도 4a의 제6 트랜지스터(T6)일 수 있고, 산화물 트랜지스터(O-TFT)는 도 4a의 제3 트랜지스터(T3)일 수 있다.
베이스층(110)은 화소영역(PA)과 경계영역(BA)에 중첩한다. 도 4e에는 복수 개의 화소영역들(PA) 중 하나의 화소영역(PA)과 그에 인접한 제1 영역(BA1)과 제2 영역(BA2)을 예시적으로 도시하였다.
베이스층(110) 상에 배리어층(10br)이 배치될 수 있다. 배리어층(10br)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(10br)은 적어도 하나의 무기층을 포함할 수 있다. 배리어층(10br)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(10br) 상에 제1 차폐전극(BMLa)이 배치될 수 있다. 제1 차폐전극(BMLa)은 금속을 포함할 수 있다. 제1 차폐전극(BMLa)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 또는 티타늄을 함유하는 합금을 포함할 수 있다. 제1 차폐전극(BMLa)은 바이어스 전압을 수신할 수 있다. 제1 차폐전극(BMLa)은 제1 전원 전압(ELVDD)을 수신할 수도 있다. 제1 차폐전극(BMLa)은 분극현상으로 인한 전기적 포텐셜이 실리콘 트랜지스터(S-TFT)에 영향을 미치는 것을 차단할 수 있다. 제1 차폐전극(BMLa)은 외부 광이 실리콘 트랜지스터(S-TFT)에 도달하는 것을 차단할 수 있다. 본 발명의 일 실시예에서 제1 차폐전극(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
배리어층(10br) 상에 버퍼층(10bf)이 배치될 수 있다. 버퍼층(10bf)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 상측의 제1 반도체 패턴(SC1)으로 확산되는 현상을 방지할 수 있다. 버퍼층(10bf)은 적어도 하나의 무기층을 포함할 수 있다. 버퍼층(10bf)은 실리콘옥사이드층 및 실리콘 나이트라이드층을 포함할 수 있다.
버퍼층(10bf) 상에 제1 반도체 패턴(SC1)이 배치될 수 있다. 제1 반도체 패턴(SC1)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SC1)은 저온 폴리 실리콘을 포함할 수 있다.
도 4e에는 제1 반도체 패턴(SC1)의 일부분을 도시한 것일 뿐이고, 제1 반도체 패턴(SC1)은 화소영역(PA, 도 4b 참조)에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SC1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SC1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 채널영역(또는 액티브영역)에 해당할 수 있다. 다시 말해, 제1 반도체 패턴(SC1)의 일부분은 트랜지스터의 채널일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1), 채널 영역(AC1, 또는 액티브 영역), 및 드레인 영역(DE1)은 제1 반도체 패턴(SC1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 채널영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
버퍼층(10bf) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴(SC1)을 커버할 수 있다. 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 무기층은 단층 또는 다층 구조를 가질 수 있고, 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(10) 상에 실리콘 트랜지스터(S-TFT)의 게이트(GT1)가 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 채널영역(AC1)에 중첩한다. 제1 반도체 패턴(SC1)을 도핑하는 공정에서 게이트(GT1)는 마스크일 수 있다. 게이트(GT1)는 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄을 함유하는 합금 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제1 절연층(10) 상에 커패시터(Cst)의 제1 전극(CE10)이 배치된다. 도 4e에 도시된 것과 같이, 단면 상에서는 제1 전극(CE10)과 게이트(GT1)이 이격되어 배치되나, 평면상에서 볼 때 제1 전극(CE10)과 게이트(GT1)은 일체의 형상을 가질 수 있다.
제1 절연층(10) 상에 제2 절연층(20)이 배치되며, 게이트(GT1)를 커버할 수 있다. 제2 절연층(20) 상에 게이트(GT1)와 중첩하는 상부전극(UE)이 배치될 수 있다. 제2 절연층(20) 상에 제1 전극(CE10)와 중첩하는 제2 전극(CE20)이 배치될 수 있다. 평면상에서 제2 전극(CE20)과 상부전극(UE)은 일체의 형상을 가질 수 있다. 제2 전극(CE20) 및 상부전극(UE)은 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄을 함유하는 합금을 포함할 수 있다.
제2 절연층(20) 상에 제2 차폐전극(BMLb)이 배치된다. 제2 차폐전극(BMLb)은 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 본 발명의 일 실시예에서 제2 차폐전극(BMLb)은 생략될 수도 있다. 본 발명의 일 실시예에 따르면, 제1 차폐전극(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제2 차폐전극(BMLb)을 대체할 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치될 수 있다. 제2 반도체 패턴(SC2)은 제3 절연층(30) 상에 배치될 수 있다. 제2 반도체 패턴(SC2)은 산화물 트랜지스터(O-TFT)의 채널영역(AC2)을 포함할 수 있다. 제2 반도체 패턴(SC2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SC2)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연산화물(ZnOx) 또는 인듐산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SC2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
제3 절연층(30) 상에 제4 절연층(40)이 배치될 수 있다. 제4 절연층(40)은 제2 반도체 패턴(SC2)에 부분적으로 중첩할 수 있다. 본 발명의 일 실시예에서 제4 절연층(40)은 제2 반도체 패턴(SC2)에 부분적으로 중첩할 수 있다. 제4 절연층(40) 상에 산화물 트랜지스터(O-TFT)의 게이트(GT2)가 배치된다.
산화물 트랜지스터(O-TFT)의 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 산화물 트랜지스터(O-TFT)의 게이트(GT2)는 채널영역(AC2)에 중첩한다. 게이트(GT2)는 내열성이 좋은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 티타늄을 함유하는 합금을 포함할 수 있다. 게이트(GT2)는 티타늄층 및 상기 티타늄층 상에 배치된 몰르브데늄층을 포함할 수 있다.
제4 절연층(40) 상에 제5 절연층(50)이 배치되며, 제5 절연층(50)은 게이트(GT2)를 커버할 수 있다. 제1 절연층(10) 내지 제5 절연층(50) 각각은 무기층일 수 있다.
상술한 배리어층(10br), 버퍼층(10bf) 및 제1 내지 제5 절연층들(10, 20, 30, 40, 50)은 베이스층(110) 상에 배치된 무기물의 적층 구조물로 정의될 수 있다. 무기물의 적층 구조물에는 개구(BA-OP)가 정의된다. 개구(BA-OP)는 도 4b를 참조하여 설명한 경계영역(BA)에 대응하며, 개구(BA-OP)는 표시패널(DP)에 밸리를 형성한다. 개구(BA-OP)는 평면상에서 도 4b에 도시된 제1 영역(BA1)에 대응하는 제1 개구 영역과 제2 영역(BA2)에 대응하는 제2 개구 영역을 포함할 수 있다. 개구(BA-OP)는 베이스층(110)의 상면을 노출시킬 수 있다.
무기물의 적층 구조물이 도 4b에 도시된 복수 개의 화소들(PX1 PX2, PX3)에 대응하게 복수 개의 아일랜드들로 분할된다. 외부에서 인가된 충격은 개구(BA-OP)로 집중되어 무기물의 적층 구조물에 크랙이 발생하는 것을 방지할 수 있다. 또한, 개구(BA-OP)는 특정한 화소영역에서 발생한 크랙이 인접한 화소영역으로 확장되는 것을 방지할 수 있다.
특히, 도 2a에 도시된 지지부재(SP)는 플레이트가 아닌 지지스틱들을 포함하기 때문에 지지스틱들(SM) 사이에 인가된 외부 충격은 표시패널(DP)에 국소적인 변형을 발생시킬 수 있다. 상술한 개구(BA-OP)와 개구(BA-OP) 내측에 배치된 유기물질은 지지부재(SP)에서 흡수하지 못한 외부 충격을 흡수하여 표시패널(DP)의 불량을 감소시킬 수 있다.
개구(BA-OP) 내에 무기패턴(CP)이 배치될 수 있다. 무기패턴(CP)은 무기물질을 포함하면 충분하고, 그 재료가 제한되지 않는다. 예컨대, 무기패턴(CP)은 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함할 수 있다.
무기패턴(CP)은 개구(BA-OP)를 정의하는 배리어층(10br), 버퍼층(10bf), 및 제1 내지 제5 절연층(10 내지 50)의 측면에 접촉할 수 있다. 무기패턴(CP)은 개구(BA-OP)에 의해 노출된 베이스층(110)의 일부영역, 즉, 베이스층(110)의 상면의 일부분을 커버할 수 있다. 개구(BA-OP)에 의해 노출된 베이스층(110)의 일부영역은 수분의 침투경로에 해당할 수 있다. 이렇게 침투된 수분은 발광소자(LD1)의 열화를 발생시킬 수 있다. 무기패턴(CP)은 수분이 상측으로 이동하지 못하도록 침투 경로를 차단한다.
무기패턴(CP)은 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 공법을 통해 형성될 수 있다. 무기층을 패터닝함으로써 무기패턴(CP)을 특정영역에만 형성할 수 있다.
무기패턴(CP)은 제5 절연층(50)의 상면을 대부분 노출시킨다. 제5 절연층(50)의 상면에 무기패턴(CP)의 일부분이 배치된 도 4e의 실시예와 다르게 무기패턴(CP)은 제5 절연층(50)의 상면 상에 미-배치될 수도 있다. 무기패턴(CP)이 무기층의 형태를 갖는 경우, 상술한 무기물의 적층 구조물의 두께가 증가하여 유연성을 감소시킨다. 또한, 무기층에서 크랙이 발생할 수도 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제5 절연층(50) 상에 적어도 하나의 유기층이 배치될 수 있다. 본 실시예에서 제5 절연층(50) 상에 제1 내지 제3 유기층(60 내지 80)이 배치되었으나, 제5 절연층(50) 상측에 배치된 절연층의 적층구조는 특별히 제한되지 않는다.
제1 유기층(60)이 제5 절연층(50) 상에 배치될 수 있다. 제1 유기층(60)은 개구(BA-OP)를 채울 수 있다. 제1 유기층(60)은 무기패턴(CP)에 접촉할 수 있다. 제1 유기층(60)은 하측의 무기층들에 형성된 단차를 제거하고 평탄한 상면을 제공할 수 있다. 상술한 것과 같이, 무기패턴(CP)이 패터닝되었기 때문에 제1 유기층(60)은 제5 절연층(50)의 상면을 커버할 수 있다.
제1 유기층(60)은 개구(BA-OP) 내에서 무기패턴(CP)에 접촉하는 제1 부분(60-P1)과 제5 절연층(50) 상에 배치된 제2 부분(60-P2)을 포함할 수 있다. 실질적으로 제1 부분(60-P1)은 유기패턴에 해당하고 제2 부분(60-P2)이 유기층에 해당한다. 본 실시예에서 일체형상의 제1 부분(60-P1)과 제2 부분(60-P2)을 포함하는 제1 유기층(60)을 예시적으로 도시하였으나, 제1 부분(60-P1)과 제2 부분(60-P2)은 다른 공정에 의해 형성될 수도 있다.
제1 유기층(60) 상에 제2 유기층(70) 및 제3 유기층(80)이 배치될 수 있다. 제1 유기층(60) 내지 제3 유기층(80) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제2 연결 전극(CNE2)이 제1 유기층(60) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 유기층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제3 연결 전극(CNE3)은 제2 유기층(70) 상에 배치될 수 있다. 제3 연결 전극(CNE3)은 제2 유기층(70)을 관통하는 컨택홀을 통해 제2 연결 전극(CNE2)에 접속될 수 있다. 제2 유기층(70) 상에 데이터 라인(DL)이 배치될 수 있다.
제1 발광소자(LD1)의 애노드(AE1)가 제3 유기층(80) 상에 배치될 수 있다. 제1 발광소자(LD1)는 애노드(AE1), 발광층(EML1), 및 캐소드(CE, 또는 공통 전극)을 포함할 수 있다. 도 4b를 참조하여 설명한 제1 발광소자(LD1) 내지 제3 발광소자(LD3)의 제2 전극은 제1 발광소자(LD1)의 캐소드(CE)와 일체의 형상을 가질 수 있다. 즉, 캐소드(CE)는 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)에 공통으로 제공될 수 있다.
애노드(AE1)는 투명 전극, 반투명 전극 또는 반사 전극일 수 있다. 본 발명의 일 실시예에 따르면, 애노드(AE1)는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연산화물(ZnOx) 또는 인듐산화물(In2O3), 및 알루미늄 도핑된 아연산화물(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 애노드(AE1)는 ITO/Ag/ITO의 적층 구조물을 포함할 수 있다.
화소 정의막(PDL)은 제3 유기층(80) 상에 배치될 수 있다. 화소 정의막(PDL)은 투명한 성질을 갖거나 광을 흡수하는 성질을 가질 수 있다. 예를 들어, 광을 흡수하는 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 화소 정의막(PDL)은 차광 특성을 갖는 차폐 패턴에 해당할 수 있다.
화소 정의막(PDL)은 애노드(AE1)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 애노드(AE1)의 일부분을 노출시키는 개구(PDL-OP)가 정의될 수 있다. 화소 정의막(PDL)은 애노드(AE1)의 가장 자리와 캐소드(CE)의 거리를 증가시킬 수 있다. 따라서, 화소 정의막(PDL)에 의해 애노드들(AE1)의 가장 자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
도시되지 않았으나, 애노드(AE1)와 발광층(EML1) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EML1)과 캐소드(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소행(PXLi, PXLi+1, 도 4b 참조)에 공통으로 형성될 수 있다.
봉지층(140)은 발광소자층(130) 상에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 봉지 무기층(141), 봉지 유기층(142), 및 봉지 무기층(143)을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
봉지 무기층들(141, 143)은 수분 및 산소로부터 발광소자층(130)을 보호하고, 봉지 유기층(142)은 먼지 입자와 같은 이물질로부터 발광소자층(130)을 보호할 수 있다. 봉지 무기층들(141, 143)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 봉지 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력센서(ISP)는 표시패널(DP) 상에 배치될 수 있다. 입력센서(ISP)는 적어도 하나의 도전층과 적어도 하나의 절연층을 포함할 수 있다. 본 실시예에서 입력센서(ISP)는 제1 절연층(210), 제1 도전층(220), 제2 절연층(230) 및 제2 도전층(240)을 포함할 수 있다.
제1 절연층(210)은 표시패널(DP) 상에 직접 배치될 수 있다. 제1 절연층(210)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 제1 도전층(220) 및 제2 도전층(240) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(220) 및 제2 도전층(240)은 메쉬 형상의 전극을 정의하는 도전라인들을 포함할 수 있다. 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인은 제2 절연층(230)을 관통하는 컨택홀을 통해 연결될 수도 있고, 연결되지 않을 수도 있다. 입력센서(ISP)으로 형성하는 센서의 종류에 따라 제1 도전층(220)의 도전라인과 제2 도전층(240)의 도전라인의 연결관계는 결정될 수 있다.
단층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화아연(ZnOx), 또는 인듐아연주석산화물(IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 제1 도전층(220) 및 제2 도전층(240)은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다. 제2 절연층(230)은 제1 도전층(220)과 제2 도전층(240) 사이에 배치될 수 있다.
반사 방지층(ARL)이 입력센서(ISP) 상에 배치될 수 있다. 반사 방지층(ARL)은 분할층(310), 컬러 필터(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)은 입력센서(ISP)의 제2 도전층(240)을 커버할 수 있다. 분할층(310)은 제2 도전층(240)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)에는 개구부(310-OP)가 정의될 수 있다. 개구부(310-OP)는 애노드(AE1)와 중첩할 수 있다.
컬러 필터(320)는 개구부(310-OP)과 중첩할 수 있다. 컬러 필터(320)는 하측의 발광소자(LD1)와 중첩할 수 있다. 컬러 필터(320)는 분할층(310)과 접촉할 수 있다.
평탄화층(330)은 분할층(310) 및 컬러 필터(320)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 본 발명의 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
도 5a는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 5b는 도 5a의 일부 영역을 확대한 도면이다. 도 5c는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 이하, 도 1a 내지 도 4e를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 베이스층(110)에는 개구(BA-OP)로부터 연장된 그루브(110-G)가 정의될 수 있다. 그루브(110-G)는 평면 상에서 개구(BA-OP)의 형상과 동일한 형상으로 형성될 수 있다.
개구(BA-OP)와 그루브(110-G)는 동일한 공정에서 형성되며, 개구(BA-OP)의 깊이가 무기층의 적층 구조물의 두께, 즉, 배리어층(10br), 버퍼층(10bf), 및 제1 내지 제5 절연층(10 내지 50)의 두께보다 크게 형성된 경우, 그루브(110-G)가 형성될 수 있다. 증착공정에 의해 형성된 무기패턴(CP)은 그루브(110-G)에 배치될 수 있다.
도 5b를 참조하면, 베이스층(110)은 다층 구조를 가질 수 있다. 베이스층(110)은 제1 합성 수지층(111), 다층 또는 단층의 무기층(112, 이하 배리어 무기층), 배리어 무기층(112) 상에 배치된 제2 합성 수지층(113)을 포함할 수 있다. 제1 및 제2 합성 수지층들(111, 113) 각각은 폴리이미드(Polyimide)계 수지를 포함할 수 있으며, 특별히 제한되지 않는다. 배리어 무기층(112)은 실리콘옥사이드층, 실리콘나이트라이드층, 실리콘옥시나이트라이드층 중 적어도 하나 이상을 포함할 수 있다.
그루브(110-G)는 제2 합성 수지층(113)에 형성될 수 있다. 베이스층(110)의 그루브(110-G)는 제2 합성 수지층(113)에 형성된 그루브이거나 제2 합성 수지층(113)에 형성된 개구부일 수 있다.
도 5c를 참조하면, 도 4e에서 일체형상의 제1 유기층(60)과 다르게 제1 유기층(60)과 유기패턴(OIP)이 분리되어 형성된다. 유기패턴(OIP)은 도 4e의 제1 부분(60-P1)처럼 개구(BA-OP) 내에 배치되고, 무기패턴(CP)에 접촉한다. 제1 유기층(60)은 도 4e의 제2 부분(60-P2)처럼 제5 절연층(50) 상에 배치되고, 제5 절연층(50)에 접촉한다. 유기층(60)과 유기패턴(OIP)은 서로 다른 물질을 포함할 수 있고, 예컨대, 제1 유기층(60)보다 탄성 모듈러스가 낮은 물질을 유기패턴(OIP)으로 형성할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 6b는 도 6a의 일부 영역을 확대한 도면이다. 이하, 도 1a 내지 도 5c를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
무기패턴(CP)은 개구(BA-OP) 내에 배치된다. 다만, 무기패턴(CP)은 개구(BA-OP)를 정의하는 배리어층(10br), 버퍼층(10bf), 및 제1 내지 제5 절연층(10 내지 50) 중 일부의 층의 측면에 미-접촉할 수 있다. 본실시예에서 무기패턴(CP)은 제1 내지 제5 절연층(10 내지 50)의 측면에 미-접촉할 수 있다 무기패턴(CP)은 ICP-CVD(Inductively Coupled Plasma Chemical Vapor Deposition)의 방법으로 형성될 수 있다 ICP-CVD의 방법은 증착소소를 이방성으로 증착하기 때문에 무기패턴(CP)은 두께방향으로만 증착된다. 그에 따라 무기패턴(CP)은 제1 내지 제5 절연층(10 내지 50)의 측면을 노출시킬 수 있다.
본 실시예와 같이, 베이스층(110)에 그루브(110-G)가 형성된 경우, 무기패턴(CP)은 그루브(110-G) 내에 배치되고, 배리어층(10br)의 측면에 접촉할 수 있다. 무기패턴(CP)이 배리어층(10br)의 측면에 접촉함에 따라 수분의 침투경로는 차단될 수 있다. 무기패턴(CP)의 두께가 증가함에 따라 무기패턴(CP)은 버퍼층(10bf)의 측면 또는 제1 내지 제5 절연층(10 내지 50) 중 일부의 측면에 더 접촉할 수 있다. 무기패턴(CP)의 두께가 증가함에 따라 무기패턴(CP)과 무기물의 적층 구조물의 접촉면적이 증가하고 밀봉효과가 증가할 수 있다.
무기패턴(CP)을 형성하는 과정에서 제5 절연층(50)의 상면에 서브 무기패턴(SCP)이 더 형성될 수 있다. ICP-CVD(Inductively Coupled Plasma Chemical Vapor Deposition)의 방법으로 무기층을 형성한 후, 제5 절연층(50)의 상면에 서브 무기패턴(SCP)이 형성되도록 무기층을 패터닝할 수 있다. ICP-CVD 공정의 특성상 서브 무기패턴(SCP)은 제3 방향(DR3) 내에서 무기패턴(CP)과 이격되어 배치될 수 있다.
미-도시하였으나, 베이스층(110)에 그루브(110-G)가 형성되지 않는 경우, 베이스층(110)의 상면에 무기패턴(CP)이 배치될 수 있다. 도 5c의 실시예와 같이, 유기패턴(OIP)이 개구(BA-OP) 내에 배치되는 경우, 유기패턴(OIP)은 서브 무기패턴(SCP) 상에 배치될 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 이하, 도 1a 내지 도 6b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 7을 참조하면, 무기물의 적층 구조물에는 개구(BA-OP)가 정의된다. 도 4c와 다르게 개구(BA-OP) 내에 무기패턴(CP)이 배치되지 않고, 유기패턴(OIP)이 배치된다. 개구(BA-OP) 내에 배치된 유기패턴(OIP)은 개구(BA-OP)에 집중되는 외부충격을 흡수한다.
무기패턴(CP)은 유기패턴(OIP)을 커버하고, 복수 개의 절연층들(10 내지 50) 중 최상측의 절연층(50)에 접촉하여 유기패턴(OIP)을 밀봉한다. 외부로부터 침투한 습기는 유기패턴(OIP)을 따라 이동하더라도 무기패턴(CP)에 의해 차단될 수 있다. 습기는 무기패턴(CP) 상측에 배치된 발광소자(LD1)로 이동하지 못하고, 발광소자(LD1)의 불량은 방지될 수 있다.
제1 유기층(60)은 무기패턴(CP)을 커버하며, 무기패턴(CP)으로부터 노출된 제5 절연층(50)의 상면과 접촉할 수 있다. 무기패턴(CP)이 배치된 면적을 감소시켜, 전자장치(ED)의 상태 변화시 무기패턴(CP)에 크랙이 발생하는 것을 방지할 수 있다.
미-도시하였으나, 베이스층(110)에는 도 5a 및 도 5b와 같이 그루브(110-G)가 형성될 수 잇다. 이때, 제1 유기층(60)은 그루브(110-G)에 더 배치된다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범상에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범상에 의해 정하여져야만 할 것이다.
개구 BA-OP
무기패턴 CP
유기층 60
트랜지스터 S-TFT, O-TT
발광소자 LD1
그루브 110-G
제1 합성수지층 111
배리어 무기층 112
제2 합성수지층 113
서브 무기패턴 SCP
지지부재 SP
매트릭스층 MX
지지스틱 SM
윈도우 WD
윈도우 보호층 PF
박막 봉지층 140
입력센서 ISP
컬러필터 320

Claims (20)

  1. 복수 개의 화소영역들 및 경계영역을 포함하는 표시모듈을 포함하고,
    상기 표시모듈은,
    상기 복수 개의 화소영역들 및 상기 경계영역에 중첩하는 베이스층;
    상기 경계영역에 대응하는 개구가 정의되고, 상기 베이스층 상에 배치된 복수 개의 무기층들;
    상기 개구 내에 배치되고, 상기 개구에 의해 노출된 상기 베이스층의 일부영역을 커버하는 무기패턴;
    상기 복수 개의 무기층들 상에 배치된 유기층;
    상기 유기층 상에 배치되고, 상기 복수 개의 화소영역들 각각에 배치된 발광소자; 및
    상기 베이스층과 상기 유기층 사이에 배치되고, 상기 발광소자에 전기적으로 연결된 트랜지스터를 포함하고,
    상기 유기층은 상기 개구 내에 배치되어 상기 무기패턴에 접촉하고, 상기 복수 개의 무기층들 중 최상측의 무기층에 접촉하는 표시장치.
  2. 제1 항에 있어서,
    상기 베이스층에는 상기 경계영역에 대응하며 상기 개구로부터 연장된 그루브가 정의된 표시장치.
  3. 제2 항에 있어서,
    상기 무기패턴은 상기 그루브에 더 배치된 표시장치.
  4. 제2 항에 있어서,
    상기 베이스층은 제1 합성수지층, 상기 제1 합성수지층 상에 배치된 배리어 무기층, 및 상기 배리어 무기층 상에 배치된 제2 합성수지층을 포함하고,
    상기 그루브는 상기 제2 합성수지층에 정의된 표시장치.
  5. 제1 항에 있어서,
    상기 무기패턴은 상기 개구를 정의하는 상기 복수 개의 무기층들의 측면에 접촉하는 표시장치.
  6. 제5 항에 있어서,
    상기 무기패턴은 상기 복수 개의 무기층들 중 상기 최상측의 무기층의 상면의 일부 영역에 더 배치된 표시장치.
  7. 제1 항에 있어서,
    상기 복수 개의 무기층들 중 최상측의 무기층의 상면에 배치되고 상기 무기패턴과 이격된 서브 무기패턴을 더 포함하고,
    상기 서브 무기패턴은 상기 유기층에 의해 커버된 표시장치.
  8. 제1 항에 있어서,
    상기 표시모듈의 하측에 배치된 지지부재를 더 포함하고,
    상기 지지부재는 매트릭스층 및 상기 매트릭스층에 결합되고, 각각이 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 나열된 복수개의 지지스틱들을 포함하는 표시장치.
  9. 제8 항에 있어서,
    상기 표시모듈의 상측에 배치된 윈도우; 및
    상기 윈도우 상측에 배치된 윈도우 보호층을 더 포함하는 표시장치.
  10. 제1 항에 있어서,
    상기 표시모듈은,
    상기 발광소자를 커버하는 박막 봉지층;
    상기 박막 봉지층 상에 배치된 입력센서; 및
    상기 입력센서 상에 배치되고 상기 발광소자에 중첩하는 컬러필터를 더 포함하는 표시장치.
  11. 제1 항에 있어서,
    상기 트랜지스터는 실리콘 반도체 패턴을 포함하는 실리콘 트랜지스터 및 산화물 반도체 패턴을 포함하는 산화물 트랜지스터를 포함하고,
    상기 실리콘 반도체 패턴과 상기 산화물 반도체 패턴은 상기 복수 개의 무기층들 중 서로 다른 무기층 상에 배치된 표시장치.
  12. 제1 항에 있어서,
    상기 표시모듈은 롤러에 롤링될 수 있는 표시장치.
  13. 제1 항에 있어서,
    상기 복수 개의 화소영역들 각각은 상기 경계영역에 의해 에워싸인 표시장치.
  14. 복수 개의 화소영역들 및 경계영역을 포함하는 표시모듈을 포함하고,
    상기 표시모듈은,
    상기 복수 개의 화소영역들 및 상기 경계영역에 중첩하는 베이스층;
    상기 경계영역에 대응하는 개구가 정의되고, 상기 베이스층 상에 배치된 복수 개의 무기층들;
    상기 개구 내에 배치되고, 상기 개구에 의해 노출된 상기 베이스층의 일부영역을 커버하는 무기패턴;
    상기 개구 내에서 상기 무기패턴에 접촉하고, 상기 무기패턴 상에 배치된 유기패턴;
    상기 복수 개의 무기층들 상에 배치되고, 상기 복수 개의 무기층들 중 최상측의 무기층과 접촉하는 유기층;
    상기 유기층 상에 배치되고, 상기 복수 개의 화소영역들 각각에 배치된 발광소자; 및
    상기 베이스층과 상기 유기층 사이에 배치되고, 상기 발광소자에 전기적으로 연결된 트랜지스터를 포함하는 표시장치.
  15. 복수 개의 화소영역들 및 경계영역을 포함하는 표시모듈을 포함하고,
    상기 표시모듈은,
    상기 복수 개의 화소영역들 및 상기 경계영역에 중첩하는 베이스층;
    상기 경계영역에 대응하는 개구가 정의되고, 상기 베이스층 상에 배치된 복수 개의 무기층들;
    상기 개구 내에 배치된 유기패턴;
    상기 유기패턴 상에 배치되고, 상기 복수 개의 무기층들 중 최상측의 무기층에 접촉하여 상기 유기패턴을 밀봉하는 무기패턴;
    상기 복수 개의 무기층들 상에 배치되고, 상기 무기패턴 및 상기 최상측의 무기층과 접촉하는 유기층;
    상기 유기층 상에 배치되고, 상기 복수 개의 화소영역들 각각에 배치된 발광소자; 및
    상기 베이스층과 상기 유기층 사이에 배치되고, 상기 발광소자에 전기적으로 연결된 트랜지스터를 포함하는 표시장치.
  16. 제15 항에 있어서,
    상기 베이스층에는 상기 경계영역에 대응하며 상기 개구로부터 연장된 그루브가 정의된 표시장치.
  17. 제16 항에 있어서,
    상기 유기패턴은 상기 그루브에 더 배치된 표시장치.
  18. 제16 항에 있어서,
    상기 베이스층은 제1 유기층, 상기 제1 유기층 상에 배치된 배리어 무기층, 및 상기 배리어 무기층 상에 배치된 제2 유기층을 포함하고,
    상기 그루브는 상기 제2 유기층에 정의된 표시장치.
  19. 제15 항에 있어서,
    상기 표시모듈의 하측에 배치된 지지부재를 더 포함하고,
    상기 지지부재는 매트릭스층 및 상기 매트릭스층에 결합되고, 각각이 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 나열된 복수개의 지지스틱들을 포함하는 표시장치.
  20. 제15 항에 있어서,
    상기 표시모듈은 롤러에 롤링될 수 있는 표시장치.
KR1020220053541A 2022-04-29 2022-04-29 표시장치 KR20230154353A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220053541A KR20230154353A (ko) 2022-04-29 2022-04-29 표시장치
US18/114,504 US20230354689A1 (en) 2022-04-29 2023-02-27 Display device
CN202310426427.7A CN116981290A (zh) 2022-04-29 2023-04-20 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220053541A KR20230154353A (ko) 2022-04-29 2022-04-29 표시장치

Publications (1)

Publication Number Publication Date
KR20230154353A true KR20230154353A (ko) 2023-11-08

Family

ID=88477353

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220053541A KR20230154353A (ko) 2022-04-29 2022-04-29 표시장치

Country Status (3)

Country Link
US (1) US20230354689A1 (ko)
KR (1) KR20230154353A (ko)
CN (1) CN116981290A (ko)

Also Published As

Publication number Publication date
CN116981290A (zh) 2023-10-31
US20230354689A1 (en) 2023-11-02

Similar Documents

Publication Publication Date Title
US20240114743A1 (en) Display module having increased transmittance and electronic device including the display module
KR20230154353A (ko) 표시장치
CN115731834A (zh) 显示装置和电子设备
KR20220041803A (ko) 플렉서블 표시장치
EP4401140A1 (en) Display device
CN217847961U (zh) 显示装置和电子装置
US20240114734A1 (en) Display device, electronic device including the same
CN221125468U (zh) 显示面板
CN221329489U (zh) 显示装置
US20230165040A1 (en) Display apparatus
CN221728810U (zh) 显示装置
US20240324419A1 (en) Display apparatus
US20240324425A1 (en) Display apparatus and method of manufacturing the same
KR20230148444A (ko) 전자 장치
KR20230144157A (ko) 표시장치
KR20240067378A (ko) 표시장치
KR20240008993A (ko) 표시패널, 이를 포함하는 전자장치 및 표시패널의 제조 방법
KR20240011911A (ko) 표시장치
KR20240083253A (ko) 표시장치 및 이의 제조방법
KR20230048179A (ko) 표시장치 및 이의 제조 방법
KR20240092220A (ko) 표시 장치 및 이의 제조방법
KR20230050539A (ko) 표시 장치
KR20200108811A (ko) 표시모듈
KR20230139933A (ko) 표시장치
KR20240068894A (ko) 표시 장치