KR20230140381A - 전압 검출 회로, 충전 제어 회로, 충방전 제어 회로 및 반도체 장치 - Google Patents

전압 검출 회로, 충전 제어 회로, 충방전 제어 회로 및 반도체 장치 Download PDF

Info

Publication number
KR20230140381A
KR20230140381A KR1020230034841A KR20230034841A KR20230140381A KR 20230140381 A KR20230140381 A KR 20230140381A KR 1020230034841 A KR1020230034841 A KR 1020230034841A KR 20230034841 A KR20230034841 A KR 20230034841A KR 20230140381 A KR20230140381 A KR 20230140381A
Authority
KR
South Korea
Prior art keywords
terminal
gate
voltage detection
voltage
transistor
Prior art date
Application number
KR1020230034841A
Other languages
English (en)
Inventor
신야 후쿠치
야스히로 미야모토
케이이치 무라카와
Original Assignee
에이블릭 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2022190306A external-priority patent/JP2023147174A/ja
Application filed by 에이블릭 가부시키가이샤 filed Critical 에이블릭 가부시키가이샤
Publication of KR20230140381A publication Critical patent/KR20230140381A/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/52—Testing for short-circuits, leakage current or ground faults
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0013—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries acting upon several batteries simultaneously or sequentially
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
    • G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
    • G01R19/16542—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies for batteries
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
    • G01R19/16576—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 comparing DC or AC voltage with one threshold
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/36—Arrangements for testing, measuring or monitoring the electrical condition of accumulators or electric batteries, e.g. capacity or state of charge [SoC]
    • G01R31/385—Arrangements for measuring battery or accumulator variables
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
    • H02J7/00304—Overcurrent protection
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
    • H02J7/00308—Overvoltage protection
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
    • H02J7/0031—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits using battery or load disconnect circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0047—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with monitoring or indicating devices or circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/007—Regulation of charging or discharging current or voltage
    • H02J7/00712—Regulation of charging or discharging current or voltage the cycle being controlled or terminated in response to electric parameters
    • H02J7/007182—Regulation of charging or discharging current or voltage the cycle being controlled or terminated in response to electric parameters in response to battery voltage
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/02—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries for charging batteries from ac mains by converters
    • H02J7/04—Regulation of charging current or voltage
    • H02J7/06—Regulation of charging current or voltage using discharge tubes or semiconductor devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J2207/00—Indexing scheme relating to details of circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J2207/20—Charging or discharging characterised by the power electronics converter

Abstract

멀티셀의 2차 전지와 접속되는 전압 검출 회로의 면적 증가를 억제할 수 있는 전압 검출 회로, 충전 제어 회로, 충방전 제어 회로 및 반도체 장치를 제공한다. 전압 검출 회로(30)는, 입력단과, 입력단과 접속되는 게이트(이하, G)와, 전원 단자(9)에 접속되는 소스(이하, S)를 포함하는 인핸스먼트형 트랜지스터(이하, ETr)(31)와, 전원 단자(8)와 접속되는 D와, G와, 자신의 G와 접속되는 S를 포함하는 디프레션형 트랜지스터(이하, DTr)를 적어도 지니고, 직렬로 접속되는 복수 개의 트랜지스터와, 복수 개의 트랜지스터의 접속점 중 어느 하나인 출력단을 구비한다.

Description

전압 검출 회로, 충전 제어 회로, 충방전 제어 회로 및 반도체 장치{VOLTAGE DETECTION CIRCUIT, CHARGE CONTROL CIRCUIT, CHARGE AND DISCHARGE CONTROL CIRCUIT, AND SEMICONDUCTOR DEVICE}
본 발명은 전압 검출 회로, 충전 제어 회로, 충방전 제어 회로 및 반도체 장치에 관한 것이다.
보다 높은 전압을 얻는 관점에서, 직렬로 접속된 복수의 전지 셀(이하, 멀티셀(multicell)이라 함)을 가진 2차 전지를 병합한 배터리 장치가 적용되는 경우가 있다. 멀티셀의 2차 전지가 접속되는 회로에서, 중간 단자 간 전압을 검출하는 전압 검출 회로에서는, 중간 단자가 전원 단자 또는 접지 단자에 단락(短絡), 다시 말하면 천락(天絡, sky fault) 또는 지락(地絡, earth fault)된 경우, 1개의 전지 셀(이하, 싱글셀(single cell)이라 함)의 2차 전지를 병합한 배터리 장치보다 높은 전압이 중간 단자에 인가되게 된다. 중간 단자의 천락 또는 지락을 충방전시의 이상(異常)으로 검출하기 위해 콤퍼레이터(comparator)를 지니는 전압 검출 회로를 구비한 충방전 제어 회로가 공지되어 있다(예를 들면, 특허 문헌 1 참조).
일본 공개특허 특개2020-10536호 공보
종래의 멀티셀의 2차 전지가 접속되는 회로에서는, 예를 들면 중간 단자에 천락(전원 단자와의 단락)이 발생하면, 천락이라는 이상 상태를 검출하는 콤퍼레이터의 출력 신호의 신호 레벨이, 예를 들면, 로우(low)(이하, "L"이라 함) 레벨로부터 하이(high)(이하, "H"라고 함) 레벨로 반전된다. 즉, 전압 검출 회로는 콤퍼레이터의 출력 신호의 신호 레벨에 기초하여 천락의 유무를 검출할 수 있다. 중간 단자로부터 전압을 받는, 트랜지스터와 같은 콤퍼레이터의 구성 소자의 내압(耐壓)은, 2차 전지의 전압을 고려하여 결정된다. 이것은, n개의 전지 셀의 양극 단자와 중간 단자가 접속되는 경로가 천락된 경우, 천락된 중간 단자와 접속되는 콤퍼레이터의 구성 소자에 n개의 전지 셀을 직렬 접속하여 얻어지는 전압이 인가되기 때문이다.
구성 소자의 내압은 2차 전지의 전압의 높낮이, 즉 n의 대소(大小)를 고려하여 결정되는데, 전지 셀의 개수가 많아질수록 내압이 높아지게 된다. 트랜지스터와 같은 반도체 소자는, 내압을 높게 할수록 소자 면적이 커지기 때문에, 전지 셀의 개수가 많아질수록 전압 검출 회로의 면적이 증가한다는 단점이 있다. 또, 내압을 확보하면서 저소비(低消費)를 실현하기 위해서는, 채널 길이(L 길이)를 길게 할 필요가 있기 때문에, 회로의 면적이 커지는 경향은 현저해진다.
본 발명은, 상술한 사정을 감안하여 이루어진 것으로서, 멀티셀의 2차 전지와 접속되는 전압 검출 회로의 면적 증가를 억제할 수 있는 전압 검출 회로, 충전 제어 회로, 충방전 제어 회로 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 전압 검출 회로는, 입력단과, 상기 입력단과 접속되는 게이트와, 제1 전원 단자에 접속되는 소스와, 드레인을 포함한 입력 트랜지스터와, 제2 전원 단자와 접속되는 드레인과, 게이트와, 자신의 게이트와 접속되는 소스를 포함한 제1 트랜지스터를 적어도 지니며, 직렬로 접속되는 복수 개의 트랜지스터와, 상기 복수 개의 트랜지스터의 접속점 중 어느 하나인 출력단을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 셀 개수의 증가에 따른 멀티셀의 2차 전지와 접속되는 전압 검출 회로의 면적 증가를 억제할 수 있다.
도 1은 본 발명의 제1 실시형태에 관한 충방전 제어 회로 및 반도체 장치의 일 구성 예를 보여주는 개략도이다.
도 2는 제1 실시형태에 관한 전압 검출 회로 및 이것을 구비한 제1 실시형태에 관한 충방전 제어 회로의 주요한 구성을 개략적으로 보여주는 회로도이다.
도 3은 본 발명의 제2 실시형태에 관한 전압 검출 회로의 주요한 구성을 개략적으로 보여주는 회로도이다.
도 4는 본 발명의 제3 실시형태에 관한 전압 검출 회로의 주요한 구성을 개략적으로 보여주는 회로도이다.
도 5는 실시형태에 관한 전압 검출 회로의 다른 구성 예(제1 변형 예)의 주요한 구성을 개략적으로 보여주는 회로도이다.
도 6은 실시형태에 관한 전압 검출 회로의 다른 구성 예(제2 변형 예)의 주요한 구성을 개략적으로 보여주는 회로도이다.
도 7은 실시형태에 관한 전압 검출 회로의 다른 구성 예(제3 변형 예)의 주요한 구성을 개략적으로 보여주는 회로도이다.
도 8은 실시형태에 관한 충전 제어 회로 및 본 발명의 실시형태에 관한 반도체 장치의 다른 구성 예(제4 변형 예)를 보여주는 개략도이다.
이하, 본 발명의 실시형태에 관한 전압 검출 회로, 충전 제어 회로, 충방전 제어 회로 및 반도체 장치에 대해 도면을 참조하여 설명하기로 한다.
[제1 실시형태]
도 1은 본 발명의 제1 실시형태에 관한 반도체 장치의 일 예인 배터리 장치(1)의 회로 구성을 보여주는 블럭도이다.
배터리 장치(1)는 반도체 프로세스에 의해 반도체 기판에 형성된 반도체 집적 회로, 구체적으로는 2차 전지(2)의 충방전을 제어하는 충방전 제어 회로(100)를 포함한 IC 칩을 구비하고 있다.
배터리 장치(1) 및 충방전 제어 회로(100)는 각각 제1 실시형태에 관한 반도체 장치 및 충방전 제어 회로의 일 실시 예이다. 배터리 장치(1)는, 이른바 멀티셀 구성의 조전지(組電池)를 포함한 2차 전지(2)와, 외부 양극 단자(P+) 및 외부 음극 단자(P-)와, 방전 제어 FET(Field Effect Transistor)(3)와, 충전 제어 FET(4)와, 2차 전지(2)의 충방전을 제어하기 위한 충방전 제어 회로(100)를 구비하고 있다.
2차 전지(2)는, 직렬로 접속되는 셀의 개수를 n으로 하면, n개의 전지 셀(이하, 단순히 "셀"이라고 함)(2_1∼2_n)을 직렬 접속한 조전지를 포함한, 이른바 멀티셀 전지이다. 멀티셀 전지의 경우, n은 2 이상의 자연수, 즉 복수이다. n개의 셀(2_1,…, 2_n)은, 2차 전지(2)의 양극(2a)으로부터 2차 전지(2)의 음극(2b)을 향해 이 순서대로 직렬 접속되어 있다.
충방전 제어 장치(20)는, 외부 양극 단자(P+) 및 외부 음극 단자(P-)와, 방전 제어 FET(3)와, 충전 제어 FET(4)와, 충방전 제어 회로(100)를 구비하고 있다. 즉, 반도체 장치로서의 충방전 제어 장치(20)는 배터리 장치(1)로부터 2차 전지(2)를 생략한 장치이다.
외부 양극 단자(P+) 및 외부 음극 단자(P-)는, 예를 들면 충전기 및 부하 등의 외부 기기(도시 생략)에 접속하기 위한 단자이다. 배터리 장치(1) 내에서, 외부 양극 단자(P+)와 외부 음극 단자(P-)를 접속하는 경로(이하, "외부 단자 간 경로"라고 함)에는, 예를 들면 외부 양극 단자(P+) 측으로부터 순서대로 2차 전지(2), 과전류 검출용 저항(5), 방전 제어 FET(3) 및 충전 제어 FET(4)가 접속되어 있다.
배터리 장치(1) 및 충방전 제어 장치(20)는, 외부 음극 단자(P-) 측, 즉 로우 사이드(low-side)에 방전 제어 FET(3) 및 충전 제어 FET(4)를 구비하고 있다. 방전 제어 FET(3) 및 충전 제어 FET(4)는 모두 NMOS 트랜지스터이며, 서로 드레인이 접속되어 있다.
방전 제어 FET(3)는, 방전 제어 신호 출력 단자(DO)에 접속되는 게이트와, 충전 제어 FET(4)의 드레인과 접속되는 일단으로서의 드레인과, 과전류 검출용 저항(5)의 일단과 접속되는 타단으로서의 소스를 포함하고 있다.
충전 제어 FET(4)는, 충전 제어 신호 출력 단자(CO)에 접속되는 게이트와, 외부 음극 단자(P-)에 접속되는 일단으로서의 소스와, 방전 제어 FET(3)의 드레인과 접속되는 타단으로서의 드레인을 포함하고 있다.
충방전 제어 회로(100)는, 양극 전원 입력 단자(VDD), 음극 전원 입력 단자(VSS), 셀 접속 단자(VC1,…, VC(n-1)), 충전 제어 신호 출력 단자(CO), 방전 제어 신호 출력 단자(DO), 외부 음(-) 전압 입력 단자(VM) 및 과전류 검출 단자(VINI)를 구비하고 있다.
전원 입력 단자로서의 양극 전원 입력 단자(VDD)는 양극(2a)과 저항(R1)을 통해 접속되어 있으며 2차 전지(2)의 양극(2a)으로부터의 전압이 공급되고 있다. 양극 전원 입력 단자(VDD)와는 다른 전원 입력 단자로서의 음극 전원 단자(VSS)는 음극(2b)에 접속되어 있으며, 음극(2b)으로부터의 전압이 공급되고 있다.
셀 접속 단자(VC1)는 저항(R2)을 통해, 제1 셀(2_1) 및 제2 셀(2_2)의 접점, 즉 제1 셀(2_1)의 음극 단자 및 제2 셀(2_2)의 양극 단자와 접속되어 있다. 이하, 셀 접속 단자(VC1)와 동일하게 하여 셀 접속 단자(VC2,…, VC(n-1))는 각각 저항(R3,…, Rn)을 통해 제2 셀(2_2)의 음극 단자 및 제3 셀(2_3)의 양극 단자,…, 제n-1 셀(2_(n-1))의 음극 단자 및 제n 셀(2_n)의 양극 단자와 접속되어 있다.
여기서 저항(R1,…, Rn)의 제1 셀(2_1) 내지 제n 셀(2_n)과 접속되는 단(도 1에서의 좌측 단)을 제1 단으로 지칭하고, 양극 전원 입력 단자(VDD), 셀 접속 단자(VC1,…, VC(n-1)) 및 음극 전원 입력 단자(VSS)와 접속되는 단, 즉, 제1 단과 역방향의 단을 제2 단(도 1에서의 우측 단)으로 지칭한다.
저항(R1)의 제2 단과 양극 전원 입력 단자(VDD)의 접점과, 음극(2b)와 음극 전원 입력 단자(VSS)의 접점 사이에는 전압 변동 억제를 위한 용량(C1)이 접속되어 있다. 이하, 용량(C1)과 동일하게 하여 용량(C2,…, Cn)이 각각 저항(R2,…, Rn)의 제2 단과 셀 접속 단자(VC1,…, VC(n-1))의 접점과, 음극(2b)과 음극 전원 단자(VSS)의 접점 사이에 접속되어 있다.
방전 제어 신호 출력 단자(CO)는, 충방전 제어 회로(100) 내에서 생성된 2차 전지(2)의 충전의 정지 및 허가를 제어하는 충전 제어 신호를 충방전 제어 회로(100)의 외부에 출력하는 단자이다. 충전 제어 신호 출력 단자(CO)는 충전 제어 FET(4)의 게이트에 접속되어 있다.
방전 제어 신호 출력 단자(DO)는, 충방전 제어 회로(100) 내에서 생성된 2차 전지(2)의 방전의 정지 및 허가를 제어하는 방전 제어 신호를 충방전 제어 회로(100)의 외부에 출력하는 단자이다. 방전 제어 신호 출력 단자(DO)는 방전 제어 FET(3)의 게이트에 접속되어 있다.
외부 음(-) 전압 입력 단자(VM)는 저항(6)을 통해 외부 음극 단자(P-) 및 충전 제어 FET(4)의 소스와 접속되어 있다.
과전류 검출 단자(VINI)는 과전류 검출용 저항(5)의 일단 및 방전 제어 FET(3)의 소스와 접속되어 있다.
도 2는 본 실시형태에 관한 충방전 제어 회로의 일 예인 충방전 제어 회로(100)의 주요한 구성을 개략적으로 보여주는 회로도이다.
충방전 제어 회로(100)는, n개의 직렬 접속된 전지 셀(2_1∼2_n)(도 1 참조)을 지니는 2차 전지(2)(도 1 참조)와 접속 가능하게 구성되어 있다. 도 2에서는, 2차 전지(2)의 양극 측으로부터 음극 측을 향해 마지막 전지 셀과 접속되는 최종단의 전압 검출 회로(30) 및 레벨 시프터(level shifter; 40)를 도시하고 있다.
충방전 제어 회로(100)는, 전압 검출 회로(30)와, 레벨 시프터(40)와, 과전압 판정 회로(12)와, 제어 회로(15)를 구비하고 있다. 전압 검출 회로(30) 및 레벨 시프터(40)는, 트랜지스터로서, 전계 효과 트랜지스터(이하, "FET"라고 함)의 일 예인 MOS 트랜지스터를 이용하여 구성되어 있다.
전압 검출 회로(30)는, 검출하는 전압을 받는 입력단과, 양극 전원 입력 단자(VDD)와 음극 전원 단자(VSS) 사이에 직렬로 접속되는 복수 개의 트랜지스터인 인핸스먼트(enhancement)형 NMOS 트랜지스터(31) 및 디프레션(depression)형 NMOS 트랜지스터(32)와, NMOS 트랜지스터(31) 및 NMOS 트랜지스터(32)의 접속점(P0)인 출력단을 구비하고 있다. NMOS 트랜지스터(31) 및 NMOS 트랜지스터(32)는 각각 2차 전지(2)의 전압에 상당하는 전압이 인가되었다고 해도 동작 가능한 충분한 내전압을 지니고 있다. 레벨 시프터(40)는 인핸스먼트형 PMOS 트랜지스터(41)와 정전류원(定電流源)(42)을 지니고 있다.
전압 검출 회로(30)의 입력단은 1개의 전지 셀의 양극과 음극 사이에 직렬 접속되는 저항(21_(n-1)) 및 저항(22_(n-1))의 접속점(P_(n-1))이다. 입력 트랜지스터로서의 NMOS 트랜지스터(31)는, 전압 검출 회로(30)의 입력단으로서의 접속점(P_(n-1))과 접속되는 게이트와, 음극 전원 입력 단자(VSS)와 접속되는 소스와, 드레인을 포함하고 있다. 음극 전원 입력 단자(VSS)는, 전원 전압인 전압(Vss)이 공급되는 전원 단자(9)와 접속되어 있다. 제1 트랜지스터로서의 NMOS 트랜지스터(32)는, 전압(Vss)과는 다른 전원 전압인 전압(Vdd)이 공급되는 전원 단자(8)와 접속되는 드레인과, 게이트와, 자신의 게이트와 접속되는 소스를 포함하고 있다. NMOS 트랜지스터(31)의 드레인과 NMOS 트랜지스터(32)의 소스와의 접속점(P0)이 PMOS 트랜지스터(41)의 게이트와 접속되어 있다.
PMOS 트랜지스터(41)는, 전원 단자(8)와 접속되는 소스와, NMOS 트랜지스터(31)의 드레인 및 NMOS 트랜지스터(32)의 소스, 즉 접속점(P0)과 접속되는 게이트와, 드레인을 포함하고 있다. 정전류원(42)은, PMOS 트랜지스터(41)의 드레인과 접속되는 제1단과, 음극 전원 입력 단자(VSS)와 접속되는 제2단을 포함하고 있다. 정전류원(42)의 제2단과, PMOS 트랜지스터(41)의 드레인과 정전류원(42)의 제1단과의 접속점이 후단(後段)의 과전압 판정 회로(12)에 접속되어 있다.
과전압 판정 회로(12)는, 입력되는 양단의 전압에 기초하여 각 셀(2_1,…, 2_n)이 과전압인지의 여부를 판정하는 기능을 지니고 있다. 과전압 판정 회로(12)에, 음극 전원 입력 단자(VSS)의 전압과 PMOS 트랜지스터(41)의 드레인의 전압이 입력되면, 각 셀(2_1,…, 2_n)이 과전압인지의 여부를 판정한다. 과전압 판정 회로(12)에 의한 판정 결과는 과전압 판정 회로(12)로부터 제어 회로(15)로 전송된다.
제어 회로(15)는, 미도시된 과방전 검출 회로 및 과충전 검출 회로 등의 과전압 판정 회로(12) 이외의 회로도 포함한 다른 회로로부터 입력되는 신호에 따라 충전 제어 신호 출력 단자(CO) 또는 방전 제어 신호 출력 단자(DO)에, 트랜지스터의 온과 오프를 스위칭하는 제어 신호를 출력할 수 있도록 구성되어 있다.
다음으로, 전압 검출 회로(30)에 가장 높은 전압이 인가되는 경우의 일 예, 구체적으로는 셀 접속 단자(VC(n-1))가 천락(전원 단자(8)와 단락)된 경우를 예로 들어, 전압 검출 회로(30) 및 충방전 제어 회로(100)의 동작을 설명하기로 한다.
셀 접속 단자(VC(n-1))가 천락되기 전의 통상 상태에서는, NMOS 트랜지스터(31)는 오프되어 있다. 전압 검출 회로(30)의 출력단인 접속점(P0)의 전압은 전압 검출 결과를 나타내는 신호(이하, 단순히 "출력 신호"라고 함)에 상당하고, 통상 상태에서는 H 레벨이다.
셀 접속 단자(VC(n-1))가 천락되면, NMOS 트랜지스터(31)의 게이트에 전원 단자(8)의 전압(Vdd), 즉 2차 전지(2)의 전압에 상당하는 전압이 인가된다. NMOS 트랜지스터(31)는, NMOS 트랜지스터(31)의 게이트·소스 간 전압이 문턱값 전압을 초과하기 때문에 NMOS 트랜지스터(31)가 온되어 도통된다. NMOS 트랜지스터(31)가 온되면, 전압 검출 회로(30)의 출력 신호의 신호 레벨이 H 레벨로부터 L 레벨로 천이(遷移)된다.
레벨 시프터(40)는, 전압 검출 회로(30)의 출력 신호를 받으면, 그 전압 레벨을 시프트시켜서 과전압 판정 회로(12)에 출력한다. 과전압 판정 회로(12)는, 전압 검출 회로(50)로부터 레벨 시프터(40)를 통해 입력된 전압에 기초하여 셀(2_n)이 과전압인지의 여부를 판정하고, 판정 결과에 대응하는 신호를 제어 회로(15)에 전송한다. 제어 회로(15)는 받은 판정 결과에 대응하는 신호에 기초하여 충전 제어 FET(4)의 온과 오프를 스위칭하는 제어 신호를 충전 제어 신호 출력 단자(CO)에 공급하는 한편, 방전 제어 FET(3)의 온과 오프를 스위칭하는 제어 신호를 방전 제어 신호 출력 단자(DO)에 공급한다.
상술한 바와 같이 구성되는 전압 검출 회로(30), 및 전압 검출 회로(30)를 구비한 충방전 제어 회로(100), 충방전 제어 장치(20) 및 배터리 장치(1)에 의하면, 종래의 콤퍼레이터를 구비한 전압 검출 회로의 소자 개수보다 적은 2개로 줄일 수 있다. 따라서, 개개의 소자의 면적은 동일한 정도라 해도, 전압 검출 회로(30)의 총면적을 줄일 수 있다. 환언하면, 종래의 콤퍼레이터를 구비한 전압 검출 회로와 동일한 면적의 전압 검출 회로(30)는, 보다 높은 전압의 2차 전지(2), 즉 직렬 접속된 전지 셀(2_1∼2_n)의 개수(n)가 많은 2차 전지(2)에 대해 적용할 수 있다.
[제2 실시형태]
도 3은 제2 실시형태에 관한 전압 검출 회로의 일 예인 전압 검출 회로(50)의 주요한 구성을 개략적으로 보여주는 회로도이다.
제2 실시형태에 관한 반도체 장치, 충방전 제어 회로 및 전압 검출 회로는, 제1 실시형태에 관한 반도체 장치, 충방전 제어 회로 및 전압 검출 회로에 대해, 전압 검출 회로의 구성이 다른 점에서 상위(相違)하지만, 그 외의 점은 실질적으로 상위하지 않다. 그래서 본 실시형태의 설명에서는, 전압 검출 회로(30)에 대해 상위한 전압 검출 회로(50)를 중심으로 설명하고, 그 외의 실질적으로 상위하지 않은 구성요소에 대해서는 동일한 부호를 붙이고 중복 설명을 생략한다.
충방전 제어 회로(10)는, 제2 실시형태에 관한 충방전 제어 회로의 일 예이다. 충방전 제어 회로(10)는, 충방전 제어 회로(100)(도 1, 2 참조)에 대해, 전압 검출 회로(30)(도 2 참조) 대신에 전압 검출 회로(50)를 구비한 점에서 상위하지만, 그 외의 점에서는 실질적인 상위는 없다. 그래서 충방전 제어 회로(10)의 설명에서는, 전압 검출 회로(50)를 중심으로 설명하고, 충방전 제어 회로(100)와 실질적으로 상위하지 않은 레벨 시프터(40)(도 2 참조) 등의 전압 검출 회로(30) 이외의 구성요소에 대해서는 같은 부호를 붙이고 설명을 간략하게 하거나 또는 생략한다.
충방전 제어 회로(10)는, 제2 실시형태에 관한 전압 검출 회로의 일 예인 전압 검출 회로(50)와, 레벨 시프터(40)와, 과전압 판정 회로(12)와, 제어 회로(15)를 구비하고 있다. 전압 검출 회로(50)는, 전압 검출 회로(30)에 대해, NMOS 트랜지스터(31) 대신에 인핸스먼트형 NMOS 트랜지스터(51)를 지니고, NMOS 트랜지스터(32) 대신에 디프레션형 NMOS 트랜지스터(53) 및 보호 회로(60)를 지닌다. 또한, 전압 검출 회로(50)는, 디프레션형 NMOS 트랜지스터(52)와 인핸스먼트형 NMOS 트랜지스터(54)를 지니고 있다.
입력 트랜지스터로서의 NMOS 트랜지스터(51)는, NMOS 트랜지스터(31)와 마찬가지로 접속되지만, 그 내전압은, NMOS 트랜지스터(31)의 내전압보다 낮은, 상대적으로 내압이 낮은 FET이다. 즉, NMOS 트랜지스터(51)는 NMOS 트랜지스터(31)보다 면적이 작다. NMOS 트랜지스터(51)는, 적어도 천락이나 지락이 발생하지 않은 통상 상태에서 게이트에 인가되는 전압 이상, 구체적으로는 1개의 셀의 전압 이상의 게이트 내압을 지니도록 설정된다.
FET의 일 예인 NMOS 트랜지스터(52)는, 이른바 캐스코드(cascode) 트랜지스터이며, NMOS 트랜지스터(51)의 드레인 소스 간 전압(VDS)을 어느 정도 확보하는 관점에서 접속된다. NMOS 트랜지스터(52)는, NMOS 트랜지스터(51)의 드레인과 접속되는 제1 단으로서의 소스를 포함하고 있다. NMOS 트랜지스터(52)의 소스와 NMOS 트랜지스터(51)의 드레인과의 접속점은 노드(P2)를 구성하고 있다. 또, 제2 트랜지스터로서의 NMOS 트랜지스터(52)는, NMOS 트랜지스터(51)의 게이트와 접속되는 게이트와, 전압 검출 회로(50)의 출력단(P3)과 접속되는 제2단으로서의 드레인을 포함하고 있다. 즉, NMOS 트랜지스터(52)의 드레인은, 전압 검출 회로(50)에 대한 후단 회로의 레벨 시프터(40)(더 상세하게는 PMOS 트랜지스터(41)의 게이트)와 접속되어 있다.
바이패스 트랜지스터로서의 NMOS 트랜지스터(54)는, NMOS 트랜지스터(51)의 게이트 및 NMOS 트랜지스터(52)의 게이트와 접속되는 게이트와, NMOS 트랜지스터(51)의 게이트 및 자신의 게이트와 접속되는 소스와, NMOS 트랜지스터(51)의 드레인 및 NMOS 트랜지스터(52)의 소스와 접속되는 드레인과, NMOS 트랜지스터(51)의 소스 및 전원 단자(9)와 접속되는 백 게이트(back gate)를 포함하고 있다. NMOS 트랜지스터(54)의 드레인, NMOS 트랜지스터(51)의 드레인 및 NMOS 트랜지스터(52)의 소스의 접속점은, 노드(P2)를 구성하고 있다. NMOS 트랜지스터(54)는, NMOS 트랜지스터(51)와 마찬가지로 NMOS 트랜지스터(31)의 내전압보다 낮은, 상대적으로 내압이 낮은 FET이다.
제1 트랜지스터로서의 NMOS 트랜지스터(53)는, 전원 단자(8)에 접속된 드레인과, 게이트와, 자신의 게이트 접속된 소스를 포함하고, 정전류원으로서 동작한다. NMOS 트랜지스터(53)와 보호 회로(60)와의 접속점은 노드(P1)를 구성하고 있다. NMOS 트랜지스터(53)는, 보호 회로(60)에 의한 내압 보호가 가능하기 때문에, 상대적으로 내압이 낮은 FET를 적용할 수 있다.
보호 회로(60)는, 예를 들면, FET의 일 예인 PMOS 트랜지스터(61, 62, 63)와, 정전류원(65)을 지니고 있다.
PMOS 트랜지스터(61)는, 전원 단자(8)와 접속되는 소스와, 게이트와, 자신의 게이트와 접속되는 드레인을 포함하고 있다. PMOS 트랜지스터(62)는, PMOS 트랜지스터(61)의 드레인과 접속되는 소스와, 게이트와, 자신의 게이트와 접속되는 드레인을 포함하고 있다. PMOS 트랜지스터(63)는, NMOS 트랜지스터(53)의 게이트 및 소스와 접속되는 소스와, PMOS 트랜지스터(62)의 게이트 및 드레인과 접속되는 게이트와, NMOS 트랜지스터(52)의 드레인 및 PMOS 트랜지스터(41)의 게이트와 접속되는 드레인을 포함하고 있다.
정전류원(65)은, PMOS 트랜지스터(62)의 게이트 및 드레인과 PMOS 트랜지스터(63)의 게이트와 접속되는 제1 단과, 전원 단자(9)에 접속되는 제2 단을 포함하고 있다.
보호 회로(60) 중, 종속(縱繼) 접속되는 2개의 PMOS 트랜지스터(61, 62)와, PMOS 트랜지스터(61, 62)에 드레인 전류를 공급하는 정전류원(65)은, 클램프 회로를 구성하고 있다. PMOS 트랜지스터(63)는, 클램프 회로로부터의 출력 전압을 게이트에 받는 보호 회로(60)의 출력 트랜지스터를 구성하고 있다. PMOS 트랜지스터(61, 62, 63)는 NMOS 트랜지스터(32)와 동일한 정도의 내압을 지니고 있다.
과전압 판정 회로(12)는, 입력되는 양단의 전압에 기초하여 각 셀(2_1,…, 2_n)이 과전압인지의 여부를 판정하는 기능을 지니고, 각 셀(2_1,…, 2_n)이 과전압인지의 여부를 판정할 수 있도록 구성되어 있다. 제어 회로(15)는, 미도시된 과방전 검출 회로 및 과충전 검출 회로의 적어도 한쪽을 포함하는 과전압 판정 회로(12) 이외의 회로도 포함한 다른 회로로부터 입력되는 신호에 따라 충전 제어 신호 출력 단자(CO) 또는 방전 제어 신호 출력 단자(DO)에, 트랜지스터의 온과 오프를 스위칭하는 제어 신호를 공급할 수 있도록 구성되어 있다.
다음으로, 전압 검출 회로(50)에 가장 높은 전압이 인가되는 경우의 일 예, 구체적으로는 셀 접속 단자(VC(n-1))가 천락(전원 단자(8)와 단락)된 경우를 예로 들어, 전압 검출 회로(50)의 동작을 설명하기로 한다.
셀 접속 단자(VC(n-1))가 천락되기 전의 통상 상태에서는, NMOS 트랜지스터(51) 및 NMOS 트랜지스터(54)는 오프되어 있다. 노드(P2)의 전압은, 전압(Vdd)이다. 전압 검출 회로(50)의 출력단(P3)의 전압은, 전압 검출 결과를 나타내는 신호에 상당하며, 통상 상태에서는 H 레벨이다.
셀 접속 단자(VC(n-1))가 천락되면, NMOS 트랜지스터(51)의 게이트에 전원 단자(8)의 전압(Vdd), 즉 2차 전지(2)의 전압에 상당하는 전압이 인가된다. 셀 접속 단자(VC(n-1))가 천락된 후에는, NMOS 트랜지스터(51)의 게이트의 전압은 서서히 상승해 가다가, 이윽고 NMOS 트랜지스터(51)의 게이트의 전압이 NMOS 트랜지스터(51)의 문턱값 전압을 초과한다. NMOS 트랜지스터(51)의 게이트의 전압이 NMOS 트랜지스터(51)의 문턱값 전압을 초과하면, NMOS 트랜지스터(51)가 온되어 도통(導通)된다.
NMOS 트랜지스터(51)가 도통되면, 노드(P2)의 전압은 "NMOS 트랜지스터(51)의 게이트의 전압 - NMOS 트랜지스터(52)의 문턱값 전압"으로 저하된다. 노드(P2)의 전압의 저하에 수반하여 출력단(P3)의 전압도 저하되어 H 레벨로부터 L 레벨로 천이된다. 즉, 셀 접속 단자(VC(n-1))의 천락이 검출된 것을 나타내는 신호가, 출력단(P3)으로부터 레벨 시프터(40)로 출력된다. 노드(P2)의 전압은, NMOS 트랜지스터(52)의 문턱값 전압은 음(-)이므로, NMOS 트랜지스터(51)의 게이트의 전압보다 높다. NMOS 트랜지스터(51)가 도통된 후에도 NMOS 트랜지스터(51)의 게이트의 전압이 기준 전압(Vref)에 도달할 때까지는, NMOS 트랜지스터(54)는 오프를 유지한다. NMOS 트랜지스터(54)가 오프를 유지하는 동안에는, 노드(P2)의 전압은 NMOS 트랜지스터(51)의 게이트의 전압보다 높은 상태로 유지된다.
또한 NMOS 트랜지스터(51)의 게이트의 전압이 상승하여 기준 전압(Vref) 이상이 되면, NMOS 트랜지스터(54)가 온되어 도통된다. NMOS 트랜지스터(54)가 온되어 도통되면, 노드(P2)의 전압은 "NMOS 트랜지스터(51)의 게이트의 전압 - NMOS 트랜지스터(51)의 문턱값 전압 - NMOS 트랜지스터(51)의 오버드라이브 전압(overdrive voltage)"으로 저하된다.
여기서, NMOS 트랜지스터(51)의 게이트와 동일한 노드의 전압은, NMOS 트랜지스터(51)의 문턱값 전압과 오버드라이브 전압과의 관계로부터, 노드(P2)의 전압 이상이 된다. 따라서, NMOS 트랜지스터(51)의 게이트의 전압이 기준 전압(Vref)으로 클램프되도록, NMOS 트랜지스터(54)를 경유하여 NMOS 트랜지스터(51)의 드레인으로부터 소스를 향해 바이패스 전류가 흐른다. 그 결과, NMOS 트랜지스터(51)의 게이트의 전압 상승이 기준 전압(Vref) 근방으로 억제된다.
보호 회로(60)는, 정전류원으로서 동작하는 NMOS 트랜지스터(53)의 소스의 전압, 즉 노드(P1)의 전압을 소정 전압으로 클램프함으로써, NMOS 트랜지스터(53)를 과전압으로부터 보호하고 있다. 소정 전압은, 전원 단자(8)의 전압(Vdd)과 도통시의 NMOS 트랜지스터(53)의 소스·드레인 간 전압과 NMOS 트랜지스터(53)의 내압을 고려하여 설정된다. 예를 들면, PMOS 트랜지스터(61, 62, 63)를 모두 동일한 문턱값 전압(|Vthp|)을 지니는 FET로 하면, 노드(P1)의 전압이 전압(Vdd - |Vthp|)으로 클램프된다.
전압 검출 회로(50)보다 뒤에 있는 단의 신호 처리는, 종래의 충방전 제어 회로(100), 충방전 제어 회로(100)를 구비한 충방전 제어 장치 및 배터리 장치와 동일하다. 즉, 도 2의 예의 경우, 과전압 판정 회로(12)는, 전압 검출 회로(50)로부터 레벨 시프터(40)를 통해 입력된 전압에 기초하여 셀(2_n)이 과전압인지의 여부를 판정하고, 판정 결과에 대응하는 신호를 제어 회로(15)에 전송한다. 제어 회로(15)는 받은 판정 결과에 대응하는 신호에 기초하여 충전 제어 FET(4)의 온과 오프를 스위칭하는 제어 신호를 충전 제어 신호 출력 단자(CO)에 공급하는 한편, 방전 제어 FET(3)의 온과 오프를 스위칭하는 제어 신호를 방전 제어 신호 출력 단자(DO)에 공급한다.
전압 검출 회로(50), 및 전압 검출 회로(50)를 구비한 충방전 제어 회로(10), 충방전 제어 장치(20) 및 배터리 장치(1)에 의하면, 전압 검출 회로(50)에 입력되는 전압이 인가되는 게이트를 포함하는 NMOS 트랜지스터(51)로의 입력 전압을 종래보다 낮게 억제할 수 있다. NMOS 트랜지스터(51)로의 입력 전압을 종래보다 낮게 억제할 수 있기 때문에, NMOS 트랜지스터(51)의 내압을, 전압 검출 회로(30)(도 1 참조)의 NMOS 트랜지스터(31)의 내압보다 낮게 억제할 수 있다.
또, NMOS 트랜지스터(53) 및 NMOS 트랜지스터(54)의 내압은, NMOS 트랜지스터(51)와 동일한 정도(상대적으로 낮은 내압)로 억제할 수 있다. 또한, NMOS 트랜지스터(53) 및 NMOS 트랜지스터(54)는, NMOS 트랜지스터(51)와의 기능의 차이로부터, NMOS 트랜지스터(51)에 비해 충분히 짧은(1자리수 내지 2자리수 정도 작은) 채널 길이(L 길이)를 적용할 수 있다. 한편, NMOS 트랜지스터(52) 및 PMOS 트랜지스터(61, 62, 63)는, NMOS 트랜지스터(31)나 NMOS 트랜지스터(32)와 비교하면, 동일한 정도의 내압이 필요하게 되지만, 그 기능의 차이로부터, 채널 길이(L 길이)를 더 짧게(1자리수 내지 2자리수 정도 작게) 할 수 있다.
따라서 전압 검출 회로(50)는, 전압 검출 회로(30)에 대해 소자 개수는 증가하지만, 개개의 소자의 면적이 NMOS 트랜지스터(31) 및 NMOS 트랜지스터(32)보다 작아서, 총면적으로 보면, 전압 검출 회로(30)의 면적에 비해 전압 검출 회로(50)의 면적을 작게 억제할 수 있다. 또, 전압 검출 회로(50) 및 전압 검출 회로(30)의 각 회로의 면적은 증가하지만, 전압 검출 회로(50), 및 전압 검출 회로(50)를 구비한 충방전 제어 회로(10), 충방전 제어 장치(20) 및 배터리 장치(1)에 의하면, 직렬로 접속되는 셀(2_1∼2_n)의 개수인 n을 늘려서 2차 전지(2)의 전압을 높게 한 경우에도, 전압 검출 회로(50)의 면적 증가분을, 전압 검출 회로(30)의 면적 증가분보다 작게 억제할 수 있다.
전압 검출 회로(50), 및 전압 검출 회로(50)를 구비하는 충방전 제어 회로(10), 충방전 제어 장치(20) 및 배터리 장치(1)에 의하면, NMOS 트랜지스터(51)의 입력 전압을 종래(콤퍼레이터의 구성 소자) 및 NMOS 트랜지스터(31)보다 낮게 억제할 수 있기 때문에, PBTI(Positive Bias Temperature Instability)를 종래 및 NMOS 트랜지스터(31)보다 억제할 수 있다. 또, 종래보다 PBTI를 억제할 수 있기 때문에, N형 트랜지스터의 문턱값 전압 시프트를 억제할 수 있어서 종래보다 장기(長期) 신뢰성 시험 후의 검출 전압 시프트를 억제할 수 있다.
또, 전압 검출 회로(50)는, NMOS 트랜지스터(51)와 종속 접속되는 NMOS 트랜지스터(52)를 지니고 있기 때문에, NMOS 트랜지스터(51)의 드레인 소스 간 전압(VDS)을 일정하게 유지할 수 있다. 즉, NMOS 트랜지스터(51)의 드레인 소스 간 전압(VDS)을, 전압(Vdd)의 의존성이 없는 전압으로 할 수 있다.
아울러 상술한 전압 검출 회로(50)는, 보호 회로(60) 내에 클램프 회로를 지니는 예를 설명하였으나, PMOS 트랜지스터(63)가 클램핑된 전압을 게이트에 받을 수 있는 구성이라면, 이에 한정되지 않는다. 예를 들면, 전압 검출 회로(50)의 외부에 클램프 회로가 설치되어 있으며, 해당 클램프 회로의 출력 전압을 이용 가능하다면, 해당 클램프 회로의 출력 전압이 인가되는 게이트를 포함하는 PMOS 트랜지스터(63)를 보호 회로(60)로 해도 된다.
[제3 실시형태]
도 4는 제3 실시형태에 관한 전압 검출 회로의 일 예인 전압 검출 회로(50A)의 주요한 구성을 개략적으로 보여주는 회로도이다.
제3 실시형태에 관한 반도체 장치, 충방전 제어 회로 및 전압 검출 회로는, 제2 실시형태에 관한 반도체 장치, 충방전 제어 회로 및 전압 검출 회로에 대해, 전압 검출 회로의 구성이 다른 점에서 상위하지만, 그 외의 점은 실질적으로 상위하지 않다. 그래서 본 실시형태의 설명에서는, 전압 검출 회로(50)에 대해 상위한 전압 검출 회로(50A)를 중심으로 설명하고, 그 외의 실질적으로 상위하지 않은 구성요소에 대해서는 같은 부호를 붙이고 중복되는 설명을 생략한다.
충방전 제어 회로(10A)는, 충방전 제어 회로(10)에 대해, 전압 검출 회로(50) 대신에 전압 검출 회로(50A)를 구비하는 점에서 상위하지만, 그 외의 점에서는 실질적인 상위하지 않다. 전압 검출 회로(50A)는, 전압 검출 회로(30)에 대해, NMOS 트랜지스터(31) 대신에 NMOS 트랜지스터(51)를 지니는 점과, NMOS 트랜지스터(52)와, NMOS 트랜지스터(53)와, NMOS 트랜지스터(54)를 더 지니는 점에서 상위하지만, 그 외의 점에서는 실질적인 차이는 없다. 또, 전압 검출 회로(50A)는, 전압 검출 회로(50)에 대해, 보호 회로(60) 대신에 NMOS 트랜지스터(32)를 지니는 점에서 상위하지만, 그 외의 점에서는 실질적인 차이는 없다.
전압 검출 회로(50A)에서의 NMOS 트랜지스터(53)는, 드레인과 전원 단자(8) 사이에, NMOS 트랜지스터(53)를 과전압으로부터 보호하는 NMOS 트랜지스터(55)가 접속되어 있다. 즉, 제3 트랜지스터로서의 NMOS 트랜지스터(55)는 NMOS 트랜지스터(53)(더 상세하게는 게이트 및 소스)와 종속 접속되어 있다. 또, NMOS 트랜지스터(53)는, 자신의 게이트 및 소스가 접속됨과 동시에, NMOS 트랜지스터(55)의 게이트, NMOS 트랜지스터(52)의 드레인 및 PMOS 트랜지스터(41)의 게이트와 접속되어 있다. NMOS 트랜지스터(53)의 게이트 및 소스는 전압 검출 회로(50A)에서의 출력단(P3)이다.
다음으로, 전압 검출 회로(50A)에 가장 높은 전압이 인가되는 경우의 일 예, 구체적으로는 셀 접속 단자(VC(n-1))가 천락된 경우를 예로 들어, 전압 검출 회로(50A)의 동작을 설명하기로 한다.
전압 검출 회로(50A)는, 보호 회로(60)에 의해 NMOS 트랜지스터(53)를 내압 보호하는 전압 검출 회로(50)에 대해, NMOS 트랜지스터(55)에 의해 NMOS 트랜지스터(53)를 내압 보호하는 점에서 상위하지만, NMOS 트랜지스터(51)의 보호 동작을 포함하는 전체적인 회로 동작은 실질적으로 상위하지 않다. 전압 검출 회로(50A)의 회로 동작의 설명은, 전압 검출 회로(50)에서의 회로 동작의 설명을 갈음을 이유로 생략한다.
제3 실시형태에 관한 전압 검출 회로, 충방전 제어 회로, 충방전 제어 장치 및 배터리 장치에 의하면, 제2 실시형태에 관한 전압 검출 회로, 충방전 제어 회로, 충방전 제어 장치 및 배터리 장치와 동일한 효과를 얻을 수 있다.
또, 전압 검출 회로(50A)는, 전압 검출 회로(50)에 대해, 상대적으로 내압이 높은 FET의 개수를 한층 더 줄일 수 있기 때문에, 회로 면적을 한층 더 작게 억제할 수 있다. 따라서, 직렬로 접속되는 셀(2_1∼2_n)의 개수인 n이 크고 2차 전지(2)의 전압이 높은 경우라 해도, 전압 검출 회로(50A)의 면적 증가분을, 전압 검출 회로(30) 및 전압 검출 회로(50)의 면적 증가분보다 작게 억제할 수 있다.
아울러 본 발명은 상술한 실시형태 그대로 한정되지는 않으며, 실시 단계에서는 상술한 실시 예 이외에도 여러가지 형태로 실시할 수 있고 발명의 요지를 벗어나지 않는 범위에서 다양한 생략, 추가, 치환 또는 변경이 가능하다. 그래서 본 발명의 변형 예에 대해, 몇가지 예를 들어 설명하기로 한다.
(제1 변형 예)
도 5는 본 발명의 실시형태에 관한 전압 검출 회로의 다른 구성 예(제1 변형 예)인 전압 검출 회로(50B)의 구성을 보여주는 개략도이다.
전압 검출 회로(50B)는, 전압 검출 회로(50A)에 대해, 디프레션형 NMOS 트랜지스터(52) 대신에 인핸스먼트형 NMOS 트랜지스터(72)를 지니는 점에서 상위하지만, 그 외의 점에서는 실질적으로 상위하지 않다. 아울러 NMOS 트랜지스터(72)는 양(+)의 문턱값 전압을 지니기 때문에, 게이트가 접속점(P_(n-1))이 아닌, 예를 들면, 접속점P_(n-2) 등의 접속점(P_(n-1))보다 전압이 높은 접속점에 접속되는 점에서 NMOS 트랜지스터(52)와 상위하지만, 작용 및 기능으로서는 실질적으로 NMOS 트랜지스터(52)와 상이하지 않다.
이와 같이 구성되는 전압 검출 회로(50B)는, 전압 검출 회로(50A)와 동일하게 작용하여 동일한 효과를 얻을 수 있다. 따라서, 본 발명의 실시형태에 관한 전압 검출 회로, 및 해당 전압 검출 회로를 구비하는 충방전 제어 회로, 충방전 제어 장치 및 배터리 장치에서, 전압 검출 회로(50A) 대신에 전압 검출 회로(50B)를 적용해도 된다. 요컨대, 전압 검출 회로(50A)를 전압 검출 회로(50B)로 대체한 충방전 제어 회로(10B), 충방전 제어 장치(20) 및 배터리 장치(1)에서도, 전압 검출 회로(50A)를 구비하는 충방전 제어 회로(10A), 충방전 제어 장치(20) 및 배터리 장치(1)와 동일하게 작용하여 동일한 효과를 얻을 수 있다.
(제2 변형 예)
도 6는 본 발명의 실시형태에 관한 전압 검출 회로의 다른 구성 예(제2 변형 예)인 전압 검출 회로(50C)의 구성을 보여주는 개략도이다.
전압 검출 회로(50C)는, 전압 검출 회로(50A)에 대해, 2개의 PMOS 트랜지스터(561, 562)를 지니는 커런트 미러 회로(current mirror circuit; 56)를 더 지니고 있는 점과, NMOS 트랜지스터(53, 55)를 배치하고 있는 점에서 상위하지만, 그 외의 점에서는 실질적인 차이는 없다. 그래서 전압 검출 회로(50C)의 설명에서는, NMOS 트랜지스터(51) 등의 실질적으로 상위하지 않은 구성요소에 대해서는 같은 부호를 붙이고 그 설명을 생략한다.
전압 검출 회로(50C)는, NMOS 트랜지스터(55), NMOS 트랜지스터(51), NMOS 트랜지스터(52), NMOS 트랜지스터(53) 및 NMOS 트랜지스터(54)와 커런트 미러 회로(56)를 지니고 있다. 커런트 미러 회로(56)에서, PMOS 트랜지스터(561)는, 전원 단자(8)에 접속된 소스와, PMOS 트랜지스터(562)의 게이트와 접속되는 게이트와, 드레인을 포함하고 있다. 또, PMOS 트랜지스터(562)는, 전원 단자(8)에 접속된 소스와, PMOS 트랜지스터(561)의 게이트와 접속되는 게이트와, 자신(PMOS 트랜지스터(562))의 게이트와 접속되는 드레인을 포함하고 있다. PMOS 트랜지스터(561)의 드레인을 흐르는 전류는 PMOS 트랜지스터(562)의 드레인을 흐르는 전류와 동일해지도록 구성되어 있다.
PMOS 트랜지스터(561)의 드레인은 전압 검출 회로(50C)에서의 출력단(P3) 및 NMOS 트랜지스터(52)의 드레인과 접속되어 있다. 한편, PMOS 트랜지스터(562)의 드레인 및 전원 단자(9) 사이에는, 전압 검출 회로(50A)에서의 NMOS 트랜지스터(55) 및 NMOS 트랜지스터(53)가 접속되어 있다. 구체적으로 설명하면, NMOS 트랜지스터(55)의 소스와 NMOS 트랜지스터(53)의 드레인이 접속되어 있다. NMOS 트랜지스터(53)의 게이트는 NMOS 트랜지스터(55)의 게이트와 NMOS 트랜지스터(53)의 소스가 접속되어 있다. NMOS 트랜지스터(55)의 게이트와, NMOS 트랜지스터(53)의 게이트와, NMOS 트랜지스터(53)의 소스와의 접속점은 전원 단자(9)와 접속되어 있다.
이와 같이 구성되는 전압 검출 회로(50C)는, 전압 검출 회로(50A, 50B)와 동일하게 작용하여 동일한 효과를 얻을 수 있다. 요컨대, 전압 검출 회로(50A)를 전압 검출 회로(50C)로 대체한 충방전 제어 회로(10C), 충방전 제어 장치(20) 및 배터리 장치(1)에서도, 전압 검출 회로(50A)를 구비하는 충방전 제어 회로(10A), 충방전 제어 장치(20) 및 배터리 장치(1)과 동일하게 작용하여 동일한 효과를 얻을 수 있다.
(제3 변형 예)
도 7는 본 발명의 실시형태에 관한 전압 검출 회로의 다른 구성 예(제3 변형 예)인 전압 검출 회로(50D)의 구성을 보여주는 개략도이다.
전압 검출 회로(50D)는, 전압 검출 회로(50C)에 대해, 디프레션형 NMOS 트랜지스터(52) 대신에 인핸스먼트형 NMOS 트랜지스터(72)를 지니는 점에서 상위하지만, 그 외의 점에서는 실질적으로 상위하지 않다. 환언하면, 전압 검출 회로(50D)는, 전압 검출 회로(50C)에 대해, 제1 변형 예의 변형 내용을 적용한 회로이다.
이와 같이 구성되는 전압 검출 회로(50D)는, 전압 검출 회로(50A, 50B, 50C)와 동일하게 작용하여 동일한 효과를 얻을 수 있다. 요컨대, 전압 검출 회로(50A)를 전압 검출 회로(50D)로 대체한 충방전 제어 회로(10D), 충방전 제어 장치(20) 및 배터리 장치(1)에서도, 전압 검출 회로(50A)를 구비하는 충방전 제어 회로(10A), 충방전 제어 장치(20) 및 배터리 장치(1)와 동일하게 작용하여 동일한 효과를 얻을 수 있다.
(제4 변형 예)
도 8은 본 발명의 실시형태에 관한 충전 제어 회로 및 반도체 장치의 다른 구성 예(제4 변형 예)인, 충전 제어 회로(210), 충전 제어 장치(220) 및 배터리 장치(201)의 구성을 보여주는 개략도이다.
충전 제어 장치(220)은, 이른바 퓨즈 보호형 충전 제어 장치로서, 퓨즈(81) 및 퓨즈(82)를 포함하는 개방 회로(80)와, 충전 제어 회로(210)를 구비하고 있다. 퓨즈(81) 및 퓨즈(82)는 서로 직렬로 접속되어 있다. 구체적으로는, 퓨즈(82)의 일단은 EB+ 단자에 접속되어 있다. 퓨즈(82)의 타단은 퓨즈(81)의 일단에 접속되어 있다. 퓨즈(81)의 타단은 제1 셀(2_1)의 +극에 접속되어 있다. 충전 제어 회로(210)는, 충방전 제어 회로(100)(도 2 참조)에 대해, 방전 제어 단자(DO) 및 방전 제어 단자(DO)와 접속되는 신호 경로가 생략된 회로로서, 다른 부분에 대해서는 실질적으로 상위하지 않은 회로이다.
충전 제어 FET(4)는, 예를 들면, 게이트, 소스, 드레인을 지니는 N채널형 전계 효과 트랜지스터이다. 게이트는 충전 제어 회로(210)의 CO 단자에 접속되어 있다. 소스는 EB- 단자에 접속되어 있다. 드레인은 저항(85)의 일단에 접속되어 있다. 충전 제어 FET(4)는 CO 단자로부터 출력되는 신호에 기초하여 소스 단자-드레인 단자 간을 온·오프 제어한다. 저항(85)의 타단은 퓨즈(81)와 퓨즈(82)와의 접속 부분에 접속되어 있다. 저항(85)은, 충전 제어 FET(4)가 온될 때에 퓨즈(81) 및 퓨즈(82)를 용단(溶斷)하는 히터 소자로서 기능한다.
상술한 충전 제어 장치(220) 및 배터리 장치(201)와 같이, 본 발명의 실시형태에 관한 반도체 장치로서 충방전 제어 장치(20) 및 배터리 장치(1)와는 다른 구성의 반도체 장치를 채용해도 된다. 충전 제어 회로(210), 충전 제어 장치(220) 및 배터리 장치(201)에 의하면, 충방전 제어 회로(10), 충방전 제어 장치(20) 및 배터리 장치(1)와 동일한 효과를 얻을 수 있다.
아울러 상술한 MOS 트랜지스터는, FET의 일 예로서 나타낸 것으로서, FET라면 그 종류를 불문한다. 예를 들면, 접합형 FET(JFET)나 금속 절연막 반도체형 FET(MISFET) 등의 MOSFET와는 다른 종류의 FET를 적용해도 된다.
이들 실시형태나 그 변형은 발명의 범위나 요지에 포함됨과 동시에 특허청구범위에 기재된 발명과 그 균등 범위에 포함된다.
1, 201 배터리 장치(반도체 장치)
2 2차 전지
3 방전 제어 FET
4 충전 제어 FET
8 전원 단자
9 전원 단자
10, 10A, 10B, 10C, 10D 충방전 제어 회로
210 충전 제어 회로
12 과전압 판정 회로
15 제어 회로
20 충방전 제어 장치(반도체 장치)
220 충전 제어 회로(반도체 장치)
50, 50A, 50B, 50C, 50D 전압 검출 회로
32 디프레션형 NMOS 트랜지스터(제3 트랜지스터)
51 인핸스먼트형 NMOS 트랜지스터(입력 트랜지스터)
52 디프레션형 NMOS 트랜지스터(제2 트랜지스터)
53 디프레션형 NMOS 트랜지스터(제1 트랜지스터)
54 인핸스먼트형 NMOS 트랜지스터(바이패스 트랜지스터)
63 인핸스먼트형 PMOS 트랜지스터(제3 트랜지스터)
80 개방 회로
81, 82 퓨즈
CO 충전 제어 신호 출력 단자
DO 방전 제어 신호 출력 단자

Claims (10)

  1. 입력단과,
    상기 입력단과 접속되는 게이트와, 제1 전원 단자에 접속되는 소스와, 드레인을 포함하는 입력 트랜지스터와, 제2 전원 단자와 접속되는 드레인과, 게이트와, 자신의 게이트와 접속되는 소스를 포함하는 제1 트랜지스터를 적어도 지니고, 직렬로 접속되는 복수 개의 트랜지스터와,
    상기 복수 개의 트랜지스터의 접속점 중 어느 하나인 출력단
    을 구비하는 것을 특징으로 하는, 전압 검출 회로.
  2. 청구항 1에 있어서,
    상기 복수 개의 트랜지스터는,
    상기 입력 트랜지스터의 게이트와 접속되는 게이트와, 상기 입력 트랜지스터의 드레인과 접속되는 드레인과, 상기 입력 트랜지스터의 게이트 및 자신의 게이트와 접속되는 소스와, 상기 제1 전원 단자에 접속되는 백 게이트를 포함하는 바이패스 트랜지스터와,
    상기 입력 트랜지스터와 접속되는 제1 단과, 전압 검출 결과를 나타내는 신호가 출력되는 출력단과 접속되는 제2 단을 포함하는 제2 트랜지스터와,
    상기 제1 트랜지스터와 종속 접속되는 제3 트랜지스터
    를 더 지니는, 전압 검출 회로.
  3. 청구항 2에 있어서,
    상기 제3 트랜지스터는, 상기 제2 전원 단자와 접속되는 드레인과, 상기 제1 트랜지스터의 게이트 및 소스와 접속되는 게이트와, 상기 제1 트랜지스터의 드레인과 접속되는 소스를 포함한 디프레션형 트랜지스터인, 전압 검출 회로.
  4. 청구항 2에 있어서,
    상기 제3 트랜지스터는, 상기 제1 트랜지스터의 게이트 및 소스와 접속되는 소스와, 상기 제2 트랜지스터의 제2 단과 접속되는 드레인과, 게이트를 포함하는 인핸스먼트형 트랜지스터인, 전압 검출 회로.
  5. 청구항 1 내지 4 중 어느 한 항에 기재된 전압 검출 회로와,
    제1 전원 입력 단자 및 제2 전원 입력 단자와,
    복수의 전지 셀을 직렬 접속한 조전지를 포함하는 2차 전지의 충전을 제어하는 충전 제어 FET의 게이트에 접속되는 충전 제어 신호 출력 단자와,
    상기 전압 검출 회로로부터 출력된 전압에 기초하여 상기 2차 전지가 과전압인지의 여부를 판정할 수 있는 과전압 판정 회로와,
    상기 과전압 판정 회로를 포함하는 다른 회로로부터 입력되는 신호에 따라 상기 충전 제어 FET의 온과 오프를 스위칭하는 제어 신호를 상기 충전 제어 신호 출력 단자에 공급 가능한 제어 회로
    를 구비하는, 충전 제어 회로.
  6. 청구항 5에 기재된 충방전 제어 회로와,
    상기 2차 전지를 충전하는 충전기 및 상기 2차 전지를 방전시키는 부하 중 어느 한쪽이 접속되는 외부 양극 단자 및 외부 음극 단자와,
    게이트가 충전 제어 신호 출력 단자와 접속되는 상기 충전 제어 FET와,
    상기 충전 제어 FET에 접속되는 퓨즈를 포함하는 개방 회로
    를 구비하는, 반도체 장치.
  7. 청구항 6에 있어서,
    상기 2차 전지를 더 구비하는, 반도체 장치.
  8. 청구항 1 내지 4 중 어느 한 항에 기재된 전압 검출 회로와,
    제1 전원 입력 단자 및 제2 전원 입력 단자와,
    복수의 전지 셀을 직렬 접속한 조전지를 포함하는 2차 전지의 충전을 제어하는 충전 제어 FET의 게이트에 접속되는 충전 제어 신호 출력 단자와,
    상기 2차 전지의 방전을 제어하는 방전 제어 FET의 게이트에 접속되는 방전 제어 신호 출력 단자와,
    상기 2차 전지를 충전하는 충전기 및 상기 2차 전지를 방전시키는 부하 중 어느 한쪽이 접속되는 외부 양극 단자 및 외부 음극 단자 중, 상기 외부 음극 단자의 전압이 입력되는 외부 음전압 입력 단자와,
    상기 전압 검출 회로로부터 출력된 전압에 기초하여 상기 2차 전지가 과전압인지의 여부를 판정할 수 있는 과전압 판정 회로와,
    상기 과전압 판정 회로를 포함하는 다른 회로로부터 입력되는 신호에 따라 상기 충전 제어 FET의 온과 오프를 스위칭하는 제어 신호를 상기 충전 제어 신호 출력 단자에 공급하는 한편, 상기 방전 제어 FET의 온과 오프를 스위칭하는 제어 신호를 상기 방전 제어 신호 출력 단자에 공급 가능한 제어 회로
    를 구비하는, 충방전 제어 회로.
  9. 청구항 8에 기재된 충방전 제어 회로와,
    상기 외부 양극 단자 및 상기 외부 음극 단자와,
    드레인 및 소스가 상기 외부 양극 단자와 상기 외부 음극 단자를 접속하는 경로와 직렬로 접속되고, 게이트가 방전 제어 신호 출력 단자와 접속되는 상기 방전 제어 FET와,
    드레인 및 소스가 상기 외부 양극 단자와 상기 외부 음극 단자를 접속하는 경로와 직렬로 접속되고, 게이트가 충전 제어 신호 출력 단자와 접속되는 상기 충전 제어 FET
    를 구비하는, 반도체 장치.
  10. 청구항 9에 있어서,
    상기 2차 전지를 더 구비하는, 반도체 장치.
KR1020230034841A 2022-03-29 2023-03-16 전압 검출 회로, 충전 제어 회로, 충방전 제어 회로 및 반도체 장치 KR20230140381A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2022053650 2022-03-29
JPJP-P-2022-053650 2022-03-29
JP2022190306A JP2023147174A (ja) 2022-03-29 2022-11-29 電圧検出回路、充電制御回路、充放電制御回路及び半導体装置
JPJP-P-2022-190306 2022-11-29

Publications (1)

Publication Number Publication Date
KR20230140381A true KR20230140381A (ko) 2023-10-06

Family

ID=85727041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230034841A KR20230140381A (ko) 2022-03-29 2023-03-16 전압 검출 회로, 충전 제어 회로, 충방전 제어 회로 및 반도체 장치

Country Status (4)

Country Link
US (1) US20230318315A1 (ko)
EP (1) EP4270723A1 (ko)
KR (1) KR20230140381A (ko)
TW (1) TW202338391A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020010536A (ja) 2018-07-10 2020-01-16 株式会社半導体エネルギー研究所 電池保護回路、蓄電装置、及び電気機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3172095B2 (ja) * 1996-06-14 2001-06-04 セイコーインスツルメンツ株式会社 充放電制御回路と充電式電源装置
JP5217468B2 (ja) * 2008-02-01 2013-06-19 株式会社リコー 二次電池保護用半導体装置および該二次電池保護用半導体装置を用いた電池パック、ならびに該電池パックを用いた電子機器
JP6030817B2 (ja) * 2010-06-04 2016-11-24 エスアイアイ・セミコンダクタ株式会社 バッテリ状態監視回路およびバッテリ装置
US10288694B2 (en) * 2016-12-15 2019-05-14 Ablic Inc. Secondary battery monitoring device and method for diagnosing failure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020010536A (ja) 2018-07-10 2020-01-16 株式会社半導体エネルギー研究所 電池保護回路、蓄電装置、及び電気機器

Also Published As

Publication number Publication date
TW202338391A (zh) 2023-10-01
US20230318315A1 (en) 2023-10-05
EP4270723A1 (en) 2023-11-01

Similar Documents

Publication Publication Date Title
US8525482B2 (en) Overcurrent protection circuit for connecting a current detection terminal to overcurrent detection resistors having different resistances
KR101727748B1 (ko) 배터리의 보호 회로 장치
KR101642789B1 (ko) 2차전지 보호용 집적 회로 장치와 이것을 사용한 2차전지 보호 모듈 및 전지팩
US8058845B2 (en) Battery state monitoring circuit and battery apparatus
US20080290841A1 (en) Charging Circuit for Bootstrap Capacitor and Integrated Driver Circuit Using Same
US9214821B2 (en) Charge/discharge control circuit and battery device
JP2014500700A (ja) リチウム電池保護回路
TWI617111B (zh) 充放電控制電路、充放電控制裝置及電池裝置
KR102627710B1 (ko) 충방전 제어 장치, 및 배터리 장치
US10673267B2 (en) Charge and discharge control circuit and battery device
KR101751547B1 (ko) 출력 회로, 온도 스위치 ｉｃ, 및 전지 팩
KR20140109307A (ko) 배터리 장치
KR102209457B1 (ko) 이차전지 보호 회로 및 전지 팩
KR20230140381A (ko) 전압 검출 회로, 충전 제어 회로, 충방전 제어 회로 및 반도체 장치
US6653884B2 (en) Input interface circuit for semiconductor integrated circuit device
JP2023147174A (ja) 電圧検出回路、充電制御回路、充放電制御回路及び半導体装置
CN116930598A (zh) 电压检测电路、充电及充放电控制电路以及半导体装置
JP7345416B2 (ja) 充放電制御装置及びバッテリ装置
KR20050057693A (ko) 충방전 보호 회로
US11539227B2 (en) Charge/discharge control circuit and battery device
JP2023149348A (ja) 電源端子オープン検出回路
JP7235987B2 (ja) 二次電池保護回路及び電池パック
US20220368141A1 (en) Secondary battery protection circuit, battery pack, battery system, and method for protecting secondary battery
JP6157188B2 (ja) 半導体装置、電池監視装置および過電流遮断方法
GB2217938A (en) Current sensing circuit