JP2023149348A - 電源端子オープン検出回路 - Google Patents

Abstract

【課題】従来よりも省面積で低消費電流な電源端子オープン検出回路を提供する。【解決手段】電源端子オープン検出回路は、ＮＭＯＳトランジスタ１１＿１及び寄生ダイオード１２＿１が形成される半導体領域とは異なる半導体領域に含まれる寄生素子を介して接続される第１端、第２端、ゲート及びバックゲートを含むｎ－１個のＮＭＯＳトランジスタ３１１＿１と、ＮＭＯＳトランジスタ３１１＿１の第１端とバックゲートと接続される第１端と、第２電源端子９と接続される第２端とを含むＮＭＯＳトランジスタ３１１＿０とを有する寄生ダイオードオン検出回路３１＿１を備え、寄生ダイオードオン検出回路３１＿１は、アノードが経路に接続されるとともに、カソードが第１電源端子８と接続されており、寄生ダイオード１２＿１がオンしている場合に寄生素子によって変化するＮＭＯＳトランジスタ３１１＿１の第２端と接続される出力端３１ｏを含む。【選択図】図４

Description

本発明は、電源端子オープン検出回路に関する。

複数の電池セルを直列に接続した組電池を組み込んだバッテリ装置では、組電池に含まれる電池セルを監視することにより安全性と性能を維持している。具体的には、電池セルの電池電圧を監視し、電池電圧が規定の範囲内に収まるように制御される。所望の安全性と性能を維持するためには、電池セルの電池電圧が正常に監視されていることが重要となる。例えば、各電池セルと電圧測定装置との間の配線が断線した場合、電圧測定装置では電池セルの電池電圧が測定できず、所望の保護機能が得られない。

このような断線を検出する技術の一例としては、断線の前後で変化する２点間の電圧の変化をコンパレータにより検出することによって、断線を検出する技術が提案されている（例えば、特許文献１参照）。

特開２０１５－１４４６号公報

Ｎ型半導体の基板にＰ型半導体のウェルが形成された充放電制御回路を含む半導体集積回路（ＩＣ）と組電池とを接続したバッテリ装置を例に説明する。例示のバッテリ装置において、組電池内の最も正極側に位置する電池セル（以下、「第１電池セル」とする）の正極とＩＣのＶＤＤ端子との接続が外れると、Ｐ型半導体のウェルとＮ型半導体の基板との間で寄生素子がオンする。当該寄生素子がオンすることによって、ＶＤＤ端子と第１電池セルの負極が接続される中間端子の電圧関係が逆転する。したがって、ＶＤＤ端子と中間端子との間の電圧の変化をコンパレータにより検出すれば、ＶＤＤ端子と第１電池セルの正極とが外れている状態を検出することができる。

しかしながら、上述したＶＤＤ端子と中間端子との間の電圧の変化をコンパレータにより検出する技術を適用する場合、コンパレータを備えない回路と比べると面積及び消費電流が相対的に大きい。すなわち、上述したＶＤＤ端子と中間端子との間の電圧の変化をコンパレータにより検出する技術では、面積及び消費電流の観点から改善の余地がある。

本発明は、上述した事情に鑑みてなされたものであり、省面積化及び低消費電流化をさらに進めた電源端子オープン検出回路を提供することを目的とする。

本発明の一態様に係る電源端子オープン検出回路は、複数であるｎ個の電池セルを直列接続した組電池を含む二次電池の正極と、Ｐ型領域とＮ型領域とを含む半導体領域に、ｎ－１個の第１トランジスタ及びｎ－１個の寄生ダイオードが形成された半導体集積回路と非接続であるか否かを検出する回路であって、前記第１トランジスタ及び前記寄生ダイオードが形成される前記半導体領域とは異なる半導体領域に形成され、当該半導体領域に含まれる寄生素子を介して前記第１トランジスタ及び前記寄生ダイオードと接続される第１端と、第２端と、ゲートと、バックゲートとを含むｎ－１個の第２トランジスタと、前記第２トランジスタのソース及びバックゲートと接続される第１端と、第２電源端子と接続される第２端とを含む抵抗体とを有するｎ－１個の寄生ダイオードオン検出回路を備え、前記寄生ダイオードは、各アノードが前記二次電池の連続する２個の電池セルの接続点と接続されるｎ－１個のセル接続端子とそれぞれ接続されるｎ－１個の経路に接続されるとともに、各カソードが第１電源端子と接続されており、前記寄生ダイオードオン検出回路は、前記寄生ダイオードがオンしている場合に前記寄生素子によって変化する前記第２トランジスタの第２端と接続される出力端を含むことを特徴とする。

本発明によれば、電源端子オープン検出回路を、従来の電源端子オープン検出回路よりも、面積が小さくかつ消費電流を低く抑えることができる。

本発明の実施形態に係る電源端子オープン検出回路を備える半導体装置の回路構成を示すブロック図である。 本実施形態に係る電源端子オープン検出回路を備える充放電制御回路の構成例を示す概略図である。 本実施形態に係る電源端子オープン検出回路の第一例における１個の寄生ダイオードオン検出回路の回路構成を概略的に示した回路図である。 本実施形態に係る電源端子オープン検出回路の第一例における１個の寄生ダイオードオン検出回路のデバイス断面図である。 本実施形態に係る電源端子オープン検出回路の第二例における寄生ダイオードオン検出回路の部分構成を示した概略図である。

以下、本発明の実施形態に係る電源端子オープン検出回路について、図面を参照して説明する。

図１は、本実施形態に係る電源端子オープン検出回路を備える半導体装置の一例であるバッテリ装置１の回路構成を示すブロック図である。
バッテリ装置１は、半導体プロセスによって半導体基板５０（後述する図４参照）に形成された半導体集積回路、具体的には二次電池２の充放電を制御する充放電制御回路１０を含むＩＣチップを備えている。

バッテリ装置１は、いわゆる多セル構成の組電池を含む二次電池２と、外部正極端子Ｐ＋及び外部負極端子Ｐ－と、放電制御ＦＥＴ（Field Effect Transistor）３と、充電制御ＦＥＴ４と、二次電池２の充放電を制御するための充放電制御回路１０と、を備えている。なお、説明を簡便化する観点から、以下の説明において、外部正極端子Ｐ＋及び外部負極端子Ｐ－を、まとめて「外部端子」と称することがある。

二次電池２は、直列に接続されるセルの個数を「ｎ」とすると、ｎ個の電池セル（以下、単に「セル」とする）２＿１～２＿ｎを直列接続した組電池を含む、いわゆる多セル電池である。多セル電池の場合、ｎは２以上の整数、すなわち複数である。二次電池２内のｎ個のセル２＿１，…，２＿ｎは、二次電池２の正極２ａから二次電池２の負極２ｂに向かって、この順番に直列に接続されている。

充放電制御装置２０は、外部正極端子Ｐ＋及び外部負極端子Ｐ－と、放電制御ＦＥＴ３と、充電制御ＦＥＴ４と、充放電制御回路１０と、を備えている。すなわち、充放電制御装置２０は、半導体装置の一例であり、バッテリ装置１から二次電池２を省略した装置である。

外部正極端子Ｐ＋及び外部負極端子Ｐ－は、例えば、充電器及び負荷等の外部機器（図示省略）に接続するための端子である。バッテリ装置１内において、外部正極端子Ｐ＋と外部負極端子Ｐ－とを接続する経路（以下、「外部端子間経路」とする）には、例えば、外部正極端子Ｐ＋側から順に、二次電池２、過電流検出用抵抗５、放電制御ＦＥＴ３及び充電制御ＦＥＴ４が接続されている。

バッテリ装置１及び充放電制御装置２０は、例えば、外部負極端子Ｐ－側、すなわちローサイドに、放電制御ＦＥＴ３及び充電制御ＦＥＴ４を備えている。放電制御ＦＥＴ３及び充電制御ＦＥＴ４は、何れもＮＭＯＳトランジスタであり、互いのドレインが接続されている。

放電制御ＦＥＴ３は、放電制御信号出力端子ＤＯに接続されるゲートと、充電制御ＦＥＴ４のドレインと接続される一端としてのドレインと、過電流検出用抵抗５の一端と接続される他端としてのソースと、を含んでいる。

充電制御ＦＥＴ４は、充電制御信号出力端子ＣＯに接続されるゲートと、外部負極端子Ｐ－に接続される一端としてのソースと、放電制御ＦＥＴ３のドレインと接続される他端としてのドレインと、を含んでいる。

充放電制御回路１０は、正極電源入力端子ＶＤＤ、負極電源入力端子ＶＳＳ、セル接続端子ＶＣ１，・・・，ＶＣ（ｎ－１）、充電制御信号出力端子ＣＯ、放電制御信号出力端子ＤＯ、外部負電圧入力端子ＶＭ並びに過電流検出端子ＶＩＮＩを備えている。

正極電源入力端子ＶＤＤは、正極２ａと抵抗Ｒ１を介して接続されており、二次電池２の正極２ａからの電圧が供給されている。負極電源入力端子ＶＳＳは、負極２ｂに接続されており、負極２ｂからの電圧が供給されている。

セル接続端子ＶＣ１は、抵抗Ｒ２を介して、第１セル２＿１及び第２セル２＿２の接点、すなわち第１セル２＿１の負極端子及び第２セル２＿２の正極端子と接続されている。以下、セル接続端子ＶＣ１と同様にして、セル接続端子ＶＣ２，・・・，ＶＣ（ｎ－１）は、それぞれ、抵抗Ｒ３，・・・，Ｒｎを介して、第２セル２＿２の負極端子及び第３セル２＿３の正極端子，・・・，第ｎ－１セル２＿（ｎ－１）の負極端子及び第ｎセル２＿ｎの正極端子と接続されている。

ここで、抵抗Ｒ１，・・・，Ｒｎの第１セル２＿１から第ｎセル２＿ｎと接続される端（図１における左側の端）を第１端と称し、正極電源入力端子ＶＤＤ、セル接続端子ＶＣ１，・・・，ＶＣ（ｎ－１）及び負極電源入力端子ＶＳＳと接続される端、すなわち、第１端と逆方向の端を第２端（図１における右側の端）と称する。

抵抗Ｒ１の第２端と正極電源入力端子ＶＤＤとの接点と、負極２ｂと負極電源入力端子ＶＳＳとの接点との間には、電圧変動抑制のための容量Ｃ１が接続されている。以下、容量Ｃ１と同様にして、容量Ｃ２，・・・，Ｃｎが、それぞれ、抵抗Ｒ２，・・・，Ｒｎの第２端とセル接続端子ＶＣ１，・・・，ＶＣ（ｎ－１）との接点と、負極２ｂと負極電源入力端子ＶＳＳとの接点との間に接続されている。

充電制御信号出力端子ＣＯは、充放電制御回路１０内で生成された二次電池２の充電の停止及び許可を制御する充電制御信号を、充放電制御回路１０の外部へ出力する端子である。充電制御信号出力端子ＣＯは、充電制御ＦＥＴ４のゲートに接続されている。

放電制御信号出力端子ＤＯは、充放電制御回路１０内で生成された二次電池２の放電を停止及び許可を制御する放電制御信号を、充放電制御回路１０の外部へ出力する端子である。放電制御信号出力端子ＤＯは、放電制御ＦＥＴ３のゲートに接続されている。

外部負電圧入力端子ＶＭは、抵抗６を介して外部負極端子Ｐ－及び充電制御ＦＥＴ４のソースと接続されている。

過電流検出端子ＶＩＮＩは、過電流検出用抵抗５の一端及び放電制御ＦＥＴ３のソースと接続されている。

図２は、本実施形態に係る電源端子オープン検出回路の一例である電源端子オープン検出回路３０を備える充放電制御回路１０の構成例を示す概略図である。なお、図２に例示される充放電制御回路１０では、電源端子オープン検出回路３０と直接関係しない構成要素が省略されている。

充放電制御回路１０は、電源端子オープン検出回路３０と、制御回路１５とを備えている。電源端子オープン検出回路３０は、充放電制御回路１０を含むＩＣチップの正極電源入力端子ＶＤＤとセル２＿１の正極、すなわち二次電池２の正極２ａとが電気的に非接続であること（以下、「ＶＤＤオープン」とする）を検出する機能を有する回路である。

電源端子オープン検出回路３０は、寄生ダイオードオン検出回路群３１と、論理和回路３６とを有している。寄生ダイオードオン検出回路群３１は、セル接続端子ＶＣ１，・・・，ＶＣ（ｎ－１）の端子数と同数個である（ｎ－１）個の寄生ダイオードオン検出回路３１＿１，・・・，３１＿(ｎ－１）を含んでいる。論理和回路３６は、セル接続端子ＶＣ１，・・・，ＶＣ（ｎ－１）の端子数と同数個である（ｎ－１）個の入力端と、１個の出力端とを含んでいる。

また、充放電制御回路１０は、オフトランジスタであるＮＭＯＳトランジスタ１１＿１，・・・，１１＿(ｎ－１）及び寄生ダイオード１２＿１，・・・，１２＿(ｎ－１）をさらに備えている。ＮＭＯＳトランジスタ１１＿１及び寄生ダイオード１２＿１は、何れも、連続する２個のセル２＿１，２＿２の接続点と接続されるセル接続端子ＶＣ１と寄生ダイオードオン検出回路３１＿１とを接続する経路１３＿１に接続されている。ＮＭＯＳトランジスタ１１＿１は、ソース、ゲート及びバックゲートが、経路１３＿１に接続されている。寄生ダイオード１２＿１は、経路１３＿１に接続されたアノードと、第１電源端子８と接続されるカソードとを含んでいる。

ＮＭＯＳトランジスタ１１＿２，・・・，１１＿(ｎ－１）及び寄生ダイオード１２＿２，・・・，１２＿(ｎ－１）についても、ＮＭＯＳトランジスタ１１＿１及び寄生ダイオード１２＿１と同様にして、セル接続端子ＶＣ２，・・・，ＶＣ（ｎ－１）と寄生ダイオードオン検出回路３１＿２・・・，３１＿(ｎ－１）とを接続する経路１３＿２，・・・，１３＿(ｎ－１）に接続されている。ＮＭＯＳトランジスタ１１＿２，・・・，１１＿(ｎ－１）は、それぞれ、経路１３＿２，・・・，１３＿(ｎ－１）に接続されるソース、ゲート及びバックゲートを含んでいる。寄生ダイオード１２＿２，・・・，１２＿(ｎ－１）は、それぞれ、経路１３＿２，・・・，１３＿(ｎ－１）に接続されたアノードと、第１電源端子８と接続されるカソードとを含んでいる。

制御回路１５は、図示が省略されている電圧検出回路や電圧監視回路等の電源端子オープン検出回路３０以外の回路も含めた他の回路から入力される信号に応じて、充電制御信号出力端子ＣＯ及び放電制御信号出力端子ＤＯの少なくとも一方に、トランジスタのオンとオフとを切り替える制御信号を出力可能に構成されている。

図３は、本実施形態に係る電源端子オープン検出回路の第一例である電源端子オープン検出回路３０における寄生ダイオードオン検出回路３１＿１～３１＿（ｎ－１）の代表例として寄生ダイオードオン検出回路３１＿１の構成例を示した概略図である。なお、寄生ダイオードオン検出回路３１＿２～３１＿（ｎ－１）の構成は、寄生ダイオードオン検出回路３１＿１と実質的に同じ構成である。

寄生ダイオードオン検出回路３１＿１は、ＮＭＯＳトランジスタ３１１＿０，３１１＿１と、寄生ＰＮＰバイポーラトランジスタ３２１、寄生ＮＰＮバイポーラトランジスタ３２２及び寄生抵抗３３１を有している。抵抗体としてのＮＭＯＳトランジスタ３１１＿０は、第２トランジスタとしてのＮＭＯＳトランジスタ３１１＿１のソース及びバックゲートと第２電源端子９とを接続するオン抵抗として機能する。第２電源端子９は、例えば、接地電圧等、第１電源電圧とは異なる第２電源電圧を供給可能な端子である。

第１トランジスタとしてのＮＭＯＳトランジスタ１１＿１は、経路１３＿１に接続されたゲート、ソース及びバックゲートを含んでいる。ＮＭＯＳトランジスタ１１＿１のゲート、ソース及びバックゲートは、さらに寄生ＰＮＰバイポーラトランジスタ３２１のエミッタと接続されている。寄生ＰＮＰバイポーラトランジスタ３２１のベースは第１電源端子８に接続されている。寄生ＰＮＰバイポーラトランジスタ３２１のコレクタは、寄生ＮＰＮバイポーラトランジスタ３２２のベースと寄生抵抗３３１の第１端とに接続されている。

寄生ＮＰＮバイポーラトランジスタ３２２のコレクタは第１電源端子８に接続されている。寄生ＮＰＮバイポーラトランジスタ３２２のエミッタは、ＮＭＯＳトランジスタ３１１＿０のドレイン、ＮＭＯＳトランジスタ３１１＿１の第１端としてのソース及び寄生抵抗３３１の第２端と接続されている。

ＮＭＯＳトランジスタ３１１＿０のゲートは、ＮＭＯＳトランジスタ３１１＿１のゲート及び第１電源端子８に接続されている。ＮＭＯＳトランジスタ３１１＿１の第２端としてのドレインは、論理和回路３６の入力端に接続されている。ＮＭＯＳトランジスタ３１１＿１のドレインと論理和回路３６の入力端との接続点は、寄生ダイオードオン検出回路３１＿１の出力端３１ｏを形成している。

図４は、図３に示される寄生ダイオードオン検出回路３１＿１のデバイス断面図である。

第１導電型であるＮ型の半導体基板５０の内部には、例えば３個の第２導電型であるＰ型の領域であるＰウェル５１，５２，５３と、１個のＮ型領域５４とを含む半導体領域が形成されている。ここで、Ｎ型領域５４は、周囲を覆う領域のイオン濃度に対して、そのイオン濃度が相対的に高いＮ型の領域である。当該領域を図４において「Ｎ＋」と表記する。寄生ダイオードオン検出回路３１＿１を構成する、ＮＭＯＳトランジスタ３１１＿０，３１１＿１、寄生ＰＮＰバイポーラトランジスタ３２１、寄生ＮＰＮバイポーラトランジスタ３２２及び寄生抵抗３３１と、ＮＭＯＳトランジスタ１１＿１は、半導体基板５０に形成されている。

各Ｐウェル５１，５２，５３の内部には、Ｐウェル５１，５２，５３のイオン濃度に対して、そのイオン濃度が相対的に高い２個のＮ型領域Ｎ＋Ｄ，Ｎ＋Ｓと、１個のＰ型領域Ｐ＋とが形成されている。また、各Ｐウェル５１，５２，５３の半導体基板５０の表面には、ゲート絶縁膜（酸化膜）５５を介してゲートＧが形成されている。ここで、Ｎ型領域Ｎ＋Ｄ，Ｎ＋Ｓの末尾の文字「Ｄ」及び「Ｓ」は、それぞれ、「ドレイン」及び「ソース」に対応している。

Ｐウェル５１において、２個のＮ型領域Ｎ＋Ｄ，Ｎ＋Ｓと、ゲートＧと、Ｐ型領域Ｐ＋と、Ｐウェル５１とによって、ＮＭＯＳトランジスタ１１＿１が形成されている。Ｐ型領域Ｐ＋は、ＮＭＯＳトランジスタ１１＿１のバックゲートとなる。Ｐ型領域Ｐ＋とＮ型領域Ｎ＋Ｄとの間には、寄生ダイオード１２＿１が形成されている。また、Ｎ型領域Ｎ＋Ｄは第１電源端子８に接続されている。Ｎ型領域Ｎ＋Ｓ、ゲートＧ及びＰ型領域Ｐ＋は互いに接続され、さらにセル接続端子ＶＣ１と接続されている。

Ｐウェル５２において、２個のＮ型領域Ｎ＋Ｄ，Ｎ＋Ｓと、ゲートＧと、Ｐ型領域Ｐ＋と、Ｐウェル５２とによって、ＮＭＯＳトランジスタ３１１＿１が形成されている。Ｐ型領域Ｐ＋は、ＮＭＯＳトランジスタ３１１＿１のバックゲートとなる。Ｐ型領域Ｐ＋とＮ型領域Ｎ＋Ｄとの間には、寄生ダイオード１２＿１が形成されている。ゲートＧは第１電源端子８に接続されている。第１電源端子８は、第１電源電圧を供給可能な端子である。Ｐ型領域Ｐ＋及びＮ型領域Ｎ＋Ｓは互いに接続されている。

Ｐウェル５２のＰ型領域Ｐ＋と、Ｎ型領域５４と、Ｐウェル５１のＰ型領域Ｐ＋とは、寄生ＰＮＰバイポーラトランジスタ３２１と寄生抵抗３３１を形成している。Ｐウェル５２のＰ型領域Ｐ＋、Ｎ型領域５４及びＰウェル５１のＰ型領域Ｐ＋は、それぞれ、寄生ＰＮＰバイポーラトランジスタ３２１におけるコレクタ、ベース及びエミッタを形成している。また、Ｐウェル５１のＰ型領域Ｐ＋とＮ型領域５４との接続点とＰウェル５２のＰ型領域Ｐ＋との間に寄生抵抗３３１が形成されている。

Ｎ型領域５４、Ｐウェル５２のＰ型領域Ｐ＋及びＰウェル５２のＮ型領域Ｎ＋Ｓは、寄生ＮＰＮバイポーラトランジスタ３２２を形成している。Ｎ型領域５４、Ｐウェル５２のＰ型領域Ｐ＋及びＰウェル５２のＮ型領域Ｎ＋Ｓは、それぞれ、寄生ＮＰＮバイポーラトランジスタ３２２のコレクタ、ベース及びエミッタを形成している。

Ｐウェル５３において、２個のＮ型領域Ｎ＋Ｄ，Ｎ＋Ｓと、ゲートＧと、Ｐ型領域Ｐ＋と、Ｐウェル５３とによって、ＮＭＯＳトランジスタ３１１＿０が形成されている。２個のＮ型領域Ｎ＋Ｄ，Ｎ＋Ｓの間にはオン抵抗５３ｒが形成されている。抵抗体の第１端としてのＮ型領域Ｎ＋Ｄは、Ｐウェル５２のＰ型領域Ｐ＋及びＮ型領域Ｎ＋Ｓに接続されている。抵抗体の第２端としてのＰ型領域Ｐ＋とＮ型領域Ｎ＋Ｓとは、第２電源端子９に接続されている。このように、寄生ダイオードオン検出回路３１＿１を構成する素子のうち、寄生ＰＮＰバイポーラトランジスタ３２１、寄生ＮＰＮバイポーラトランジスタ３２２及び寄生抵抗３３１は、半導体基板５０に形成される寄生素子で構成可能である。

次に、充放電制御回路１０の電源端子オープン検出回路３０の動作について説明する。
各セル接続端子ＶＣ１，・・・，ＶＣ（ｎ－１）には、２次電池２からの電圧が印加される。ＶＤＤオープンでない通常状態では、寄生ダイオード１２＿１，・・・，１２（ｎ－１）はオフしている。したがって、Ｐウェル５１、Ｐウェル５２及びＰウェル５３の間、すなわち寄生抵抗３３１に電流は流れず、寄生抵抗３３１の両端に電圧差は生じない。

一方、ＶＤＤオープンの状態では、寄生ダイオード１２＿１，・・・，１２（ｎ－１）がオンして順方向に通電する。寄生ダイオード１２＿１，・・・，１２（ｎ－１）がオンすると、寄生ＰＮＰバイポーラトランジスタ３２１及び寄生ＮＰＮバイポーラトランジスタ３２２がオンする。したがって、Ｐウェル５１、Ｐウェル５２及びＰウェル５３の間、すなわち寄生抵抗３３１に電流が流れる。寄生抵抗３３１に電流が流れて寄生抵抗３３１の両端に電圧差が生じると、ＮＭＯＳトランジスタ３１１＿１，・・・，３１１（ｎ－１）のドレインの電圧が上昇する。

寄生ダイオードオン検出回路３１＿１は、ＮＭＯＳトランジスタ３１１＿１のドレインの電圧の上昇を検出することによって、ＶＤＤオープンを検出する。寄生ダイオードオン検出回路３１＿２，・・・，３１１（ｎ－１）は、寄生ダイオードオン検出回路３１＿１と同様に、ＮＭＯＳトランジスタ３１１＿２，・・・，３１１（ｎ－１）のドレインの電圧の上昇を検出することによって、ＶＤＤオープンを検出する。寄生ダイオードオン検出回路３１＿１，・・・，３１１（ｎ－１）は、ＶＤＤオープンを検出しているか否かに対応した異なる信号レベルを含む信号を出力端３１ｏから出力する。ＶＤＤオープンが検出されている場合にはハイレベルの信号が、ＶＤＤオープンが検出されていない（否）の場合にはローレベルの信号が出力端３１ｏから出力される。

各寄生ダイオードオン検出回路３１＿１，・・・，３１１（ｎ－１）から出力される信号は、論理和回路３６の入力端に供給される。論理和回路３６は、入力端に供給される信号の何れかがハイレベルの信号であれば、ハイレベルの信号が論理和回路３６から制御回路１５へ出力される。一方、寄生ダイオードオン検出回路３１＿１，・・・，３１１（ｎ－１）から供給される全ての信号がローレベルの信号であれば、ローレベルの信号が論理和回路３６から制御回路１５へ出力される。制御回路１５は、論理和回路３６から出力された信号を、電源端子オープン検出回路３０の出力信号として受信する。制御回路１５は、電源端子オープン検出回路３０から受信した信号の信号レベルに応じて制御信号を生成し、供給先となる充電制御信号出力端子ＣＯ及び放電制御信号出力端子ＤＯの少なくとも一方に供給する。

以上、本実施形態によれば、ＩＣチップを形成する半導体基板５０（図４）に形成される寄生素子を活用して、ＶＤＤオープンを検出可能な電源端子オープン検出回路３０を、１個のセル当たり２個の素子（図３に示される寄生ダイオードオン検出回路３１＿１では、ＮＭＯＳトランジスタ３１１＿０，３１１＿１）で形成することができる。したがって、コンパレータを備える従来回路よりも回路構成が簡易な電源端子オープン検出回路３０等を形成することができる。

本実施形態によれば、通常状態において消費電流を０（ゼロ）にできるので、従来回路よりも消費電流を抑えた電源端子オープン検出回路３０等を形成することができる。また、本実施形態によれば、各セル接続端子ＶＣ１，・・・，ＶＣ（ｎ－１）に接続されるＮＭＯＳトランジスタ１１－１，・・・，１１（ｎ－１）を利用してＶＤＤオープンを検出している。したがって、内部領域にある要素回路への影響を及ぼすこと無く、ＶＤＤオープンを検出可能な電源端子オープン検出回路３０等を形成することができる。

なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。例えば、上述した実施形態において、電源端子オープン検出回路３０は、電源端子オープン検出回路３０Ａでもよい。

図５は、本実施形態に係る電源端子オープン検出回路の第二例である電源端子オープン検出回路３０Ａにおける寄生ダイオードオン検出回路３１Ａの部分構成を示した概略図である。なお、図５において、図の明瞭性及び簡潔性を確保する観点から、半導体基板５０内に形成される寄生素子及びＮＭＯＳトランジスタ１１＿１～１１＿（ｎ－１）の図示を省略した寄生ダイオードオン検出回路３１Ａを示している。

電源端子オープン検出回路３０Ａは、ｎが３以上の整数の場合に有益な電源端子オープン検出回路３０の変形例である。電源端子オープン検出回路３０Ａは、電源端子オープン検出回路３０に対して、寄生ダイオードオン検出回路群３１及び論理和回路３６の代わりに、寄生ダイオードオン検出回路３１Ａを備える点で相違している。

寄生ダイオードオン検出回路３１Ａは、例えば、寄生ダイオードオン検出回路３１＿１に対して、ＮＭＯＳトランジスタ３１１＿１と並列に接続されるｎ－２個のＮＭＯＳトランジスタ３１１＿２～３１１＿（ｎ－１）を有して構成されている。なお、ｎ＝２の場合は図３に例示の構成と同じとなる。

電源端子オープン検出回路３０Ａは、電源端子オープン検出回路３０に対して、論理和回路３６を省略して構成されるので、回路構成をさらに簡易化することができる。すなわち、電源端子オープン検出回路３０よりもさらに省面積な電源端子オープン検出回路３０Ａを構成することができる。

なお、電源端子オープン検出回路３０，３０Ａが備える抵抗体は、ＮＭＯＳトランジスタ３１１＿０に限定されない。ＮＭＯＳトランジスタ３１１＿０の代わりに、ＮＭＯＳトランジスタ３１１＿１のソース及びバックゲートと第２電源端子９とを接続する抵抗素子、又はＮＭＯＳトランジスタ３１１＿１のソース及びバックゲートから第２電源端子９へ電流をシンクする電流源が適用されてもよい。

これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ バッテリ装置（半導体装置）
２ 二次電池
２＿１～２＿ｎ セル（電池セル）
１１＿１～１１＿（ｎ－１） ＮＭＯＳトランジスタ（第１トランジスタ）
１２＿１～１２＿（ｎ－１） 寄生ダイオード
１３＿１～１３＿（ｎ－１） 経路
２０ 充放電制御装置（半導体装置）
３０，３０Ａ 電源端子オープン検出回路
３１ 寄生ダイオードオン検出回路群
３１＿１～３１＿（ｎ－１） 寄生ダイオードオン検出回路
３６ 論理和回路
３１１＿０ ＮＭＯＳトランジスタ（第３トランジスタ）
３１１＿１～３１１＿（ｎ－１） ＮＭＯＳトランジスタ（第２トランジスタ）
５３ｒ オン抵抗
ＣＯ 充電制御信号出力端子
ＤＯ 放電制御信号出力端子

Claims (5)

1. 複数であるｎ個の電池セルを直列接続した組電池を含む二次電池の正極と、Ｐ型領域とＮ型領域とを含む半導体領域に、ｎ－１個の第１トランジスタ及びｎ－１個の寄生ダイオードが形成された半導体集積回路と非接続であるか否かを検出する回路であって、
   前記第１トランジスタ及び前記寄生ダイオードが形成される前記半導体領域とは異なる半導体領域に形成され、当該半導体領域に含まれる寄生素子を介して前記第１トランジスタ及び前記寄生ダイオードと接続される第１端と、第２端と、ゲートと、バックゲートとを含むｎ－１個の第２トランジスタと、前記第２トランジスタのソース及びバックゲートと接続される第１端と、第２電源端子と接続される第２端とを含む抵抗体とを有するｎ－１個の寄生ダイオードオン検出回路を備え、
   前記寄生ダイオードは、各アノードが前記二次電池の連続する２個の電池セルの接続点と接続されるｎ－１個のセル接続端子とそれぞれ接続されるｎ－１個の経路に接続されるとともに、各カソードが第１電源端子と接続されており、
   前記寄生ダイオードオン検出回路は、前記寄生ダイオードがオンしている場合に前記寄生素子によって変化する前記第２トランジスタの第２端と接続される出力端を含む
   ことを特徴とする電源端子オープン検出回路。
2. ｎ－１個の前記寄生ダイオードオン検出回路の前記出力端の各々が接続されるｎ－１個の入力端と、ｎ－１個の前記入力端に入力される信号の論理和を演算した結果を出力する出力端とを含む論理和回路を備える請求項１に記載の電源端子オープン検出回路。
3. ｎ－１個の前記寄生ダイオードオン検出回路がそれぞれ有するｎ－１個の前記第２トランジスタは、互いに並列に接続されている請求項１に記載の電源端子オープン検出回路。
4. 前記抵抗体は、前記半導体領域に形成される第３トランジスタのオン抵抗である請求項１から３の何れか一項に記載の電源端子オープン検出回路。
5. 前記抵抗体は、抵抗素子及び電流源の何れか一方である請求項１から３の何れか一項に記載の電源端子オープン検出回路。

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