KR20230137324A - 전압 조절기들의 필드 프로그래밍가능 어레이를 갖는전력 관리 집적 회로 - Google Patents

전압 조절기들의 필드 프로그래밍가능 어레이를 갖는전력 관리 집적 회로 Download PDF

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Abstract

반도체 디바이스는 필드 프로그래밍가능 어레이로 배열된 복수의 전압 조절기들 및 복수의 전압 조절기들에 커플링된 전력 어레이 제어기를 포함한다. 전력 어레이 제어기는 전력을 복수의 전력 레일들에 출력하기 위해 복수의 전압 조절기들을 제어하도록 구성된다. 각각의 전력 레일은 개개의 레일 전압에서 개개의 레일 전류를 제공한다. 전력 어레이 제어기는 복수의 전력 레일들 각각에 대해, 개개의 전력 레일과 연관된 개개의 레일 전류를 결정하고, 적어도 개개의 레일 전류에 따라 전압 조절기들의 서브세트를 선택하고, 그리고 개개의 레일 전압을 생성하고 개개의 레일 전류를 집합적으로 제공하기 위해 전압 조절기들의 서브세트를 인에이블링시키도록 구성된다.

Description

전압 조절기들의 필드 프로그래밍가능 어레이를 갖는 전력 관리 집적 회로
[0001] 본 출원은, 발명의 명칭이 "Power Management Integrated Circuit with a Field Programmable Array of Voltage Regulators"로 2021년 1월 29일자로 출원된 미국 가특허 출원 제63/143,732호를 우선권으로 주장하는, 발명의 명칭이 "Power Management Integrated Circuit with a Field Programmable Array of Voltage Regulators"로 2021년 11월 23일자로 출원된 미국 정규 특허 출원 제17/534,345호를 우선권으로 주장한다. 본 출원은 또한, 발명의 명칭이 "Current Balancing for Voltage Regulator Units in Field Programmable Arrays"로 2021년 1월 29일자로 출원된 미국 가특허 출원 제63/143,734호를 우선권으로 주장하는, 발명의 명칭이 "Current Balancing for Voltage Regulator Units in Field Programmable Arrays"로 2021년 11월 23일자로 출원된 미국 정규 특허 출원 제17/534,362호를 우선권으로 주장한다. 위의 출원들 각각은 이로써 그 전체가 인용에 의해 포함된다.
[0002] 본 출원은 발명의 명칭이 "Current Balancing for Voltage Regulator Units in Field Programmable Arrays"로 2021년 11월 24일자로 출원된 PCT 특허 출원 제___호(대리인 도켓 번호 제125533-5006-WO호)에 관한 것이며, 그 PCT 특허 출원은 이로써 그 전체가 인용에 의해 포함된다.
[0003] 본 출원은 일반적으로 전자 시스템의 전력 레일들을 적응적으로 구동하기 위한 디바이스들 및 방법들을 포함하는(그러나 이에 제한되지 않음) 전자 디바이스들에 관한 것이다.
[0004] 전자 디바이스는 종종 PMIC(power management integrated circuit), 통신 포트들, 외부 메모리 또는 저장소, 및 메인 로직 보드 상의 다른 주변 기능 모듈들과 함께 SoC(system on a chip)를 통합한다. SoC는 단일 패키지에 하나 이상의 마이크로프로세서 또는 CPU(central processing unit) 코어들, 메모리, 입력/출력 포트들, 및 2차 저장소를 포함한다. PMIC는 전형적으로, 메인 로직 보드 상의 SoC에 인접하게 배치되고, 메인 로직 보드 상에 형성된 전도성 와이어들을 통해 다수의 DC(direct current) 전력 공급 레일들을 SoC에 제공한다. SoC의 각각의 타입에 대해, SoC로 이어지는 전도성 와이어들 및 PMIC는 SoC의 타입에 포함된 마이크로프로세서 또는 CPU 코어들에 적어도 기반하여 맞춤-설계될 필요가 있다. 각각의 SoC 타입에 대한 PMIC의 맞춤화는 많은 상황들에서 효율적이지 않다. 상이한 타입들의 SoC들을 구동하도록 구성가능한 효율적인 고성능 PMIC 솔루션을 제공하는 것이 유익할 것이다.
[0005] 맞춤-설계된 PMIC들과 연관된 문제들을 해결하기 위해, 상이한 마이크로프로세서 또는 CPU 코어들을 갖는 다양한 상이한 타입들의 SoC들을 적응적으로 지원할 수 있는 일반적인 PMIC를 반도체 디바이스 또는 시스템에 제공하는 것이 매우 바람직할 것이다. 특히, 일반적인 PMIC는 일반적인 PMIC의 고성능을 가능하게 하기 위해 개별적으로 그리고 상호간에 밸런싱된 전압 조절기들을 이용한다.
[0006] 첨부된 청구항들의 범위 내의 시스템들, 방법들, 및 디바이스들의 다양한 실시예들 각각은 수 개의 양상들을 가지며, 그 양상들 중 어떠한 단일 양상도 본 명세서에 설명된 속성들을 단독으로 담당하지 않는다. 첨부된 청구항들의 범위를 제한하지 않으면서, 본 개시내용을 고려한 이후, 특히 "상세한 설명"이라는 명칭의 섹션을 고려한 이후, 당업자는, SoC의 프로세서들의 하나 이상의 클러스터들에 전력공급하기 위해 복수의 전력 레일들을 제공하도록 구성된 반도체 디바이스를 제공하는 데 다양한 실시예들의 양상들이 어떻게 사용되는지를 이해할 것이다. 반도체 디바이스는, 필드 프로그래밍가능 어레이로 배열되고, 전력 레일들에 커플링된 프로세서들의 하나 이상의 클러스터들과 연관된 로드 정보에 기반하여 전력을 SoC의 복수의 전력 레일들에 출력하도록 제어되는 복수의 전압 조절기들을 포함한다. 다른 방식으로 나타내면, 동일한 반도체 디바이스는 상이한 타입들의 SoC들을 그들의 로드 정보에 기반하여 구동하도록 구성가능하며, 일반적인 SoC 전력공급 솔루션이 된다.
[0007] 일부 실시예들에서, 각각의 전력 레일에 대해, 조절기-내(intra-regulator) 및/또는 조절기-간(inter-regulator) 전류 밸런싱 메커니즘들이 개개의 전력 레일을 구동하는 각각의 능동 전압 조절기에 내부적으로 적용되어, 각각의 능동 전압 조절기의 상이한 전류 경로들 내의 경로 전류들이 밸런싱되고, 개개의 전력 레일을 구동하는 상이한 능동 전압 조절기들 내의 출력 전류들이 밸런싱된다. 이들 밸런싱 메커니즘들은 다른 별개의 전압 조절기들로부터의 입력들 또는 제어들을 수반하지 않으면서 (예컨대, 일반적인 PMIC 회로의) 각각의 개별 전압 조절기에 대해 효율적으로 구현된다. 부가적으로, 필드 프로그래밍가능 어레이 내의 전압 조절기는, 바이패스 유닛이 출력 인터페이스와 리던던트(redundant) 전압 조절기의 입력 사이의 피드백 경로를 디스에이블링시키는 데 사용될 때, 복수의 전력 레일들로부터 전기적으로 디커플링될 수 있고, 완전히 전력 차단(power down)되지 않으면서 리던던트 전압 조절기가 될 수 있다.
[0008] 구체적으로, 일 양상에서, 집적 반도체 디바이스는 복수의 전압 조절기들 및 전력 어레이 제어기를 포함한다. 복수의 전압 조절기들은 필드 프로그래밍가능 어레이로 배열된다. 전력 어레이 제어기는 복수의 전압 조절기들에 커플링되며, 전력을 복수의 전력 레일들에 출력하기 위해 복수의 전압 조절기들을 제어하도록 구성된다. 각각의 전력 레일은 개개의 레일 전압에서 개개의 레일 전류를 제공한다. 복수의 전력 레일들 각각에 대해, 전력 어레이 제어기는 개개의 전력 레일과 연관된 개개의 레일 전류를 결정하고, 적어도 개개의 레일 전류에 따라 전압 조절기들의 서브세트를 선택하고, 그리고 개개의 레일 전압을 생성하고 개개의 레일 전류를 집합적으로 제공하기 위해 전압 조절기들의 서브세트를 인에이블링시키도록 구성된다. 일부 실시예들에서, 전력 어레이 제어기는 하나 이상의 프로세서들 및 명령들이 저장되어 있는 메모리를 포함하며, 명령들은 하나 이상의 프로세서들에 의해 실행될 때, 프로세서들로 하여금, 전력을 복수의 전력 레일들에 출력하기 위해 복수의 전압 조절기들을 제어하게 한다.
[0009] 일부 실시예들에서, 전력 어레이 제어기는, 적어도 개개의 레일 전압에 기반하여 제어 값을 결정하고, 그리고 결정된 제어 값에 따라 개개의 레일 전압을 생성하고, 개개의 레일 전류를 집합적으로 제공하기 위해 전압 조절기들의 서브세트를 인에이블링시키도록 구성된다. 추가로, 일부 실시예들에서, 전압 조절기들의 서브세트를 인에이블링시키는 것은 제어 값을 전압 조절기들의 서브세트에 제공하는 것을 더 포함한다. 전압 조절기들의 서브세트는 개개의 레일 전압을 생성하고 개개의 레일 전류를 집합적으로 제공하기 위해 제어 값에 의해 제어된다. 부가적으로, 일부 실시예들에서, 전압 조절기들의 서브세트를 인에이블링시키는 것은 개개의 레일 전압을 생성하고 개개의 레일 전류를 집합적으로 제공하기 위해 동작 인에이블 신호를 전압 조절기들의 선택된 서브세트에 제공하는 것을 더 포함한다.
[0010] 일부 실시예들에서, 전력 어레이 제어기는 개개의 전력 레일 로드 상의 예상되는 또는 실제 로드에 대응하는 로드 정보에 따라 개개의 전력 레일과 연관된 개개의 레일 전류를 결정하도록 구성된다. 추가로, 일부 실시예들에서, 로드 정보는 개개의 전력 레일에 커플링된 프로세서들의 하나 이상의 클러스터들에 대한 프로세서 로드 정보에 대응한다.
[0011] 일부 실시예들에서, 집적 반도체 디바이스는 하나 이상의 DC(direct current) 전력 공급 인터페이스들을 더 포함한다. 각각의 DC 전력 공급 인터페이스는 별개의 DC 공급 전압을 수신하도록 구성되고, 각각의 전압 조절기는 하나 이상의 DC 전력 공급 인터페이스들의 개개의 서브세트에 커플링되며, 대응하는 DC 공급 전압에 의해 전력공급되고, 대응하는 DC 공급 전압으로부터 개개의 레일 전압을 생성하도록 구성된다.
[0012] 일부 실시예들에서, 개개의 시간에, 복수의 전압 조절기들 중 적어도 하나는 리던던트하고, 복수의 전력 레일들 중 어느 것에도 커플링되지 않는다.
[0013] 일부 실시예들에서, 각각의 전력 레일에 대한 전압 조절기들의 서브세트를 선택하는 것은 전압 조절기들의 서브세트 각각을 개개의 시간에 개개의 전력 레일과 고유하게 연관시키는 것을 더 포함한다.
[0014] 일부 실시예들에서, 각각의 전력 레일에 대해, 개개의 레일 전류는 최대 레일 전류 IRLM을 갖는다. 전압 조절기들의 서브세트 각각은 최대 조절기 전류 IRGM까지 조절기 전류를 제공하도록 구성되고, 전압 조절기들의 서브세트는 최대 레일 전류 IRLM 대 최대 조절기 전류 IRGM의 비율에 대응하는 제1 수의 전압 조절기들을 갖는다. 추가로, 일부 실시예들에서, 제1 전력 레일은 제1 전력 레일의 각각의 시동 시에 트랜션트(transient) 로드 응답 시간 내에 개개의 레일 전압에 도달하도록 구성되고, 트랜션트 로드 응답 시간은 최대 조절기 전류 IRGM에 의해 인에이블된다. 제1 수는 트랜션트 로드 응답 시간에 기반하여 결정된다. 부가적으로, 제2 전력 레일은 제2 전력 레일의 각각의 시동 시에 트랜션트 로드 응답 시간 내에 개개의 레일 전압에 도달하고, 정상 동작 동안 최대 레일 전류 IRLM을 출력하도록 구성되며, 트랜션트 로드 응답 시간은 최대 레일 전류 IRLM보다 작은 트랜션트 로드 전류에 의해 인에이블링된다. 일부 실시예들에서, 전력 어레이 제어기는 각각의 전력 레일에 대해, 개개의 전력 레일의 순간 레일 전류를 결정하고, 개개의 전력 레일의 순간 레일 전류를 집합적으로 제공하기 위해 전압 조절기들의 서브세트 모두를 인에이블링시키도록 구성된다. 일부 실시예들에서, 전력 어레이 제어기는 각각의 전력 레일에 대해, 개개의 전력 레일의 순간 레일 전류를 결정하고, 순간 레일 전류와 최대 조절기 전류 IRGM을 비교하고, 전압 조절기들의 서브세트 내의 하나 이상의 전압 조절기들을 디스에이블링시키고, 개개의 전력 레일의 순간 레일 전류를 집합적으로 제공하기 위해 전압 조절기들의 서브세트의 나머지를 인에이블링시키도록 구성된다.
[0015] 일부 실시예들에서, 복수의 전압 조절기들은 서로 동일하다.
[0016] 일부 실시예들에서, 복수의 전압 조절기들 각각은 복수의 미리 정의된 전압 조절기 타입들로부터 선택된 개개의 전압 조절기 타입에 대응한다. 각각의 전력 레일에 대해, 전압 조절기들의 서브세트는 개개의 전압 조절기 타입에 대응하고, 전압 조절기들의 서브세트를 선택하는 것은 적어도 하나의 성능 기준에 기반하여 개개의 전압 조절기 타입을 결정하는 것을 포함한다.
[0017] 일부 실시예들에서, 각각의 전력 레일에 대해, 전압 조절기의 서브세트 각각은 출력 인터페이스, 하나 이상의 드라이브 경로들 및 전압 조절기 제어기를 더 포함한다. 출력 인터페이스는 개개의 전력 레일에 커플링되며, 레일 전압을 제공하고 개개의 레일 전류를 개개의 전력 레일에 전달하도록 구성된다. 하나 이상의 드라이브 경로들은 출력 인터페이스에 커플링되며, 동작 주파수로 동작하도록 구성된다. 전압 조절기 제어기는, 하나 이상의 드라이브 경로들에 커플링된 출력 및 피드백 경로에 의해 출력 인터페이스에 커플링된 입력을 갖고, 하나 이상의 드라이브 경로들을 제어하도록 구성된다.
[0018] 일부 실시예들에서, 각각의 전력 레일에 대해, 전압 조절기의 서브세트 각각은 하나 이상의 드라이브 경로들 및 전압 조절기 제어기에 커플링된 바이패스 유닛을 더 포함한다. 바이패스 유닛은 더미 로드 컴포넌트를 제공하도록 구성된다. 개개의 전압 조절기는, 바이패스 유닛이 출력 인터페이스로부터 전압 조절기 제어기의 입력으로 피드백 경로를 바이패스하도록 인에이블링되어, 그에 의해 개개의 전압 조절기가 개개의 레일 전류에 기여하는 것을 디스에이블링시키는 대기/리던던시 모드를 갖는다.
[0019] 일부 실시예들에서, 각각의 전력 레일에 대해, 전압 조절기들의 서브세트 내의 각각의 전압 조절기는 개개의 레일 전류의 일부를 제공하도록 구성되며, 개개의 전력 레일에 전기적으로 커플링된 출력 인터페이스, 복수의 드라이브 경로들, 및 조절기-내 밸런싱 회로 및 조절기-간 밸런싱 회로 중 적어도 하나를 더 포함한다. 각각의 드라이브 경로는 출력 인터페이스에 커플링되며, 개개의 경로 전류를 개개의 전력 레일에 제공하도록 구성된다. 조절기-내 밸런싱 회로는 복수의 드라이브 경로들에 커플링되고, 복수의 드라이브 경로들의 개개의 경로 전류들을 밸런싱하도록 구성되고; 조절기-간 밸런싱 회로는 출력 인터페이스에 커플링되며, 개개의 전압 조절기에 의해 제공되는 개개의 레일 전류의 일부를 전압 조절기들의 서브세트 내의 별개의 전압 조절기에 의해 제공되는 개개의 레일 전류의 적어도 다른 일부와 밸런싱하도록 구성된다. 추가로, 일부 실시예들에서, 각각의 전력 레일에 대해, 전압 조절기들의 서브세트 내의 각각의 전압 조절기는 조절기-내 밸런싱 회로 및 조절기-간 밸런싱 회로 둘 모두를 포함한다.
[0020] 다른 양상에서, 집적 반도체 디바이스는 전력 레일 및 전력 레일에 전기적으로 커플링된 복수의 전압 조절기들을 포함한다. 전력 레일은 레일 전압을 제공하도록 구성되고, 복수의 전압 조절기들은 레일 전압을 집합적으로 제공하도록 구성된다. 복수의 전압 조절기들 각각은 출력 인터페이스, 제1 드라이브 경로, 제2 드라이브 경로, 및 조절기-내 밸런싱 회로를 포함한다. 출력 인터페이스는 전력 레일에 전기적으로 커플링된다. 제1 드라이브 경로는 출력 인터페이스에 커플링되며, 제1 경로 전류를 전력 레일에 제공하기 위해 제1 위상 동안 그리고 동작 주파수로 동작하도록 구성된다. 제2 드라이브 경로는 출력 인터페이스에 커플링되며, 제2 경로 전류를 전력 레일에 제공하기 위해 제2 위상 동안 그리고 동작 주파수로 동작하도록 구성된다. 제2 드라이브 경로는 제1 드라이브 경로와 병렬로 전기적으로 커플링된다. 조절기-내 밸런싱 회로는 제1 및 제2 드라이브 경로들에 커플링되며, 제1 및 제2 경로 전류들을 감지하고, 제1 및 제2 경로 전류들의 차이에 기반하여 제1 위상의 제1 듀티 사이클 및/또는 제2 위상의 제2 듀티 사이클을 제어하기 위해 제1 제어 신호를 생성하도록 구성된다.
[0021] 일부 실시예들에서, 복수의 전압 조절기들 각각은 출력 인터페이스에 커플링된 피드백 입력을 갖는 전압 조절기 제어기를 더 포함한다. 전압 조절기 제어기의 피드백 입력은 출력 인터페이스의 출력 전압을 수신하도록 구성된다. 복수의 전압 조절기들 각각은 출력 인터페이스 및 전압 조절기 제어기에 커플링된 조절기-간 밸런싱 회로를 더 포함한다. 조절기-간 밸런싱 회로는 개개의 전압 조절기의 출력 전류를 감지하고, 오프셋을 전압 조절기 제어기의 제어 입력에 적용하도록 구성되며, 여기서 오프셋은 개개의 전압 조절기의 감지된 출력 전류에 기반하여 결정된다.
[0022] 일부 실시예들에서, 조절기-내 밸런싱 회로는 제1 및 제2 경로 전류들의 차이가 경로 전류 밸런싱 기준을 만족시키지 않는다고 결정하고, 그리고 제1 및 제2 경로 전류들의 차이가 경로 전류 밸런싱 기준을 만족시키지 않는다는 결정 및 제1 경로 전류가 제2 경로 전류보다 크다는 결정에 따라, 제1 및 제2 경로 전류들의 차이가 경로 전류 밸런싱 기준을 만족시킬 때까지, 제1 위상의 제1 듀티 사이클을 감소시키는 것 및 제2 위상의 제2 듀티 사이클을 증가시키는 것 중 하나 또는 둘 모두를 구현하도록 구성된다.
[0023] 일부 실시예들에서, 복수의 전압 조절기들 각각은 출력 인터페이스에 커플링된 피드백 입력을 갖는 전압 조절기 제어기를 더 포함하고, 전압 조절기 제어기의 피드백 입력은 출력 인터페이스의 출력 전압을 수신하도록 구성된다. 추가로, 일부 실시예들에서, 복수의 전압 조절기들 각각은 출력 인터페이스 및 전압 조절기 제어기에 커플링된 조절기-간 밸런싱 회로를 더 포함한다. 조절기-간 밸런싱 회로는 개개의 전압 조절기의 출력 전류를 감지하고, 오프셋을 전압 조절기 제어기의 제어 입력에 적용하도록 구성된다. 오프셋은 개개의 전압 조절기의 감지된 출력 전류에 기반하여 결정된다. 부가적으로, 일부 실시예들에서, 전압 조절기 제어기는, 제어 입력을 수신하고, 레일 전압을 정의하는 제어 값과 피드백 입력 사이에 오프셋을 적용하도록 구성된 에러 증폭기를 포함한다. 일부 실시예들에서, 복수의 전압 조절기들 각각은 출력 인터페이스 및 전압 조절기 제어기에 커플링된 조절기-간 밸런싱 회로를 더 포함한다. 조절기-간 밸런싱 회로는 개개의 전압 조절기의 제1 및 제2 경로 전류들 중 하나를 감지하고, 오프셋을 전압 조절기 제어기에 의해 수신된 제어 입력에 적용하도록 구성되며, 오프셋은 제1 및 제2 경로 전류들 중 감지된 것에 기반한다.
[0024] 일부 실시예들에서, 제1 및 제2 드라이브 경로들 각각은 입력 공급 전압 Vin 및 출력 인터페이스에 커플링된 스위칭 컴포넌트, 및 스위칭 컴포넌트에 커플링되며, 제1 및 제2 위상들의 개개의 위상 동안 동작 주파수로 스위칭 컴포넌트를 인에이블링시켜, 그에 의해 제1 및 제2 경로 전류들의 개개의 경로 전류를 전력 레일에 제공하도록 구성된 드라이버를 더 포함한다.
[0025] 일부 실시예들에서, 제1 위상의 제1 듀티 사이클은 제2 위상의 제2 듀티 사이클과 동일하고, 제2 위상은 제1 위상으로부터 오프셋된다.
[0026] 일부 실시예들에서, 제1 제어 신호는 제1 및 제2 경로 전류들의 차이에 기반하여 제2 위상의 제2 듀티 사이클을 제어하도록 생성된다. 복수의 전압 조절기들 각각은, 출력 인터페이스에 커플링되며, 제3 경로 전류를 전력 레일에 제공하기 위해 제3 위상 동안 동작 주파수로 동작하도록 구성된 제3 드라이브 경로를 더 포함하며, 제3 드라이브 경로는 제1 및 제2 드라이브 경로들과 병렬로 전기적으로 커플링된다. 조절기-내 밸런싱 회로는 제3 드라이브 경로에 커플링되며, 제3 경로 전류를 감지하고, 제1 및 제3 경로 전류들의 차이에 기반하여 제3 위상의 제3 듀티 사이클을 제어하기 위해 제2 제어 신호를 생성하도록 구성된다.
[0027] 일부 실시예들에서, 복수의 전압 조절기들 각각은, 출력 인터페이스에 커플링되며, 제3 경로 전류를 전력 레일에 제공하기 위해 제3 위상 동안 동작 주파수로 동작하도록 구성된 제3 드라이브 경로를 더 포함하며, 제3 드라이브 경로는 제1 및 제2 드라이브 경로들과 병렬로 전기적으로 커플링된다. 조절기-내 밸런싱 회로는 제3 드라이브 경로에 커플링되며, 제3 경로 전류를 감지하고, 제1 및 제2 경로 전류들의 차이에 기반하여 그리고 제1 및 제3 경로 전류들의 차이에 기반하여 제1 위상의 제1 듀티 사이클을 제어하기 위해 제1 제어 신호를 생성하도록 구성된다.
[0028] 일부 실시예들에서, 복수의 전압 조절기들 및 하나 이상의 부가적인 전압 조절기들은 필드 프로그래밍가능 어레이로 배열되고, 복수의 전압 조절기들은 전력 레일 상의 예상되는 또는 실제 로드에 대응하는 로드 정보에 기반하여 전력 레일을 구동하기 위해 필드 프로그래밍가능 어레이로부터 선택된다.
[0029] 추가로, 다른 양상에서, 집적 반도체 디바이스는 전력 레일 및 전력 레일에 커플링된 복수의 전압 조절기들을 포함한다. 전력 레일은 레일 전압을 제공하도록 구성되고, 복수의 전압 조절기들은 레일 전압을 집합적으로 제공하도록 구성된다. 복수의 전압 조절기들 각각은 출력 인터페이스, 하나 이상의 드라이브 경로들, 전압 조절기 제어기, 및 바이패스 유닛을 포함한다. 출력 인터페이스는 전력 레일에 커플링되며, 레일 전압을 제공하고, 미리 정의된 조절기 전류까지 전력 레일에 전달하도록 구성된다. 하나 이상의 드라이브 경로들은 출력 인터페이스에 커플링되며, 동작 주파수로 동작하도록 구성된다. 전압 조절기 제어기는, 하나 이상의 드라이브 경로들에 커플링된 출력 및 피드백 경로에 의해 출력 인터페이스에 커플링된 입력을 갖고, 하나 이상의 드라이브 경로들을 제어하도록 구성된다. 바이패스 유닛은 하나 이상의 드라이브 경로들 및 전압 조절기 제어기에 커플링되며, 더미 로드 컴포넌트를 제공하도록 구성된다. 각각의 전압 조절기는, 바이패스 유닛이 출력 인터페이스로부터 전압 조절기 제어기의 입력으로 피드백 경로를 바이패스하도록 인에이블링되는 대기/리던던시 모드를 갖는다.
[0030] 다른 실시예들 및 장점들은 본 명세서 내의 설명들 및 도면들을 고려할 때 당업자들에게 명백할 수 있다.
[0031] 도 1은 일부 실시예들에 따른, 통상적인 전자 디바이스 내의 예시적인 시스템 모듈의 블록 다이어그램이다.
[0032] 도 2는 일부 실시예들에 따른, 전력 관리 시스템의 블록 다이어그램이다.
[0033] 도 3은 일부 실시예들에 따른, 집적 반도체 디바이스의 단면도이다.
[0034] 도 4a는 일부 실시예들에 따른, 전압 조절기들의 필드 프로그래밍가능 어레이이고, 도 4b는 일부 실시예들에 따른, 도 4a에 도시된 필드 프로그래밍가능 어레이 내의 전압 조절기들의 기본 클러스터이다.
[0035] 도 5는 일부 실시예들에 따른, 도 4에 도시된 전압 조절기들의 필드 프로그래밍가능 어레이를 포함하는 전력 관리 시스템의 개략적인 다이어그램이다.
[0036] 도 6은 일부 실시예들에 따른, 하나 이상의 전력 레일들을 SoC에 제공하기 위한 복수의 전압 조절기들을 포함하는 집적 반도체 디바이스의 단순화된 블록 다이어그램이다.
[0037] 도 7a는 일부 실시예들에 따른, 전압 조절기들의 서브세트를 사용하여 레일 전압 VR에서 레일 전류 IR을 제공하는 프로세스를 예시하고, 도 7b는 일부 실시예들에 따른, 하나 이상의 리던던트 전압 조절기들에 기반하여 레일 전압 VR에서 레일 전류 IR을 제공하는 프로세스를 예시한다.
[0038] 도 8a는 일부 실시예들에 따른, 필드 프로그래밍가능 어레이를 형성하기 위한 기본 유닛으로 사용되는 전압 조절기의 블록 다이어그램이다.
[0039] 도 8b는 일부 실시예들에 따른, 전류 밸런싱 및/또는 리던던시 제어를 사용하는 전압 조절기의 블록 다이어그램이다.
[0040] 도 9는 일부 실시예들에 따른, 복수의 드라이브 경로들(804)을 갖는 전압 조절기의 회로 다이어그램이다.
[0041] 도 10a는 일부 실시예들에 따른, 조절기-내 밸런싱 회로에 의해 밸런싱되는 2개의 드라이브 경로들을 갖는 전압 조절기의 회로 다이어그램이다.
[0042] 도 10b는 일부 실시예들에 따른, 조절기-내 밸런싱 회로에 의해 밸런싱되는 2개 초과(예컨대, 3개)의 드라이브 경로들을 갖는 전압 조절기의 회로 다이어그램이다.
[0043] 도 10c는 일부 실시예들에 따른, 차동 증폭기를 이용하여 드라이브 경로들을 밸런싱하는 전압 조절기의 회로 다이어그램이다.
[0044] 도 11a는 일부 실시예들에 따른, 전압 조절기들의 필드 프로그래밍가능 어레이 내의 2개의 전압 조절기들에 의해 구동되는 전력 레일의 등가 회로 다이어그램이다.
[0045] 도 11b는 일부 실시예들에 따른, 조절기-간 전류 밸런싱을 위해 LPF(low pass filter)를 사용하는 단일 전압 조절기의 등가 회로 다이어그램이다.
[0046] 도 12a 및 도 12b는 일부 실시예들에 따른, 조절기-간 밸런싱 회로에 의해 제어되는 전압 조절기의 회로 다이어그램들이다.
[0047] 도 13은 일부 실시예들에 따른, 리던던시를 제어하기 위한 보조 루프를 갖는 전압 조절기들의 필드 프로그래밍가능 어레이의 전압 조절기의 회로 다이어그램이다.
[0048] 유사한 참조 번호들은 도면들 전반에 걸쳐 대응하는 부분들을 지칭한다.
[0049] 이제, 특정 실시예들에 대한 참조가 상세히 이루어질 것이며, 실시예들의 예들은 첨부한 도면들에 예시된다. 다음의 상세한 설명에서, 다수의 비-제한적인 특정 세부사항들이 본 명세서에 제시된 청구 대상을 이해하는 것을 보조하기 위해 기재된다. 그러나, 다양한 대안들이 청구항들의 범위를 벗어나지 않으면서 사용될 수 있고, 청구 대상이 이들 특정 세부사항들 없이도 실시될 수 있다는 것은 당업자들에게 자명할 것이다. 예컨대, 본 명세서에 제시된 청구 대상이 전력 관리 능력들을 갖는 많은 타입들의 전자 디바이스들에서 구현될 수 있다는 것이 당업자에게 자명할 것이다.
[0050] 이전에, SoC의 각각의 타입에 대해, SoC로 이어지는 전도성 와이어들 및 PMIC는 SoC의 타입에 포함된 마이크로프로세서 또는 CPU 코어들에 적어도 기반하여 맞춤-설계될 필요가 있다. 각각의 SoC 타입에 대한 PMIC의 맞춤화는 많은 상황들에서 효율적이지 않다. 부가적으로, 일부 상황들에서, 동일한 PMIC 내의 전압 조절기들은 밸런싱되지 않고, PMIC의 성능을 악화시킨다. 본 출원의 다양한 실시예들에서, 집적 반도체 디바이스는 SoC 프로세서들의 하나 이상의 클러스터들에 전력공급하기 위해 복수의 전력 레일들을 제공하도록 구성된다. 반도체 디바이스는, 필드 프로그래밍가능 어레이로 배열되고, 전력 레일들에 커플링된 프로세서들의 하나 이상의 클러스터들과 연관된 로드 정보에 기반하여 전력을 SoC의 복수의 전력 레일들에 출력하도록 제어되는 복수의 전압 조절기들을 포함한다. 동일한 집적 반도체 디바이스가 상이한 타입들의 SoC들에 전력공급하도록 조정된다. 부가적으로, 일부 실시예들에서, 각각의 전력 레일에 대해, 조절기-내 및/또는 조절기-간 전류 밸런싱 메커니즘들이 개개의 전력 레일을 구동하는 각각의 능동 전압 조절기에 내부적으로 적용되어, 각각의 능동 전압 조절기의 상이한 전류 경로들 내의 경로 전류들이 밸런싱되고, 개개의 전력 레일을 구동하는 상이한 능동 전압 조절기들 내의 출력 전류들이 밸런싱된다. 이들 수단들에 의해, 본 출원은, 고도로 밸런싱된 전압 조절기들을 갖고, 상이한 타입들의 SoC들을 적응적으로 구동할 수 있는 효율적인 고성능 PMIC 솔루션을 제공한다.
[0051] 도 1은 일부 실시예들에 따른, 통상적인 전자 디바이스 내의 예시적인 시스템 모듈(100)의 블록 다이어그램이다. 이 전자 디바이스 내의 시스템 모듈(100)은 적어도 SoC(system on a chip)(102), 프로그램들, 명령들 및 데이터를 저장하기 위한 메모리 모듈들(104), 입력/출력(I/O) 제어기(106), 하나 이상의 통신 인터페이스들, 이를테면 네트워크 인터페이스들(108), 및 이들 컴포넌트들을 상호연결시키기 위한 하나 이상의 통신 버스들(150)을 포함한다. 일부 실시예들에서, I/O 제어기(106)는 SoC(102)가 범용 직렬 버스 인터페이스를 통해 I/O 디바이스(예컨대, 키보드, 마우스 또는 터치 스크린)와 통신하게 허용한다. 일부 실시예들에서, 네트워크 인터페이스들(108)은 Wi-Fi, 이더넷 및 블루투스 네트워크들에 대한 하나 이상의 인터페이스들을 포함하며, 이들 각각은 전자 디바이스가 외부 소스, 예컨대 서버 또는 다른 전자 디바이스와 데이터를 교환하게 허용한다. 일부 실시예들에서, 통신 버스들(150)은 시스템 모듈(100)에 포함된 다양한 시스템 컴포넌트들 사이의 통신들을 상호연결시키고 제어하는 회로부(종종 칩셋으로 불림)를 포함한다.
[0052] 일부 실시예들에서, 메모리 모듈들(104)은 DRAM, SRAM, DDR RAM 또는 다른 랜덤 액세스 솔리드 스테이트 메모리 디바이스들과 같은 고속 랜덤 액세스 메모리를 포함한다. 일부 실시예들에서, 메모리 모듈들(104)은 하나 이상의 자기 디스크 저장 디바이스들, 광학 디스크 저장 디바이스들, 플래시 메모리 디바이스들, 또는 다른 비-휘발성 솔리드 스테이트 저장 디바이스들과 같은 비-휘발성 메모리를 포함한다. 일부 실시예들에서, 메모리 모듈들(104) 또는 대안적으로는 메모리 모듈들(104) 내의 비-휘발성 메모리 디바이스(들)는 비-일시적인 컴퓨터 판독가능 저장 매체를 포함한다. 일부 실시예들에서, 메모리 슬롯들은 메모리 모듈들(104)을 수용하기 위해 시스템 모듈(100) 상에 예약되어 있다. 일단 메모리 슬롯들에 삽입되면, 메모리 모듈들(104)이 시스템 모듈(100)에 통합된다.
[0053] 일부 실시예들에서, 시스템 모듈(100)은 다음으로부터 선택된 하나 이상의 컴포넌트들을 더 포함한다:
● 전자 디바이스에서, SoC(102)와, 메모리 모듈들(104)을 포함하는 메모리 컴포넌트들 사이의 통신을 제어하는 메모리 제어기(110);
● 전자 디바이스에 데이터를 저장하기 위해 집적 회로 어셈블리들을 적용하고, 많은 실시예들에서 NAND 또는 NOR 메모리 구성들에 기반하는 SSD(solid state drive)들(112);
● 전기기계 자기 디스크들에 기반하여 디지털 정보를 저장하고 리트리브(retrieve)하기 위해 사용되는 종래의 데이터 저장 디바이스인 하드 드라이브(114);
● 별개의 DC(direct current) 공급 전압을 수신하도록 각각 구성된 하나 이상의 DC 전력 공급 인터페이스들을 포함하는 전력 공급 커넥터(116);
● 전자 디바이스 내의 다양한 컴포넌트들 또는 회로들(예컨대, SoC(102) 내의 프로세서 코어들)에 의해 요구되는 바와 같이, DC 전력 공급 인터페이스들을 통해 수신된 별개의 DC 공급 전압들을 다른 원하는 내부 공급 전압들, 예컨대 5V, 3.3V 또는 1.8V로 변조하는 PMIC(power management integrated circuit)(118);
● 그들의 바람직한 이미지/비디오 포맷들에 따라 하나 이상의 디스플레이 디바이스들로의 출력 이미지들의 피드(feed)를 생성하는 그래픽 모듈(120); 및
● 컴퓨터 프로그램들의 제어 하에서 전자 디바이스로의 그리고 전자 디바이스로부터의 오디오 신호들의 입력 및 출력을 용이하게 하는 사운드 모듈(122).
[0054] 통신 버스들(150)이 또한 컴포넌트들(110 내지 122)을 포함하는 다양한 시스템 컴포넌트들 사이의 통신들을 상호연결시키고 제어한다는 것을 유의한다.
[0055] 추가로, 당업자는 메모리 모듈들(104) 내의 그리고 SSD들(112) 내의 비-일시적인 컴퓨터 판독가능 저장 매체들에 정보를 저장하기 위해 새로운 데이터 저장 기술들이 개발됨에 따라, 다른 비-일시적인 컴퓨터 판독가능 저장 매체들이 사용될 수 있다는 것을 알고 있다. 이들 새로운 비-일시적인 컴퓨터 판독가능 저장 매체들은, 개개의 데이터 저장 기술들이 현재 개발 하에 있고 아직 상용화되지 않았더라도, 생물학적 재료들, 나노와이어들, 탄소 나노튜브들 및 개별 분자들로 제조된 것들을 포함한다(그러나, 이들로 제한되지 않음).
[0056] 일부 실시예들에서, SoC(102)는 하나 이상의 집적 회로들을 포함하는 반도체 패키지로 구현되고, 각각의 집적 회로는, 단일 기판 상에서 하나 이상의 마이크로프로세서 또는 CPU 코어들, 메모리, 입력/출력 포트들 및 2차 저장소의 서브세트를 통합한다. PMIC(118)는 또한, 단일 기판 상에 각각 형성되는 하나 이상의 집적 회로들을 포함하는 반도체 패키지로 구현된다. SoC(102)는 하나 이상의 전력 레일들을 통해 PMIC(118)에 의해 제공되는 하나 이상의 내부 공급 전압들(또한 레일 전압들로 불림)을 수신하도록 구성된다. 일부 실시예들에서, SoC(102) 및 PMIC(118) 둘 모두는 메인 로직 보드 상에, 예컨대 메인 로직 보드의 2개의 별개의 영역들 상에 장착되고, 메인 로직 보드에 형성된 전도성 와이어들을 통해 서로 전기적으로 커플링된다. 이러한 어레인지먼트(arrangement)는, SoC의 성능을 악화시킬 수 있는, 예컨대 내부 공급 전압에서 전압 드롭을 야기하는 기생 효과들 및 전기 잡음을 도입한다. 대안적으로, 아래에 설명되는 다양한 실시예들에 따르면, SoC(102) 및 PMIC(118)의 반도체 다이들은 집적 반도체 디바이스에 수직으로 패키징되어, 그들은 메인 로직 보드에 형성되지 않은 전기 연결부들을 통해 서로 전기적으로 커플링된다. SoC(102) 및 PMIC(118)의 반도체 다이들의 그러한 수직 어레인지먼트는 SoC(102) 및 PMIC(118) 사이의 전기 연결부들의 길이를 감소시키고, 메인 로직 보드 상의 전도성 와이어들을 라우팅함으로써 야기되는 성능 저하를 회피할 수 있다.
[0057] 일부 실시예들에서, SoC(102) 및 PMIC(118)의 반도체 다이들의 수직 어레인지먼트가 SoC(102) 및 PMIC(118)의 다이들 사이의 제한된 공간에 박막 인덕터들을 통합함으로써 부분적으로 용이해진다는 것을 유의한다. 박막 인덕터들은 PMIC(118)의 기판 상에 형성 및 통합되고, 제한된 공간의 높이보다 작도록 제어되는 인덕터 높이를 가져서, 박막 인덕터들은 SoC(102) 및 PMIC(118)의 반도체 다이들 사이의 제한된 공간에 끼워맞춰질 수 있다. 박막 인덕터들이 PMIC(118)의 기판의 상단 상에 형성되므로, 박막 인덕터들은 PMIC(118)의 내부 노드들 또는 출력 노드들에 직접 연결될 수 있으며, 메인 로직 보드의 어떠한 전도성 와이어들도 박막 인덕터들을 PMIC(118)의 내부 또는 출력 노드들에 연결시키는 데 사용되지 않는다.
[0058] 본 출원의 다양한 실시예들에서, 일반적인 PMIC(118)는 상이한 타입들의 전자 디바이스들(100)에서 상이한 타입들의 SoC(102)를 구동하도록 구성된다. PMIC(118) 및 SoC(102)가 나란히 배열되는지 또는 수직으로 배열되는지에 관계없이, PMIC(118)는 메인 회로 보드에 대해 동일한 풋프린트를 점유하는 반면, SoC(102)는 내부에 통합된 전자 모듈들에 기반하여 별개의 풋프린트를 가질 수 있다. PMIC(118)는 필드 프로그래밍가능 어레이로 배열된 복수의 전압 조절기 유닛들을 포함한다. 복수의 전압 조절기 유닛들은 서로 동일하거나, 또는 하나 초과의 타입의 전압 조절기 유닛들을 포함한다. 특정 전자 디바이스에서, 제어 신호들은 SOC(102) 및 (존재한다면) 다른 전자 모듈들에 전력공급하는 데 요구되는 전력 레일들의 레일 전압들 및 레일 전류들에 기반하여 결정된다. 이들 전력 레일들 각각에 대해, 대응하는 제어 신호는 PMIC(118)의 필드 프로그래밍가능 어레이에서 전압 조절기 유닛들의 서브세트를 선택하는 데 사용되며, 선택된 전압 조절기 유닛들은 레일 전압의 레일 전류를 개개의 전력 레일에 집합적으로 제공한다. 그러므로, PMIC(118)는 레일 전압들 및 전류들을 SoC(102)의 전력 레일들에 제공하기 위해 이들 제어 신호들에 의해 재구성되고, PMIC(118)의 복수의 구성가능 전압 조절기들 내의 각각의 전압 조절기 유닛은 리던던트가 되거나, 또는 제어 신호들 중 하나에 의해 전력 레일들 중 하나를 구동하도록 선택된다.
[0059] 도 2는 일부 실시예들에 따른, SoC(102)와 같은 SoC의 하나 이상의 전력 레일들(206)에 전력을 제공하도록 구성된 전력 관리 시스템(200)의 블록 다이어그램이다. 전력 관리 시스템(200)은 하나 이상의 입력 DC 공급 전압들(202) 및 디지털 전력 제어 신호들(204)을 수신하고, 입력 DC 공급 전압(202)을 하나 이상의 전력 레일들(206A, 206B 내지 206N)에 의해 출력되고 SoC(102)에 제공되는 하나 이상의 레일 전압들로 변환한다. 전력 관리 시스템(200)은 전력 관리 인터페이스(208), 하나 이상의 DC-DC 변환기들(210)(예컨대, DC-DC 변환기들(210A, 210B ... 210N)), 및 하나 이상의 출력 필터들(212)(예컨대, 출력 필터들(212A, 212B, ... 212N))을 포함한다. 전력 관리 인터페이스(208)는 입력 DC 공급 전압(들)(202) 및 디지털 전력 제어 신호들(204)을 수신한다. 일부 실시예들에서, 전력 관리 인터페이스(208)는 (예컨대, SoC(102) 상의) 중앙 프로세서 유닛의 마스터 전력 관리 인터페이스에 의해 제어되며, SoC(102)로부터 디지털 전력 제어 신호들(204)을 수신하도록 구성된다. DC-DC 변환기들(210)은 전력 관리 인터페이스(208) 및 전력 레일들(206)에 커플링되며, 입력 DC 공급 전압(들)(202)으로부터 전력 레일들(206) 상에 제공되는 하나 이상의 레일 전압들을 생성하기 위해 디지털 전력 제어 신호들(204)에 의해 제어된다. 출력 필터들(212)은 DC-DC 변환기들(210)에 커플링되며, SoC(102)에 제공되는 전력 레일들(206)에서 잡음을 감소시키고 그 전력 레일들(206)의 안정성을 유지하도록 구성된다. 일부 실시예들에서, 출력 필터(예컨대, 212A, 212B, ... 212N 중 임의의 것)는 하나 이상의 개개의 출력 저항기들(214) 및 하나 이상의 출력 커패시터들(216)(예컨대, 216A, 216B, ... 216N)을 포함한다. 일부 실시예들에서, 출력 필터(예컨대, 212B)는 인덕터(218) 및 하나 이상의 출력 커패시터들(예컨대, 커패시터(216B))을 포함한다.
[0060] 일부 실시예들에서, 전력 관리 시스템(200)은 하나 이상의 PMIC 다이들(220)(도 1의 PMIC(118)에 대응함) 상에 구현되고, 각각의 PMIC 다이는 단일 기판을 갖는다. 일부 실시예들에서, 전력 관리 인터페이스(208) 및 DC-DC 변환기들(210)은 단일 PMIC 다이(220)의 기판 상에 형성되며, 예컨대 PMIC 다이(220)의 기판 상에 제조된 동일한 집적 회로에 속한다. 반대로, 일부 실시예들에서, 전력 관리 인터페이스(208) 및 DC-DC 변환기들(210)은 복수의 PMIC 다이들(220)의 복수의 기판들 상에 형성된다. 일부 실시예들에서, 전력 관리 인터페이스(208) 및 DC-DC 변환기들(210)에 부가하여, 각각의 PMIC 다이(220)는 PMIC 다이(220)의 기판의 상단 표면 상에 제조되거나 장착되는 복수의 박막 인덕터들을 더 포함한다. 선택적으로, 복수의 박막 인덕터들은 출력 필터들(212)에서 사용되는 하나 이상의 인덕터들(218)을 포함한다. 선택적으로, 복수의 박막 인덕터들은 DC-DC 변환기들(210)에서 사용되는 하나 이상의 인덕터들(218')을 포함한다. 일부 실시예들에서, 인터페이스(208), 변환기들(210) 및 인덕터들(218/218')에 부가하여, PMIC 다이(220)는 출력 저항기들(214)의 서브세트 및 출력 필터들(212)의 커패시터들(216)을 추가로 통합한다.
[0061] 일부 실시예들에서, 전력 관리 시스템(200)은 전압 조절기 유닛들의 필드 프로그래밍가능 어레이, 출력 필터들(212), 하나 이상의 출력 저항기들(214), 하나 이상의 출력 커패시터들(216), 및 하나 이상의 인덕터들(218)을 포함한다. 디지털 전력 제어 신호들(204)은 전력 레일들(206)에 대해 요구되는 타깃 전력 능력들(예컨대, 레일 전압들 및 레일 전류들)에 기반하여, 예컨대 SoC(102)에 의해 결정된다. 예컨대, 각각의 전력 레일은 CPU 클러스터, 캐시, 또는 SoC(102)의 기능 블록에 전력공급하도록 구성되며, 이는 개개의 전력 레일의 타깃 전력 용량을 설명하기 위해 SoC(102)에 의해 사용되는 개개의 전력 수요를 갖는다. 제어 신호들(204)에 따라, 필드 프로그래밍가능 어레이 내의 전압 조절기 유닛들은 타깃 전력 능력들을 갖는 전력 레일들(206)을 구동하기 위해 하나 이상의 DC-DC 변환기들(210), 예컨대 DC-DC 변환기들(210A, 210B, ... 210N)을 형성하도록 분할 및 구성된다. 각각의 DC-DC 변환기(210)에 대해, 부가적인 컴포넌트들(212-218)은 또한, 대응하는 전력 레일(206)에 대한 바람직한 잡음 성능을 인에이블링시키기 위해 제어 신호들(204)의 개개의 서브세트에 의해 선택 및 제어될 수 있다.
[0062] 도 3은 일부 실시예들에 따른, 집적 반도체 디바이스(300)의 단면도이다. 반도체 디바이스(300)는 적어도 하나의 SoC 다이(302) 및 적어도 하나의 PMIC 다이(220)를 반도체 패키지에 통합하고, 제1 표면(304A) 및 제1 표면(304A)에 대향하는 제2 표면(304B)을 갖는 패키지 기판(304)을 적어도 포함한다. SoC 다이(302)는 패키지 기판(304)의 제1 표면(304A) 상에 배치되고, PMIC 다이(220)는 패키지 기판(304)의 제2 표면(304B)에 기계적으로 커플링된다.
[0063] 패키지 기판(304)은 패키지 기판(304)의 바디(body)를 통과하는 복수의 제1 비아 상호연결부들(306)을 더 포함하고, 제1 및 제2 표면들(304A 및 304B) 둘 모두 상에 노출된다. PMIC 다이(220)는 패키지 기판(304)의 복수의 제1 비아 상호연결부들(306)을 통해 SoC 다이(302)에 전기적으로 커플링된다. 구체적으로, PMIC 다이(220)는 전력 레일들(206)(도 2)에 제공되는 복수의 레일 전압들을 출력하도록 구성된 복수의 DC 연결부들(308)을 포함한다. PMIC 다이(220)가 패키지 기판(304)의 제2 표면(304B) 상에 장착될 때, DC 연결부들(308)은 패키지 기판(304)의 복수의 제1 비아 상호연결부들(306)에 전기적으로 커플링된다. 일부 실시예들에서, SoC 다이(302)는 복수의 레일 전압들을 수신하도록 구성된 복수의 전력 연결부들(312)을 포함한다. SoC 다이(302)가 패키지 기판(304)의 제1 표면(304A) 상에 장착될 때, 전력 연결부들(312)은 패키지 기판(304)의 복수의 제1 비아 상호연결부들(306)에 전기적으로 커플링된다. 그러므로, PMIC 다이(220)는 PMIC 다이(220)의 DC 연결부들(308), SoC 다이(302)의 전력 연결부들(312), 및 패키지 기판(304)의 제1 비아 상호연결부들(306)을 통해 DC 전력(즉, 전력 레일들(206)의 레일 전압들 및 레일 전류)을 SoC 다이(302)에 제공하도록 구성된다. 추가로, 매우 낮은 임피던스 DC 연결부들(308)을 사용함으로써, PMIC 다이(220)에 의해 SoC 다이(302)로 제공되는 DC 전력의 품질은 PMIC 다이(220) 및 SoC 다이(302)가 별개로 패키징되고 메인 회로 보드 상에 나란히 포지셔닝되는 시스템들에 비해 실질적으로 개선된다.
[0064] 일부 실시예들에서, PMIC 다이(220) 상의 전력 관리 인터페이스(208)는 SoC 다이(302)의 마스터 전력 관리 인터페이스에 의해 제어되고, SoC 다이(302)로부터 디지털 전력 제어 신호들(204)을 수신하도록 구성된다. 제1 비아 상호연결부들(306)의 서브세트는 SoC 다이(302)로부터 PMIC 다이(220)로 디지털 전력 제어 신호들(204)을 전달하도록 구성된다.
[0065] SoC 다이(302)는 패키지 기판(304) 상에 제1 풋프린트를 갖고, PMIC(220)는 패키지 기판(304) 상에 제2 풋프린트를 갖는다. 제1 및 제2 풋프린트들은 복수의 제1 비아 상호연결부들(306)을 직접 사용하여 PMIC 다이(220)의 DC 연결부들(308)과 SoC 다이(302)의 전력 연결부들(312)을 커플링시키려는 목적들을 위해 적어도 부분적으로 중첩된다. 일부 상황들에서, SoC 다이(302)의 제1 풋프린트는 PMIC 다이(220)의 제2 풋프린트보다 크고, 이를 완전히 둘러싼다. 대안적으로, 일부 상황들에서, SoC 다이(302)의 제1 풋프린트는 PMIC 다이(220)의 제2 풋프린트로부터 오프셋되지만, PMIC 다이(220)의 제2 풋프린트와 적어도 부분적으로 중첩된다. PMIC 다이(220)의 DC 연결부들(308), SoC 다이(302)의 전력 연결부들(312), 및 패키지 기판(304)의 제1 비아 상호연결부들(306)은 제1 및 제2 풋프린트들의 중첩 영역에서 정렬되고 둘러싸여 있다.
[0066] 부가적으로, PMIC 다이(220)는 복수의 DC 연결들(308)에 대응하는 복수의 박막 인덕터들(218)을 포함한다. 복수의 박막 인덕터들(218)은 패키지 기판(304)의 제2 표면(304B)에 인접하게 또는 이를 향하게, 예컨대 패키지 기판(304)의 제2 표면(304B)을 향하는 PMIC 다이(220)의 상단 표면 상에 로케이팅된다. 다른 방식으로 나타내면, 복수의 박막 인덕터들(218)은 PMIC 다이(220)의 상단 표면과 패키지 기판(304)의 제2 표면(304B) 사이에 배치된다. 일부 실시예들에서, PMIC 다이(220)는, 예컨대 접착제를 통해 패키지 기판(304)에 기계적으로 커플링된다. 복수의 박막 인덕터들(218)의 높이는 PMIC 다이(220)와 패키지 기판(304) 사이의 기계적 커플링의 견고성을 유지하기 위해, 미리 결정된 임계 높이(예컨대, 1 mm, 100 μm)보다 작다.
[0067] 일부 실시예들에서, 집적 반도체 디바이스(300)는 패키지 기판(304)의 제1 표면(304A)에 커플링된 커버(314)를 더 포함한다. 커버(314)는 SoC 다이(302) 및 패키지 기판(304)의 제1 표면(304A)의 적어도 일부를 은폐(conceal)하여, 그에 의해 SoC 다이(302) 및 제1 표면(304A)의 적어도 일부를 보호하도록 구성된다. 추가로, 일부 실시예들에서, 커버(314)는 전기 전도성 재료로 제조되며, 커버(314)에 의해 완전히 은폐되면 제1 표면(304A), 또는 제1 표면(304A)이 커버(314)에 의해 부분적으로만 은폐되면 커버(314)에 의해 은폐된 제1 표면(304A)의 일부 상의 임의의 다른 회로 및 SoC 다이(302)에 대한 정전식 차폐부를 제공하도록 접지되도록 구성된다. 일부 상황들에서, 커버(314)는 SoC 다이(302)에 의해 생성된 열을 소산(dissipate)시키도록 구성된 열 전도성 재료로 제조된다. 일부 실시예들에서, 열 확산기(316) 또는 열 확산기의 층은 SoC 다이(302)에 의해 생성된 열을 SoC 다이(302)로부터 커버(314)로 균일하게 확산시키기 위해 SoC 다이(302)를 커버(314)의 내부 표면에 커플링시키는 데 사용된다.
[0068] 일부 실시예들에서, 반도체 디바이스(300)는 소켓 기판(318)을 더 포함한다. 소켓 기판(318)은 패키지 기판(304)의 제2 표면(304B)을 향하는 제3 표면(318A)을 갖는다. 패키지 기판(304)은 복수의 전기 커넥터들(320)을 통해 소켓 기판(318)에 전기적으로 커플링된다. 구체적으로, 패키지 기판(304)의 제2 표면(304B)은, PMIC 다이(220)가 기계적으로 커플링되는 제1 영역(예컨대, 중심 영역) 및 복수의 전기 커넥터들(320)이 로케이팅되는 제2 영역(예컨대, 주변 영역)을 포함한다. 일 예에서, 제2 영역은 제1 영역에 인접하고 이를 에워싼다. 일부 상황들 하에서, 반도체 디바이스(300)에는 소켓 기판(318)이 제공된다는 것을 유의한다. 그러나, 일부 상황들 하에서, 소켓 기판(318)은 도 1의 전자 디바이스의 회로 보드 상에 고정되고, 집적 반도체 디바이스(300)의 일부가 아니다. 오히려, 반도체 디바이스(300)는 PMIC 다이(220)와 SoC 다이(302)의 조합의 기능들을 제의하도록 제공되는 교체가능 부분이다.
[0069] 일부 실시예들에서, 소켓 기판(318)의 제3 표면(318A)은 실질적으로 편평하고, PMIC 다이(220)는 패키지 기판(304)의 제2 표면(304B)과 소켓 기판(318)의 제3 표면(318A) 사이에 배치된다. 복수의 박막 인덕터들(218)의 높이는 전기 커넥터들(320)의 길이와 PMIC 다이(220)의 두께 사이의 차이에 의해 결정되는 미리 결정된 임계 높이(예컨대, 1 mm, 100 μm)보다 작다. 대안적으로, 일부 실시예들에서, 소켓 기판(318)은, 제3 표면(318A) 상에 형성되고, PMIC 다이(220)가 패키지 기판(304)의 제2 표면(304B)에 기계적으로 그리고 전기적으로 커플링될 때 PMIC 다이(220)를 수용하도록 구성된 리세스형 부분(322)을 포함한다. 리세스형 부분(322)의 깊이는 소켓 기판(318)의 두께보다 작다. 일부 상황들에서, PMIC 다이(220)는 리세스형 부분(322)에 현수(suspend)되며, 즉 에어 갭에 의해 리세스형 부분(322)의 하단 표면으로부터 분리된다. 대안적으로, 일부 상황들에서, PMIC 다이(220)는 리세스형 부분(322)의 하단 표면과 직접적으로 또는 중간 층(예컨대, 접착 층, 열 확산기 층, 또는 접착 및 열 확산기 둘 모두인 층)을 통해 접촉하게 된다.
[0070] 도 3에 도시되지 않은 일부 실시예들에서, 리세스형 부분(322)의 깊이는 소켓 기판(318)의 두께와 동일하고, 리세스형 부분(322)은 소켓 기판(318) 상의 개구 또는 컷오프(cutoff)이다. 소켓 기판(318)이 회로 보드(예컨대, 메인 로직 보드) 상에 장착될 때, PMIC 다이(220)는 리세스형 부분(322)(또한 개구 또는 컷오프로 불림)에 현수되고, 패키지 기판(304), 소켓 기판(318), 및 회로 보드에 의해 적어도 부분적으로 에워싸인다.
[0071] 일부 실시예들에서, SoC 다이(302)의 전력 연결부들(312)은 패키지 기판(304)의 제1 비아 상호연결부들(306)에 직접적으로 커플링되지 않는다. 오히려, 제1 인터포저(interposer)(324)가 SoC 다이(302)와 패키지 기판(304)의 제1 표면(304A) 사이에 배치된다. 제1 인터포저(324)는, SoC 다이(302)의 전력 연결부들(312)과 패키지 기판(304)의 제1 비아 상호연결부들(306)을 적어도 전기적으로 커플링시키도록 구성된 복수의 제2 비아 상호연결부들(326)을 더 포함한다. 마찬가지로, 일부 실시예들에서, PMIC 다이(220)의 DC 연결부들(308)은 패키지 기판(304)의 제1 비아 상호연결부들(306)에 직접적으로 커플링되지 않는다. 오히려, 제2 인터포저(328)가 PMIC 다이(220)와 패키지 기판(304)의 제2 표면(304B) 사이에 배치된다. 제2 인터포저(328)는, PMIC 다이(220)의 DC 연결부들(308)과 패키지 기판(304)의 제1 비아 상호연결부들(306)을 적어도 전기적으로 커플링시키도록 구성된 복수의 제3 비아 상호연결부들을 더 포함한다. 그러므로, SoC(102)의 전력 레일(206)은 적어도, SoC 다이(302)의 전력 연결부(312), 패키지 기판(304)의 제1 비아 상호연결부(306), 및 PMIC 다이(220)의 DC 연결부(308)를 포함하고, 일부 상황들에서는, 제1 인터포저(324)의 제2 비아 상호연결부(326) 및/또는 제2 인터포저(328)의 제3 비아 상호연결부(332)를 더 포함한다.
[0072] 일부 실시예들에서, 반도체 디바이스(300)는 하나 이상의 별개의 전자 모듈들(330)(예컨대, 저항기, 커패시터, 인덕터, 트랜지스터들, 및 로직 칩)을 더 포함한다. 별개의 전자 모듈들(330)은 SoC 다이(302)에 대한 입력/출력 커플링을 제어하기 위해 SoC 다이(302)의 입력/출력 인터페이스 회로에서 전기적으로 커플링될 수 있다. 선택적으로, 별개의 전자 모듈들(330)(예컨대, 컴포넌트들(330A))의 서브세트는 패키지 기판(304)의 제1 표면(304A) 상에 배치된다. 각각의 컴포넌트(330A)는 커버(314) 내에 포함되거나 커버(314) 외부에 로케이팅될 수 있다. 선택적으로, 별개의 전자 모듈들(330)(예컨대, 컴포넌트들(330B))의 서브세트는 패키지 기판(304)의 제2 표면(304B)에 기계적으로 커플링된다. 개개의 컴포넌트(330B)가 낮은 프로파일을 갖는다면(예컨대, 전기 커넥터들(320)의 길이보다 얇다면), 컴포넌트(330B)는 패키지 기판(304)의 제2 표면(304B)과 소켓 기판(318)의 제3 표면(318A) 사이의 갭에 끼워맞춰질 수 있다. 그렇지 않고, 컴포넌트(330B)가 낮은 프로파일을 갖지 않는다면(예컨대, 전기 커넥터들(320)의 길이보다 두껍다면), 개개의 컴포넌트(330B)는 소켓 기판(318)의 리세스형 부분(322)에 의해 수용되고, PMIC 다이(220)에 인접하게 배치될 수 있다.
[0073] SoC 다이(302) 및 PMIC 다이(220)는 반도체 디바이스(300)에서 수직으로 배열된다. SoC 다이(302)의 전력 연결부들(312) 및 PMIC 다이(220)의 DC 연결부들(308)은 정렬되고 서로 근접하게 포지셔닝되어, 그에 의해 레일 전압을 SoC 다이(302)에 제공하는 각각의 전력 레일(206)에 커플링된 기생 저항 및 커패시턴스를 감소시킨다. 일부 구현들에서, 복수의 PMIC 다이들(220)이 소켓 기판(318)의 리세스형 부분(322)에 배치되고, 패키지 기판(304)의 제1 표면(304A) 상에 배치된 하나 이상의 SoC 다이들(302)에 전기적으로 커플링될 수 있다는 것을 유의한다. 예컨대, 2개의 PMIC 다이(220)는 4개의 SoC 다이들(302)에 집합적으로 전력공급하기 위해 소켓 기판(318)의 리세스형 부분(322)에 배치된다. SoC 다이들(302) 중 하나는 선택적으로, 마이크로프로세서 또는 CPU 코어 또는 마이크로프로세서 또는 CPU 코어들의 클러스터에 대응한다.
[0074] 부가적으로, 본 출원의 일부 실시예들에서, PMIC 다이(220)는 상이한 타입들의 SoC 다이들(302)을 구동하기 위해 제어 신호들에 의해 구성가능한 전압 조절기들의 필드 프로그래밍가능 어레이를 포함한다. 일부 상황들에서, 동일한 PMIC 다이(220), 패키지 기판(304), 및 소켓 기판(318)은 상이한 타입들의 SoC 다이들(302)을 지원하는 데 사용된다. 소켓 기판(318) 상에 형성된 리세스형 부분(322)은 동일한 PMIC 다이(220)를 수용하기 위한 고정된 사이즈를 갖고, 패키지 기판(304)의 바디를 통과하는 제1 비아 상호연결부들(306)은 고정된 로케이션들을 갖는다. 대안적으로, 일부 상황들에서, 패키지 기판(304) 및 소켓 기판(318)의 풋프린트 사이즈들이 상이한 타입들의 SoC 다이들에 대해 변경되지만, 동일한 PMIC 다이(220)는 패키지 기판(304)의 리세스형 부분(322) 및 제1 비아 상호연결부들(306)이 변경되지 않게 유지되게 허용하며, 그에 의해 각각의 개별 타입의 SoC 다이(302)에 대해 PMIC 다이(220) 및 전체 패키지를 맞춤 설계하는 것을 회피한다. 그러므로, PMIC 다이(220)에서의 전압 조절기들의 필드 프로그래밍가능 어레이의 적용은 어셈블리 프로세스를 단순화하고, 반도체 디바이스(300)의 비용 효율성을 향상시킨다.
[0075] 도 4a는 일부 실시예들에 따른, 전압 조절기들(402)의 필드 프로그래밍가능 어레이(400)이고, 도 4b는 일부 실시예들에 따른, 도 4a에 도시된 필드 프로그래밍가능 어레이(400) 내의 전압 조절기들(402)의 기본 클러스터(420)이다. 전압 조절기(402)의 필드 프로그래밍가능 어레이(400)는 전력 관리 시스템(200)을 설정하는 데 사용되고, 하나 이상의 전력 레일들(206)을 SoC(102)와 같은 SoC에 제공하도록 구성된다. 필드 프로그래밍가능 어레이(400)에서, 전압 조절기들(402)은 하나 이상의 전압 조절기 타입들에 대응하고, 복수의 행들 및 복수의 열들(예컨대, 도 4a에서 16개의 행들 및 15개의 열들)로 조직화된다. 하나의 타입만의 전압 조절기가 사용될 때, 필드 프로그래밍가능 어레이(400)의 전압 조절기들(402)은 서로 동일하다(예컨대, 동일한 회로부를 갖지만, 상이하게 구성될 수 있음). 일부 구현들에서, 필드 프로그래밍가능 어레이(400)는 전압 조절기들의 단일 클러스터(420)를 포함한다. 일부 구현들에서, 필드 프로그래밍가능 어레이(400)는 전압 조절기들의 복수의 기본 클러스터들(420), 예컨대 도 4a에서 2개의 행들 및 3개의 열들로 배열된 6개의 기본 클러스터들(420)을 포함한다. 필드 프로그래밍가능 어레이(400) 내의 복수의 기본 클러스터들(420)은 서로 동일할 수 있다. 대안적으로, 복수의 기본 클러스터(420)는 서로 독립적일 수 있고, 각각의 기본 클러스터(420)는 단일 타입의 전압 조절기들 또는 2개 이상의 타입들의 전압 조절기들을 포함하는 전압 조절기들(402)의 개개의 서브-어레이를 포함한다. 일부 구현들에서, 각각의 기본 클러스터(420)는 별개의 기판 상에 형성되고, 독립형 반도체 칩을 포함한다. 대안적으로, 일부 구현들에서, 2개 이상의 기본 클러스터들(420)이 동일한 기판 상에 형성된다. 필드 프로그래밍가능 어레이(400)의 기본 클러스터들(420)이 단일 기판 상에 형성되는지 또는 하나 초과의 기판에 형성되는지에 관계없이, 이들 기본 클러스터들(420)은 서로 커플링되며, 전력 관리 시스템(200)을 공동으로 구현하도록 구성된다.
[0076] 일부 구현들에서, 도 2에 도시된 바와 같이, 전력 관리 시스템(200)은 전력 어레이 제어기(예컨대, 도 6의 전력 어레이 제어기(602))를 갖는 전력 관리 인터페이스(208)를 포함한다. 전력 어레이 제어기는 전압 조절기들의 필드 프로그래밍가능 어레이(400)에 커플링되고, 이를 제어하도록 구성된다. 일부 실시예들에서, 전력 어레이 제어기는 복수의 회로 모듈들, 예컨대 ADC(analog-to-digital converter)들(404), 아날로그 레지스터들(406), 발진기들(408), SRAM(static random-access memory) 어레이들(410), PLL(phase-locked loop) 회로들(412), 및/또는 LDO(low-dropout regulator)들(414)을 더 포함한다. 전력 어레이 제어기(602)는 선택적으로, 하나 이상의 프로세서들(예컨대, 도 5의 마이크로제어기(508)), NVM(non-volatile memory)(506)(예컨대, 판독-전용 메모리, OTP(one-time-programmable) 메모리), 레지스터들(506), 및 유한 상태 머신들(예컨대, 532) 중 하나 이상을 포함한다. 일부 구현들에서, 복수의 회로 모듈들 내의 각각의 회로 모듈은 필드 프로그래밍가능 어레이(400) 내의 전압 조절기들(402)의 2개의 인접한 행들 사이에 배치된다. 일부 구현들에서, 전력 어레이 제어기의 메모리는, 하나 이상의 프로세서들에 의해 실행될 때, 프로세서들로 하여금 전력을 출력하기 위해 필드 프로그래밍가능 어레이(400) 내의 전압 조절기들(402)을 제어하게 하는 명령들을 갖는 하나 이상의 프로그램들을 저장한다.
[0077] 복수의 전압 조절기들(402)은 복수의 전력 레일들(206)에 전력을 출력하기 위해 전력 관리 인터페이스(208)의 전력 어레이 제어기에 의해 제어된다. 각각의 전력 레일(206)은 개개의 레일 전압 VR에서 개개의 레일 전류 IR을 제공하도록 요구된다. 전력 어레이 제어기는 개개의 전력 레일에 대해, 적어도 개개의 전력 레일의 개개의 레일 전류 IR에 따라 필드 프로그래밍가능 어레이(400) 내의 전압 조절기들(402)의 개개의 서브세트를 선택하도록 구성된다. 일부 실시예들에서, 각각의 전력 레일(206)에 대해, 전압 조절기들(402)의 선택은 전력 관리 시스템(200)의 패키지 또는 보드 레벨에서 구현되고, 전체 필드 프로그래밍가능 어레이(400)에 걸쳐 분산되는 상이한 클러스터들(420)에 전압 조절기들(402)을 포함할 수 있다. 개개의 전력 레일(206)에 대해 선택된 전압 조절기들은 단일 클러스터(420) 내의 전압 조절기들 또는 제한된 수의 클러스터들(420)로 제한될 필요는 없다. 일 예에서, 제1 전력 레일(206-1)은 동일한 클러스터(420A) 상에 로케이팅된 10개의 전압 조절기들(402)에 의해 전력공급되도록 구성된다. 다른 예에서, 제2 전력 레일(206-2)은 2개 이상의 별개의 반도체 칩들 상에 형성된 2개 이상의 별개의 클러스터들(예컨대, 420B, 420C 및 420D)에 로케이팅되는 10개의 전압 조절기들(402)에 의해 전력공급되도록 구성된다.
[0078] 복수의 전력 레일들(206)(예컨대, 전력 레일(206-1 또는 206-2)) 각각에 대해, 그 전력 레일에 대해 선택된 전압 조절기들(402)의 개개의 서브세트 내의 전압 조절기들(402)은 실질적으로 균일한 방식으로 개개의 전력 레일에서의 대응하는 로드를 공유하도록 제어된다. 개개의 서브세트 내의 각각의 전압 조절기(402)는 개개의 전력 레일에 전력공급하기 위해 활성화될 때 개개의 레일 전압 VR 및 개개의 레일 전류 IR의 실질적으로 동일한 부분을 제공하도록 제어된다. 예컨대, 제1 전력 레일(206-1)은 제1 레일 전압 VR1 및 제1 레일 전류 IR1을 제공하고, 제1 전력 레일(206-1)에 전력공급하도록 구성된 10개의 전압 조절기들(402) 각각은 제1 전력 레일(206-1)에 커플링된 출력을 가지며, 제1 레일 전압 VR1 및 제1 레일 전류의 10분의 1(즉, 0.1 IR1)을 제공하도록 구성된다. 일부 구현들에서, 제1 전력 레일(206-1)은 10개의 전압 조절기들(402) 사이에서 개개의 전력 레일에서의 로드를 균일하게(또는 실질적으로 균일하게) 밸런싱하기 위해 10개의 전압 조절기들(402) 사이에 커플링된 하나 이상의 조절기-간 밸런싱 회로들과 연관된다. 반대로, 일부 구현들에서, 어떠한 조절기-간 밸런싱 회로도 제1 전력 레일(206-1)에 전력공급하도록 구성된 대응하는 10개의 전압 조절기들(402) 중 임의의 2개 사이에 커플링되지 않는다. 각각의 전압 조절기(402)는, 다른 전압 조절기들(402)에 의해 전력공급되는 로드의 다른 부분들과 밸런싱되는 로드의 개개의 부분에 전력공급하기 위해, 예컨대 개개의 출력 전류에 기반하여 개별적으로 그리고 독립적으로 제어된다.
[0079] 전압 조절기들의 하나 이상의 클러스터들(420)은 상호연결부들(416)의 하나 이상의 층들과 동일한 기판 상에 형성된다. 일부 실시예들에서, 상호연결부들(416)의 하나 이상의 층들 중 인접 층들의 쌍들은 전기 콘택들 및/또는 비아들을 통해 전기적으로 커플링된다. 하나 이상의 클러스터들(420)의 각각의 전압 조절기(402)는 상호연결부들(416)을 통해 개개의 전력 레일(206)에 전기적으로 커플링될 수 있다. 각각의 전압 조절기(402)는 또한, 상호연결부들(416)을 통해 전력 어레이 제어기의 복수의 회로 모듈들에 커플링되고, 이들에 의해 제어될 수 있다. 일부 구현들에서, 전압 조절기들의 하나 이상의 클러스터들(420)의 기판의 상단 표면 상에 복수의 DC 연결부들(308)이 형성 및 노출된다. 복수의 DC 연결부들(308)은 상호연결부들(416)의 서브세트에 전기적으로 커플링되고, SoC 다이(302)의 하나 이상의 전력 레일들(206)의 일부이다. DC 연결부들(308)은 전압 조절기들(402)에 의해 출력된 하나 이상의 레일 전압들 VR을 하나 이상의 전력 레일들(206)에 제공하도록 구성된다. 구체적으로, 도 3 및 도 4b를 참조하면, PMIC 다이(220) 내의 전압 조절기들의 클러스터들(420)은 PMIC 다이(220)의 DC 연결부들(308), SoC 다이(302)의 전력 연결부들(312), 및 패키지 기판(304)의 제1 비아 상호연결부들(306)을 통해 DC 전력(즉, 전압 조절기들(402)에 의해 출력된 레일 전압들 VR 및 전류들 IR)을 SoC 다이(302)에 제공하도록 구성된다. 일 예에서, PMIC 다이(220)의 각각의 DC 연결부(308)는 전도성 범프(bump)(예컨대, 솔더, 금 또는 구리 범프)를 포함한다.
[0080] 전압 조절기들의 필드 프로그래밍가능 어레이(400)는 상이한 타입들의 SoC들(302)의 전력 요건들(예컨대, 레일 전압 VR, 레일 전류 IR)로 스케일러블(scalable)하다. 예컨대, 필드 프로그래밍가능 어레이(400)는 클러스터로 조직화된 복수의 전압 조절기들(402)을 포함한다. 필드 프로그래밍가능 어레이(400)가 제1 SoC(302)를 구동하도록 구성될 때, 전압 조절기들(402)의 제1 그룹이 제1 복수의 전력 레일들(206)에 전력공급하도록 활성화된다. 필드 프로그래밍가능 어레이(400)가 제2 SoC(302)를 구동하도록 구성될 때, 전압 조절기들(402)의 제2 그룹이 제2 복수의 전력 레일들(206)에 전력공급하도록 활성화된다. 제1 SoC 다이(302)는 제2 SoC 다이(302)와 별개이고, 제1 복수의 전력 레일들(206)은 제2 복수의 전력 레일들(206)과 별개이다. 전압 조절기들(402)의 제1 및 제2 그룹들은 각각 제1 SoC 다이(302) 및 제2 SoC 다이(302)의 전력 레일들(206)의 전력 요건들에 기반하여 결정된다. 전압 조절기들(402)의 제1 및 제2 그룹들은 서로 별개인 반면, 동일한 필드 프로그래밍가능 어레이(400)가 제1 SoC 다이(302) 및 제2 SoC 다이(302)를 구동하도록 적용된다. 그러므로, 필드 프로그래밍가능 어레이(400)는 제1 SoC 다이(302) 및 제2 SoC 다이(302)의 전력 레일들(206)의 전력 요건들에 따라 스케일링된다.
[0081] 도 5는 일부 실시예들에 따른, 도 4에 도시된 전압 조절기들(402)의 필드 프로그래밍가능 어레이(400)를 포함하는 전력 관리 시스템(500)의 개략적인 다이어그램이다. 필드 프로그래밍가능 어레이(400)는 복수의 회로 모듈들에 의해 제어되도록 구성된 복수의 전압 조절기들(402)을 포함한다. 일부 구현들에서, 복수의 회로 모듈들은 필드 프로그래밍가능 어레이(400) 상의 복수의 전압 조절기들(402)의 행들 사이에 배치된다. 이들 회로 모듈들은 전력 관리 인터페이스(208)에 속한다. 일부 구현들에서, 전력 관리 시스템(500)은 중앙 프로세서 유닛(예컨대, SoC(102))의 마스터 전력 관리 인터페이스에 의해 제어되며, SoC 인터페이스(502)를 통해 SoC(102)로부터 하나 이상의 전력 제어 신호들(204)을 수신하도록 구성된다. 전력 제어 신호들(204)은 대응하는 SoC(102)의 복수의 전력 레일들(206)에 대한 정보(예컨대, 전압 및 전류 요건들과 같은 구성 정보), 예컨대 전력 레일들(206)의 레일 전압들 VR 및 레일 전류들 IR을 포함한다. SoC(102)는 전력 레일들(206)에 대한 정보를 레지스터들(506)에 저장한다. 후속하여, 전력 레일들(206)에 대한 정보는 레지스터들(506)로부터 추출되고, 마이크로제어기(508)는 레지스터들(506) 내의 전력 레일들(206)에 대한 정보에 기반하여, 대응하는 SoC 다이(302)의 각각의 전력 레일(206)을 구동하기 위해 복수의 전압 조절기들(402) 내의 전압 조절기들(402)의 서브세트를 선택하도록 구성된다.
[0082] 전력 관리 시스템(500)은 ADC(404), 아날로그 레지스터들(406), 발진기(408), SRAM 어레이(410), PLL 회로(412), 및 LDO(414) 중 하나 이상을 더 포함한다. 발진기(408)는 내부 클록 신호(510)를 생성하도록 구성된다. 클록 선택 신호(514)는 내부 클록 신호(510)가 시스템 클록(516)으로 작용하도록 선택되는지 또는 외부 클록 신호(512)가 시스템 클록(516)으로 작용하도록 선택되는지를 결정하는 데 사용된다. 마이크로제어기(508)는 시스템 클록(516)의 제어 하에서 동작하도록 구성된다. PLL(412)은 시스템 클록(516)을 수신하고, 분할기(520)가 있거나 없는 다위상 클록(518)을 생성하도록 구성된다. 각각의 전압 조절기(402)는 다위상 클록(518)의 주파수에서 동작하도록 구성된 하나 이상의 스위칭 모드 드라이브 경로들을 포함한다. 하나 이상의 스위칭 모드 드라이브 경로들의 주파수는 시스템 클록(516)의 주파수와 동일하거나 그의 인수(factor)이다.
[0083] 부가적으로, 일부 실시예들에서, LDO(414)는 입력 DC 공급 전압(202)으로부터 부가적인 레일 전압(522)을 생성하도록 적용되고; 부가적인 레일 전압(522)은 전압 조절기들(402)에 의해 제공되는 레일 전압들(206)과 별개이다. 부가적인 레일 전압(522)은 라인 및 로드 변동들에 대해 실질적으로 안정적이고, 주변 온도의 변화들에 영향을 받지 않으며, 시간에 걸쳐 안정적이다. (미리 정의된 범위 내에서의) 입력 DC 공급 전압(202)의 변화들에도 불구하고 부가적인 레일 전압(522)의 변동들은 실질적으로 작으며, 예컨대 임계 드롭아웃(dropout) 전압보다 작다. 예컨대, 입력 DC 공급 전압(202)은 1.8V 이하이고 부가적인 레일 전압(522)은 입력 DC 공급 전압(202)이 1.1V로 드롭되는 때에도 0.9V(예컨대, ±50mV 미만의 변동을 가짐)에서 실질적으로 안정적으로 유지된다.
[0084] 일부 실시예들에서, 전력 관리 시스템(500)은 LDO(414), 전압 조절기들(402), 퓨즈(526), 및 ADC(404) 중 하나 이상에 하나 이상의 기준 전압들을 제공하도록 구성된 기준 생성기(524)를 더 포함한다. ADC(404)는 추적 및 홀드 회로부, 및 최대 9개의 상이한 입력들(예컨대, 하나 이상의 기준 전압들, 입력 DC 공급 전압(202), 레일 전압들(206), 레지스터들(506)로부터 추출된 제어 및 데이터)의 변환을 허용하는 아날로그 입력 멀티플렉서를 포함한다.
[0085] 일부 실시예들에서, 전력 관리 시스템(500)은, 전력 관리 시스템(500)에 커플링된 SoC 다이(302)의 온도 또는 전력 관리 시스템(500) 자체의 온도를 모니터링하고, SoC 다이(302) 또는 전력 관리 시스템(500)의 온도에 기반하여 전력 레일들(206) 상에서의 레일 전압들의 출력을 제어(예컨대, 디스에이블링)하도록 구성된 열 셧다운 모듈(528)을 더 포함한다. 일 예에서, SoC 다이(302)의 온도가 미리 정의된 SoC 임계 온도(예컨대, 85℃)를 초과할 때, 열 셧다운 모듈(526)은 전력 레일들(206) 상에서의 레일 전압들 VR의 출력을 디스에이블링시키도록 전력 관리 시스템(500)을 제어하여, SoC 다이(302)의 온도가 SoC 임계 온도 아래로 드롭되게 허용한다.
[0086] 도 6은 일부 실시예들에 따른, 하나 이상의 전력 레일들(206)을 SoC(102)에 제공하기 위한 복수의 전압 조절기들(402)을 포함하는 집적 반도체 디바이스(600)의 단순화된 블록 다이어그램이다. 복수의 전압 조절기들(402)은 필드 프로그래밍가능 어레이(400)로 배열된다. 전력 어레이 제어기(602)는 복수의 전자 모듈들(예컨대, 도 5의 SoC 인터페이스(502), 발진기(408), 마이크로제어기(508), LDO(414), 및 기준 생성기(524) 중 하나 이상)을 포함하고, 복수의 전압 조절기들(402)에 커플링된다. 전력 어레이 제어기(602)는 전력을 복수의 전력 레일들(206)에 출력하기 위해 복수의 전압 조절기들(402)을 제어하도록 구성된다. 각각의 전력 레일(206)은 개개의 레일 전압 VR에서 개개의 레일 전류 IR을 제공한다. 도 6을 참조하면, 전압 조절기들(402)의 필드 프로그래밍가능 어레이(400)는 4개의 전력 레일들(206-1, 206-2, 206-3, 및 206-4)에 전력공급하고, 레일 전압들 VR1, VR2, VR3, 및 VR4에서 레일 전류들 IR1, IR2, IR3, 및 IR4를 각각 제공한다. 복수의 전력 레일들(206) 각각에 대해, 전력 어레이 제어기(602)는 개개의 전력 레일(206)과 연관된 개개의 레일 전류 IR을 결정하고, 적어도 개개의 레일 전류 IR에 따라 전압 조절기들(402)의 서브세트를 선택하고, 그리고 개개의 레일 전압 VR을 생성하고 개개의 레일 전류 IR을 집합적으로 제공하기 위해 전압 조절기들(402)의 서브세트를 인에이블링시킨다. 그러므로, 전력 어레이 제어기(602) 및 전압 조절기들(502)은 하나 이상의 PMIC 다이들(220)(도 1의 PMIC(118)에 대응함) 상에서 SOC(102)에 대한 전력 관리 시스템을 구현한다.
[0087] SoC(102)는 복수의 전자 컴포넌트들, 예컨대 하나 이상의 마이크로프로세서 또는 CPU 코어들(604), 메모리(606), 통신 모듈들(608), 타이밍 소스들, 주변기기들(예컨대, 클록들, 카운터 타이머들), 아날로그 인터페이스들, 입력/출력 포트들, 및/또는 2차 저장소를 포함한다. 마이크로프로세서 또는 CPU 코어들(604)은 선택적으로 클러스터들로 배열된다. SoC(102)는 동일한 패키지 기판(304) 상에 배치된 하나 이상의 집적 회로들(예컨대, SoC 다이들(302))에 의해 구현된다. 각각의 SoC 다이(302)는 개개의 반도체 기판 상에 SoC(102)의 전자 모듈들의 서브세트를 통합한다. 일 예에서, SoC(102)는 하나 이상의 프로세서 코어들(604)을 포함하는 메인 SoC 다이, 및 메모리(606), 아날로그 인터페이스들, 또는 프로세서 코어들(604)과 별개인 다른 컴포넌트들을 포함하는 컴패니언(companion) SoC 다이를 갖는다.
[0088] 각각의 전력 레일(206)에 대해, 개개의 레일 전압 VR은 SOC(102)의 전자 컴포넌트들의 개개의 서브세트의 동작에 의해 결정된다. 전력 어레이 제어기(602)는, 적어도 개개의 레일 전압 VR에 기반하여 제어 값(610)을 결정하고, 결정된 제어 값(610)을 개개의 전력 레일(206)에 대응하는 전압 조절기들(402)의 서브세트에 제공하여, 그에 의해 개개의 레일 전압 VR을 생성하고 개개의 레일 전류 IR을 집합적으로 제공하기 위해 전압 조절기들(402)의 서브세트를 인에이블링시키도록 구성된다. 추가로, 일부 실시예들에서, 전력 어레이 제어기(602)는 개개의 레일 전압 VR을 생성하고 개개의 레일 전류 IR을 집합적으로 제공하기 위해 각각의 전력 레일(206)에 대응하는 전압 조절기들의 선택된 서브세트에 동작 인에이블 신호(612)를 제공한다.
[0089] 일부 실시예들에서, 전력 어레이 제어기(602)는 하나 이상의 프로세서들 및 명령들이 저장되어 있는 메모리를 포함하며, 명령들은 하나 이상의 프로세서들에 의해 실행될 때, 프로세서들로 하여금, 전력을 복수의 레일들(206)에 출력하기 위해 전압 조절기들(402)을 제어하게 한다. VRU 그룹화 구성들은 선택적으로, 제어 값(610) 및 인에이블 신호(612)를 전력 레일들(206) 각각에 대한 전압 조절기들의 서브세트와 연관시키기 위해 전력 어레이 제어기(602)의 메모리(예컨대, 도 5의 비-휘발성 메모리(506)), 시스템 모듈(100)의 오프-칩 NVM(non-volatile memory), 또는 시스템 모듈(100)의 BIOS(basic input/output system)에 저장된다. 일부 상황들에서, VRU 그룹화 구성들은 PMIC(220)가 전력 공급받고 있을 때 전력 어레이 제어기(602)에 의해 로딩 및 구현된다.
[0090] 복수의 전력 레일들(206) 각각은 개개의 전력 레일(206)에 대한 로드가 되는 SOC(102)의 전자 모듈들의 서브세트에 전력공급하도록 구성된다. 각각의 전력 레일(206)에 대해, 전력 어레이 제어기(602)는 개개의 전력 레일(206) 상의 예상되는 또는 실제 로드에 대응하는 로드 정보(614)를 결정하고, 로드 정보(614)에 따라 개개의 전력 레일과 연관된 개개의 레일 전류 IR을 결정하도록 구성된다. 일부 실시예들에서, 전력 레일(206)은 클러스터들로 배열된 하나 이상의 프로세서 코어들(604)을 갖는 메인 SoC 다이에 커플링되고, 이러한 전력 레일(206)의 로드 정보(614)는 이러한 전력 레일(206)에 커플링된 메인 SoC 다이의 프로세서들(604)의 하나 이상의 클러스터들에 대한 프로세서 로드 정보에 대응한다. 프로세서 로드 정보의 예들은 프로세서들(604)의 하나 이상의 클러스터들에 의해 수행될 동작들의 타입들의 동작들의 총 수를 포함한다. 반대로, 일부 실시예들에서, 전력 레일들(206) 중 하나는 메모리(606)를 갖는 컴패니언 SoC 다이에 커플링되며, 메모리(606) 상에서의 기입 및 판독 동작들에 전력공급하도록 구성된다. 그 전력 레일(206)에 대한 로드 정보는 컴패니언 SoC 다이 상의 메모리(606)의 메모리 액세스들에 대한 메모리 로드 정보에 대응한다. 메모리 로드 정보의 예들은 메모리(606)의 메모리 타입, 메모리 기입 동작들의 빈도, 및 메모리 판독 동작들의 빈도를 포함한다. 그러므로, 각각의 전력 레일(206)의 레일 전류 IR은 개개의 전력 레일(206)의 로드 정보(614)(예컨대, 프로세서 또는 메모리 로드 정보)에 기반하여 적응적으로 결정된다.
[0091] 부가적으로, 일부 실시예들에서, 필드 프로그래밍가능 어레이(400) 내의 복수의 전압 조절기들(402) 각각은 복수의 미리 정의된 전압 조절기 타입들로부터 선택된 개개의 전압 조절기 타입에 대응한다. 각각의 전력 레일(206)에 대해, 전압 조절기들(402)의 선택된 서브세트는 적어도 하나의 성능 기준(예컨대, 최대 레일 전류 IRLM, 최대 조절기 전류 IRGM, 출력 리플 전압, 전력 공급 거부 비율, 로드 트랜션트 응답, 출력 잡음, 및 전력 효율 중 하나 이상)에 기반하여 결정되는 개개의 전압 조절기 타입에 대응한다.
[0092] 도 6을 참조하면, 전압 조절기들(402)의 개개의 서브세트가 각각의 전력 레일(206)에 대해 선택된 이후, 서브세트 내의 각각의 전압 조절기(402)는 특정한 시간에 개개의 전력 레일(206)과 고유하게 연관된다. 예컨대, 제1 시간에, 전력 레일들(206-1, 206-2, 206-3, 및 206-4)은 도 6에 도시된 바와 같이 전압 조절기들(402)의 4개의 별개의 세트들과 연관된다. 제1 행 내의 각각의 전압 조절기(402)는 제1 시간에 전력 레일(206-1)과 고유하게 연관되고, 동일한 제1 시간에 전력 레일들(206-2, 206-3, 및 206-4) 중 어떠한 전력 레일과도 연관될 수 없다. 그러나, 제1 시간과 별개인 제2 시간에, 필드 프로그래밍가능 어레이(400) 내의 전압 조절기들(402)은 별개의 전력 레일들(206)에 전력공급하도록 재구성될 수 있다. 제1 행 내의 각각의 전압 조절기(402)는 제1 시간에 전력 레일(206-1)과 고유하게 연관되지만, 제2 시간에 전력 레일들(206-2, 206-3, 및 206-4) 중 임의의 전력 레일을 구동하도록 재구성될 수 있다. 더 일반적으로, 일부 실시예들에서, 필드 프로그래밍가능 어레이(400) 내의 적어도 복수의 전압 조절기들(402)은 임의의 하나의 시간에 전력을 복수의 전력 레일들 중 선택된 전력 레일(206)에 제공하도록 구성될 수 있다. 따라서, 일부 실시예들에서, 전압 조절기들(402)의 서브세트는 특정한 전력 레일들(206)에 영구적으로 할당되는 반면, 다른 것들은 그들이 어느 전력 레일(206)에 연결되는지에 따라 구성가능하다. 일부 다른 실시예들에서, 필드 프로그래밍가능 어레이(400) 내의 전압 조절기들(402) 모두는 그들이 어느 전력 레일(206)에 연결되는지에 따라 구성가능하다.
[0093] 일부 상황들에서, 필드 프로그래밍가능 어레이(400) 내의 하나 이상의 전압 조절기들(402)(예컨대, 402RA 내지 402RD)은 제1 시간에 리던던트하다. 그렇긴 하지만, 리던던트 전압 조절기들(402RA 내지 402RD)은 제1 시간에 전력 레일들(206) 중 어느 것에도 커플링되지 않는다. 제1 시간에 후속하는 제2 시간에, 이들 리던던트 전압 조절기들(402RA 내지 402RD) 각각은 전력을 개개의 전력 레일(206)에 제공하도록 재구성될 수 있다. 일부 실시예들에서, 전압 조절기(402)는 그것이 임의의 전력 레일(206)에 전력공급하는 데 사용되지 않는 리던던트 전압 조절기(402)로서 세팅될 때 완전히 전력 차단된다. 반대로, 일부 실시예들에서, 전압 조절기(402)는 더미 로드 컴포넌트를 제공하도록 구성된 바이패스 유닛을 포함한다. 대기/리던던시 모드에서, 바이패스 유닛은 (예컨대, 동작 인에이블 신호(612)의 제어 하에서) 출력 인터페이스로부터 전압 조절기(402)의 입력으로 피드백 경로를 바이패스하도록 인에이블되어, 그에 의해 개개의 전압 조절기(402)가 출력 인터페이스를 통해 임의의 레일 전류 IR에 기여하는 것을 디스에이블링시킨다. 대기/리던던시 모드에 대한 더 많은 세부사항들은 도 13을 참조하여 아래에서 제공된다.
[0094] 일부 실시예들에서, 반도체 디바이스(600)는 하나 이상의 DC(direct current) 전력 공급 인터페이스들(616)을 더 포함한다. 각각의 DC 전력 공급 인터페이스(616)는 별개의 DC 공급 전압 Vin(202)을 수신하도록 구성된다. 각각의 전압 조절기(402)는 하나 이상의 DC 전력 공급 인터페이스들(616)의 개개의 서브세트에 커플링되며, 대응하는 DC 공급 전압 Vin(202)에 의해 전력공급되고, 대응하는 DC 공급 전압 Vin(202)으로부터 개개의 레일 전압 VR을 생성하도록 구성된다.
[0095] 도 7a는 일부 실시예들에 따른, 전압 조절기들(402)의 서브세트를 사용하여 레일 전압 VR에서 레일 전류 IR을 제공하는 프로세스(700)를 예시하고, 도 7b는 일부 실시예들에 따른, 하나 이상의 리던던트 전압 조절기들(402)에 기반하여 레일 전압 VR에서 레일 전류 IR을 제공하는 프로세스(750)를 예시한다. 레일 전류 IR은 0과 최대 레일 전류 IRLM 사이에서 변할 수 있다. 전압 조절기들(402)의 서브세트 각각은 최대 조절기 전류 IRGM까지 조절기 전류를 제공하도록 구성된다. 전압 조절기들(402)의 서브세트는 최대 레일 전류 IRLM 대 최대 조절기 전류 IRGM의 비에 대응하는 제1 수의 전압 조절기들을 갖는다. 예컨대, 도 6에서, 제1 전력 레일(206-1)은 최대 레일 전류 IRLM을 출력하도록 요구되고, 각각의 전압 조절기(402)는 최대 조절기 전류 IRGM까지 개개의 조절기 전류를 제공할 수 있다. 최대 레일 전류 IRLM(예컨대, 0.6A) 및 최대 조절기 전류 IRGM(예컨대, 80mA)에 따라, 최대 레일 전류 IRLM까지 레일 전류 IR을 전력 레일(206-1)에 제공하기 위해 8개의 전압 조절기들이 요구된다.
[0096] 일부 실시예들에서, 최대 레일 전류 IRLM은 트랜션트 로드 응답 시간 내에 레일 전압 VR에 도달하기 위해 전력 레일(206)의 시동 동안 적용되고, 후속하여, 전력 레일(206)은 최대 레일 전류 IRLM보다 작은 동작 전류를 동작시킨다. 전력 레일(206)은 전력 레일(206)의 각각의 시동 시에 트랜션트 로드 응답 시간 내에 레일 전압 VR에 도달하도록 구성된다. 트랜션트 로드 응답 시간 내에 레일 전압 VR에 도달하기 위해 충분한 전력을 전력 레일에 제공하는 것은 시동 동안 최대 조절기 전류 IRGM 및 최대 레일 전류 IRLM을 제공함으로써 인에이블링되며, 따라서 전압 조절기들의 제1 수는 전력 레일(206)의 시동을 위해 요구되는 트랜션트 로드 응답 시간에 기반하여 부분적으로 결정된다. 그러나, 일부 실시예들에서, 전력 레일의 시동 시에 개개의 전력 레일(206) 상의 전압을 램핑 업(ramp up)시킬 때, 전력 관리 시스템(500)에 의해 제공되는 전류는 시스템 스트레스를 감소시키고, 오버슈트를 회피하는 등을 위해 그 전력 레일에 대한 최대 레일 전류보다 상당히 작다.
[0097] 전력 레일(206)의 동작(때때로 본 명세서에서 시동과는 대조적으로 정상 동작으로 불림) 동안, SoC(102)에 전력공급하는 동작 전류 IR은 변하고, 최대 레일 전류 IRLM을 초과하지 않는다. 반대로, 일부 실시예들에서, 레일 전류 IR이 SoC(102)의 동작에 전력공급하는 데 사용될 때, 전력 레일(206)의 정상 동작 동안 적어도 때때로 최대 레일 전류 IRLM에 도달된다. 동작 전류는 0과 최대 레일 전류 IRLM 사이에서 변한다. 전력 레일(206)의 시동과는 대조적으로 그의 정상 동작 동안, 전압 조절기들의 제1 수는 각각의 시동 시에 전력 레일(206)의 트랜션트 로드 응답 시간보다는 전력 레일(206)의 동작 전류에 기반하여 결정된다. 전력 레일(206)의 트랜션트 로드 응답 시간은 최대 레일 전류 IRLM보다 작은 트랜션트 레일 전류에 의해 달성될 수 있다.
[0098] 도 7a를 참조하면, 전력 레일(206)은 개개의 시간이 전력 레일(206)의 시동에 대응하는지 또는 정상 동작에 대응하는지에 관계없이 개개의 시간에 순간 레일 전류 IR을 갖는다. 일부 실시예들에서, 전력 어레이 제어기(602)는 전력 레일(206)의 순간 레일 전류 IR을 집합적으로 제공하기 위해 전압 조절기들(402)의 서브세트 모두를 인에이블링시키기 위해 제어 값(610) 및 동작 인에이블 신호(612)를 생성한다. 다른 방식으로 나타내면, 순간 레일 IR이 0과 최대 레일 전류 IRLM 사이에서 변하므로, 전압 조절기들(402)의 서브세트 중 어느 것도 대기/리던던트 모드로 동작하지 않는다. 예컨대, 제1 전력 레일(206-1)(도 6)은 한 번에 0.5 IRLM과 동일한 순간 레일 전류 IR을 출력하고, 최대 레일 전류 IRLM을 제공하도록 구성된 모든 8개의 전압 조절기들은 0.5 IRLM만을 집합적으로 제공하기 위해 전력 어레이 제어기(602)에 의해 제어되고 있으면서 인에이블링된다. 따라서, 이러한 예에서, 각각의 전압 조절기(402)의 전력 능력의 일부만이 이용된다. 일부 상황들에서, 순간 레일 전류 IR과 연관된 레일 전압 VR은 최대 레일 전류 IRLM과 연관된 레일 전압 VR과 제1 레일 전압 에러만큼 상이하다. 전력 어레이 제어기(602) 및/또는 전압 조절기들(402)은 레일 드리프트 허용오차 VRT 내에 제1 레일 전압 에러를 유지(예컨대, 제한 또는 제어)하도록 구성된다.
[0099] 추가로, 일부 실시예들에서, 전압 조절기들(402)의 서브세트는 순간 레일 전류 IR에 실질적으로 동일하게 기여하도록 제어된다. 예컨대, 각각의 전압 조절기(402)는 개개의 부분을 순간 레일 전류 IR에 제공하고, 부분은 전력을 동일한 전력 레일(206)에 제공하도록 구성된 전압 조절기들(402) 사이에서 5%(또는 10%, 20% 또는 다른 미리 정의된 마진) 미만으로 변한다. 각각의 전압 조절기(402)는 전압 조절기들(402)의 서브세트에서, 개개의 전압 조절기(402)에 의해 제공되는 개개의 레일 전류 IR의 일부를 별개의 전압 조절기(402)에 의해 제공되는 개개의 레일 전류 IR의 적어도 다른 부분과 밸런싱하기 위한 조절기-간 밸런싱 회로를 포함할 수 있다. 일부 구현들에서, 조절기-간 밸런싱 회로(예컨대, 도 8b의 826)는 각각의 전압 조절기(402) 내부에 있으며, 개개의 전압 조절기(402)에 의해 제공되는 개개의 레일 전류 IR의 일부를 네거티브 피드백으로서 사용하여, 전력을 동일한 전력 레일(206)에 제공하도록 구성된 다른 전압 조절기들과 독립적으로 그리고 내부적으로 개개의 레일 전류 IR의 일부를 제어한다.
[00100] 도 7b를 참조하면, 일부 실시예들에서, 하나 이상의 전압 조절기들(402)은 전압 조절기들(402)의 서브세트에서 디스에이블링되고, 예컨대 동작 인에이블 신호(612)의 제어 하에서 대기/리던던트 모드로 동작하는 반면, 전압 조절기들(402)의 서브세트의 나머지는 대응하는 전력 레일의 순간 레일 전류 IR을 집합적으로 제공하도록 인에이블링된다. 하나 이상의 전압 조절기들(402)은 제2 수의 전압 조절기들(402)을 갖고, 제2 수는 순간 레일 전류 IR과 최대 조절기 전류 IRGM 사이의 비교(예컨대, 그들의 비)에 따라, 또는 순간 레일 전류 IR과 최대 레일 전류 IRLM 사이의 비교(예컨대, 그들의 비)에 따라 동등하게 결정된다. 예컨대, 전압 조절기들(402)의 서브세트는 8개의 전압 조절기들을 갖고, 제2 수는 1 내지 8의 값과 동일하다. 순간 레일 전류 IR이 제1 범위, 예컨대 (0, ]에 있다면, 제1 전압 조절기(402A)는 순간 레일 전류 IR을 제공하도록 인에이블링된다. 순간 레일 전류 IR이 개개의 시간들에 을 초과하도록 증가하면, 전압 조절기들(402B, 402C, 402D, 402E, 402F, 402G, 및 402H)은 그러한 개개의 시간들에, 대응하는 레일 전류 범위들에서 순간 레일 전류 IR을 제공하도록 인에이블링된다(예컨대, 점진적으로 또는 연속적으로 인에이블링됨). 추가로, 일부 실시예들에서, 제2 수의 전압 조절기들(402)이 대기/리던던트 모드로 동작하지만, 전압 조절기들(402)의 서브세트의 나머지는 순간 레일 전류 IR에 실질적으로 동일하게 기여하도록 제어되고, 예컨대 각각의 인에이블링된 전압 조절기(402)는 동일한 전력 레일(206)과 연관된 전압 조절기들(402) 사이에서 5%(또는 10%, 20% 또는 다른 미리 정의된 마진) 미만으로 변하는 순간 레일 전류 IR에 개개의 부분을 제공한다.
[00101] 일부 상황들에서, 하나 이상의 전압 조절기들(402)이 대기/리던던트 모드로 동작할 때, 순간 레일 전류 IR과 연관된 레일 전압 VR은 최대 레일 전류 IRLM과 연관된 레일 전압 VR과 제2 레일 전압 에러만큼 구별된다. 제2 레일 전압 에러는 레일 드리프트 허용오차 VRT 내에 제2 레일 전압 에러를 유지(예컨대, 제한 또는 제어)하기 위해 (예컨대, 전력 어레이 제어기(602) 및/또는 전압 조절기들(402)에 의해) 제어된다. 동일한 레일 전류 IR이 하나 이상의 리던던트 조정기(도 7b)를 이용하여 또는 리던던트 조절기들(도 7a) 없이 제공될 때, 제2 레일 전압 에러는 제1 레일 전압 에러보다 작고, 리던던트 조절기(들)(402)의 수반은 더 복잡한 조정기 제어들을 이용하여 레일 전압 VR에 대한 더 높은 정확도를 제공한다.
[00102] 일부 실시예들에서, 필드 프로그래밍가능 어레이(400) 내의 각각의 전압 조절기(402)는 일부 실시예들에 따른, 필드 프로그래밍가능 어레이(400) 내의 전압 조절기들 중 하나인 전압 조절기(402)의 도 8a의 블록 다이어그램이다. 필드 프로그래밍가능 어레이(400)에서, 전력 레일(206)은 대응하는 레일 전압 VR을 그 전력 레일에 집합적으로 제공하도록 구성된 복수의 전압 조절기들(402)에 전기적으로 커플링된다. 각각의 전압 조절기(402)는 출력 인터페이스(802), 하나 이상의 드라이브 경로들(804), 및 전압 조절기 제어기(806)를 포함한다. 출력 인터페이스(802)는 레일 전압 VR을 출력하기 위해 전력 레일(206)에 전기적으로 커플링된다. 하나 이상의 드라이브 경로들(804)은 전압 조절기 제어기(806)와 출력 인터페이스(802) 사이에 병렬로 커플링되며, 각각의 드라이브 경로(804)는 개개의 경로 전류 IP를 전력 레일(206)에 제공하기 위해 개개의 위상 동안 그리고 동작 주파수로 동작하도록 구성된다. 개개의 경로 전류 IP는 전력 레일(206)에 주입되는 레일 전류 IR의 일부가 된다. 전압 조절기 제어기(806)는 전력 어레이 제어기(602)로부터 제어 값(610) 및 동작 인에이블 신호(612)를 수신하고 경로 제어 신호(808)를 생성하여 하나 이상의 드라이브 경로들(804)을 제어하도록 구성된다.
[00103] 전압 조절기(402)는 출력 인터페이스(802)를 전압 조절기 제어기(806)에 커플링시키는 피드백 경로(822)를 포함한다. 그렇긴 하지만, 전압 조절기 제어기(806)는 출력 인터페이스(802)의 출력 전압을 수신하도록 구성된 피드백 입력(840)을 갖는다. 전압 조절기 제어기(806)는, 출력 인터페이스(802)의 출력 전압에 기반하여 동적으로 경로 제어 신호(808)를 조정하고, 제어 값(610)에 의해 정의된 바와 같은 레일 전압 VR을 생성하도록 구성된다. 구체적으로, 일부 실시예들에서, 경로 제어 신호(808)는 출력 인터페이스(802)의 출력 전압과, 제어 값(610)에 의해 정의된 바와 같은 레일 전압 VR의 비교에 따라 전압 조절기 제어기(806)에 의해 동적으로 조정되는 듀티 사이클을 정의한다.
[00104] 전압 조절기(402)는 통합된 스위치에 기반하여 동작하는 벅(buck) 변환기, 즉 DC-DC 스위치 모드 변환기를 포함한다. 각각의 드라이브 경로(804)는 스위칭 컴포넌트(810) 및 PWM(pulse width modulation) 드라이버(812)를 포함한다. PWM 드라이버(812)는 전압 조절기 제어기(806)와 스위칭 컴포넌트(810) 사이에 커플링된다. PWM 드라이버(812)는 스위칭 컴포넌트(810)를 제어하기 위해 클록 신호(814)(예컨대, 다위상 클록(518)) 및 경로 제어 신호(808)를 수신한다. 구체적으로, 경로 제어 신호(808)는 듀티 사이클을 정의하고, 클록 신호(814)는 하나 이상의 드라이브 경로들(804)의 동작 주파수와 동일한 주파수를 갖는다. PWM 드라이버(812)는 스위칭 신호(816)를 생성하기 위해 경로 제어 신호(808)를 이용하여 클록 신호(814)를 수정하도록 구성된다. 스위칭 컴포넌트(810)는 동작 주파수에서 듀티 사이클에 따라 턴 온 및 턴오프되도록 스위칭 신호(816)에 의해 제어된다. 스위칭 컴포넌트(810)는 또한 DC 전력 공급 인터페이스(616)에 커플링되며, 대응하는 DC 공급 전압 Vin에 의해 전력공급되도록 구성되고, 이는 그에 의해, 듀티 사이클에 따라 그리고 동작 주파수로 스위칭 컴포넌트(810)의 스위치 출력(818)에 출력된다. 스위칭 컴포넌트(810)의 스위치 출력(818)은 레일 전압 VR을 생성하기 위해 수동 로드 컴포넌트(820)(예컨대, 직렬 인덕터)에 의해 추가로 컨디셔닝(예컨대, 필터링)된다. 레일 전압은 출력 인터페이스(802)를 통해 전력 레일(206)에 출력된다. 일부 구현에서, 레일 전압 VR은 실질적으로 일정하고(예컨대, 리플 허용오차보다 작은 출력 리플 전압을 가짐), DC 공급 전압 Vin, 듀티 사이클, 및 스위칭 컴포넌트(810)의 변환 효율의 곱과 동일한 평균 크기를 갖는다.
[00105] 도 8b는 일부 실시예들에 따른, 전류 밸런싱 및/또는 리던던시 제어를 사용하는 전압 조절기(402)의 블록 다이어그램이다. 일부 실시예들에서, 전압 조절기(402)는 조절기-내 밸런싱 회로(824), 조절기-간 밸런싱 회로(826), 및 바이패스 유닛(828) 중 하나 이상을 더 포함한다. 조절기-내 밸런싱 회로(824), 조절기-간 밸런싱 회로(826), 및 바이패스 유닛(828)은 전압 조절기(402) 내부에 있다. 일부 실시예들에서, 각각의 개별 전압 조절기(402)는 전류 출력들을 독립적으로 디스에이블링시키고, 전류들을 내부적으로 밸런싱하고, 그리고/또는 레일 전류 IR에 대한 그의 기여도를 동일한 전력 레일(206)을 구동하는 다른 전압 조절기들과 밸런싱할 수 있다. 구체적으로, 일부 실시예들에서, 전압 조절기(402)가 복수의 드라이브 경로들(804)을 포함할 때, 조절기-내 밸런싱 회로(824)는 드라이브 경로들(804)의 수동 로드 컴포넌트들(820)과 드라이브 경로들(804)의 PWM 드라이버들(812) 중 적어도 하나 사이에 커플링된다. 조절기-내 밸런싱 회로(824)는 드라이브 경로들(804)을 모니터링(예컨대, 스위칭 컴포넌트(810) 및 수동 로드 컴포넌트(820)를 통과하는 전류를 모니터링)하고, PWM 드라이버들(812) 중 적어도 하나를 제어하여, 드라이브 경로들(804)의 적어도 하나의 듀티 사이클을 조정하고, 드라이브 경로들(804)의 개개의 경로 전류들을 동적으로 밸런싱하도록 구성된다.
[00106] 일부 실시예들에서, 전압 조절기(402)는 하나 이상의 드라이브 경로들(804)을 포함하고, 조절기-간 밸런싱 회로(826)는 수동 로드 컴포넌트들(820) 및 출력 인터페이스(802)로부터 전압 조절기 제어기(806)까지 커플링된다. 각각의 전압 조절기(402)에 대해, 조절기-간 밸런싱 회로(826)는, 예컨대 개개의 전압 조절기 자체에 의해 제공되는 개개의 레일 전류 IR의 일부에 기반하여, 동일한 전력 레일(206)에 전력공급하도록 선택된 전압 조절기들(402)의 서브세트에서, 개개의 전압 조절기(402)에 의해 제공되는 개개의 레일 전류 IR의 일부를 별개의 전압 조절기(402)에 의해 제공되는 개개의 레일 전류 IR의 적어도 다른 부분과 밸런싱하도록 구성된다. 구체적으로, 일부 실시예들에서, 조절기-간 밸런싱 회로(826)는 개개의 레일 전류 IR 자체의 일부에 기반하여 개개의 레일 전류 IR의 일부 및 제어 경로 제어 신호(808)를 모니터링하도록 구성된다. 각각의 전압 조절기(402)에 대해, 스위칭 컴포넌트(810) 및 수동 로드 컴포넌트(820)를 통과하는 개개의 레일 전류 IR의 일부는 조절기-간 밸런싱 회로(826)에 의해 모니터링된다. 일부 상황들에서, 개개의 전압 조절기에 의해 제공되는 개개의 레일 전류의 일부가 비교적 크면, 제어 경로 제어 신호(808)는 개개의 레일 전류 IR의 일부를 억제하기 위해 (그 개개의 전압 조절기의) 드라이브 경로들(804)의 듀티 사이클들을 감소시키고; 개개의 전압 조절기에 의해 제공되는 개개의 레일 전류의 일부가 비교적 작으면, 제어 경로 제어 신호(808)는 개개의 레일 전류 IR의 일부를 부스팅 업하기 위해 드라이브 경로들(804)의 듀티 사이클들을 증가시킨다.
[00107] 반대로, 이제 도시된 일부 실시예들에서, 제1 전압 조절기(402)의 조절기-간 밸런싱 회로(826)는 또한, 제1 전압 조절기(402)와 별개이고 제1 전압 조절기(402)와 공동으로 동일한 전력 레일(206)에 전력공급하는 제2 전압 조절기(402)의 수동 로드 컴포넌트들(820) 및 출력 인터페이스(802)에 커플링된다. 조절기-간 밸런싱 회로(826)는 제1 및 제2 전압 조절기들에 의해 제공되는 레일 전류 IR의 부분들의 비교에 따라, 제1 전압 조절기(402)에 의해 제공되는 개개의 레일 전류 IR의 일부를 제2 전압 조절기(402)에 의해 제공되는 개개의 레일 전류 IR의 일부와 밸런싱하도록 구성된다.
[00108] 바이패스 유닛(828)은 전압 조절기(402)가 대응하는 전력 레일의 레일 전류 IR에 기여하는 것이 디스에이블링되는 대기/리던던시 모드를 인에이블링시키는 데 사용된다. 대기/리던던시 모드는, 전압 조절기(402)(예컨대, 도 6의 402E)가 전력 레일(206)을 구동하기 위해 적용될 때 또는 전압 조절기(402)(예컨대, 도 6의 402RA 내지 402RD)가 임의의 전력 레일(206)을 구동하기 위해 적용되지 않을 때, 선택적으로 적용된다. 바이패스 유닛(828)은 하나 이상의 드라이브 경로들(804) 및 전압 조절기 제어기(806)에 커플링되며, 전력 레일(206)에 커플링된 로드 대신 더미 로드 컴포넌트(예컨대, 수동 RC 필터를 포함함)를 제공하도록 구성된다. 대기/리던던시 모드에서, 바이패스 유닛(828)은 출력 인터페이스(802)로부터 전압 조절기 제어기(806)의 입력으로 피드백 경로(822)를 바이패스하도록 인에이블링되어, 그에 의해, 개개의 전압 조절기(402)가 개개의 레일 전류 IR에 기여하는 것을 디스에이블링시킨다. 도 8b에 도시된 바와 같은 예에서, 스위치(830A)는 차단되고, 피드백 경로(822) 내에 삽입되고, 스위치(830B)는 차단되고, 각각의 드라이브 경로(804)에서 스위칭 신호(816)를 반송하는 상호연결부 내에 삽입된다. 일부 구현들에서, 스위치들(830A 및 830B) 각각은 멀티플렉서를 포함하고, 전압 조절기(402)에 의해 수신된 동작 인에이블 신호(612)에 의해 제어된다. 바이패스 유닛(828)은 각각의 드라이브 경로(804)의 스위치(830A)와 스위치(830B) 사이에 커플링되며, 스위칭 신호(816)를 인터셉트하고, 전압 조절기 제어기(806)로부터 전력 레일(206) 및 피드백 경로(822)를 디커플링시키도록 구성된다. 그러므로, 바이패스 유닛(828)은 대기/리던던시 모드에서 피드백 경로(822)를 바이패스하도록 보조 경로(832)를 인에이블링시킨다. 바이패스 유닛(828)의 구현의 일 예는 아래에 설명되는 도 13에 도시되어 있다.
[00109] 도 9는 일부 실시예들에 따른, 복수의 드라이브 경로들(804)을 갖는 전압 조절기(402)의 회로 다이어그램이다. 전압 조절기 제어기(806)는 드라이브 경로들(804A 내지 804N) 각각에 커플링되어, 그것에 경로 제어 신호(808)를 제공한다. 피드백 경로(822)는 드라이브 경로들(804A 내지 804N)의 출력 인터페이스(802)를 전압 조절기 제어기(806)의 피드백 입력(840)에 연결시킨다. 일부 실시예들에서, 전압 조절기 제어기(806)는 DAC(digital-to-analog converter)(902), 에러 증폭기(904), 및 증폭기 피드백 회로를 포함하고, 드라이브 경로들(804A 내지 804N)에 대한 펄스 폭 변조를 가능하게 하도록 구성된다. 제어 값(610)은 에러 증폭기(904)의 입력에서 수신되는 기준 전압(906)을 생성하기 위해 DAC(902)에 의해 적용된다. 증폭기 피드백 회로 및 피드백 경로(822)는 기준 전압(906)과 매칭하기 위해 출력 인터페이스(802)에서 출력된 레일 전압 VR을 동적으로 제어한다. 구체적으로, 경로 제어 신호(808)는 레일 전압 VR과 기준 전압(906)을 매칭시키기 위해 드라이브 경로들(804A 내지 804N)의 듀티 사이클들을 제어하도록 전압 조절기 제어기(806)에 의해 생성된다. 일부 상황들에서, 전력 어레이 제어기(602)는 또한, 개개의 레일 전압 VR 및 개개의 레일 전류 IR을 생성하는 것을 가능하게 하기 위해 동작 인에이블 신호(612)를 각각의 전압 조절기(402)에 제공한다. 동작 인에이블 신호(612)는 에러 증폭기(904) 및/또는 DAC(902)를 제어(예컨대, 인에이블링 및 디스에이블링)하기 위해 선택적으로 적용된다.
[00110] 드라이브 경로들(804A 내지 804N) 각각은 출력 인터페이스(802), PWM 드라이버(812), 및 스위칭 컴포넌트(810)에 커플링된 수동 로드 컴포넌트(820)를 더 포함한다. PWM 드라이버(812)는 동작 주파수를 갖는 클록 신호(814)를 수신하고, 클록 신호(814)를 변조하여, 위상을 갖는 스위칭 신호(816)를 제공하도록 구성된다. 전력 스위칭 컴포넌트(810)는 PWM 드라이버(812)와 수동 로드 컴포넌트(820) 사이에 커플링되며, 스위칭 신호(816)의 제어 하에서 수동 로드 컴포넌트(820)를 하나 이상의 DC 공급 전압들 Vin에 커플링시키도록 구성된다. 일부 실시예들에서, 스위칭 컴포넌트(810)는 수동 로드 컴포넌트(820)를 DC 공급 전압 VIN 및 접지에 각각 커플링시키기 위해 스위칭 신호(816)에 의해 제어되는 제1 트랜지스터(810A) 및 제2 트랜지스터(810B)를 포함한다.
[00111] 도 10a는 일부 실시예들에 따른, 조절기-내 밸런싱 회로(824)에 의해 밸런싱되는 2개의 드라이브 경로들(804A 및 804B)을 갖는 전압 조절기(402)의 회로 다이어그램이다. 전압 조절기(402)는, 전력 레일(206)에 전기적으로 커플링되며, 레일 전압 VR을 전력 레일(206)에 집합적으로 제공하도록 구성된 복수의 전압 조절기들(402) 중 하나이다. 전압 조절기(402)는, 출력 인터페이스(802)에 커플링되며, 제1 경로 전류 IP1을 전력 레일(206)에 제공하기 위해 제1 위상 동안 그리고 동작 주파수로 동작하도록 구성된 제1 드라이브 경로(804A)를 포함한다. 제2 드라이브 경로(804)는 출력 인터페이스(802)에 커플링되며, 제2 경로 전류 IP2를 전력 레일(206)에 제공하기 위해 제2 위상 동안 그리고 동작 주파수로 동작하도록 구성된다. 제2 드라이브 경로(804B)는 제1 드라이브 경로(804A)와 병렬로 전기적으로 커플링된다. 일부 상황들에서, 제1 위상 및 제2 위상은 동일하고, 동일한 듀티 사이클을 갖는다. 일부 상황들에서, 제1 위상 및 제2 위상은 서로 별개이다. 제1 위상의 제1 듀티 사이클은 제2 위상의 제2 듀티 사이클과 동일하지만 오프셋된다. 제1 위상의 제1 듀티 사이클은 제2 위상의 제2 듀티 사이클과 부분적으로 중첩되거나 완전히 오프셋된다.
[00112] 조절기-내 밸런싱 회로(824)는 제1 및 제2 드라이브 경로들(804A 및 804B)에 커플링되며, 제1 및 제2 경로 전류들 IP1 및 IP2를 감지하고, 제1 및 제2 경로 전류들 IP1 및 IP2의 차이에 기반하여 제1 위상의 제1 듀티 사이클, 제2 위상의 제2 듀티 사이클, 또는 둘 모두를 제어하기 위해 제어 신호(1002)를 생성하도록 구성된다. 예컨대, 제1 경로 전류 IP1이 제2 경로 전류 IP2보다 크다고 조절기-내 밸런싱 회로(824)가 결정하면, 그것은 제1 경로 전류 IP1을 감소시키기 위해 제1 듀티 사이클을 감소시키도록 제1 드라이브 경로(804A)의 PWM 드라이버(812A)를 제어하거나, 또는 제2 경로 전류 IP2를 증가시키기 위해 제2 듀티 사이클을 증가시키도록 제2 드라이브 경로(804B)의 PWM 드라이버(812B)를 제어한다. 일부 실시예들에서, 조절기-내 밸런싱 회로(824)는 2개의 드라이브 경로들(804A 및 804B) 사이의 경로 전류들 IP1 및 IP2를 동적으로 밸런싱하도록 (예컨대, 밸런스 제어(1004)에 의해) 항상 인에이블링된다. 일부 실시예들에서, 조절기-내 밸런싱 회로(824)는 주기적으로 또는 SoC(102)로부터 수신된 명령에 대한 응답으로 2개의 드라이브 경로들(804A 및 804B) 사이의 경로 전류들 IP1 및 IP2를 밸런싱하도록 인에이블링된다.
[00113] 일부 실시예들에서, 조절기-내 밸런싱 회로(824)는 제1 및 제2 경로 전류들 IP1 및 IP2의 차이가 경로 전류 밸런싱 기준을 만족시키지 않는다고 결정한다. 일 예에서, 경로 전류 밸런싱 기준은 차이의 절대 값이 전류 임계치(예컨대, 0.1mA) 또는 백분율 임계치(예컨대, 5%)를 초과하지 않을 것을 요구한다. 제1 및 제2 경로 전류들의 차이가 경로 전류 밸런싱 기준을 만족시키지 않는다는 결정 및 제1 경로 전류가 제2 경로 전류보다 크다는 결정에 따라, 전압 조절기(402)는, 제1 및 제2 경로 전류들의 차이가 경로 전류 밸런싱 기준을 만족시킬 때까지, 제1 위상의 제1 듀티 사이클을 감소시키는 것 및 제2 위상의 제2 듀티 사이클을 증가시키는 것 중 하나 또는 둘 모두를 구현한다. 대안적으로, 일부 상황들 하에서, 경로 전류 밸런싱 기준은 제1 및 제2 경로 전류들 IP1 및 IP2가 동일할 것을 요구하고(즉, 이들의 차이는 0임), 전압 조절기(402)는 경로 전류들 IP1 및 IP2가 동일하지 않을 때마다, 드라이브 경로(804A)의 제1 위상 및/또는 드라이브 경로(804B)의 제2 위상을 조정한다.
[00114] 제1 및 제2 경로 전류들 IP1 및 IP2의 차이는 대응하는 드라이브 경로들(804)의 PWM 드라이버들(812), 스위칭 컴포넌트들(810), 또는 수동 로드 컴포넌트들(820)의 미스매치를 포함하는 다양한 인자들에 의해 야기된다. 조절기-내 밸런싱 회로(824)는 디지털 신호 프로세싱을 요구하거나 입력/출력 신호들을 추가하지 않으면서, 제1 및 제2 드라이브 경로들(804A 및 804B)의 미스매치를 정정하기 위해 각각의 전압 조절기(402) 내의 내부 아날로그 전류 밸런싱 루프를 인에이블링시킨다. 일 예에서, 조절기-내 밸런싱 회로(824)에 의해 인에이블링되는 아날로그 전류 밸런싱 루프는 적분 루프를 포함한다.
[00115] 도 10b는 일부 실시예들에 따른, 조절기-내 밸런싱 회로(824)에 의해 밸런싱되는 2개 초과(예컨대, 3개)의 드라이브 경로들(804)을 갖는 전압 조절기(402)의 회로 다이어그램이다. 드라이브 경로들(804A 및 804B)과 유사하게, 적어도 제3 드라이브 경로(804C)는 출력 인터페이스(802)에 커플링되며, 제1 드라이브 경로(804A) 및 제2 드라이브 경로(804B)를 공동으로 이용하여 제3 경로 전류 IP3을 전력 레일(206)에 제공하기 위해 드라이브 경로들(804A 및 804B)의 동작 주파수로 제3 위상 동안 동작하도록 구성된다. 제3 드라이브 경로(804C)는 제1 및 제2 드라이브 경로들(804A 및 804B)과 병렬로 전기적으로 커플링된다. 일부 실시예들에서, 제어 신호(1002)는 제1 및 제2 경로 전류들 IP1 및 IP2의 차이에 기반하여 제2 위상의 제2 듀티 사이클을 제어하도록 생성된 제1 제어 신호(1002A)를 포함한다. 조절기-내 밸런싱 회로(824)는 제3 드라이브 경로(804C)에 커플링되며, 제3 경로 전류 IP3을 감지하고, 제1 및 제3 경로 전류들 IP1 및 IP3의 차이에 기반하여 제3 위상의 제3 듀티 사이클을 제어하기 위해 제2 제어 신호(1002B)를 생성하도록 구성된다. 이들 수단에 의해, 제1 경로 전류 IP1은 모두 기준으로서 사용되고, 다른 드라이브 경로들(804) 각각은 개개의 경로 전류를 제1 경로 전류 IP1과 매칭시키도록 조정된다.
[00116] 대안적으로, 일부 실시예들에서, 조절기-내 밸런싱 회로(824)는 제3 드라이브 경로(804C)에 커플링되며, 제3 경로 전류 IP3을 감지하고, 제1 및 제2 경로 전류들 IP1 및 IP2의 차이에 기반하여 그리고 제1 및 제3 경로 전류들 IP2 및 IP3의 차이에 기반하여 제1 위상의 제1 듀티 사이클을 제어하기 위해 제1 제어 신호(1002)를 생성하도록 구성된다. 제1 경로 전류 IP1은 경로 전류들 IP1 내지 IP3 사이의 변동들을 감소시키기 위해 제2 및 제3 경로 전류들 IP2 및 IP3 사이에 있도록 조정될 수 있다. 일부 상황들에서, 드라이브 경로들(804)의 제1 쌍에 대응하는 가장 작은 차이는 드라이브 경로들(804A 내지 804C)의 임의의 쌍 사이의 차이들 중에서 식별되고, 드라이브 경로들(804A 내지 804C)의 나머지 드라이브 경로들의 듀티 사이클은 제1 쌍 내의 드라이브 경로들의 듀티 사이클들 사이의 값으로 조정된다. 그러므로, 경로 전류들 IP1, IP2, 및 IP3 사이의 균형을 향상시키기 위해 3개의 드라이브 경로들(804A 내지 804C)의 듀티 사이클들 중 하나만이 조정된다.
[00117] 도 10c는 일부 실시예들에 따른, 차동 증폭기(1006)를 이용하여 드라이브 경로들(804)을 밸런싱하는 전압 조절기(402)의 회로 다이어그램이다. 조절기-내 밸런싱 회로(824)는 하나 이상의 차동 증폭기들(1006)을 포함한다. 각각의 차동 증폭기(1006)는 드라이브 경로들(804) 중 2개에 커플링된다. 구체적으로, 드라이브 경로들(804A 및 804B)의 스위치 출력들(818A 및 818B)은 스위치 출력들(818A 및 818B)에서 고주파수 잡음을 제거하기 위해 증폭기(1006)의 차동 입력들에 커플링된 저역 통과 필터들(1008A 및 1008B)에 의해 필터링된다. 차동 증폭기(1006)는 스위치 출력(818A, 818B)에 기반하여 제1 위상의 제1 듀티 사이클, 제2 위상의 제2 듀티 사이클, 또는 둘 모두를 제어하기 위해 제어 신호(1002)를 생성한다. 제어 신호(1002)는 선택적으로 싱글-엔디드(single-ended) 신호 또는 차동 신호이다. 그러므로, 활성화되면, 차동 증폭기(1006)는 경로 전류들 IP1 및 IP2가 밸런싱되지 않을 때마다 드라이브 경로(804A)의 제1 위상 및/또는 드라이브 경로(804B)의 제2 위상의 조정을 가능하게 한다.
[00118] 도 11a는 일부 실시예들에 따른, 전압 조절기들의 필드 프로그래밍가능 어레이(400) 내의 2개의 전압 조절기들(402)에 의해 구동되는 전력 레일(206)의 등가 회로 다이어그램(1100)이다. 조절기-간 전류 밸런싱을 위해, 각각의 전압 조절기(402)는 단순화되고, 전압 소스 모델에 따른 전압 소스(1110)에 대응한다. 이들 전압 조절기들(402)에 의해 전력공급되는 전력 레일(206)은 SoC(102)의 서브세트에 전력공급하도록 구성된다. 각각의 전압 조절기(402)에 대해, 출력 인터페이스(802)는 개개의 전압 조절기(402)의 풋프린트 내에 물리적으로 로케이팅되며, 제1 상호연결부(1102)의 기생 저항을 선택적으로 포함하는 저항 Rline1을 갖는 제1 상호연결부(1102)를 통해 전력 레일(206)에 연결된다. 일부 상황들에서, 전압 조절기들(402)의 제1 상호연결부들(1102)은 조절기 조인트(1104), 예컨대 도 4b의 DC 연결부들(308)에서 전력 레일(206)을 형성하도록 병합된다. 일부 상황들에서, 3개 이상의 전압 조절기들(402)의 제1 상호연결부들(1102)은 하나 초과의 조절기 조인트(1104)에서 전력 레일(206)을 형성하도록 병합된다. 선택적으로, 하나 초과의 조절기 조인트(1104)가 사용되며, 부가적인 상호연결부들이 하나 초과의 조절기 조인트(1104)를 연결시킨다. 선택적으로, 공통 조절기 조인트(1104)는 전력 레일(206)에 전력공급하는 전압 조절기들(402)의 제1 상호연결부들(1102)의 등가 저항들을 조정함으로써 결정된다. 전력 레일(206)은, 전력 레일(206)의 기생 저항을 선택적으로 포함하는 분산 저항 Rline2를 갖는 조절기 조인트(1104)로부터 라우팅된다. 각각의 전압 조절기(402)는 출력 임피던스 Ro(1106)를 갖는다.
[00119] 일부 실시예들에서, 2개의 전압 조절기들(402) 사이의 미스매치는, 예컨대 DAC(902)의 기준 전압 에러 및/또는 전압 조절기 제어기(806)의 에러 증폭기(904)의 오프셋 전압에 의해 야기되는, 전압 조절기들(402) 중 하나 이상에서의 내부 에러에 대응한다. 제1 상호연결부(1102)의 저항 Rline1은 무시가능하다. 전력 레일(206)의 분산 저항 Rline2는 2개의 전압 조절기들(402) 사이의 미스매치에 영향을 주지 않는다. 일부 실시예들에서, 각각의 전압 조절기(402)의 출력 전류가 감지되고, 에러 증폭기(904)의 오프셋 입력을 제어하는 데 사용되어, 그에 의해 에러 증폭기(904)의 오프셋 전압을 상쇄시킨다. 일부 구현들에서, 변조기(1108)는 개개의 전압 조절기(402)의 내부 에러를 보상하기 위해 각각의 전압 조절기(402)에 통합된다. 예컨대, 변조기(1108)는 도 8b, 도 12a 또는 도 12b에서 조절기-간 밸런싱 회로(826)로서 구현된다.
[00120] 일부 실시예들에서, 변조기(1108)는 LPF(low pass filter)(1112)를 포함한다. 도 11b는 일부 실시예들에 따른, 조절기-간 전류 밸런싱을 위해 LPF(1112)를 사용하는 단일 전압 조절기(402)의 등가 회로 다이어그램(1150)이다. 전압 조절기(402)의 출력 임피던스 Ro(1106)의 전압 드롭은 전압 조절기(402)의 출력 전류, 즉 전압 조절기(402)에 의해 기여되는 레일 전류 IR의 일부에 대응한다. 전압 드롭이 추출되고, 필터링되어 LPF(1112)에 의해 고주파수 잡음을 감소시키고, 스케일 인자(예컨대, 1)로 전압 조절기 제어기(806)(예컨대, 에러 증폭기(904))에 적용된다. LPF(1112)는 전압 조절기(402)의 내부 에러를 상쇄시키고 보상하기 위해 네거티브 피드백을 인에이블링시킨다. 이러한 전류 밸런싱 구성은 동일한 전력 레일(206) 또는 전력 어레이 제어기(602)를 구동하는 다른 전압 조절기들(402)로부터의 임의의 입력 또는 제어를 요구하지 않으면서 전압 조절기(402) 내에서 내부적으로 구현된다.
[00121] 도 12a 및 도 12b는 일부 실시예들에 따른, 조절기-간 밸런싱 회로(826)에 의해 제어되는 전압 조절기(402)의 회로 다이어그램들이다. 조절기-간 밸런싱 회로(826)는 출력 인터페이스(802) 및 전압 조절기 제어기(806)에 커플링되며, 개개의 전압 조절기(402)의 출력 전류를 감지하고, 전압 조절기 제어기(806)의 제어 입력에 오프셋(1202)을 적용하도록 구성된다. 오프셋(1202)은 전압 조절기(402)의 감지된 출력 전류에 기반하여 결정된다. 일부 실시예들에서, 전압 조절기 제어기(806)는, 제어 입력을 수신하고, 이러한 전압 조절기(402)에 의해 전력공급되는 전력 레일(206)의 레일 전압을 정의하는 제어 값과 피드백 입력(840) 사이에 오프셋(1202)을 적용하도록 구성된 에러 증폭기(904)를 포함한다.
[00122] 도 12a를 참조하면, 일부 실시예들에서, 조절기-간 밸런싱 회로(826)는 출력 인터페이스(802)에 커플링된 수동 로드 컴포넌트(820)의 출력 인덕터(1204)에 커플링된다. 조절기-간 밸런싱 회로(826)는 출력 인덕터(1204)에 걸친 전압 드롭에 기반하여 전압 조절기(402)의 출력 전류를 감지하도록 구성된다. 대안적으로, 일부 실시예들에서, 실질적으로 작은 저항(예컨대, 임계 저항 미만)을 갖는 출력 저항기(1206)는 출력 인터페이스(802)에서 직렬로 커플링된다. 조절기-간 밸런싱 회로(826)는 출력 저항기(1204)를 통해 출력 인터페이스(802)에 커플링되고, 전압 조절기(402)의 출력 전류는 출력 저항(1204)에 걸친 전압 드롭으로부터 감지된다. 그러므로, 조절기-간 밸런싱 회로(826)는 전압 조절기(402)의 출력 전류를 감지하고, 전압 조절기 제어기(806)에 의해 수신된 제어 입력에 오프셋(1202)을 적용하도록 구성된다. 오프셋(1202)은 전압 조절기(402)의 출력 전류에 기반하여, 구체적으로는 출력 인덕터(1204) 또는 출력 저항기(1206)에 걸친 전압 드롭에 기반하여 직접 결정된다.
[00123] 도 12b를 참조하면, 일부 실시예들에서, 전압 조절기(402)는 서로 선택적으로 밸런싱된 경로 전류들을 갖는 복수의 드라이브 경로들(804)을 포함한다. 일부 실시예들에서, 조절기-간 밸런싱 회로(826)는 드라이브 경로들(804) 중 하나에서 수동 로드 컴포넌트(820)의 경로 인덕터(1208)에 커플링된다. 조절기-간 밸런싱 회로(826)는 경로 인덕터(1208)에 걸친 전압 드롭에 기반하여 전압 조절기(402)의 복수의 경로 전류들 IP 중 하나를 감지하도록 구성된다. 대안적으로, 일부 실시예들에서, 실질적으로 작은 저항(예컨대, 임계 저항 미만)을 갖는 경로 저항기(1210)는 복수의 드라이브 경로들(804) 중 하나에 직렬로 커플링된다. 조절기-간 밸런싱 회로(826)는 경로 저항기(1210)에 커플링되고, 전압 조절기(402)의 출력 전류는 경로 저항기(1210)에 걸친 전압 드롭으로부터 간접적으로 감지 및 결정된다. 그렇긴 하지만, 조절기-간 밸런싱 회로(826)는 전압 조절기(402)의 복수의 경로 전류들 IP 중 하나를 감지하고, 전압 조절기 제어기(806)에 의해 수신된 제어 입력에 오프셋(1202)을 적용하도록 구성된다. 오프셋(1202)은 복수의 경로 전류들 IP 중 감지된 경로 전류에 기반하여, 구체적으로는 경로 인덕터(1208) 또는 경로 저항기(1210)에 걸친 전압 드롭에 기반하여 결정된다.
[00124] 일부 실시예들에서, 조절기-간 밸런싱 회로(826)는, 출력 인덕터(1204), 출력 저항기(1206), 경로 인덕터(1208), 및 경로 저항기(1210) 중 하나의 것의 2개의 단부들에 각각 커플링된 2개의 LPF들을 포함한다. 오프셋(1202)은 전압 조절기(402)의 출력 전류의 DC 및 저주파수 부분에 기반하여 결정된다.
[00125] 일부 실시예들에서, 전압 조절기(402)는 경로 전류들 IP1 및 IP2를 밸런싱하도록 구성된 조절기-내 밸런싱 회로(824)(도 12b에 도시되지 않음) 및 전압 조절기(402)의 출력 전류, 즉 이러한 전압 조절기(402)와 연관된 전력 레일(206)에 제공되는 레일 전류 IR의 대응하는 부분을 제어하도록 구성된 조절기-간 밸런싱 회로(826) 둘 모두를 포함한다. 일부 실시예들에서, 전압 조절기(402)는 조절기-내 밸런싱 회로(824) 및 조절기-간 밸런싱 회로(826) 중 하나만을 포함한다.
[00126] 도 13은 일부 실시예들에 따른, 리던던시를 제어하기 위한 보조 루프(1302)를 갖는 전압 조절기들의 필드 프로그래밍가능 어레이(400)의 전압 조절기(402)의 회로 다이어그램이다. 위에서 설명된 바와 같이, 전압 조절기(402)는, 전압 조절기(402)(예컨대, 402RA 내지 402RD)가 임의의 전력 레일(206)에 전력공급하도록 인에이블링되지 않거나 또는 전압 조절기(402)(예컨대, 도 7b의 402H)가 전력 레일(206)을 구동하는 데 사용되지만, 전력 레일(206)의 대응하는 레일 전류 IR에 기여하는 것이 일시적으로 디스에이블링되는 대기/리던던시 모드를 갖는다. 일부 실시예들에서, 전압 조절기(402)가 임의의 전력 레일(206)에 커플링되는지 여부에 관계없이, 전압 조절기(402)는 출력 인터페이스(802), 하나 이상의 드라이브 경로들(804), 전압 조절기 제어기(806), 및 바이패스 유닛(828)을 포함한다. 전압 조절기 제어기(806)는 하나 이상의 드라이브 경로들(804)에 커플링된 출력 및 피드백 경로(822)에 의해 출력 인터페이스(802)에 커플링된 피드백 입력(840)을 갖는다. 바이패스 유닛(828)은 하나 이상의 드라이브 경로들(804) 및 전압 조절기 제어기(806)에 커플링되며, 더미 로드 컴포넌트(1304)를 제공하도록 구성된다. 대기/리던던시 모드에서, 바이패스 유닛(828)이 인에이블링될 때, 보조 루프(1302)는 출력 인터페이스(802)로부터 전압 조절기 제어기(806)의 입력으로 피드백 경로(822)를 바이패스하고, 하나 이상의 스위칭 컴포넌트들(1306)을 이용하여 더미 로드 컴포넌트(1304)를 구동한다. 그러므로, 보조 루프(1302)는 바이패스 유닛(828)을 포함하며, 전압 조절기(402)가 전력 레일(206)의 대응하는 레일 전류 IR에 기여하는 것을 디스에이블링시키기 위해 대기/리던던시 모드에서 피드백 경로(822) 대신 인에이블링된다.
[00127] 대기/리던던시 모드에서, 바이패스 유닛(828)은 각각의 드라이브 경로(804)의 스위칭 컴포넌트(810) 및 수동 로드 컴포넌트(820)를 바이패스하도록 인에이블링된다. 각각의 드라이브 경로(804)는 PWM 드라이버(812), 스위칭 컴포넌트(810) 및 바이패스 유닛(828)에 커플링된 멀티플렉서 또는 스위치(830B)를 더 포함한다. 멀티플렉서 또는 스위치(830B)는 대기/리던던시 모드에서 바이패스 유닛(828)을 선택하고 스위칭 컴포넌트(810)를 선택해제하며 PWM 드라이버(812)를 바이패스 유닛(828)에 전기적으로 커플링시키도록 구성된다. 전압 조절기(402)는 전압 조절기 제어기(806)의 피드백 입력(840)과 출력 인터페이스(802) 사이에 커플링된 멀티플렉서 또는 스위치(830A)를 더 포함한다. 멀티플렉서 또는 스위치(830A)는 바이패스 유닛을 선택하고 전압 조절기 제어기(806)의 입력에 대한 출력 인터페이스(802)를 선택해제하기 위해 각각의 드라이브 경로(804)의 멀티플렉서 또는 스위치(830B)와 동시에 동작하도록 구성된다. 일부 실시예들에서, 동작 인에이블 신호(612)는 대기/리던던시 모드를 인에이블링시키기 위해 멀티플렉서 또는 스위치(830A), 멀티플렉서 또는 스위치(830B), 및 더미 로드 컴포넌트(1304)를 동시에 제어하는 데 사용된다. 이들 수단에 의해, 대기/리던던시 모드에서, 각각의 드라이브 경로(804)의 스위칭 컴포넌트(810) 및 수동 로드 컴포넌트(820)는 디스에이블링되는 반면, 각각의 드라이브 경로(804)의 전압 조절기 제어기(806) 및 PWM 드라이버(812)는 더미 로드 컴포넌트(1304) 및 스위칭 컴포넌트들(1306)과 함께 동작한다.
[00128] 요약하면, 전압 조절기(402)가 대기/리던던시 모드에 있을 때, 보조 루프(1302)는 전압 조절기(402)를 완전히 셧 다운시키지 않으면서 출력 인터페이스(802)를 디커플링시키도록 적용된다. 전압 조절기 제어기(806) 및 드라이브 경로들(804)의 PWM 드라이버들(812)이 동작하여, 전압 조절기(402)가, 그것이 대기/리던던시 모드로부터 복원될 때, 즉시 웨이크 업하고 바람직한 트랜션트 응답 시간을 유지하게 허용한다. 게다가, 드라이브 경로들(804)의 스위칭 컴포넌트들(810)은 디커플링되고 디스에이블링되며, 더미 로드 컴포넌트(1304) 및 스위칭 컴포넌트들(1306)은 드라이브 경로들(804)의 스위칭 컴포넌트들(810) 및 로드 컴포넌트들(820)보다 적은 전력을 소비하도록 설계된다. 이것은 대기/리던던시 모드에서 전압 조절기(402)의 전력 소비를 효율적으로 절약한다. 반대로, 보조 루프(1302)가 전압 조절기(402)의 대기/리던던시 모드를 인에이블링시키는 데 사용되지 않을 때, 전압 조절기 제어기(806) 및 드라이브 경로들(804)의 PWM 드라이버들(812)은 대기/리던던시 모드를 인에이블링시키도록 디스에이블링된다. 전압 조절기(402)는 대기/리던던시 모드에서 완전히 셧 다운되며, 전압 조절기(402)에 의해 전력공급될 필요가 있는 전력 레일(206)의 대응하는 레일 전류 IR에 기여하기 위해 그것이 대기/리던던시 모드로부터 복원될 때마다 재시작해야 한다. 재시작 프로세스는 종종 느리고, 전압 조절기(402)가 대기/리던던시 모드로부터 복원될 때 전압 조절기(402)의 트랜션트 응답 시간을 악화시킨다.
[00129] 본 명세서의 다양한 설명된 구현들의 설명에서 사용된 용어는 특정한 구현들만을 설명하려는 목적을 위한 것이며, 제한하는 것으로 의도되지 않는다. 다양한 설명된 구현들의 설명 및 첨부된 청구항들에서 사용된 바와 같이, 단수형들은, 문맥상 명확하게 달리 표시되지 않으면, 복수형들을 또한 포함하도록 의도된다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 연관된 리스팅된 아이템들 중 하나 또는 그 초과의 임의의 그리고 모든 가능한 결합들을 지칭하고 포함한다는 것이 또한 이해될 것이다. 본 명세서에서 사용되는 경우 용어들 "포함하는", "포함", "구비" 및/또는 "구비하는"이 언급된 특성들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그 초과의 다른 특성들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 그들의 그룹들의 존재 또는 부가를 배제하지는 않는다는 것이 추가로 이해될 것이다. 부가적으로, 용어들 "제1", "제2" 등이 다양한 엘리먼트들을 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 엘리먼트들이 이들 용어들에 의해 제한되지 않아야 한다는 것이 이해될 것이다. 이들 용어들은 하나의 엘리먼트를 다른 엘리먼트와 구별하기 위해서만 사용된다.
[00130] 본 명세서에서 사용된 바와 같이, 용어 "~라면"은 문맥에 의존하여, "~경우" 또는 "~시에" 또는 "결정하는 것에 대한 응답으로" 또는 "검출하는 것에 대한 응답으로" 또는 "결정에 따라"를 의미하도록 선택적으로 해석된다. 유사하게, 어구 "결정되면" 또는 "[언급된 조건 또는 이벤트]가 검출되면"은 문맥에 의존하여, "결정할 시에" 또는 "결정하는 것에 대한 응답으로" 또는 "[언급된 조건 또는 이벤트]를 검출할 시에" 또는 "[언급된 조건 또는 이벤트]를 검출하는 것에 대한 응답으로" 또는 "[언급된 조건 또는 이벤트]가 검출된다는 결정에 따라"를 의미하도록 선택적으로 해석된다.
[00131] 위의 설명은 특정 구현들을 참조하여 제공되었다. 그러나, 위의 예시적인 논의들은, 총망라하거나 또는 개시된 정확한 형태들로 제한하도록 의도되지 않는다. 많은 수정들 및 변형들이 위의 교시 내용들에 비추어 가능하다. 개시된 원리들 및 그들의 실제 애플리케이션들을 최상으로 설명하고, 그에 의해, 당업자들이 고려된 특정 사용에 적합하게 본 개시내용 및 다양한 구현들을 다양한 수정들과 함께 최상으로 이용할 수 있게 하기 위해 구현들이 선정되고 설명되었다.

Claims (18)

  1. 집적 반도체 디바이스로서,
    필드 프로그래밍가능 어레이로 배열된 복수의 전압 조절기들; 및
    상기 복수의 전압 조절기들에 커플링된 전력 어레이 제어기를 포함하며,
    상기 전력 어레이 제어기는 전력을 복수의 전력 레일들에 출력하기 위해 상기 복수의 전압 조절기들을 제어하도록 구성되고, 상기 복수의 전력 레일들 각각은 개개의 레일 전압에서 개개의 레일 전류를 제공하고, 상기 복수의 전력 레일들 내의 전력 레일들 각각에 대해, 상기 전력 어레이 제어기는,
    개개의 전력 레일과 연관된 개개의 레일 전류를 결정하고;
    적어도 상기 개개의 레일 전류에 따라 전압 조절기들의 서브세트를 선택하고; 그리고
    상기 개개의 레일 전압을 생성하고 상기 개개의 레일 전류를 집합적으로 제공하기 위해 상기 전압 조절기들의 서브세트를 인에이블링시키도록
    구성되는, 집적 반도체 디바이스.
  2. 제1항에 있어서,
    상기 전력 어레이 제어기는, 적어도 상기 개개의 레일 전압에 기반하여 제어 값을 결정하고, 그리고 상기 결정된 제어 값에 따라 상기 개개의 레일 전압을 생성하고, 상기 개개의 레일 전류를 집합적으로 제공하기 위해 상기 전압 조절기들의 서브세트를 인에이블링시키도록 구성되는, 집적 반도체 디바이스.
  3. 제2항에 있어서,
    상기 전압 조절기들의 서브세트의 인에이블링은 상기 제어 값을 상기 전압 조절기들의 서브세트에 제공하는 것을 포함하며,
    상기 전압 조절기들의 서브세트는 상기 개개의 레일 전압을 생성하고 상기 개개의 레일 전류를 집합적으로 제공하기 위해 상기 제어 값에 의해 제어되는, 집적 반도체 디바이스.
  4. 제3항에 있어서,
    상기 전압 조절기들의 서브세트의 인에이블링은 상기 개개의 레일 전압을 생성하고 상기 개개의 레일 전류를 집합적으로 제공하기 위해 동작 인에이블 신호를 상기 전압 조절기들의 선택된 서브세트에 제공하는 것을 더 포함하는, 집적 반도체 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 전력 어레이 제어기는 개개의 전력 레일 로드 상의 예상되는 또는 실제 로드에 대응하는 로드 정보에 따라 상기 개개의 전력 레일과 연관된 개개의 레일 전류를 결정하도록 구성되는, 집적 반도체 디바이스.
  6. 제5항에 있어서,
    상기 로드 정보는 상기 개개의 전력 레일에 커플링된 프로세서들의 하나 이상의 클러스터들에 대한 프로세서 로드 정보에 대응하는, 집적 반도체 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    하나 이상의 DC(direct current) 전력 공급 인터페이스들을 더 포함하며,
    각각의 DC 전력 공급 인터페이스는 별개의 DC 공급 전압을 수신하도록 구성되고, 각각의 전압 조절기는 상기 하나 이상의 DC 전력 공급 인터페이스들의 개개의 서브세트에 커플링되며, 대응하는 DC 공급 전압에 의해 전력공급되고, 상기 대응하는 DC 공급 전압으로부터 개개의 레일 전압을 생성하도록 구성되는, 집적 반도체 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    개개의 시간에, 상기 복수의 전압 조절기들 중 적어도 하나는 리던던트(redundant)하고, 상기 복수의 전력 레일들 중 어느 것에도 커플링되지 않는, 집적 반도체 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    각각의 전력 레일에 대해 상기 전압 조절기들의 서브세트를 선택하는 것은, 개개의 시간에 상기 전압 조절기들의 서브세트 각각을 상기 개개의 전력 레일과 고유하게 연관시키는 것을 더 포함하는, 집적 반도체 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    각각의 전력 레일에 대해,
    상기 개개의 레일 전류는 최대 레일 전류 IRLM을 갖고;
    상기 전압 조절기들의 서브세트의 각각은 최대 조절기 전류 IRGM까지 조절기 전류를 제공하도록 구성되고; 그리고
    상기 전압 조절기들의 서브세트는 상기 최대 레일 전류 IRLM 대 상기 최대 조절기 전류 IRGM의 비에 대응하는 제1 수의 전압 조절기들을 갖는, 집적 반도체 디바이스.
  11. 제10항에 있어서,
    제1 전력 레일은 상기 제1 전력 레일의 각각의 시동 시에 트랜션트(transient) 로드 응답 시간 내에 상기 개개의 레일 전압에 도달하도록 구성되고; 그리고
    상기 트랜션트 로드 응답 시간은 상기 최대 조절기 전류 IRGM에 의해 인에이블링되고; 그리고
    상기 제1 수는 상기 트랜션트 로드 응답 시간에 기반하여 결정되는, 집적 반도체 디바이스.
  12. 제10항에 있어서,
    제2 전력 레일은 상기 제2 전력 레일의 각각의 시동 시에 트랜션트 로드 응답 시간 내에 상기 개개의 레일 전압에 도달하고, 정상 동작 동안 상기 최대 레일 전류 IRLM을 출력하도록 구성되며, 상기 트랜션트 로드 응답 시간은 상기 최대 레일 전류 IRLM보다 작은 트랜션트 로드 전류에 의해 인에이블링되는, 집적 반도체 디바이스.
  13. 제10항에 있어서,
    상기 전력 어레이 제어기는, 각각의 전력 레일에 대해,
    상기 개개의 전력 레일의 순간 레일 전류를 결정하고; 그리고
    상기 개개의 전력 레일의 순간 레일 전류를 집합적으로 제공하기 위해 상기 전압 조절기들의 서브세트 모두를 인에이블링시키도록
    구성되는, 집적 반도체 디바이스.
  14. 제10항에 있어서,
    상기 전력 어레이 제어기는, 각각의 전력 레일에 대해,
    상기 개개의 전력 레일의 순간 레일 전류를 결정하고;
    상기 순간 레일 전류와 상기 최대 조절기 전류 IRGM을 비교하고;
    상기 전압 조절기들의 서브세트 내의 하나 이상의 전압 조절기들을 디스에이블링시키고; 그리고
    상기 개개의 전력 레일의 순간 레일 전류를 집합적으로 제공하기 위해 상기 전압 조절기들의 서브세트의 나머지를 인에이블링시키도록
    구성되는, 집적 반도체 디바이스.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 복수의 전압 조절기들은 서로 동일한, 집적 반도체 디바이스.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 복수의 전압 조절기들 각각은 복수의 미리 정의된 전압 조절기 타입들로부터 선택된 개개의 전압 조절기 타입에 대응하고; 그리고
    각각의 전력 레일에 대해, 상기 전압 조절기들의 서브세트는 개개의 전압 조절기 타입에 대응하고, 상기 전압 조절기들의 서브세트를 선택하는 것은 적어도 하나의 성능 기준에 기반하여 개개의 전압 조절기 타입을 결정하는 것을 포함하는, 집적 반도체 디바이스.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    각각의 전력 레일에 대해, 상기 전압 조절기의 서브세트 각각은,
    개개의 전력 레일에 커플링되며, 레일 전압을 제공하고 상기 개개의 레일 전류를 상기 개개의 전력 레일에 전달하도록 구성된 출력 인터페이스;
    상기 출력 인터페이스에 커플링되며, 동작 주파수로 동작하도록 구성된 하나 이상의 드라이브 경로들;
    상기 하나 이상의 드라이브 경로들에 커플링된 출력 및 피드백 경로에 의해 상기 출력 인터페이스에 커플링된 입력을 갖고, 상기 하나 이상의 드라이브 경로들을 제어하도록 구성된 전압 조절기 제어기; 및
    상기 하나 이상의 드라이브 경로들 및 상기 전압 조절기 제어기에 커플링된 바이패스 유닛을 더 포함하며,
    상기 바이패스 유닛은 더미 로드 컴포넌트를 제공하도록 구성되고, 개개의 전압 조절기는, 상기 바이패스 유닛이 상기 출력 인터페이스로부터 상기 전압 조절기 제어기의 입력으로 상기 피드백 경로를 바이패스하도록 인에이블링되어, 상기 개개의 전압 조절기가 상기 개개의 레일 전류에 기여하는 것을 디스에이블링시키는 대기/리던던시(standby/redundancy) 모드를 갖는, 집적 반도체 디바이스.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서,
    각각의 전력 레일에 대해, 상기 전압 조절기들의 서브세트 내의 각각의 전압 조절기는 상기 개개의 레일 전류의 일부를 제공하도록 구성되며,
    상기 개개의 전력 레일에 전기적으로 커플링된 출력 인터페이스;
    복수의 드라이브 경로들 － 각각의 드라이브 경로는 상기 출력 인터페이스에 커플링되며, 개개의 경로 전류를 상기 개개의 전력 레일에 제공하도록 구성됨 －; 및
    조절기-내(intra-regulator) 밸런싱 회로 및 조절기-간(inter-regulator) 밸런싱 회로 중 적어도 하나를
    더 포함하고,
    상기 조절기-내 밸런싱 회로는 상기 복수의 드라이브 경로들에 커플링되며, 상기 복수의 드라이브 경로들의 상기 개개의 경로 전류들을 밸런싱하도록 구성되고; 그리고
    상기 조절기-간 밸런싱 회로는 상기 출력 인터페이스에 커플링되며, 상기 전압 조절기들의 서브세트에서, 상기 개개의 전압 조절기에 의해 제공되는 상기 개개의 레일 전류의 일부를 별개의 전압 조절기에 의해 제공되는 상기 개개의 레일 전류의 적어도 다른 부분과 밸런싱하도록 구성되는, 집적 반도체 디바이스.
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